KR20190023247A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작방법 Download PDF

Info

Publication number
KR20190023247A
KR20190023247A KR1020170108687A KR20170108687A KR20190023247A KR 20190023247 A KR20190023247 A KR 20190023247A KR 1020170108687 A KR1020170108687 A KR 1020170108687A KR 20170108687 A KR20170108687 A KR 20170108687A KR 20190023247 A KR20190023247 A KR 20190023247A
Authority
KR
South Korea
Prior art keywords
erase
blocks
task
block
memory
Prior art date
Application number
KR1020170108687A
Other languages
English (en)
Inventor
이종민
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170108687A priority Critical patent/KR20190023247A/ko
Priority to US15/927,133 priority patent/US10373690B2/en
Priority to CN201810436483.8A priority patent/CN109426448B/zh
Publication of KR20190023247A publication Critical patent/KR20190023247A/ko
Priority to US16/530,552 priority patent/US10614890B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3225—Monitoring of peripheral devices of memory devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7211—Wear leveling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 비휘발성 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것으로서, 다수의 메모리 블록들을 포함하는 비휘발성 메모리 장치; 및 메모리 블록들 중 제1 용도로 사용하기 위한 블록들을 제1 그룹으로 구분하여 제어하고, 제2 용도로 사용하기 위한 블록들을 제2 그룹으로 구분하여 제어하는 컨트롤러를 포함하며, 컨트롤러는, 제1 동작 테스크(task)를 통해 제1 그룹에 포함된 블록들에 대해 소거(erase)동작을 제외한 나머지 동작들의 실행을 관리하고, 제2 동작 테스크를 통해 제2 그룹에 포함된 블록들에 대해 소거동작을 제외한 나머지 동작들의 실행을 관리하며, 소거 테스크를 통해 제1 그룹에 포함된 블록들 및 제2 그룹에 포함될 블록들에 대한 소거동작의 실행을 관리한다.

Description

메모리 시스템 및 메모리 시스템의 동작방법{MEMORY SYSTEM AND OPERATION METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 비휘발성 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 효과적인 소거(erase)동작을 실행할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 다수의 메모리 블록들을 포함하는 비휘발성 메모리 장치; 및 상기 메모리 블록들 중 제1 용도로 사용하기 위한 블록들을 제1 그룹으로 구분하여 제어하고, 제2 용도로 사용하기 위한 블록들을 제2 그룹으로 구분하여 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는, 제1 동작 테스크(task)를 통해 상기 제1 그룹에 포함된 블록들에 대해 소거(erase)동작을 제외한 나머지 동작들의 실행을 관리하고, 제2 동작 테스크를 통해 상기 제2 그룹에 포함된 블록들에 대해 소거동작을 제외한 나머지 동작들의 실행을 관리하며, 소거 테스크를 통해 상기 제1 그룹에 포함된 블록들 및 상기 제2 그룹에 포함될 블록들에 대한 소거동작의 실행을 관리할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 동작 테스크를 통한 제1 설정된 동작의 실행결과로 인해 상기 제1 그룹에 포함된 블록들 중 제1 블록에 대해 소거동작이 필요한 경우, 상기 제1 블록의 정보를 상기 소거 테스크에서 관리되는 제1 소거리스트에 포함시킨 후, 제1 설정된 조건에 부합할 때 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작을 실행할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 그룹에 포함된 블록들 중, 사용 중인 블록들의 개수에 대비되는 프리(free)블록들의 개수가 제1 예정된 비율 이하인 경우 또는 프리블록들의 절대적인 개수가 제1 기준개수이하인 경우, 상기 제1 설정된 조건에 부합하는 것으로 판단하여 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들 중 제1 일부블록에 대한 소거동작을 실행할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 그룹에 포함된 블록들 중 프리블록들의 개수에 대비되는 상기 제1 소거리스트에 포함된 블록들의 개수에 대한 비율에 따라 상기 제1 소거리스트에 포함된 블록들 중 상기 제1 일부블록으로 선택되는 블록들의 개수를 조절할 수 있다.
또한, 상기 컨트롤러는, 상기 제2 동작 테스크를 통한 제2 설정된 동작의 실행결과로 인해 상기 제2 그룹에 포함된 블록들 중 제2 블록에 대해 소거동작이 필요한 경우, 상기 제2 블록의 정보를 상기 소거 테스크에서 관리되는 제2 소거리스트에 포함시킨 후, 제2 설정된 조건에 부합할 때 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작을 실행할 수 있다.
또한, 상기 컨트롤러는, 상기 제2 그룹에 포함된 블록들 중, 사용 중인 블록들의 개수에 대비되는 프리(free)블록들의 개수가 제2 예정된 비율 이하인 경우 또는 프리블록의 절대적인 개수가 제2 기준개수이하인 경우, 상기 제2 설정된 조건에 부합하는 것으로 판단하여 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들 중 제2 일부블록에 대한 소거동작을 실행할 수 있다.
또한, 상기 컨트롤러는, 상기 제2 그룹에 포함된 블록들 중 프리블록들의 개수에 대비되는 상기 제2 소거리스트에 포함된 블록들의 개수에 대한 비율에 따라 상기 제2 소거리스트에 포함된 블록들 중 상기 제2 일부블록으로 선택되는 블록들의 개수를 조절할 수 있다.
또한, 상기 컨트롤러는, 상기 소거 테스크를 통해 상기 제1 또는 제2 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 중에, 상기 제1 또는 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 포어그라운드(foreground) 동작의 실행이 요청되는 경우, 상기 소거 테스크를 통해 상기 제1 또는 제2 소거리스트에 포함된 블록들에 대한 소거동작을 서스펜드(suspend)한 상태에서 상기 제1 또는 제2 동작 테스크를 통해 포어그라운드(foreground) 동작을 실행한 후, 상기 소거 테스크를 통해 상기 제1 또는 제2 소거리스트에 포함된 블록들에 대한 소거동작을 리썸(resume)할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 또는 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 백그라운드(background) 동작의 실행 우선순위보다 상기 소거 테스크를 통해 실행이 관리되는 상기 제1 또는 제2 소거리스트에 포함된 블록들에 대한 소거동작의 실행 우선순위를 더 높게 설정할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 동작 테스크를 통해 실행이 관리되는 나머지 동작들이 N번 수행될 때마다 상기 제1 설정된 조건의 부합여부를 확인하고, 상기 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작들이 M번 수행될 때마다 상기 제2 설정된 조건의 부합여부를 확인하며, N과 M은 각각 1이상의 자연수일 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 다수의 메모리 블록들을 포함하는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 동작방법에 있어서, 상기 메모리 블록들 중 제1 용도로 사용하기 위한 블록들을 제1 그룹으로 구분하여 제어하는 제1 제어단계; 및 상기 메모리 블록들 중 제2 용도로 사용하기 위한 블록들을 제2 그룹으로 구분하여 제어하는 제2 제어단계를 포함하며, 상기 제1 제어단계는, 제1 동작 테스크(task)를 통해 상기 제1 그룹에 포함된 블록들에 대해 소거(erase)동작을 제외한 나머지 동작들의 실행을 관리하고, 및 소거 테스크를 통해 상기 제1 그룹에 포함된 블록들에 대한 소거동작의 실행을 관리하는 것을 포함하며, 상기 제2 제어단계는, 제2 동작 테스크를 통해 상기 제2 그룹에 포함된 블록들에 대해 소거동작을 제외한 나머지 동작들의 실행을 관리하고, 상기 소거 테스크를 통해 상기 제2 그룹에 포함된 블록들에 대한 소거동작의 실행을 관리하는 것을 포함할 수 있다.
또한, 상기 제1 제어단계는, 상기 제1 동작 테스크를 통한 제1 설정된 동작의 실행결과로 인해 상기 제1 그룹에 포함된 블록들 중 제1 블록에 대해 소거동작이 필요한 경우, 상기 제1 블록의 정보를 상기 소거 테스크에서 관리되는 제1 소거리스트에 포함시킨 후, 제1 설정된 조건에 부합할 때 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 것을 포함할 수 있다.
또한, 상기 제1 제어단계는, 상기 제1 그룹에 포함된 블록들 중, 사용 중인 블록들의 개수에 대비되는 프리(free)블록들의 개수가 제1 예정된 비율 이하인 경우 또는 프리블록들의 절대적인 개수가 제1 기준개수이하인 경우, 상기 제1 설정된 조건에 부합하는 것으로 판단하여 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들 중 제1 일부블록에 대한 소거동작을 실행하는 것을 포함할 수 있다.
또한, 상기 제1 제어단계는, 상기 제1 그룹에 포함된 블록들 중 프리블록들의 개수에 대비되는 상기 제1 소거리스트에 포함된 블록들의 개수에 대한 비율에 따라 상기 제1 소거리스트에 포함된 블록들 중 상기 제1 일부블록으로 선택되는 블록들의 개수를 조절하는 것을 포함할 수 있다.
또한, 상기 제2 제어단계는, 상기 제2 동작 테스크를 통한 제2 설정된 동작의 실행결과로 인해 상기 제2 그룹에 포함된 블록들 중 제2 블록에 대해 소거동작이 필요한 경우, 상기 제2 블록의 정보를 상기 소거 테스크에서 관리되는 제2 소거리스트에 포함시킨 후, 제2 설정된 조건에 부합할 때 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 것을 포함할 수 있다.
또한, 상기 제2 제어단계는, 상기 제2 그룹에 포함된 블록들 중, 사용 중인 블록들의 개수에 대비되는 프리(free)블록들의 개수가 제2 예정된 비율 이하인 경우 또는 프리블록의 절대적인 개수가 제2 기준개수이하인 경우, 상기 제2 설정된 조건에 부합하는 것으로 판단하여 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들 중 제2 일부블록에 대한 소거동작을 실행하는 것을 포함할 수 있다.
또한, 상기 제2 제어단계는, 상기 제2 그룹에 포함된 블록들 중 프리블록들의 개수에 대비되는 상기 제2 소거리스트에 포함된 블록들의 개수에 대한 비율에 따라 상기 제2 소거리스트에 포함된 블록들 중 상기 제2 일부블록으로 선택되는 블록들의 개수를 조절하는 것을 포함할 수 있다.
또한, 상기 제1 제어단계는, 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 중에, 상기 제1 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 포어그라운드(foreground) 동작의 실행이 요청되는 경우, 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작을 서스펜드(suspend)한 상태에서 상기 제1 동작 테스크를 통해 포어그라운드(foreground) 동작을 실행한 후, 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작을 리썸(resume)하는 것을 포함하며, 상기 제2 제어단계는, 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 중에, 상기 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 포어그라운드(foreground) 동작의 실행이 요청되는 경우, 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작을 서스펜드(suspend)한 상태에서 상기 제2 동작 테스크를 통해 포어그라운드(foreground) 동작을 실행한 후, 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작을 리썸(resume)하는 것을 포함할 수 있다.
또한, 상기 제1 제어단계는, 상기 제1 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 백그라운드(background) 동작의 실행 우선순위보다 상기 소거 테스크를 통해 실행이 관리되는 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작의 실행 우선순위를 더 높게 설정하는 것을 포함하며, 상기 제2 제어단계는, 상기 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 백그라운드(background) 동작의 실행 우선순위보다 상기 소거 테스크를 통해 실행이 관리되는 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작의 실행 우선순위를 더 높게 설정하는 것을 포함할 수 있다.
또한, 상기 제1 제어단계는, 상기 제1 동작 테스크를 통해 실행이 관리되는 나머지 동작들이 N번 수행될 때마다 상기 제1 설정된 조건의 부합여부를 확인하는 것을 포함하며, 상기 제2 제어단계는, 상기 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작이 M번 수행될 때마다 상기 제2 설정된 조건의 부합여부를 확인하는 것을 포함하고, N과 M은 각각 1이상의 자연수일 수 있다.
본 기술은 비휘발성 메모리 장치에 포함된 다수의 메모리 블록들의 소거(erase)동작만 분리하여 소거 테스크(task)를 통해 실행을 관리하고, 동작 테스크(task)를 통해 소거동작을 제외한 나머지 동작들의 실행을 관리한다.
이로 인해, 소거동작의 실행이 나머지 동작들의 실행과는 분리되어 가장 효과적인 시점에서 실행될 수 있으며, 소거동작의 실행이 나머지 동작들의 실행에 미치는 영향을 최소화하는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위해 도시한 도면.
도 6 내지 도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명하도록 하겠다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위해 도시한 도면이다.
도 5a 내지 도 5d를 참조하면, 도 1에 도시된 메모리 시스템(110)의 구성을 참조하여 비휘발성 메모리 장치(150)가 포함된 메모리 시스템(110)의 구성이 도시된 것을 알 수 있다.
여기서, 비휘발성 메모리 장치(150)는, 도 1에서 설명한 바와 같이 다수의 메모리 블록들(BLOCK<1:24>)을 포함한다.
참고로, 도 5a 내지 도 5d에서는 메모리 시스템(110)에 하나의 비휘발성 메모리 장치(150)만 포함되는 구성을 개시하였는데, 이는 설명의 편의를 위해 실제로는 더 많은 개수의 비휘발성 메모리 장치가 포함될 수 있다. 도 5a 내지 도 5d에서는 비휘발성 메모리 장치(150)에 24개의 메모리 블록들(BLOCK<1:24>)이 포함되는 구성을 개시하였는데, 이는 어디까지나 하나의 실시예일 뿐이며 실제로는 더 적거나 더 많은 메모리 블록들이 포함될 수 있다.
또한, 도 1에서는 컨트롤러(130)에 포함된 것으로 도시되었던, 호스트 인터페이스(132)와, 프로세서(134)와, ECC 유닛(138)과, 파워 관리 유닛(140)와, 낸드 플래시 컨트롤러(142), 및 메모리(144)가 도 5a 내지 도 5d에는 컨트롤러(130)에 포함되지 않은 것으로 도시되어 있는데, 이는, 어디까지나 설명의 편의를 위해 도면에서 생략된 것일 뿐, 실제로는 컨트롤러(130)에 포함되어 있을 것이다.
구체적으로, 본 발명의 실시예에 다른 메모리 시스템(110)은, 다수의 메모리 블록들(BLOCK<1:24>)을 포함하는 비휘발성 메모리 장치(150), 및 메모리 블록들(BLOCK<1:24>) 중 제1 용도로 사용하기 위한 블록들(BLOCK<1:8>)을 제1 그룹(1501)으로 구분하여 제어하고, 제2 용도로 사용하기 위한 블록들(BLOCK<9:24>)을 제2 그룹(1502)으로 구분하여 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130)는, 제1 동작 테스크(task, 132)를 통해 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>)에 대해 소거(erase)동작을 제외한 나머지 동작들의 실행을 관리한다. 또한, 컨트롤러(130)는, 제2 동작 테스크(134)를 통해 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>)에 대해 소거동작을 제외한 나머지 동작들의 실행을 관리한다. 또한, 컨트롤러(130)는, 소거 테스크(136)를 통해 메모리 블록들(BLOCK<1:24>)에 대한 소거동작의 실행을 관리한다.
이때, 비휘발성 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK<1:24>) 각각의 사용용도는 컨트롤러(130)에 의해 설정될 수 있다. 따라서, 도면에서는 컨트롤러(130)에서 메모리 블록들(BLOCK<1:24>)을 두 개의 그룹, 즉, 제1 그룹(1501)과 제2 그룹(1502)으로 구분하여 제어하는 구성을 예시하였다.
또한, 제1 그룹(1501)에 몇 개의 메모리 블록들이 포함되고, 제2 그룹(1502)에 몇 개의 메모리 블록들이 포함될지도 컨트롤러(130)에 의해 설정되며, 그 개수는 얼마든지 조정가능하다. 따라서, 도면에서는 메모리 블록들(BLOCK<1:24>) 중 8개의 블록들(BLOCK<1:8>)을 제1 그룹(1501)으로 구분하여 제어하고, 16개의 블록들(BLOCK<9:24>)을 제2 그룹(1502)으로 구분하여 제어하는 것을 예시하였다.
또한, 제1 그룹(1501)의 사용용도인 제1 용도는, 맵(map) 데이터를 저장하기 위한 용도, 즉, 저장되는 데이터의 신뢰도를 중요시하여야 하는 사용용도일 수 있다. 이를 위해, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>)에 포함된 메모리 셀들(미도시)을 SLC 방식으로 제어할 수 있다. 마찬가지로, 제2 그룹(1502)의 사용용도인 제2 용도는, 사용자 데이터를 저장하기 위한 용도, 즉, 저장되는 데이터의 양을 중요시하여야 하는 사용용도일 수 있다. 이를 위해, 제2 그룹(1502)에 포함될 블록들(BLOCK<9:24>)에 포함된 메모리 셀들(미도시)을 TLC 방식으로 제어할 수 있다.
참고로, 도면에서는, 비휘발성 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK<1:24>)을 사용용도에 따라 두 개의 그룹, 즉, 제1 그룹(1501)과 제2 그룹(1502)으로 구분하여 제어하는 구성을 예시하였다. 하지만, 이는 어디까지나 하나의 실시예일뿐이며, 사용용도에 따라 더 많은 그룹으로 구분하여 제어하는 것도 얼마든지 가능하다. 이때, 사용용도의 종류는 설계자의 선택에 따라 얼마든지 다양하게 구분하는 것이 가능하다. 예컨대, 저장되는 데이터의 신뢰도를 중요시하여야하는 사용용도와, 저장되는 데이터의 양을 중요시하여야 하는 사용용도, 데이터가 저장되는 메모리 셀의 내구성을 중요시하여야 하는 사용용도 등으로 구분하는 것이 가능하다.
전술한 것과 같이 컨트롤러(130)는, 비휘발성 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK<1:24>)을 제1 그룹(1501)과 제2 그룹(1502)으로 구분하여 제어할 수 있다.
이때, 컨트롤러(130)는, 제1 동작 테스크(132)를 통해 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>)에 대해 소거동작을 제외한 나머지 동작들의 실행을 관리하고, 소거 테스크(136)를 통해 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>)에 대한 소거동작의 실행을 관리한다.
또한, 컨트롤러(130)는, 제2 동작 테스크(134)를 통해 제2 그룹(1502)에 포함될 블록들(BLOCK<9:24>)에 대해 소거동작을 제외한 나머지 동작들의 실행을 관리하고, 소거 테스크(136)를 통해 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>)에 대한 소거동작의 실행을 관리한다.
이렇게, 컨트롤러(130)는, 소거동작을 제외한 나머지 동작들의 실행을 관리할 때에는 그룹별로 동작 테스크를 생성하여 관리한다. 즉, 제1 그룹(1501)에 대응하는 제1 동작 테스크(132)를 생성하여 관리하고, 제2 그룹(1502)에 대응하는 제2 동작 테스크(134)를 생성하여 관리한다. 이때, 나머지 동작들이 의미하는 것은, 메모리 장치(150)에서 수행될 수 있는 일반적인 모든 동작들 중 소거(erase)동작을 제외한 나머지 동작들을 의미한다. 예컨대, 호스트(102)의 요청에 따라 수행되는 메모리 장치(150)에 대한 포어그라운드(foreground) 동작으로써, 리드동작과 라이트(프로그램)동작이 나머지 동작들에 포함될 수 있다. 또한, 컨트롤러(130) 내부에서 수행여부가 결정되는 메모리 장치(150)에 대한 백그라운드(background)동작으로써, 가비지 컬렉션(garbage collection)동작과 웨어 레벨링(wear leveling)동작 및 맵 업데이트(map update)동작 등에서 데이터를 복사(copy) 또는 이동(move)시키는 동작이 나머지 동작들에 포함될 수 있다.
참고로, 도면에서와 다르게 그룹의 개수가 더 많다면, 예컨대, 메모리 블록들을 사용용도에 따라 3개의 그룹(미도시)으로 구분하는 경우에는 컨트롤러(130)에서 3개의 동작 테스크(미도시)를 생성하여 관리할 것이다.
그리고, 컨트롤러(130)는, 소거동작의 실행을 관리하기 위해서 그룹의 개수와 상관없이 소거동작을 위한 소거 테스크(136)만을 생성한다. 즉, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 및 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>)에 대한 소거동작, 즉 비휘발성 메모리 장치(150)에 포함된 모든 메모리 블록들(BLOCK<1:24>)은, 하나의 소거 테스크(136)에서 관리된다.
전술한 설명과 같이 컨트롤러(130)는, 제1 동작 테스크(132)와 제2 동작 테스크(134) 및 소거 테스크(136)를 생성하여 관리할 수 있다.
여기서, 제1 동작 테스크(132)는, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>)에 대해 실행 예정인 동작들의 정보를 큐(queue) 형태로 저장하기 위한 제1 동작리스트(1321)를 포함한다. 이때, 제1 동작 테스크(132)에서는 소거동작을 제외한 나머지 동작들에 대해서만 실행을 관리하므로, 제1 동작리스트(1321)에 저장되는 동작들은 소거동작을 제외한 나머지 동작들이 될 것이다. 여기서, 제1 동작리스트(1321)에 각각 저장되는 동작들의 정보에는, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 적어도 하나 이상의 블록을 가리키기 위한 주소(address)정보 및 나머지 동작들 중 수행 예정인 동작이 어떤 동작인지를 나타내기 위한 커맨드(command)정보가 저장되는 형태일 것이다.
그리고, 제2 동작 테스크(134)는, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>)에 대해 실행 예정인 동작들을 큐 형태로 저장하기 위한 제2 동작리스트(1341)를 포함한다. 이때, 제2 동작 테스크(134)에서는 소거동작을 제외한 나머지 동작들에 대해서만 실행을 관리하므로, 제2 동작리스트(1341)에 저장되는 동작들은 소거동작을 제외한 나머지 동작들이 될 것이다. 여기서, 제2 동작리스트(1341)에 각각 저장되는 동작들의 정보에는, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 적어도 하나 이상의 블록을 가리키기 위한 주소정보 및 나머지 동작들 중 수행 예정인 동작이 어떤 동작인지를 나타내기 위한 커맨드정보가 저장되는 형태일 것이다.
그리고, 소거 테스크(136)는, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 소거동작이 필요한 블록들의 정보를 큐 형태로 저장하기 위한 제1 소거리스트(1361), 및 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 소거동작이 필요한 블록들의 정보를 큐 형태로 저장하기 위한 제2 소거리스트(1362)를 포함한다.
이때, 소거 테스크(136)에서는 소거동작만 관리하므로, 제1 소거리스트(1361)에는 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 소거동작이 필요한 블록의 주소정보가 저장되는 형태가 된다. 또한, 제2 소거리스트(1362)에는 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 소거동작이 필요한 블록의 주소정보가 저장되는 형태가 된다.
참고로, 전술한 제1 동작 테스크(132) 및 제2 동작 테스크(134) 각각은 동작 우선순위가 설정되는 것도 가능하다. 예컨대, 제1 동작 테스크(132)가 제2 동작 테스크(134)보다 높은 동작 우선순위를 갖도록 설정되는 것도 얼마든지 가능할 것이다. 하지만, 본 발명의 실시예에서는 제1 동작 테스크(132) 및 제2 동작 테스크(134)가 어떤 동작 우선순위를 갖는지에 대해서 한정하지 않도록 하겠다. 즉, 본 발명의 실시예는 제1 동작 테스크(132) 및 제2 동작 테스크(134) 중 어떤 동작 테스크가 먼저 수행되든 상관없이 적용될 수 있을 것이다.
이하에서는 구체적인 예를 들어 본 발명의 실시예에 따른 메모리 시스템(110)의 동작을 설명하도록 하겠다.
먼저, 도 5a를 참조하면, 호스트(102)로부터 포어그라운드 동작(FORE)이 요청되어 일부 메모리 블록들(BLOCK<1:4, 9:11, 21:24>)이 사용 중인 상태(USING)로 전환되는 경우를 예시하고 있다.
먼저, 도면에 도시된 것과 다르게 비휘발성 메모리 장치(150)에 포함된 모든 메모리 블록들(BLOCK<1:24>)이 모두 프리인 상태(FREE)라고 가정할 수 있다.
이와 같은 상태에서, 제1 및 제2 블록들(BLOCK<1:2>)에 대한 포어그라운드 동작(FORE)을 요청하는 A동작정보와, 제3 및 제4 블록들(BLOCK<3:4>)에 대한 포어그라운드 동작(FORE)을 요청하는 B동작정보와, 제9 내지 제11 블록들(BLOCK<9:11>)에 대한 포어그라운드 동작(FORE)을 요청하는 C동작정보, 및 제21 내지 제24 블록들(BLOCK<21:24>)에 대한 포어그라운드 동작(FORE)을 요청하는 D동작정보가 호스트(102)로부터 전달될 수 있다. 이때, 포어그라운드 동작(FORE)을 요청하는 ABCD동작정보에 포함된 커맨드는, 모두 프로그램 동작에 대응하는 커맨드라는 것을 가정하도록 하겠다.
이렇게, ABCD동작정보들이 호스트(102)로부터 전달되면, 컨트롤러(130)는, ABCD동작정보들 각각에 대응하는 주소정보를 참조하여, ABCD동작정보 각각이 어떤 동작 테스크(132 or 134)에서 실행이 관리될지를 선택한다.
먼저, A동작정보와 B동작정보의 주소정보는, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제1 및 제2 블록들(BLOCK<1:2>)과 제3 및 제4 블록들(BLOCK<3:4>)에 각각 대응하므로, 제1 동작 테스크(132)에서 실행을 관리하기 위해, 제1 동작리스트(1321)에 포함시킨다.
그리고, C동작정보와 D동작정보의 주소정보는, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제9 내지 제11 블록들(BLOCK<9:11>)과 제21 내지 제24 블록들(BLOCK<21:24>)에 각각 대응하므로, 제2 동작 테스크(134)에서 실행을 관리하기 위해, 제2 동작리스트(1341)에 포함시킨다.
그리고, 제1 동작 테스크(132)에서 제1 동작리스트(1321)에 포함된 A동작정보 및 B동작정보의 처리를 완료하면, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제1 및 제2 블록들(BLOCK<1:2>)과 제3 및 제4 블록들(BLOCK<3:4>)에 각각에는 호스트(102)로부터 제공된 데이터(미도시)가 프로그램된다. 그에 따라, 제1 및 제2 블록들(BLOCK<1:2>)과 제3 및 제4 블록들(BLOCK<3:4>)에 각각은 프리인 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다.
마찬가지로, 제2 동작 테스크(134)에서 제2 동작리스트(1341)에 포함된 C동작정보 및 D동작정보의 처리를 완료하면, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제9 내지 제11 블록들(BLOCK<9:11>)과 제21 내지 제24 블록들(BLOCK<21:24>)에 각각에는 호스트(102)로부터 제공된 데이터(미도시)가 프로그램된다. 그에 따라, 제9 내지 제11 블록들(BLOCK<9:11>)과 제21 내지 제24 블록들(BLOCK<21:24>)에 각각은 프리인 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다.
그리고, 도 5a에 이어서 도 5b를 참조하면, 호스트(102)로부터 일부 블록들(BLOCK<1:2, 9:11, 21:24>)에 대해 포어그라운드 동작(FORE)이 요청되고, 이어서 컨트롤러(130) 내부에서 일부 블록들(BLOCK<1:2, 11, 21)에 대해 백그라운드 동작(BACK)이 요청된 후, 요청된 동작의 처리결과로서 일부 블록들(BLOCK<1:2, 11, 21>)이 소거대상 블록으로 결정되는 경우를 예시하고 있다.
먼저, 도 5a에서 설명했던 ABCD동작정보들이 처리되면서, 비휘발성 메모리 장치(150)에 포함된 메모리 블록들(BLOCK<1:24>) 중 제1 및 제2 블록들(BLOCK<1:2>)과 제3 및 제4 블록들(BLOCK<3:4>) 및 제9 내지 제11 블록들(BLOCK<9:11>)과 제21 내지 제24 블록들(BLOCK<21:24>) 각각이 모두 사용 중인 상태(USING)를 가정할 수 있다.
이와 같은 상태에서, 제1 및 제2 블록들(BLOCK<1:2>)에 대한 포어그라운드 동작(FORE)을 요청하는 E동작정보와, 제9 내지 제11 블록들(BLOCK<9:11>)에 대한 포어그라운드 동작(FORE)을 요청하는 G동작정보와, 제21 내지 제24 블록들(BLOCK<21:24>)에 대한 포어그라운드 동작(FORE)을 요청하는 H동작정보가 호스트(102)로부터 전달될 수 있다. 또한, 제1 및 제2 블록들(BLOCK<1:2>)에 대한 백그라운드 동작(BACK)을 요청하는 F동작정보, 및 제11 및 제21 블록들(BLOCK<11, 21>)에 대한 백그라운드 동작(BACK)을 요청하는 I동작정보가 컨트롤러(130) 내부에서 생성될 수 있다. 이때, 포어그라운드 동작(FORE)을 요청하는 EGH동작정보에 포함된 커맨드는, 모두 프로그램 동작에 대응하는 커맨드라는 것을 가정하도록 하겠다. 또한, 백그라운드 동작(BACK)을 요청하는 FI동작정보에 포함된 커맨드는, 모두 가비지 컬렉션 동작에 대응하는 커맨드라는 것을 가정하도록 하겠다. 또한, 포어그라운드 동작(FORE)을 요청하는 EGH동작정보의 실행된 후, 그 결과로서 백그라운드 동작(BACK)을 요청하는 FI동작정보의 실행이 요청되는 것을 가정하도록 하겠다.
이렇게, EGH동작정보들이 호스트(102)로부터 전달되고, FI동작정보들이 컨트롤러(130) 내부에서 생성되면, 컨트롤러(130)는, EFGHI동작정보 각각이 어떤 동작 테스크(132 or 134)에서 실행이 관리될지를 선택한다.
먼저, E동작정보와 F동작정보의 주소정보는, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제1 및 제2 블록들(BLOCK<1:2>)과 제1 및 제2 블록들(BLOCK<1:2>)에 각각 대응하므로, 제1 동작 테스크(132)에서 실행을 관리하기 위해, 제1 동작리스트(1321)에 포함시킨다.
그리고, G동작정보와 H동작정보 및 I동작정보는, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제9 내지 제11 블록들(BLOCK<9:11>)과 제21 내지 제24 블록들(BLOCK<21:24>) 및 제11 및 제21 블록들(BLOCK<11, 21>)에 각각 대응하므로, 제2 동작 테스크(134)에서 실행을 관리하기 위해, 제2 동작리스트(1341)에 포함시킨다.
그리고, 제1 동작 테스크(132)에서 제1 동작리스트(1321)에 포함된 E동작정보의 처리를 완료하기 위해서는, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제1 및 제2 블록들(BLOCK<1:2>) 각각에 호스트(102)로부터 제공된 데이터(미도시)가 프로그램되어야 한다. 이때, 제1 및 제2 블록들(BLOCK<1:2>)의 경우, 앞선 도 5a에서 A동작정보를 처리하는 과정에서 사용 중인 상태(USING)로 전환되면서 이미 빈 페이지(empty page)가 거의 없이 데이터(미도시)가 저장되어 있는 상태라고 가정할 수 있다. 때문에, E동작정보에 대응하여 호스트(102)로부터 제공된 데이터(미도시)와 앞선 A동작정보의 처리과정에서 제1 및 제2 블록들(BLOCK<1:2>)에 이미 저장된 데이터(미도시)가 상당부분 중복된 데이터라고 가정할 수 있다. 따라서, E동작정보를 처리하는 과정에서 호스트(102)로부터 제공된 데이터(미도시) 중 제1 및 제2 블록들(BLOCK<1:2>)에 이미 저장된 데이터(미도시)와 중복된 데이터의 경우, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 프리 상태(FREE)인 임의의 블록, 예컨대, 제5 블록(BLOCK<5>)에 프로그램된다. 그에 따라, 제5 블록(BLOCK<5>)은 프리 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다.
이렇게, 제1 동작 테스크(132)에서 제1 동작리스트(1321)에 포함된 E동작정보가 처리된 후, 제1 및 제2 블록들(BLOCK<1:2>)에 유효(vaild) 데이터가 얼마 안 남았음을 컨트롤러(130)에서 확인하고, F동작정보가 생성되는 것을 가정할 수 있다. 따라서, F동작정보가 처리되는 과정에서 제1 및 제2 블록들(BLOCK<1:2>)에 대해 실행되는 가비지 컬렉션 동작은, 제1 및 제2 블록들(BLOCK<1:2>)에 저장된 유효(vaild) 데이터를 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 프리 상태(FREE)인 임의의 블록, 예컨대, 제6 블록(BLOCK<6>)으로 복사한 후, 제1 및 제2 블록들(BLOCK<1:2>)에 저장된 데이터를 모두 무효(invalid)시키는 동작이 된다. 이렇게, F동작정보를 처리를 완료하면, 제6 블록(BLOCK<6>)은 프리 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다.
한편, F동작정보의 처리가 완료되는 과정에서 제1 및 제2 블록들(BLOCK<1:2>)에 저장된 데이터는 모두 무효인 상태가 될 것이므로, 제1 및 제2 블록들(BLOCK<1:2>)은 소거동작이 필요한 블록이 된다. 그에 따라, 컨트롤러(130)는, F동작정보의 처리를 완료시킨 후에, 제1 및 제2 블록들(BLOCK<1:2>)의 주소정보(B1, B2)를 소거 테스크(136)에 저장시킨다. 이때, 제1 및 제2 블록들(BLOCK<1:2>)은, 제1 그룹(1501)에 포함된 블록이므로, 소거 테스크(136)의 제1 소거리스트(1361)에 제1 및 제2 블록들(BLOCK<1:2>)의 주소정보(B1, B2)를 저장시킨다.
이렇게, 소거 테스크(136)의 제1 소거리스트(1361)에 제1 및 제2 블록들(BLOCK<1:2>)의 주소정보(B1, B2)를 저장시킨 후, 컨트롤러(130)는, 제1 설정된 조건에 부합하는지 여부를 확인하고, 확인결과에 따라 소거 테스크(136)가 제1 소거리스트(1361)에 저장된 주소정보(B1, B2)에 대응하는 블록들(BLOCK<1:2>)에 대해 실제로 소거동작을 수행할지 여부를 결정한다. 즉, 컨트롤러(130)는, 제1 설정된 조건에 부합하는 것으로 확인되는 경우에만, 제1 소거리스트(1361)에 저장된 주소정보(B1, B2)에 대응하는 블록들(BLOCK<1:2>)에 대해 실제로 소거동작이 수행될 수 있도록 소거 테스크(136)의 동작을 제어한다. 반대로, 컨트롤러(130)는, 제1 설정된 조건에 부합하지 않는 것으로 확인되면, 제1 소거리스트(1361)에 저장된 주소정보(B1, B2)에 대응하는 블록들(BLOCK<1:2>)에 대해 실제로 소거동작을 수행하지 않도록 소거 테스크(136)를 제어함으로써, 제1 소거리스트(1361)에 저장된 주소정보(B1, B2)는 그대로 유지된다.
정리하면, 컨트롤러(130)의 제1 동작 테스크(132)를 통한 제1 설정된 동작, 예컨대, F동작정보의 실행으로 인해 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제1 블록, 예컨대, 제1 및 제2 블록들(BLOCK<1:2>)에 대해 소거 동작이 필요할 수 있다. 이와 같은 경우, 컨트롤러(130)는, 제1 블록의 정보, 예컨대, 제1 및 제2 블록들(BLOCK<1:2>)의 주소정보(B1, B2)를 소거 테스크(136)에서 관리되는 제1 소거리스트(1361)에 포함시킨다. 그 후, 컨트롤러(130)는, 제1 설정된 조건에 부합할 때, 소거 테스크(136)를 통해 제1 소거리스트(1361)에 포함된 블록들, 즉, 제1 및 제2 블록들(BLOCK<1:2>) 중 제1 일부블록에 대한 소거동작을 실행할 것이다.
그리고, 제2 동작 테스크(134)에서 제2 동작리스트(1341)에 포함된 GH동작정보의 처리를 완료하기 위해서는, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제9 내지 제11 블록들(BLOCK<9:11>) 및 제21 내지 제24 블록들(BLOCK<21:24>) 각각에 호스트(102)로부터 제공된 데이터(미도시)가 프로그램되어야 한다. 이때, 제9 내지 제11 블록들(BLOCK<9:11>) 및 제21 내지 제24 블록들(BLOCK<21:24>) 중 제11 및 제21 블록들(BLOCK<11, 21>)의 경우, 앞선 도 5a에서 CD동작정보를 처리하는 과정에서 사용 중인 상태(USING)로 전환되면서 이미 빈 페이지(empty page)가 거의 없이 데이터(미도시)가 저장되어 있는 상태라고 가정할 수 있다. 반대로, 제9와 제10과 제22 내지 제24 블록들(BLOCK<9, 10, 22:24>)의 경우, 앞선 CD동작정보의 처리과정에서 사용 중인 상태(USING)로 전환되었지만 빈 페이지가 충분히 존재하는 상태로 데이터(미도시)가 저장되어 있는 상태라고 가정할 수 있다. 때문에, GH동작정보에 대응하여 호스트(102)로부터 제공된 데이터(미도시) 중 제11 및 제21 블록들(BLOCK<11, 21>)에 저장 예정인 데이터(미도시)의 경우, 앞선 CD동작정보의 처리과정에서 제11 및 제21 블록들(BLOCK<11, 21>)에 이미 저장된 데이터(미도시)와 상당부분 중복된 상태라고 가정할 수 있다. 반대로, GH동작정보에 대응하여 호스트(102)로부터 제공된 데이터(미도시) 중 제9와 제10과 제22 내지 제24 블록들(BLOCK<9, 10, 22:24>)에 저장 예정인 데이터(미도시)의 경우, 앞선 CD동작정보의 처리과정에서 제9와 제10과 제22 내지 제24 블록들(BLOCK<9, 10, 22:24>)에 이미 저장된 데이터(미도시)와 서로 다른 데이터라고 가정할 수 있다. 따라서, GH동작정보를 처리하는 과정에서 호스트(102)로부터 제공된 데이터(미도시) 중 제11 및 제21 블록들(BLOCK<11:21>)에 이미 저장된 데이터(미도시)와 중복된 데이터의 경우, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 프리 상태(FREE)인 임의의 블록, 예컨대, 제12 블록(BLOCK<12>)에 프로그램된다. 그에 따라, 제12 블록(BLOCK<12>)은 프리 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다. 하지만, GH동작정보를 처리하는 과정에서 호스트(102)로부터 제공된 데이터(미도시) 중 제9와 제10과 제22 내지 제24 블록들(BLOCK<9, 10, 22:24>)에 저장 예정인 데이터(미도시)의 경우, 제9와 제10과 제22 내지 제24 블록들(BLOCK<9, 10, 22:24>)의 빈 페이지가 충분히 존재하는 것을 가정하였으므로, 예정대로 제9와 제10과 제22 내지 제24 블록들(BLOCK<9, 10, 22:24>)에 프로그램될 것이다.
이렇게, 제2 동작 테스크(134)에서 제2 동작리스트(1341)에 포함된 GH동작정보가 처리된 후, 제11 및 제21 블록들(BLOCK<11, 21>)에 유효 데이터가 얼마 안남았음을 컨트롤러(130)에서 확인하고, I동작정보가 생성되는 것을 가정할 수 있다. 따라서, I동작정보가 처리되는 과정에서 제11 및 제21 블록들(BLOCK<11, 21>)에 대해 실행되는 가비지 컬렉션 동작은, 제11 및 제21 블록들(BLOCK<11, 21>)에 유효 데이터를 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 프리 상태(FREE)인 임의의 블록, 예컨대, 제13 블록(BLOCK<13>)으로 복사한 후, 제11 및 제21 블록들(BLOCK<11, 21>)에 저장된 데이터를 모두 무효(invalid)시키는 동작이 된다. 이렇게, I동작정보를 처리를 완료하면, 제13 블록(BLOCK<13>)은 프리 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다.
한편, I동작정보의 처리가 완료되는 과정에서 제11 및 제21 블록들(BLOCK<11, 21>)에 저장된 데이터는 모두 무효인 상태가 될 것이므로, 제11 및 제21 블록들(BLOCK<11, 21>)은 소거동작이 필요한 블록이 된다. 그에 따라, 컨트롤러(130)는, I동작정보의 처리를 완료시킨 후에, 제11 및 제21 블록들(BLOCK<11, 21>)의 주소정보(B11, B21)를 소거 테스크(136)에 저장시킨다. 이때, 제11 및 제21 블록들(BLOCK<11, 21>)은, 제2 그룹(1502)에 포함된 블록이므로, 소거 테스크(136)의 제2 소거리스트(1362)에 제11 및 제21 블록들(BLOCK<11, 21>)의 주소정보(B11, B21)를 저장시킨다.
이렇게, 소거 테스크(136)의 제2 소거리스트(1362)에 제11 및 제21 블록들(BLOCK<11, 21>)의 주소정보(B11, B21)를 저장시킨 후, 컨트롤러(130)는, 제2 설정된 조건에 부합하는지 여부를 확인하고, 확인결과에 따라 소거 테스크(136)가 제2 소거리스트(1362)에 저장된 주소정보(B11, B21)에 대응하는 블록들(BLOCK<11, 21>)에 대해 실제로 소거동작을 수행할지 여부를 결정한다. 즉, 컨트롤러(130)는, 제2 설정된 조건에 부합하는 것으로 확인되는 경우에만, 제2 소거리스트(1362)에 저장된 주소정보(B11, B21)에 대응하는 블록들(BLOCK<11, 21>)에 대해 실제로 소거동작이 수행될 수 있도록 소거 테스크(136)의 동작을 제어한다. 반대로, 컨트롤러(130)는, 제2 설정된 조건에 부합하지 않는 것으로 확인되면, 제2 소거리스트(1362)에 저장된 주소정보(B11, B21)에 대응하는 블록들(BLOCK<11, 21>)에 대해 실제로 소거동작을 수행하지 않도록 소거 테스크(136)를 제어함으로써, 제2 소거리스트(1362)에 저장된 주소정보(B11, B21)는 그대로 유지된다.
정리하면, 컨트롤러(130)의 제2 동작 테스크(132)를 통한 제2 설정된 동작, 예컨대, I동작정보의 실행으로 인해 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제2 블록, 예컨대, 제11 및 제21 블록들(BLOCK<11, 21>)에 대해 소거 동작이 필요할 수 있다. 이와 같은 경우, 컨트롤러(130)는, 제2 블록의 정보, 예컨대, 제11 및 제21 블록들(BLOCK<11, 21>)의 주소정보(B11, B21)를 소거 테스크(136)에서 관리되는 제2 소거리스트(1362)에 포함시킨다. 그 후, 컨트롤러(130)는, 제2 설정된 조건에 부합할 때, 소거 테스크(136)를 통해 제2 소거리스트(1362)에 포함된 블록들, 즉, 제11 및 제21 블록들(BLOCK<11, 21>) 중 제2 일부블록에 대한 소거동작을 실행할 것이다.
한편, 소거 테스크(136)에서 실제로 소거동작을 실행하는 시점의 기준이 되는 제1 설정된 조건 및 제2 설정된 조건은 다음과 같이 설정될 수 있다.
먼저, 전술한 설명과 같이 제1 설정된 조건은 소거 테스크(136)의 제1 소거리스트(1361)에 대응하는 동작조건이고, 제2 설정된 조건은 소거 테스크(136)의 제2 소거리스트(1362)에 대응하는 동작조건이다. 즉, 제1 설정된 조건은 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>)에 대한 소거동작 실행여부를 선택하기 위한 조건이고, 제2 설정된 조건은 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>)에 대한 소거동작 실행여부를 선택하기 위한 조건으로써, 서로 완전히 독립되어 적용되는 조건이다.
그리고, 컨트롤러(130)는, 제1 동작 테스크(132)를 통해 실행이 관리되는 나머지 동작들이 N번 수행될 때마다 제1 설정된 조건의 부합여부를 확인한다. 또한, 컨트롤러(130)는, 제2 동작 테스크(134)를 통해 실행이 관리되는 나머지 동작들이 M번 수행될 때마다 제2 설정된 조건의 부합여부를 확인한다. 이때, N과 M은 각각 1보다 큰 자연수이며, 서로 같은 값을 가질 수도 있고, 서로 다른 값을 가질 수도 있다. 이때, N과 M 각각이 작은 값을 가지면 가질수록 제1 설정된 조건 및 제2 설정된 조건의 부합여부를 자주 확인하겠지만, 자주 확인하는 만큼, 컨트롤러(130)의 동작에 부담을 줄 수 있다.
구체적으로, 컨트롤러(130)는, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 사용 중인 상태(USING)의 블록들(BLOCK<3:6>)의 개수에 대비되는 프리 상태(FREE)인 블록들(BLOCK<7:8>)의 개수가 제1 예정된 비율, 예컨대, 25% 이하인 경우 또는 프리 상태(FREE)인 블록들(BLOCK<7:8>)의 절대적인 개수가 제1 기준개수, 예컨대, 1개 이하인 경우, 제1 설정된 조건에 부합하는 것으로 판단할 수 있다.
이와 같이 예시된 제1 설정된 조건을 도 5b에서 설명한 EF동작정보들이 처리된 이후의 상태에 적용해보면 다음과 같다.
먼저, 제1 그룹(1501)에 포함된 8개의 블록들(BLOCK<1:8>) 중 사용 중인 상태(USING)인 블록들은, 제3 내지 제6 블록들(BLOCK<3:6>)로서 총 4개이다. 또한, 프리 상태(FREE)인 블록들은, 제7 및 제8 블록들(BLOCK<7:8>)로서 총 2개이다. 따라서, 사용 중인 상태(USING)의 블록들(BLOCK<3:6>)의 개수에 대비되는 프리 상태(FREE)인 블록들(BLOCK<7:8>)의 개수의 비율은 50%이므로 제1 예정된 비율인 25%보다 크다. 또한, 프리 상태(FREE)인 블록들(BLOCK<7:8>)의 절대적인 개수가 2개이므로 1개인 제1 기준개수보다 크다.
결론적으로, 도 5b에서 설명한 EF동작정보들이 처리된 이후, 컨트롤러(130)는, 제1 설정된 조건에 부합하지 않는 것으로 판단한다. 따라서, 컨트롤러(130)는, 제1 소거리스트(1361)에 저장된 주소정보(B1, B2)에 대응하는 블록들(BLOCK<1:2>)에 대해 실제로 소거동작을 수행하지 않도록 소거 테스크(136)를 제어하고, 제1 소거리스트(1361)에 저장된 주소정보(B1, B2)는 그대로 유지된다.
그리고, 컨트롤러(130)는, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 사용 중인 상태(USING)의 블록들(BLOCK<9:10, 12, 13, 22:24>)의 개수에 대비되는 프리 상태(FREE)인 블록들(BLOCK<14:20>)의 개수가 제2 예정된 비율, 예컨대, 50% 이하인 경우 또는 프리 상태(FREE)인 블록들(BLOCK<14:20>)의 절대적인 개수가 제2 기준개수, 예컨대, 4개 이하인 경우, 제2 설정된 조건에 부합하는 것으로 판단할 수 있다.
이와 같이 예시된 제2 설정된 조건을 도 5b에서 설명한 GHI동작정보들이 처리된 이후의 상태에 적용해보면 다음과 같다.
먼저, 제2 그룹(1502)에 포함된 16개의 블록들(BLOCK<9:24>) 중 사용 중인 상태(USING)의 블록들은, 제9와 제10과 제12와 제13 및 제22 내지 제24 블록들(BLOCK<9:10, 12, 13, 22:24>)로서 총 7개이다. 또한, 프리 상태(FREE)인 블록들은, 제14 내지 제20 블록들(BLOCK<14:20>)로서 총 7개이다. 따라서, 사용 중인 상태(USING)의 블록들(BLOCK<9:10, 12, 13, 22:24>)의 개수에 대비되는 프리 상태(FREE)인 블록들(BLOCK<14:20>)의 개수의 비율은 100%이므로 제2 예정된 비율인 50%보다 크다. 또한, 프리 상태(FREE)인 블록들(BLOCK<14:20>)의 절대적인 개수가 7개이므로 4개인 제2 기준개수보다 크다.
결론적으로, 도 5b에서 설명한 GHI동작정보들이 처리된 시점에서, 컨트롤러(130)는, 제2 설정된 조건에 부합하지 않는 것으로 판단한다. 따라서, 컨트롤러(130)는, 제2 소거리스트(1362)에 저장된 주소정보(B11, B21)에 대응하는 블록들(BLOCK<11, 21>)에 대해 실제로 소거동작을 수행하지 않도록 소거 테스크(136)를 제어하고, 제2 소거리스트(1362)에 저장된 주소정보(B11, B21)는 그대로 유지된다.
그리고, 도 5a 및 도 5b에 이어서 도 5c를 참조하면, 호스트(102)로부터 일부 블록들(BLOCK<5, 9:10, 12:14>)에 대해 포어그라운드 동작(FORE)이 요청되고, 이어서 컨트롤러(130) 내부에서 일부 블록들(BLOCK<1:2, 11, 21)에 대해 백그라운드 동작(BACK)이 요청된 후, 요청된 동작의 처리결과로서 일부 블록들(BLOCK<5, 9, 12>)이 소거대상 블록으로 결정되는 경우를 예시하고 있다.
먼저, 도 5a 및 도 5b에서 설명했던 ABCDEFGHI동작정보들이 처리되면서, 비휘발성 메모리 장치(150)에 포함된 메모리 블록들(BLOCK<1:24>) 중 제3 내지 제6 블록들(BLOCK<3:6>)과 제9와 제10과 제12와 제13 및 제22 내지 제24 블록들(BLOCK<9, 10, 12, 13, 22:24>) 각각이 모두 사용 중인 상태(USING)이고, 제1 및 제2 블록들(BLOCK<1:2>) 및 제11 및 제21 블록들(BLOCK<11, 21>)이 모두 무효 상태(INVALID)인 것을 가정할 수 있다. 또한, 소거 테스크(136)의 제1 소거리스트(1361)에는 제1 및 제2 블록들(BLOCK<1:2>)의 주소정보(B1, B2)가 저장되어 있고, 제2 소거리스트(1362)에는 제11 및 제21 블록들(BLOCK<11, 21>)의 주소정보(B11, B21)가 저장되어 있는 것을 가정할 수 있다.
이와 같은 상태에서, 제5 블록(BLOCK<5>)에 대한 포어그라운드 동작(FORE)을 요청하는 J동작정보와, 제9 및 제10 블록들(BLOCK<9:10>)에 대한 포어그라운드 동작(FORE)을 요청하는 L동작정보와, 제12 내지 제14 블록들(BLOCK<12:14>)에 대한 포어그라운드 동작(FORE)을 요청하는 M동작정보가 호스트(102)로부터 전달될 수 있다. 또한, 제5 블록(BLOCK<5>)에 대한 백그라운드 동작(BACK)을 요청하는 K동작정보, 및 제9 및 제12 블록들(BLOCK<9, 12>)에 대한 백그라운드 동작(BACK)을 요청하는 N동작정보가 컨트롤러(130) 내부에서 생성될 수 있다. 이때, 포어그라운드 동작(FORE)을 요청하는 JLM동작정보에 포함된 커맨드는, 모두 프로그램 동작에 대응하는 커맨드라는 것을 가정하도록 하겠다. 또한, 백그라운드 동작(BACK)을 요청하는 KN동작정보에 포함된 커맨드는, 모두 가비지 컬렉션 동작에 대응하는 커맨드라는 것을 가정하도록 하겠다. 또한, 포어그라운드 동작(FORE)을 요청하는 JLM동작정보의 실행된 후, 그 결과로서 백그라운드 동작(BACK)을 요청하는 KN동작정보의 실행이 요청되는 것을 가정하도록 하겠다.
이렇게, JLM동작정보들이 호스트(102)로부터 전달되고, KN동작정보들이 컨트롤러(130) 내부에서 생성되면, 컨트롤러(130)는, LKLMN동작정보 각각이 어떤 동작 테스크(132 or 134)에서 실행이 관리될지를 선택한다.
먼저, J동작정보와 K동작정보의 주소정보는, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제5 블록(BLOCK<5>) 및 제5 블록(BLOCK<5>)에 각각 대응하므로, 제1 동작 테스크(132)에서 실행을 관리하기 위해, 제1 동작리스트(1321)에 포함시킨다.
그리고, L동작정보와 M동작정보 및 N동작정보는, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제9 및 제10 블록들(BLOCK<9:10>)과 제12 내지 제14 블록들(BLOCK<12:14>) 및 제9 및 제12 블록들(BLOCK<9, 12>)에 각각 대응하므로, 제2 동작 테스크(134)에서 실행을 관리하기 위해, 제2 동작리스트(1341)에 포함시킨다.
그리고, 제1 동작 테스크(132)에서 제1 동작리스트(1321)에 포함된 J동작정보의 처리를 완료하기 위해서는, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제5 블록(BLOCK<5>)에 호스트(102)로부터 제공된 데이터(미도시)가 프로그램되어야 한다. 이때, 제5 블록(BLOCK<5>)의 경우, 앞선 도 5b에서 E동작정보를 처리하는 과정에서 사용 중인 상태(USING)로 전환되면서 이미 빈 페이지(empty page)가 거의 없이 데이터(미도시)가 저장되어 있는 상태라고 가정할 수 있다. 때문에, J동작정보에 대응하여 호스트(102)로부터 제공된 데이터(미도시)와 앞선 E동작정보의 처리과정에서 제5 블록(BLOCK<5>)에 이미 저장된 데이터(미도시)가 상당부분 중복된 데이터라고 가정할 수 있다. 따라서, J동작정보를 처리하는 과정에서 호스트(102)로부터 제공된 데이터(미도시) 중 제5 블록(BLOCK<5>)에 이미 저장된 데이터(미도시)와 중복된 데이터의 경우, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 프리 상태(FREE)인 임의의 블록, 예컨대, 제7 블록(BLOCK<7>)에 프로그램된다. 그에 따라, 제7 블록(BLOCK<7>)은 프리 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다.
이렇게, 제1 동작 테스크(132)에서 제1 동작리스트(1321)에 포함된 J동작정보가 처리된 후, 제5 블록(BLOCK<5>)에 유효(vaild) 데이터가 얼마 안 남았음을 컨트롤러(130)에서 확인하고, K동작정보가 생성되는 것을 가정할 수 있다. 따라서, K동작정보가 처리되는 과정에서 제5 블록(BLOCK<5>)에 대해 실행되는 가비지 컬렉션 동작은, 제5 블록(BLOCK<5>)에 저장된 유효(vaild) 데이터를 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 프리 상태(FREE)인 임의의 블록, 예컨대, 제8 블록(BLOCK<8>)으로 복사한 후, 제5 블록(BLOCK<5>)에 저장된 데이터를 모두 무효(invalid)시키는 동작이 된다. 이렇게, K동작정보를 처리를 완료하면, 제8 블록(BLOCK<8>)은 프리 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다.
한편, K동작정보의 처리가 완료되는 과정에서 제5 블록(BLOCK<5>)에 저장된 데이터는 모두 무효인 상태가 될 것이므로, 제5 블록(BLOCK<5>)은 소거동작이 필요한 블록이 된다. 그에 따라, 컨트롤러(130)는, K동작정보의 처리를 완료시킨 후에, 제5 블록(BLOCK<5>)의 주소정보(B5)를 소거 테스크(136)에 저장시킨다. 이때, 제5 블록(BLOCK<5>)은, 제1 그룹(1501)에 포함된 블록이므로, 소거 테스크(136)의 제1 소거리스트(1361)에 제5 블록(BLOCK<5>)의 주소정보(B5)를 저장시킨다.
이렇게, 소거 테스크(136)의 제1 소거리스트(1361)에 제5 블록(BLOCK<5>)의 주소정보(B5)를 저장시킨 후, 컨트롤러(130)는, 제1 설정된 조건에 부합하는지 여부를 확인하고, 확인결과에 따라 소거 테스크(136)가 제1 소거리스트(1361)에 저장된 주소정보(B1, B2, B5)에 대응하는 블록들(BLOCK<1:2, 5>)에 대해 실제로 소거동작을 수행할지 여부를 결정한다. 즉, 컨트롤러(130)는, 제1 설정된 조건에 부합하는 것으로 확인되는 경우에만, 제1 소거리스트(1361)에 저장된 주소정보(B1, B2, B5)에 대응하는 블록들(BLOCK<1:2, 5>)에 대해 실제로 소거동작이 수행될 수 있도록 소거 테스크(136)의 동작을 제어한다. 반대로, 컨트롤러(130)는, 제1 설정된 조건에 부합하지 않는 것으로 확인되면, 제1 소거리스트(1361)에 저장된 주소정보(B1, B2, B5)에 대응하는 블록들(BLOCK<1:2, 5>)에 대해 실제로 소거동작을 수행하지 않도록 소거 테스크(136)를 제어함으로써, 제1 소거리스트(1361)에 저장된 주소정보(B1, B2, B5)는 그대로 유지된다.
정리하면, 컨트롤러(130)의 제1 동작 테스크(132)를 통한 제1 설정된 동작, 예컨대, K동작정보의 실행으로 인해 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제1 블록, 예컨대, 제5 블록(BLOCK<5>)에 대해 소거 동작이 필요할 수 있다. 이와 같은 경우, 컨트롤러(130)는, 제1 블록의 정보, 예컨대, 제5 블록(BLOCK<5>)의 주소정보(B5)를 소거 테스크(136)에서 관리되는 제1 소거리스트(1361)에 포함시킨다. 그 후, 컨트롤러(130)는, 제1 설정된 조건에 부합할 때, 소거 테스크(136)를 통해 제1 소거리스트(1361)에 포함된 블록들, 즉, 제1과 제2 및 제5 블록들(BLOCK<1:2, 5>) 중 제1 일부블록에 대한 소거동작을 실행할 것이다.
전술한 설명을 통해 예시된 제1 설정된 조건을 도 5c에서 설명한 JK동작정보들이 처리된 이후의 상태에 적용해보면 다음과 같다.
먼저, 제1 그룹(1501)에 포함된 8개의 블록들(BLOCK<1:8>) 중 사용 중인 상태(USING)인 블록들은, 제3과 제4 및 제6 내지 제8 블록들(BLOCK<3, 4, 6:8>)로서 총 5개이다. 또한, 프리 상태(FREE)인 블록들은, 없다. 따라서, 사용 중인 상태(USING)의 블록들(BLOCK<3, 4, 6:8>)의 개수에 대비되는 프리 상태(FREE)인 블록들의 개수의 비율은 0%이므로 제1 예정된 비율인 25% 이하이다. 또한, 프리 상태(FREE)인 블록들의 절대적인 개수가 0개이므로 1개인 제1 기준개수 이하이다.
따라서, 도 5c에서 설명한 KJ동작정보들이 처리된 이후, 컨트롤러(130)는, 제1 설정된 조건에 부합하는 것으로 판단한다. 따라서, 컨트롤러(130)는, 제1 소거리스트(1361)에 저장된 주소정보(B1, B2, B5)에 대응하는 블록들(BLOCK<1:2, 5>) 중 제1 일부블록에 대한 소거동작을 실행하도록 소거 테스크(136)를 제어한다.
여기서, 컨트롤러(130)는, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 프리 상태(FREE)인 블록들과 제1 소거리스트(1361)에 포함된 블록들(BLOCK<1:2, 5>)의 개수의 차이에 따라 제1 소거리스트(1361)에 포함된 블록들(BLOCK<1:2, 5>) 중 제1 일부블록으로 선택되는 블록들(BLOCK<1:2>)의 개수를 조절한다. 즉, 컨트롤러(130)가 소거 테스크(136)에 대해 소거동작을 실행하도록 제어한다고 해서 제1 소거리스트(1361)에 저장된 모든 주소정보(B1, B2, B5)에 대응하는 모든 블록들(BLOCK<1:2, 5>)에 대해 소거동작을 실행하도록 제어하지 않고, 제1 일부블록으로 선택되는 블록들(BLOCK<1:2>)에 대해서만 소거동작을 실행하도록 제어한다.
예컨대, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 프리 상태(FREE)인 블록들의 개수는, 존재하지 않기 때문에 0개이다. 또한, 무효 상태(INVALID)로서 소거 테스크(136)를 통해 소거동작 대상이 되는 블록들의 개수는, 제1과 제2 및 제5 블록들(BLOCK<1:2, 5>)로서 총 3개이다. 따라서, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 프리 상태(FREE)인 블록들과 제1 소거리스트(1361)에 포함된 블록들(BLOCK<1:2, 5>)의 개수의 차이는 3개이다. 그에 따라, 제1 소거리스트(1361)에 포함된 제1과 제2 및 제5 블록들(BLOCK<1:2, 5>) 중 제1 및 제2 블록들(BLOCK<1:2>)이 제1 일부블록으로 선택되어 소거동작이 실행된다. 예시에 따라 제1 및 제2 블록들(BLOCK<1:2>)에 대해 소거동작이 실행되면, 제1 및 제2 블록들(BLOCK<1:2>)은 무효 상태(INVALID)에서 프리 상태(FREE)로 전환될 것이다. 이와 같은 예시에 대해 도 5c에는 도시되지 않았지만, 도 5c에 이어서 설명되는 도 5d에는 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제1 및 제2 블록들(BLOCK<1:2>)이 프리 상태(FREE)인 것을 알 수 있다.
그리고, 제2 동작 테스크(132)에서 제2 동작리스트(1322)에 포함된 LM동작정보의 처리를 완료하기 위해서는, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제9 및 제10 블록들(BLOCK<9:10>) 및 제12 내지 제14 블록들(BLOCK<9:10, 12:14>)에 호스트(102)로부터 제공된 데이터(미도시)가 프로그램되어야 한다. 이때, 제9 및 제12 블록들(BLOCK<9:12>)의 경우, 앞선 도 5b에서 GH동작정보를 처리하는 과정에서 사용 중인 상태(USING)로 전환되면서 이미 빈 페이지(empty page)가 거의 없이 데이터(미도시)가 저장되어 있는 상태라고 가정할 수 있다. 때문에, LM동작정보에 대응하여 호스트(102)로부터 제공된 데이터(미도시)와 앞선 GH동작정보를 처리하는 과정에서 제9 및 제12 블록들(BLOCK<9, 12>) 이미 저장된 데이터(미도시)가 상당부분 중복된 데이터라고 가정할 수 있다. 반대로, 제10 및 제13 블록들(BLOCK<10, 13>)의 경우, 앞선 GI동작정보의 처리과정에서 사용 중인 상태(USING)로 전환되었지만 빈 페이지가 충분히 존재하는 상태로 데이터(미도시)가 저장되어 있는 상태라고 가정할 수 있다. 때문에, LM동작정보에 대응하여 호스트(102)로부터 제공된 데이터(미도시) 중 제9 및 제12 블록들(BLOCK<9, 12>)에 저장 예정인 데이터(미도시)의 경우, 앞선 GH동작정보의 처리과정에서 제9 및 제12 블록들(BLOCK<9, 12>)에 이미 저장된 데이터(미도시)와 상당부분 중복된 상태라고 가정할 수 있다. 반대로, LM동작정보에 대응하여 호스트(102)로부터 제공된 데이터(미도시) 중 제10 및 제13 블록들(BLOCK<10, 13>)에 저장 예정인 데이터(미도시)의 경우, 앞선 GI동작정보의 처리과정에서 제10 및 제13 블록들(BLOCK<10, 13>)에 이미 저장된 데이터(미도시)와 서로 다른 데이터라고 가정할 수 있다. 따라서, LM동작정보를 처리하는 과정에서 호스트(102)로부터 제공된 데이터(미도시) 중 제9 및 제12 블록들(BLOCK<9, 12>)에 이미 저장된 데이터(미도시)와 중복된 데이터의 경우, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 프리 상태(FREE)인 임의의 블록, 예컨대, 제15 블록(BLOCK<15>)에 프로그램된다. 그에 따라, 제15 블록(BLOCK<15>)은 프리 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다. 하지만, LM동작정보를 처리하는 과정에서 호스트(102)로부터 제공된 데이터(미도시) 중 제10 및 제13 블록들(BLOCK<10, 13>)에 저장 예정인 데이터(미도시)의 경우, 제10 및 제13 블록들(BLOCK<10, 13>)의 빈 페이지가 충분히 존재하는 것을 가정하였으므로, 예정대로 제10 및 제13 블록들(BLOCK<10, 13>)에 프로그램될 것이다. 또한, M동작정보에 대응하여 호스트(102)로부터 제공된 데이터(미도시) 중 제14 블록(BLOCK<14>)에 저장 예정인 데이터(미도시)의 경우, 제14 블록(BLOCK<14>)이 프리 상태(FREE)인 블록이므로, 예정대로 제14 블록(BLOCK<14>)에 프로그램되고, 제14 블록(BLOCK<14>)은 프리 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다.
이렇게, 제2 동작 테스크(134)에서 제2 동작리스트(1341)에 포함된 LM동작정보가 처리된 후, 제9 및 제12 블록들(BLOCK<9, 12>)에 유효(vaild) 데이터가 얼마 안 남았음을 컨트롤러(130)에서 확인하고, N동작정보가 생성되는 것을 가정할 수 있다. 따라서, N동작정보가 처리되는 과정에서 제9 및 제12 블록들(BLOCK<9, 12>)에 대해 실행되는 가비지 컬렉션 동작은, 제9 및 제12 블록들(BLOCK<9, 12>)에 저장된 유효(vaild) 데이터를 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 프리 상태(FREE)인 임의의 블록, 예컨대, 제16 블록(BLOCK<16>)으로 복사한 후, 제9 및 제12 블록들(BLOCK<9, 12>)에 저장된 데이터를 모두 무효(invalid)시키는 동작이 된다. 이렇게, N동작정보를 처리를 완료하면, 제16 블록(BLOCK<16>)은 프리 상태(FREE)에서 사용 중인 상태(USING)로 전환될 것이다.
한편, N동작정보의 처리가 완료되는 과정에서 제9 및 제12 블록들(BLOCK<9, 12>)에 저장된 데이터는 모두 무효인 상태가 될 것이므로, 제9 및 제12 블록들(BLOCK<9, 12>)은 소거동작이 필요한 블록이 된다. 그에 따라, 컨트롤러(130)는, N동작정보의 처리를 완료시킨 후에, 제9 및 제12 블록들(BLOCK<9, 12>)의 주소정보(B9, B12)를 소거 테스크(136)에 저장시킨다. 이때, 제9 및 제12 블록들(BLOCK<9, 12>)은, 제2 그룹(1502)에 포함된 블록이므로, 소거 테스크(136)의 제2 소거리스트(1362)에 제9 및 제12 블록들(BLOCK<9, 12>)의 주소정보(B9, B12)를 저장시킨다.
이렇게, 소거 테스크(136)의 제2 소거리스트(1362)에 제9 및 제12 블록들(BLOCK<9, 12>)의 주소정보(B9, B12)를 저장시킨 후, 컨트롤러(130)는, 제2 설정된 조건에 부합하는지 여부를 확인하고, 확인결과에 따라 소거 테스크(136)가 제2 소거리스트(1362)에 저장된 주소정보(B11, B21, B9, B12)에 대응하는 블록들(BLOCK<11, 21, 9, 12>)에 대해 실제로 소거동작을 수행할지 여부를 결정한다. 즉, 컨트롤러(130)는, 제2 설정된 조건에 부합하는 것으로 확인되는 경우에만, 제2 소거리스트(1362)에 저장된 주소정보(B11, B21, B9, B12)에 대응하는 블록들(BLOCK<11, 21, 9, 12>)에 대해 실제로 소거동작이 수행될 수 있도록 소거 테스크(136)의 동작을 제어한다. 반대로, 컨트롤러(130)는, 제2 설정된 조건에 부합하지 않는 것으로 확인되면, 제2 소거리스트(1362)에 저장된 주소정보(B11, B21, B9, B12)에 대응하는 블록들(BLOCK<11, 21, 9, 12>)에 대해 실제로 소거동작을 수행하지 않도록 소거 테스크(136)를 제어함으로써, 제2 소거리스트(1362)에 저장된 주소정보(B11, B21, B9, B12)는 그대로 유지된다.
정리하면, 컨트롤러(130)의 제2 동작 테스크(134)를 통한 제2 설정된 동작, 예컨대, N동작정보의 실행으로 인해 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제2 블록, 예컨대, 제9 및 제12 블록들(BLOCK<9, 12>)에 대해 소거 동작이 필요할 수 있다. 이와 같은 경우, 컨트롤러(130)는, 제2 블록의 정보, 예컨대, 제9 및 제12 블록들(BLOCK<9, 12>)의 주소정보(B9, B12)를 소거 테스크(136)에서 관리되는 제2 소거리스트(1362)에 포함시킨다. 그 후, 컨트롤러(130)는, 제2 설정된 조건에 부합할 때, 소거 테스크(136)를 통해 제2 소거리스트(1362)에 포함된 블록들, 즉, 제11과 제21과 제9 및 제12 블록들(BLOCK<11, 21, 9, 12>) 중 제2 일부블록에 대한 소거동작을 실행할 것이다.
전술한 설명을 통해 예시된 제2 설정된 조건을 도 5c에서 설명한 LMN동작정보들이 처리된 이후의 상태에 적용해보면 다음과 같다.
먼저, 제2 그룹(1502)에 포함된 16개의 블록들(BLOCK<9:24>) 중 사용 중인 상태(USING)인 블록들은, 제10과 제13 내지 제16 및 제22 내지 제24 블록들(BLOCK<10, 13:16, 22:24>)로서 총 8개이다. 또한, 프리 상태(FREE)인 블록들은, 제17 내지 제20 블록들(BLOCK<17:20>)로서 총 4개이다. 따라서, 사용 중인 상태(USING)의 블록들(<10, 13:16, 22:24>)의 개수에 대비되는 프리 상태(FREE)인 블록들의 개수의 비율은 50%이므로 제2 예정된 비율인 50%와 일치한다. 또한, 프리 상태(FREE)인 블록들의 절대적인 개수가 4개이므로 4개인 제2 기준개수와 일치한다.
따라서, 도 5c에서 설명한 LMN동작정보들이 처리된 이후, 컨트롤러(130)는, 제2 설정된 조건에 부합하는 것으로 판단한다. 따라서, 컨트롤러(130)는, 제2 소거리스트(1362)에 저장된 주소정보(B11, B21, B9, B12)에 대응하는 블록들(BLOCK<11, 21, 9, 12>) 중 제2 일부블록에 대한 소거동작을 실행하도록 소거 테스크(136)를 제어한다.
여기서, 컨트롤러(130)는, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 프리 상태(FREE)인 블록들(BLOCK<17:20>)과 제2 소거리스트(1362)에 포함된 블록들(BLOCK<11, 21, 9, 12>)의 개수의 차이에 따라 제2 소거리스트(1362)에 포함된 블록들(BLOCK<11, 21, 9, 12>) 중 제2 일부블록으로 선택되는 블록들(BLOCK<11>)의 개수를 조절한다. 즉, 컨트롤러(130)가 소거 테스크(136)에 대해 소거동작을 실행하도록 제어한다고 해서 제2 소거리스트(1362)에 저장된 모든 주소정보(B11, B21, B9, B12)에 대응하는 모든 블록들(BLOCK<10, 21, 9, 12>)에 대해 소거동작을 실행하도록 제어하지 않고, 제2 일부블록으로 선택되는 블록들(BLOCK<11>)에 대해서만 소거동작을 실행하도록 제어한다.
예컨대, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 프리 상태(FREE)인 블록들(BLOCK<17:20>)의 개수는, 제17 내지 제20 블록들(BLOCK<17:20>)로서 총 4개이다. 또한, 무효 상태(INVALID)로서 소거 테스크(136)를 통해 소거동작 대상이 되는 블록들의 개수는, 제10과 제21과 제9 및 제12 블록들(BLOCK<10, 21, 9, 12>)로서 총 4개이다. 따라서, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 프리 상태(FREE)인 블록들과 제2 소거리스트(1362)에 포함된 블록들(BLOCK<10, 21, 9, 12>)의 개수의 차이는 0개이다. 그에 따라, 제2 소거리스트(1362)에 포함된 제10과 제21과 제9 및 제12 블록들(BLOCK<10, 21, 9, 12>) 중 제11 블록(BLOCK<11>)이 제2 일부블록으로 선택되어 소거동작이 실행된다. 예시에 따라 제11 블록(BLOCK<11>)에 대해 소거동작이 실행되면, 제11 블록(BLOCK<11>)은 무효 상태(INVALID)에서 프리 상태(FREE)로 전환될 것이다. 이와 같은 예시에 대해 도 5c에는 도시되지 않았지만, 도 5c에 이어서 설명되는 도 5d에는 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제11 블록(BLOCK<11>)이 프리 상태(FREE)인 것을 알 수 있다.
그리고, 도 5a 내지 도 5c에 이어서 도 5d를 참조하면, 소거 테스크(136)를 통해 소거동작이 실제로 실행되는 중간에 호스트(102)로부터 일부 블록들(BLOCK<3:4>)에 대해 포어그라운드 동작(FORE)이 요청되는 경우와, 소거 테스크(136)를 통해 소거동작이 실제로 실행되는 중간에 컨트롤러(130) 내부에서 일부 블록들(BLOCK<15, 16)에 대해 백그라운드 동작(BACK)이 요청되는 경우, 소거동작이 처리되는 방식을 예시하고 있다.
먼저, 도 5a 내지 도 5c에서 설명했던 ABEFJK동작정보들이 처리되면서, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제3과 제4 및 제6 내지 제8 블록들(BLOCK<3:4, 6:8>) 각각이 모두 사용 중인 상태(USING)이고, 제1과 제2 및 제5 블록들(BLOCK<1:2, 5>)이 모두 무효 상태(INVALID)인 것을 가정할 수 있다. 또한, 소거 테스크(136)의 제1 소거리스트(1361)에는 제1과 제2 및 제5 블록들(BLOCK<1:2, 5>)의 주소정보(B1, B2, B5)가 저장되어 있는 것을 가정할 수 있다.
이와 같은 상태에서, 컨트롤러(130)가 제1 설정된 조건을 확인한 결과로서 소거 테스크(136)에서 제1 소거리스트(1361)에 포함된 제1과 제2 및 제5 블록들(BLOCK<1:2, 5>) 중 제1 및 제2 블록들(BLOCK<1:2>)에 대해 소거동작의 실행을 시작한 상태라고 가정할 수 있다.
이렇게, 컨트롤러(130)가 소거 테스크(136)를 통해 제1 및 제2 블록들(BLOCK<1:2>)에 대해 소거동작의 실행을 시작한 상태에서 제3 및 제4 블록들(BLOCK<3:4>)에 대한 포어그라운드 동작(FORE)을 요청하는 O동작정보가 호스트(102)로부터 전달될 수 있다. 이때, 포어그라운드 동작(FORE)을 요청하는 O동작정보에 포함된 커맨드는, 리드 동작에 대응하는 커맨드라는 것을 가정하도록 하겠다. 또한, 컨트롤러(130)는, O동작정보의 주소정보가 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제3 및 제4 블록들(BLOCK<3:4>)에 대응하므로, 제1 동작 테스크(132)에서 실행을 관리하기 위해, 제1 동작리스트(1321)에 포함시킨다.
이렇게, 소거 테스크(136)에서 제1 소거리스트(1361)에 포함된 제1 및 제2 블록들(BLOCK<1:2>)에 대해 소거동작의 실행을 시작한 상태에서, O동작정보가 호스트(102)로부터 전달되면, 컨트롤러(130)는, 소거 테스크(136)의 소거동작을 서스펜드(suspend)시킨다.
이어서, 컨트롤러(130)는, 제1 동작 테스크(132)를 통해 O동작정보를 처리한다. 즉, 제1 그룹(1501)에 포함된 블록들(BLOCK<1:8>) 중 제3 및 제4 블록들(BLOCK<3:4>)에 저장된 데이터(미도시)를 리드하여 출력하는 동작을 실행한다.
이렇게, 제1 동작 테스크(132)를 통해 O동작정보의 처리가 완료되면, 컨트롤러(130)는, 소거 테스크(136)를 통해 실행되다가 서스펜드(suspend)되었던 제1 및 제2 블록들(BLOCK<1:2>)에 대해 소거동작을 다시 리썸(resume)시킨다.
정리하면, 컨트롤러(130)에서 소거 테스크(136)를 통해 제1 소거리스트(1361)에 포함된 블록들, 예컨대, 제1 및 제2 블록들(BLOCK<1:2>)에 대한 소거동작을 실행하는 중에, 제1 동작 테스크(132)를 통해 실행이 관리되는 나머지 동작들 중 포어그라운드 동작(FORE), 예컨대, O동작정보의 실행이 요청되는 경우가 있을 수 있다. 이때, 컨트롤러(130)는, 소거 테스크(136)를 통해 실행 중인 소거동작, 예컨대, 제1 및 제2 블록들(BLOCK<1:2>)에 대한 소거동작을 서스펜드한 상태에서 제1 동작 테스크(132)를 통해 포어그라운드 동작, 예컨대, O동작정보를 실행한다. 제1 동작 테스크(132)를 통해 포어그라운드 동작, 예컨대, O동작정보의 실행이 완료된 후, 컨트롤러(130)는, 소거 테스크(136)를 통해 실행 중에 서스펜드되었던 소거동작, 예컨대, 제1 및 제2 블록들(BLOCK<1:2>)에 대한 소거동작을 리썸한다.
이렇게, 소거 테스크(136)를 통해 제1 및 제2 블록들(BLOCK<1:2>)에 대한 소거동작을 완료하면, 제1 및 제2 블록들(BLOCK<1:2>)은, 무효 상태(INVALID)에서 프리 상태(FREE)로 전환된다. 또한, 소거 테스크(136)의 제1 소거리스트(1361)에 저장되어 있던 제1과 제2 및 제5 블록들(BLOCK<1:2, 5>)의 주소정보(B1, B2, B5) 중 제1 및 제2 블록들(BLOCK<1:2>)에 대한 주소정보(B1, B2)가 삭제되어 제5 블록(BLOCK<5>)의 주소정보(B5)만 남아있는 상태가 된다.
참고로, 도 5d에서는 소거 테스크(136)의 소거동작이 제1 동작 테스크(132)로 인해 서스펜드-리썸되는 경우만을 예로 들었는데, 소거 테스크(136)의 소거동작이 제2 동작 테스크(134)로 인해 서스펜드-리썸되는 경우도 얼마든지 가능하다.
구체적으로, 컨트롤러(130)에서 소거 테스크(136)를 통해 제2 소거 리스트(1362)에 포함된 블록들에 대한 소거동작을 실행하는 중에, 제2 동작 테스크(134)를 통해 실행이 관리되는 나머지 동작들 중 포어그라운드 동작(FORE)의 실행이 요청되는 경우가 있을 수 있다. 이때, 컨트롤러(130)는, 소거 테스크(136)를 통해 실행 중인 소거동작을 서스펜드한 상태에서 제2 동작 테스크(134)를 통해 포어그라운드 동작을 실행한다. 제2 동작 테스크(134)를 통해 포어그라운드 동작의 실행이 완료된 후, 컨트롤러(130)는, 소거 테스크(136)를 통해 실행 중에 서스펜드되었던 소거동작을 리썸한다.
그리고, 도 5a 내지 도 5c에서 설명했던 CDGHILMN동작정보들이 처리되면서, 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제10과 제13 내지 제16 및 제22 내지 제24 블록들(BLOCK<10, 13:16, 22:24>) 각각이 모두 사용 중인 상태(USING)이고, 제11과 제21과 제9 및 제12 블록들(BLOCK<11, 21, 9, 12>)이 모두 무효 상태(INVALID)인 것을 가정할 수 있다. 또한, 소거 테스크(136)의 제2 소거리스트(1362)에는 제11과 제21과 제9 및 제12 블록들(BLOCK<11, 21, 9, 12>)의 주소정보(B11, B21, B9, B12)가 저장되어 있는 것을 가정할 수 있다.
이와 같은 상태에서, 컨트롤러(130)가 제2 설정된 조건을 확인한 결과로서 소거 테스크(136)에서 제2 소거리스트(1362)에 포함된 제11과 제21과 제9 및 제12 블록들(BLOCK<11, 21, 9, 12>) 중 제11 블록(BLOCK<11>)에 대해 소거동작의 실행을 시작한 상태라고 가정할 수 있다.
이렇게, 컨트롤러(130)가 소거 테스크(136)를 통해 제11 블록(BLOCK<11>)에 대해 소거동작의 실행을 시작한 상태에서 제15 및 제16 블록들(BLOCK<15:16>)에 대한 백그라운드 동작(BACK)을 요청하는 P동작정보가 컨트롤러(130) 내부에서 생성될 수 있다. 이때, 백그라운드 동작(BACK)을 요청하는 P동작정보에 포함된 커맨드는, 맵 업데이트 동작에 대응하는 커맨드라는 것을 가정하도록 하겠다. 또한, 컨트롤러(130)는, P동작정보의 주소정보가 제2 그룹(1502)에 포함된 블록들(BLOCK<9:24>) 중 제15 및 제16 블록들(BLOCK<15:16>)에 대응하므로, 제2 동작 테스크(134)에서 실행을 관리하기 위해, 제2 동작리스트(1322)에 포함시킨다.
이렇게, 소거 테스크(136)에서 제2 소거리스트(1362)에 포함된 제11 블록(BLOCK<11>)에 대해 소거동작의 실행을 시작한 상태에서, P동작정보가 컨트롤러(130) 내부에서 생성되어도, 컨트롤러(130)는, 소거 테스크(136)의 소거동작을 서스펜드(suspend)시키지 않고, 그대로 계속 실행한다. 소거 테스크(136)의 소거동작이 모두 실행된 후, 컨트롤러(130)는, 제2 동작리스트(1341)에 저장된 P동작정보를 실행하도록 제2 동작 테스크(134)를 제어한다.
정리하면, 컨트롤러(130)는, 제2 동작 테스크(134)를 통해 실행이 관리되는 나머지 동작들 중 백그라운드 동작(BACK)에 대한 실행 우선순위보다 소거 테스크(136)를 통해 실행이 관리되는 소거동작에 대한 실행 우선순위를 더 높게 설정한다. 따라서, 소거 테스크(136)를 통해 제2 소거리스트(1362)에 포함된 블록들, 예컨대, 제11 블록(BLOCK<11>)에 대해 소거동작이 실행 중일 때는, 제2 동작 테스크(134)에 백그라운드 동작(BACK), 예컨대, P동작정보가 요청되어도, 요청된 백그라운드 동작을 제2 동작리스트(1341)에 저장한 상태에서 소거 테스크(136)를 통해 소거동작을 실행 중이었던 블록들, 예컨대, 제11 블록(BLOCK<11>)에 대한 소거동작을 완료한 후, 제2 동작 테스크(134)의 제2 동작리스트(1341)에 저장되어 있던 백그라운드 동작(BACK), 예컨대, P동작정보를 실행한다.
이렇게, 소거 테스크(136)를 통해 제11 블록(BLOCK<11>)에 대한 소거동작을 완료하면, 제11 블록(BLOCK<11>)은, 무효 상태(INVALID)에서 프리 상태(FREE)로 전환된다. 또한, 소거 테스크(136)의 제2 소거리스트(1362)에 저장되어 있던 제11과 제21과 제9 및 제12 블록들(BLOCK<11, 21, 9, 12>)의 주소정보(B11, B21, B9, B12) 중 제11 블록(BLOCK<11>)에 대한 주소정보(B11)가 삭제되어 제21과 제9 및 제12 블록들(BLOCK<21, 9, 12>)의 주소정보(B21, B9, B12) 만 남아있는 상태가 된다.
참고로, 도 5d에서는 소거 테스크(136)를 통해 소거동작이 수행되는 중에 제2 동작 테스크(134)에 백그라운드 동작이 요청되는 경우만을 예로 들었는데, 소거 테스크(136)를 통해 소거동작이 수행되는 중에 제1 동작 테스크(132)에 백그라운드 동작이 요청되는 경우도 얼마든지 가능하다.
구체적으로, 컨트롤러(130)는, 제1 동작 테스크(132)를 통해 실행이 관리되는 나머지 동작들 중 백그라운드 동작(BACK)에 대한 실행 우선순위보다 소거 테스크(136)를 통해 실행이 관리되는 소거동작에 대한 실행 우선순위를 더 높게 설정한다. 따라서, 소거 테스크(136)를 통해 제1 소거리스트(1361)에 포함된 블록들에 대해 소거동작이 실행 중일 때는, 제1 동작 테스크(132)에 백그라운드 동작(BACK)이 요청되어도, 요청된 백그라운드 동작을 제1 동작리스트(1321)에 저장한 상태에서 소거 테스크(136)를 통해 소거동작을 실행 중이었던 블록들에 대한 소거동작을 완료한 후, 제1 동작 테스크(132)의 제1 동작리스트(1321)에 저장되어 있던 백그라운드 동작(BACK)을 실행한다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 비휘발성 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK<1:24>)의 소거(erase)동작만 분리하여 소거 테스크(task)를 통해 실행을 관리할 수 있다. 즉, 비휘발성 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK<1:24>)의 소거동작을 제외한 나머지 동작들의 실행은 동작 테스크(task)를 통해 관리하고, 소거동작만 분리하여 소거 테스크(task)에서 관리할 수 있다.
이로 인해, 소거동작의 실행이 나머지 동작들의 실행과는 분리되어 가장 효과적인 시점에서 실행될 수 있으며, 소거동작의 실행이 나머지 동작들의 실행에 미치는 영향을 최소화할 수 있다.
그러면 이하에서는, 도 6 내지 도 14를 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 5d에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 6은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 6을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 비휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 7을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 비휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 7에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 8은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 8을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함하는 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들로 구현될 수 있으며, 도 8에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 9를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 10 내지 도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10 내지 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 10 내지 도 13을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 7 내지 도 9에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 6에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 10에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 11에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 12에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 13에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 14를 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 8 내지 도 13에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 다수의 메모리 블록들을 포함하는 비휘발성 메모리 장치; 및
    상기 메모리 블록들 중 제1 용도로 사용하기 위한 블록들을 제1 그룹으로 구분하여 제어하고, 제2 용도로 사용하기 위한 블록들을 제2 그룹으로 구분하여 제어하는 컨트롤러를 포함하며,
    상기 컨트롤러는,
    제1 동작 테스크(task)를 통해 상기 제1 그룹에 포함된 블록들에 대해 소거(erase)동작을 제외한 나머지 동작들의 실행을 관리하고,
    제2 동작 테스크를 통해 상기 제2 그룹에 포함된 블록들에 대해 소거동작을 제외한 나머지 동작들의 실행을 관리하며,
    소거 테스크를 통해 상기 제1 그룹에 포함된 블록들 및 상기 제2 그룹에 포함될 블록들에 대한 소거동작의 실행을 관리하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 제1 동작 테스크를 통한 제1 설정된 동작의 실행결과로 인해 상기 제1 그룹에 포함된 블록들 중 제1 블록에 대해 소거동작이 필요한 경우, 상기 제1 블록의 정보를 상기 소거 테스크에서 관리되는 제1 소거리스트에 포함시킨 후, 제1 설정된 조건에 부합할 때 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는,
    상기 제1 그룹에 포함된 블록들 중, 사용 중인 블록들의 개수에 대비되는 프리(free)블록들의 개수가 제1 예정된 비율 이하인 경우 또는 프리블록들의 절대적인 개수가 제1 기준개수이하인 경우,
    상기 제1 설정된 조건에 부합하는 것으로 판단하여 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들 중 제1 일부블록에 대한 소거동작을 실행하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 컨트롤러는,
    상기 제1 그룹에 포함된 블록들 중 프리블록들의 개수에 대비되는 상기 제1 소거리스트에 포함된 블록들의 개수에 대한 비율에 따라 상기 제1 소거리스트에 포함된 블록들 중 상기 제1 일부블록으로 선택되는 블록들의 개수를 조절하는 메모리 시스템.
  5. 제2항에 있어서,
    상기 컨트롤러는,
    상기 제2 동작 테스크를 통한 제2 설정된 동작의 실행결과로 인해 상기 제2 그룹에 포함된 블록들 중 제2 블록에 대해 소거동작이 필요한 경우, 상기 제2 블록의 정보를 상기 소거 테스크에서 관리되는 제2 소거리스트에 포함시킨 후, 제2 설정된 조건에 부합할 때 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 컨트롤러는,
    상기 제2 그룹에 포함된 블록들 중, 사용 중인 블록들의 개수에 대비되는 프리(free)블록들의 개수가 제2 예정된 비율 이하인 경우 또는 프리블록의 절대적인 개수가 제2 기준개수이하인 경우,
    상기 제2 설정된 조건에 부합하는 것으로 판단하여 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들 중 제2 일부블록에 대한 소거동작을 실행하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는,
    상기 제2 그룹에 포함된 블록들 중 프리블록들의 개수에 대비되는 상기 제2 소거리스트에 포함된 블록들의 개수에 대한 비율에 따라 상기 제2 소거리스트에 포함된 블록들 중 상기 제2 일부블록으로 선택되는 블록들의 개수를 조절하는 메모리 시스템.
  8. 제5항에 있어서,
    상기 컨트롤러는,
    상기 소거 테스크를 통해 상기 제1 또는 제2 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 중에, 상기 제1 또는 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 포어그라운드(foreground) 동작의 실행이 요청되는 경우,
    상기 소거 테스크를 통해 상기 제1 또는 제2 소거리스트에 포함된 블록들에 대한 소거동작을 서스펜드(suspend)한 상태에서 상기 제1 또는 제2 동작 테스크를 통해 포어그라운드(foreground) 동작을 실행한 후, 상기 소거 테스크를 통해 상기 제1 또는 제2 소거리스트에 포함된 블록들에 대한 소거동작을 리썸(resume)하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 컨트롤러는,
    상기 제1 또는 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 백그라운드(background) 동작의 실행 우선순위보다 상기 소거 테스크를 통해 실행이 관리되는 상기 제1 또는 제2 소거리스트에 포함된 블록들에 대한 소거동작의 실행 우선순위를 더 높게 설정하는 메모리 시스템.
  10. 제5항에 있어서,
    상기 컨트롤러는,
    상기 제1 동작 테스크를 통해 실행이 관리되는 나머지 동작들이 N번 수행될 때마다 상기 제1 설정된 조건의 부합여부를 확인하고,
    상기 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작들이 M번 수행될 때마다 상기 제2 설정된 조건의 부합여부를 확인하며,
    N과 M은 각각 1이상의 자연수인 메모리 시스템.
  11. 다수의 메모리 블록들을 포함하는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 동작방법에 있어서,
    상기 메모리 블록들 중 제1 용도로 사용하기 위한 블록들을 제1 그룹으로 구분하여 제어하는 제1 제어단계; 및
    상기 메모리 블록들 중 제2 용도로 사용하기 위한 블록들을 제2 그룹으로 구분하여 제어하는 제2 제어단계를 포함하며,
    상기 제1 제어단계는, 제1 동작 테스크(task)를 통해 상기 제1 그룹에 포함된 블록들에 대해 소거(erase)동작을 제외한 나머지 동작들의 실행을 관리하고, 및 소거 테스크를 통해 상기 제1 그룹에 포함된 블록들에 대한 소거동작의 실행을 관리하는 것을 포함하며,
    상기 제2 제어단계는, 제2 동작 테스크를 통해 상기 제2 그룹에 포함된 블록들에 대해 소거동작을 제외한 나머지 동작들의 실행을 관리하고, 상기 소거 테스크를 통해 상기 제2 그룹에 포함된 블록들에 대한 소거동작의 실행을 관리하는 것을 포함하는 메모리 시스템의 동작방법.
  12. 제11항에 있어서,
    상기 제1 제어단계는,
    상기 제1 동작 테스크를 통한 제1 설정된 동작의 실행결과로 인해 상기 제1 그룹에 포함된 블록들 중 제1 블록에 대해 소거동작이 필요한 경우, 상기 제1 블록의 정보를 상기 소거 테스크에서 관리되는 제1 소거리스트에 포함시킨 후, 제1 설정된 조건에 부합할 때 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 것을 포함하는 메모리 시스템의 동작방법.
  13. 제12항에 있어서,
    상기 제1 제어단계는,
    상기 제1 그룹에 포함된 블록들 중, 사용 중인 블록들의 개수에 대비되는 프리(free)블록들의 개수가 제1 예정된 비율 이하인 경우 또는 프리블록들의 절대적인 개수가 제1 기준개수이하인 경우,
    상기 제1 설정된 조건에 부합하는 것으로 판단하여 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들 중 제1 일부블록에 대한 소거동작을 실행하는 것을 포함하는 메모리 시스템의 동작방법.
  14. 제13항에 있어서,
    상기 제1 제어단계는,
    상기 제1 그룹에 포함된 블록들 중 프리블록들의 개수에 대비되는 상기 제1 소거리스트에 포함된 블록들의 개수에 대한 비율에 따라 상기 제1 소거리스트에 포함된 블록들 중 상기 제1 일부블록으로 선택되는 블록들의 개수를 조절하는 것을 포함하는 메모리 시스템의 동작방법.
  15. 제12항에 있어서,
    상기 제2 제어단계는,
    상기 제2 동작 테스크를 통한 제2 설정된 동작의 실행결과로 인해 상기 제2 그룹에 포함된 블록들 중 제2 블록에 대해 소거동작이 필요한 경우, 상기 제2 블록의 정보를 상기 소거 테스크에서 관리되는 제2 소거리스트에 포함시킨 후, 제2 설정된 조건에 부합할 때 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 것을 포함하는 메모리 시스템의 동작방법.
  16. 제15항에 있어서,
    상기 제2 제어단계는,
    상기 제2 그룹에 포함된 블록들 중, 사용 중인 블록들의 개수에 대비되는 프리(free)블록들의 개수가 제2 예정된 비율 이하인 경우 또는 프리블록의 절대적인 개수가 제2 기준개수이하인 경우,
    상기 제2 설정된 조건에 부합하는 것으로 판단하여 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들 중 제2 일부블록에 대한 소거동작을 실행하는 것을 포함하는 메모리 시스템의 동작방법.
  17. 제16항에 있어서,
    상기 제2 제어단계는,
    상기 제2 그룹에 포함된 블록들 중 프리블록들의 개수에 대비되는 상기 제2 소거리스트에 포함된 블록들의 개수에 대한 비율에 따라 상기 제2 소거리스트에 포함된 블록들 중 상기 제2 일부블록으로 선택되는 블록들의 개수를 조절하는 것을 포함하는 메모리 시스템의 동작방법.
  18. 제15항에 있어서,
    상기 제1 제어단계는, 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 중에, 상기 제1 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 포어그라운드(foreground) 동작의 실행이 요청되는 경우, 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작을 서스펜드(suspend)한 상태에서 상기 제1 동작 테스크를 통해 포어그라운드(foreground) 동작을 실행한 후, 상기 소거 테스크를 통해 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작을 리썸(resume)하는 것을 포함하며,
    상기 제2 제어단계는, 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작을 실행하는 중에, 상기 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 포어그라운드(foreground) 동작의 실행이 요청되는 경우, 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작을 서스펜드(suspend)한 상태에서 상기 제2 동작 테스크를 통해 포어그라운드(foreground) 동작을 실행한 후, 상기 소거 테스크를 통해 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작을 리썸(resume)하는 것을 포함하는 메모리 시스템의 동작방법.
  19. 제18항에 있어서,
    상기 제1 제어단계는, 상기 제1 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 백그라운드(background) 동작의 실행 우선순위보다 상기 소거 테스크를 통해 실행이 관리되는 상기 제1 소거리스트에 포함된 블록들에 대한 소거동작의 실행 우선순위를 더 높게 설정하는 것을 포함하며,
    상기 제2 제어단계는, 상기 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작들 중 백그라운드(background) 동작의 실행 우선순위보다 상기 소거 테스크를 통해 실행이 관리되는 상기 제2 소거리스트에 포함된 블록들에 대한 소거동작의 실행 우선순위를 더 높게 설정하는 것을 포함하는 메모리 시스템의 동작방법.
  20. 제15항에 있어서,
    상기 제1 제어단계는, 상기 제1 동작 테스크를 통해 실행이 관리되는 나머지 동작들이 N번 수행될 때마다 상기 제1 설정된 조건의 부합여부를 확인하는 것을 포함하며,
    상기 제2 제어단계는, 상기 제2 동작 테스크를 통해 실행이 관리되는 나머지 동작이 M번 수행될 때마다 상기 제2 설정된 조건의 부합여부를 확인하는 것을 포함하고,
    N과 M은 각각 1이상의 자연수인 메모리 시스템의 동작방법.
KR1020170108687A 2017-08-28 2017-08-28 메모리 시스템 및 메모리 시스템의 동작방법 KR20190023247A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170108687A KR20190023247A (ko) 2017-08-28 2017-08-28 메모리 시스템 및 메모리 시스템의 동작방법
US15/927,133 US10373690B2 (en) 2017-08-28 2018-03-21 Memory system and operating method thereof
CN201810436483.8A CN109426448B (zh) 2017-08-28 2018-05-09 存储器系统及其操作方法
US16/530,552 US10614890B2 (en) 2017-08-28 2019-08-02 Memory system and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170108687A KR20190023247A (ko) 2017-08-28 2017-08-28 메모리 시스템 및 메모리 시스템의 동작방법

Publications (1)

Publication Number Publication Date
KR20190023247A true KR20190023247A (ko) 2019-03-08

Family

ID=65434367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170108687A KR20190023247A (ko) 2017-08-28 2017-08-28 메모리 시스템 및 메모리 시스템의 동작방법

Country Status (3)

Country Link
US (2) US10373690B2 (ko)
KR (1) KR20190023247A (ko)
CN (1) CN109426448B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200129703A (ko) * 2019-05-09 2020-11-18 에스케이하이닉스 주식회사 컨트롤러 및 이를 포함하는 메모리 시스템

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190023247A (ko) * 2017-08-28 2019-03-08 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102674620B1 (ko) * 2018-10-17 2024-06-13 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070208904A1 (en) * 2006-03-03 2007-09-06 Wu-Han Hsieh Wear leveling method and apparatus for nonvolatile memory
KR100869675B1 (ko) * 2007-02-05 2008-11-21 지인정보기술 주식회사 디스크립터 배열을 이용한 플래시 메모리 제어 시스템 및방법
US20080294813A1 (en) * 2007-05-24 2008-11-27 Sergey Anatolievich Gorobets Managing Housekeeping Operations in Flash Memory
US7908423B2 (en) * 2007-07-25 2011-03-15 Silicon Motion, Inc. Memory apparatus, and method of averagely using blocks of a flash memory
KR100907028B1 (ko) 2007-09-28 2009-07-10 주식회사 휴원 플래시 메모리의 멀티뱅크 소거연산 관리방법
KR101658479B1 (ko) * 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
TWI579692B (zh) * 2010-10-29 2017-04-21 三星電子股份有限公司 記憶體系統、資料儲存系統、使用者裝置及其資料管理方法
CN102622310A (zh) * 2011-01-30 2012-08-01 成都市华为赛门铁克科技有限公司 无效数据擦除方法、装置及系统
US9176864B2 (en) * 2011-05-17 2015-11-03 SanDisk Technologies, Inc. Non-volatile memory and method having block management with hot/cold data sorting
CN103677653B (zh) * 2012-09-21 2017-07-25 联想(北京)有限公司 一种基于ssd的数据处理方法及电子设备
CN104978149A (zh) * 2014-04-11 2015-10-14 群联电子股份有限公司 数据写入方法、存储器控制电路单元与存储器存储装置
CN105278876B (zh) * 2015-09-23 2018-12-14 华为技术有限公司 一种固态硬盘的数据擦除方法及装置
US9779829B2 (en) * 2015-11-17 2017-10-03 Micron Technology, Inc. Erasing memory segments in a memory block of memory cells using select gate control line voltages
KR20170085286A (ko) * 2016-01-14 2017-07-24 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170111657A (ko) * 2016-03-29 2017-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102606497B1 (ko) * 2016-06-27 2023-11-29 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 소거 방법
KR20180039785A (ko) * 2016-10-10 2018-04-19 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR20190023247A (ko) * 2017-08-28 2019-03-08 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200129703A (ko) * 2019-05-09 2020-11-18 에스케이하이닉스 주식회사 컨트롤러 및 이를 포함하는 메모리 시스템

Also Published As

Publication number Publication date
US20190066800A1 (en) 2019-02-28
CN109426448B (zh) 2021-12-28
CN109426448A (zh) 2019-03-05
US10373690B2 (en) 2019-08-06
US20190355425A1 (en) 2019-11-21
US10614890B2 (en) 2020-04-07

Similar Documents

Publication Publication Date Title
KR102685015B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20180076765A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190074677A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180031853A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190040604A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190031693A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20180030319A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102415875B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102711037B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190040614A (ko) 메모리 시스템 및 그의 동작방법
KR20180079584A (ko) 컨트롤러 및 컨트롤러의 동작 방법
KR102612918B1 (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20190115310A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180135188A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190128392A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102322740B1 (ko) 복수의 프로세서를 포함하는 컨트롤러 및 컨트롤러의 동작방법
KR20190016191A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20180076715A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20190040607A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190040602A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180046405A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190086921A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190069806A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190031692A (ko) 데이터 처리 시스템 및 데이터 처리 시스템의 동작방법
KR20190005307A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법