KR20180076715A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작방법 Download PDF

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Abstract

본 기술은 리드 리클래임(read reclaim) 동작을 지원하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것으로서, 다수의 메모리 블록들을 포함하는 메모리 장치; 및 부팅(booting)구간에서 메모리 블록들 중 설정된 조건에 따라 적어도 하나 이상의 메모리 블록들을 선택하고, 선택된 메모리 블록들 각각에서 리드한 데이터의 페일(fail)비트가 설정된 기준을 넘어서는지 여부를 확인하고, 확인결과에 따라 선택된 메모리 블록들 각각에 대한 리드 리클래임 카운트 값의 증가 여부를 선택하는 컨트롤러를 포함한다.

Description

메모리 시스템 및 메모리 시스템의 동작방법{MEMORY SYSTEM AND OPERATING METHOD FOR THE SAME}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 리드 리클래임(read reclaim) 동작을 지원하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 갑작스런 전원 오프(Sudden Power Off : SPO)가 발생하는 경우에도 안정적으로 리드 리클래임 동작을 지원할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 다수의 메모리 블록들을 포함하는 메모리 장치; 및 부팅(booting)구간에서 상기 메모리 블록들 중 설정된 조건에 따라 적어도 하나 이상의 메모리 블록들을 선택하고, 선택된 메모리 블록들 각각에서 리드한 데이터의 페일(fail)비트가 설정된 기준을 넘어서는지 여부를 확인하고, 확인결과에 따라 상기 선택된 메모리 블록들 각각에 대한 리드 리클래임 카운트 값의 증가 여부를 선택하는 컨트롤러를 포함할 수 있다.
또한, 상기 컨트롤러는, 상기 선택된 메모리 블록들 중 상기 확인결과에 따라 리드 리클래임 카운트 값을 증가시키는 것으로 선택된 일부 메모리 블록들의 경우, 현재 리드 리클래임 카운트 값을 확인하고, 확인결과에 따라 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값의 증가폭을 가변하여 적용할 수 있다.
또한, 상기 컨트롤러는, 상기 일부 메모리 블록들의 현재 리드 리클래임 카운트 값을 확인결과, 확인 값이 상대적으로 작은 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상대적으로 작은 폭만큼 증가시키고, 확인 값이 상대적으로 큰 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상대적으로 큰 폭만큼 증가시킬 수 있다.
또한, 상기 컨트롤러는, 상기 일부 메모리 블록들의 현재 리드 리클래임 카운트 값을 확인결과, 확인 값이 설정된 제1 값 미만인 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 설정된 제1 폭만큼씩 증가시키고, 확인 값이 상기 제1 값 이상이고 설정된 제2 값 미만인 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상기 제1 폭보다 큰 설정된 제2 폭만큼씩 증가시키며, 확인 값이 상기 제2 값 이상인 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상기 제2 폭보다 큰 설정된 제3 폭만큼씩 증가시킬 수 있다.
또한, 상기 컨트롤러는, SPO(Sudden Power Off)가 발생한 후, 다시 전원이 공급되어 상기 부팅구간에 진입한 것으로 확인되는 경우에만, 상기 메모리 블록들을 선택하는 동작과, 상기 선택된 메모리 블록들에 대해 페일 비트를 확인하는 동작과 리드 리클래임 카운트 값의 증가여부를 선택하는 동작, 및 상기 일부 메모리 블록들에 대해 현재 리드 리클래임 카운트 값을 확인하는 동작과 리드 리클래임 카운트 값의 증가폭을 가변하여 적용할 수 있다.
또한, 상기 컨트롤러는, 상기 SPO가 발생한 횟수를 카운팅하고, 카운팅된 SPO 발생횟수 값을 기준으로 상기 메모리 블록들 중 상기 선택된 메모리 블록들을 선택할 수 있다.
또한, 상기 컨트롤러는, 상기 메모리 블록들 각각의 블록 어드레스 주소 값과 상기 카운팅된 SPO 발생횟수 값을 설정된 연산에 따라 비교하고, 비교결과에 응답하여 상기 메모리 블록들 중 상기 선택된 메모리 블록들을 선택할 수 있다.
또한, 상기 메모리 블록들 각각은 다수의 워드라인들을 포함하고, 상기 컨트롤러는, 상기 메모리 블록들에서 설정된 개수의 워드라인들을 랜덤(random)하게 선택하여, 상기 메모리 블록들 중 선택된 워드라인들이 적어도 한 개 이상 포함된 메모리 블록을 상기 선택된 메모리 블록들로 결정하며, 상기 설정된 개수를 특정 값으로 고정함으로써, 상기 메모리 블록들 각각에 포함된 워드라인들의 개수에 따라 상기 메모리 블록들 중 상기 선택된 메모리 블록들로서 선택되는 메모리 블록의 개수가 조절되도록 할 수 있다.
또한, 상기 컨트롤러는, 상기 선택된 메모리 블록들을 라운드 로빈(round robin) 또는 링크드 리스트(linked list) 방식으로 관리하여 상기 메모리 블록들 중 동일한 메모리 블록이 반복적으로 상기 선택된 메모리 블록들로 결정되는 것을 방지할 수 있다.
또한, 상기 컨트롤러는, 상기 부팅구간 이후 상기 메모리 블록들 중 어느 하나의 메모리 블록에 대해 설정된 동작을 수행할 때, 해당 메모리 블록의 리드 리클래임 카운트 값을 확인하고, 확인결과에 따라 상기 해당 메모리 블록에 저장된 데이터를 다른 메모리 블록에 복사하는 리드 리클래임 동작의 수행 여부를 선택할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 다수의 메모리 블록들을 포함하는 메모리 장치를 포함하는 메모리 시스템의 동작방법에 있어서, 부팅(booting)구간에서 상기 메모리 블록들 중 설정된 조건에 따라 적어도 하나 이상의 메모리 블록들을 선택하는 제1 선택단계; 상기 제1 선택단계에서 선택된 메모리 블록들 각각에서 리드한 데이터의 페일(fail)비트가 설정된 기준을 넘어서는지 여부를 확인하는 제1 확인단계; 및 상기 제1 확인단계의 결과에 따라 상기 선택된 메모리 블록들 각각에 대한 리드 리클래임 카운트 값의 증가 여부를 선택하는 제2 선택단계를 포함할 수 있다.
또한, 상기 제2 선택단계는, 상기 선택된 메모리 블록들 중 상기 제1 확인단계의 결과에 따라 리드 리클래임 카운트 값을 증가시키는 것으로 선택된 일부 메모리 블록들의 경우, 현재 리드 리클래임 카운트 값을 확인하는 제2 확인단계; 및 상기 제2 확인단계의 결과에 따라 상기 선택된 메모리 블록들에 대한 리드 리클래임 카운트 값의 증가폭을 가변하여 적용하는 단계를 포함할 수 있다.
또한, 상기 적용하는 단계는, 상기 제2 확인단계에서 확인 값이 상대적으로 작은 것으로 확인된 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상대적으로 작은 폭만큼 증가시키는 단계; 및 상기 제2 확인단계에서 확인 값이 상대적으로 큰 것으로 확인된 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상대적으로 큰 폭만큼 증가시키는 단계를 포함할 수 있다.
또한, 상기 적용하는 단계는, 상기 제2 확인단계에서 확인 값이 설정된 제1 값 미만인 것으로 확인된 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 설정된 제1 폭만큼씩 증가시키는 단계; 상기 제2 확인단계에서 확인 값이 상기 제1 값 이상이고 설정된 제2 값 미만인 것으로 확인된 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상기 제1 폭보다 큰 설정된 제2 폭만큼씩 증가시키는 단계; 및 상기 제2 확인단계에서 확인 값이 상기 제2 값 이상인 것으로 확인된 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상기 제2 폭보다 큰 설정된 제3 폭만큼씩 증가시키는 단계를 포함할 수 있다.
또한, SPO(Sudden Power Off)가 발생한 후, 다시 전원이 공급되어 상기 부팅구간에 진입한 것으로 확인되는 경우에만, 상기 제1 선택단계와 상기 제1 확인단계와 상기 제2 확인단계와 상기 제2 선택단계 및 상기 적용하는 단계를 수행할 수 있다.
또한, 상기 제1 선택단계는, 상기 SPO가 발생한 횟수를 카운팅하는 단계; 및
상기 카운팅하는 단계에서 카운팅된 SPO 발생횟수 값을 기준으로 상기 메모리 블록들 중 상기 선택된 메모리 블록들을 선택하는 제3 선택단계를 포함할 수 있다.
또한, 상기 제3 선택단계는, 상기 메모리 블록들 각각의 블록 어드레스 주소 값과 상기 카운팅된 SPO 발생횟수 값을 설정된 연산에 따라 비교하고, 비교결과에 응답하여 상기 메모리 블록들 중 상기 선택된 메모리 블록들을 선택할 수 있다.
또한, 상기 메모리 블록들 각각은 다수의 워드라인들을 포함하고, 상기 제1 선택단계는, 상기 메모리 블록들에서 설정된 개수의 워드라인들을 랜덤(random)하게 선택하여, 상기 메모리 블록들 중 선택된 워드라인들이 적어도 한 개 이상 포함된 메모리 블록을 상기 선택된 메모리 블록들로 결정하며, 상기 설정된 개수를 특정 값으로 고정함으로써, 상기 메모리 블록들 각각에 포함된 워드라인들의 개수에 따라 상기 메모리 블록들 중 상기 선택된 메모리 블록들로서 선택되는 메모리 블록의 개수가 조절되도록 할 수 있다.
또한, 상기 제1 선택단계는, 상기 선택된 메모리 블록들을 라운드 로빈(round robin) 또는 링크드 리스트(linked list) 방식으로 관리하여 상기 메모리 블록들 중 동일한 메모리 블록이 반복적으로 상기 선택된 메모리 블록들로 결정되는 것을 방지할 수 있다.
또한, 상기 부팅구간 이후 상기 메모리 블록들 중 어느 하나의 메모리 블록에 대해 설정된 동작을 수행할 때, 해당 메모리 블록의 리드 리클래임 카운트 값을 확인하고, 확인결과에 따라 상기 해당 메모리 블록에 저장된 데이터를 다른 메모리 블록에 복사하는 리드 리클래임 동작의 수행 여부를 선택하는 단계를 더 포함할 수 있다.
본 기술은 갑작스런 전원 오프(Sudden Power Off : SPO)가 발생한 후, 다시 전원이 공급되어 진입하는 부팅(booting)구간에서 테스트를 위한 리드 동작을 수행하고, 그 결과에 따라 리드 리클래임 카운트 값을 변경하여 저장하는 동작을 수행함으로써, SPO가 반복적으로 발생하는 경우에도 안정적으로 리드 리클래임 동작을 지원할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5는 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템의 구성을 설명하기 위해 도시한 도면.
도 6은 도 5에 도시된 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위해 도시한 순서도.
도 7 내지 도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명하며, 복수의 메모리 블록들(152,154,156)을 각각 포함하는 복수의 플래인들, 복수의 플래인들을 각각 포함하는 복수의 메모리 다이들, 및 복수의 메모리 다이들을 포함하는 메모리 장치(150)에 대해서는, 이하 도 6에서 보다 구체적으로 설명할 것임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스로서, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 여기서, NFC(142)는, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 낸드 플래시 인터페이스의 동작을 수행하며 수행하며, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원, 다시 말해 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
특히, 본 발명의 실시 예에 따른 메모리 시스템에서는, 일 예로, 컨트롤러(130)가, 호스트(102)로부터 커맨드를 수신하면, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작, 예컨대 라이트 커맨드에 해당하는 프로그램 동작 또는 리드 커맨드에 해당하는 리드 동작을, 메모리 장치(150)와 수행하며, 또한 호스트(102)의 요청에 따라 메모리 장치(150)에 저장된 데이터에 대한 관리 동작을 수행한다. 여기서, 본 발명의 실시 예에 따른 메모리 시스템에서 커맨드 동작을 수행하며, 또한 메모리 장치(150)에 저장된 데이터의 관리 동작을수행함에 대해서는, 이하 도 5 내지 도 8에서 보다 구체적으로 설명할 것이므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록 뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5는 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템의 구성을 설명하기 위해 도시한 도면이다.
도 5를 참조하면, 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템(110)을 참고하여 본 발명의 특징적인 구성이 포함된 메모리 시스템(110)을 도시한 것을 알 수 있다. 여기서, 메모리 시스템(110)은, 컨트롤러(130)와 메모리 장치(150)를 포함한다. 또한, 메모리 장치(150)는, 다수의 메모리 블록들(BLOCK<0:39>)을 포함한다.
참고로, 도 5에서는 하나의 비휘발성 메모리 장치(150)가 메모리 시스템(110)에 포함되는 구성을 개시하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 비휘발성 메모리 장치가 메모리 시스템(110)에 포함되는 것도 얼마든지 가능하다. 또한, 메모리 장치(150)에 40개의 메모리 블록들(BLOCK<0:39>)이 포함되는 구성을 개시하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 메모리 블록들이 포함되는 것도 얼마든지 가능하다. 또한, 도 1에서는 컨트롤러(130)에 포함된 것으로 도시되었던, 호스트 인터페이스(HOST I/F, 132)와, 프로세서(134)와, ECC 유닛(138), 파워 관리 유닛(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller, 142), 및 메모리(144)이 도 5에는 컨트롤러(130)에 포함되지 않은 것으로 도시되어 있는데, 이는, 어디까지나 설명의 편의를 위해 도면에서 생략된 것일 뿐, 실제로는 컨트롤러(130)에 포함되어 있을 것이다.
구체적으로, 컨트롤러(130)는, 부팅(booting)구간에서 메모리 블록들(BLOCK<0:39>) 중 설정된 조건에 따라 적어도 하나 이상의 메모리 블록들을 선택하는 동작(1301)을 수행한다. 또한, 메모리 블록들을 선택하는 동작(1301)에서 선택된 메모리 블록들 각각에서 리드한 데이터의 페일(fail)비트가 설정된 기준을 넘어서는지 여부를 확인하는 동작(1303)을 수행한다. 또한, 선택된 메모리 블록들에 대한 페일비트 확인 동작(1303)의 결과에 따라 선택된 메모리 블록들 각각에 대한 리드 리클래임 카운트 값의 증가 여부를 선택하는 동작(1305)을 수행한다. 또한, 선택된 메모리 블록들 중 선택하는 동작(1305)에서 리드 리클래임 카운트 값을 증가해야 하는 것으로 선택된 일부 메모리 블록들 각각의 현재 리드 리클래임 카운트 값을 확인하는 동작(1307)을 수행한다. 또한, 확인하는 동작(1307)의 결과에 따라 일부 메모리 블록들 각각에 대한 리드 리클래임 카운트 증가폭을 가변하여 적용하는 동작(1309)을 수행한다.
전술한 컨트롤러(130)의 동작을 예를 들어 더 구체적으로 설명하면 다음과 같다.
먼저, 컨트롤러(130)의 동작조건인 부팅구간 진입은, 갑작스런 전원 오프(Sudden Power Off : 이후 SPO라 함)가 발생한 후, 다시 전원이 공급될 때 수행되는 부팅구간을 의미한다. 즉, 전술한 컨트롤러(130)의 동작(1301, 1303, 1305, 1307, 1309)은, SPO가 발생한 후, 다시 전원이 공급되어 진입하는 부팅구간에서 수행된다. 따라서, 컨트롤러(130)는, SPO가 발생한 후, 다시 전원이 공급되어 부팅구간에 진입한 것으로 확인되는 경우에만, 메모리 블록들을 선택하는 동작(1301)과, 선택된 메모리 블록들에 대한 페일 비트를 확인하는 동작(1303)과, 선택된 메모리 블록들에 대한 리드 리클래임 카운트 값의 증가여부를 선택하는 동작(1305)과, 일부 메모리 블록들에 대해 현재 리드 리클래임 카운트 값을 확인하는 동작(1307), 및 일부 메모리 블록들에 대해 리드 리클래임 카운트 값의 증가폭을 가변하여 적용하는 동작(1309)을 수행한다. 반대로, 일반적인 부팅구간, 즉, SPO가 발생하지 않고 정상적인 전원 오프가 이뤄진 후 진입하는 부팅구간에서는 전술한 컨트롤러(130)의 동작(1301, 1303, 1305, 1307, 1309)이 수행되지 않는다.
그리고, 컨트롤러(130) 동작 중 메모리 블록들을 선택하는 동작(1301)을 살펴보면, SPO이후 진입하는 부팅구간에서 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK<0:39>) 중 적어도 하나 이상의 메모리 블록을 '선택된 메모리 블록들'로서 선택하는 동작이다. 이때, 메모리 블록들(BLOCK<0:39>)중 어떤 블록을 '선택된 메모리 블록들'로서 선택할 것인지는 다음과 같은 두 가지 방안 중 어느 하나의 방안을 사용할 수 있다.
첫 번째 방안은, SPO가 발생한 횟수에 따라 메모리 블록들(BLOCK<0:39>) 중 '선택된 메모리 블록들'로 선택되는 메모리 블록의 종류 및 개수를 결정하는 방안이다. 즉, 컨트롤러(130)는, SPO가 발생한 횟수를 카운팅하고, 카운팅된 SPO 발생횟수 값을 기준으로 메모리 블록들 중 '선택된 메모리 블록들'을 선택하는 방식이다.
예컨대, 컨트롤러(130)는, SPO가 발생한 횟수를 카운팅하고, 카운팅된 SPO 발생횟수 값과 메모리 블록들(BLOCK<0:39>) 각각의 블록 어드레스 주소 값을 설정된 연산에 따라 비교하며, 비교결과에 응답하여 메모리 블록들(BLOCK<0:39>)중 '선택된 메모리 블록들'을 선택할 수 있다.
좀 더 구체적으로 예시하면, 컨트롤러(130)는, 메모리 블록들 각각의 블록 어드레스 주소 끝 값과 카운팅된 SPO 발생횟수 값의 끝 값이 서로 일치하는 메모리 블록들을 '선택된 메모리 블록들'로서 선택할 수 있다. 이때, 설정된 연산은 카운팅된 SPO 발생횟수 값의 끝 값을 선택하는 연산 및 그에 대응하는 메모리 블록들(BLOCK<0:39>) 각각의 블록 어드레스 주소 값의 끝 값을 선택하는 연산이 될 수 있다.
예컨대, 도면에서와 같이 메모리 장치(150)에 총 40개의 메모리 블록들(BLOCK<0:39>)이 포함된 상태이면, SPO가 첫 번째로 발생한 이후 진입하는 부팅구간에서 블록 어드레스가 '1'로 끝나는 네 개의 블록, 즉, 제1 블록(BLOCK<1>)과, 제11 블록(BLOCK<11>)과, 제21 블록(BLOCK<21>), 및 제31 블록(BLOCK<31>)을 '선택된 메모리 블록들'로 선택할 수 있다. 마찬가지로, SPO가 일곱 번째로 발생한 이후 진입하는 부팅구간에서 블록 어드레스가 '7'로 끝나는 네 개의 블록, 즉, 제7 블록(BLOCK<7>)과, 제17 블록(BLOCK<17>)과, 제27 블록(BLOCK<27>), 및 제37 블록(BLOCK<37>)을 '선택된 메모리 블록들'로 선택할 수 있다. 예시한 바와 같이 SPO 발생횟수를 기준으로 메모리 블록들(BLOCK<0:39>)을 각각 선택하게 되면, SPO가 10회 사이클로 발생할 때마다 모든 메모리 블록들(BLOCK<0:39>)이 한 번씩은 선택되는 형태가 될 것이다.
다른 예로서, 컨트롤러(130)는, 메모리 블록들 각각의 블록 어드레스 주소 끝 값과 카운팅된 SPO 발생횟수 값의 끝 값 및 끝 값 더하기 K번째 값이 각각 서로 일치하는 메모리 블록들을 '선택된 메모리 블록들'로서 선택할 수 있다. 이때, 설정된 연산은 카운팅된 SPO 발생횟수 값의 끝 값 및 끝 값 더하기 K번째 값을 선택하는 연산 및 그에 대응하는 메모리 블록들(BLOCK<0:39>) 각각의 블록 어드레스 주소 값의 끝 값을 선택하는 연산이 될 수 있다. 여기서, K는 1보다 큰 임의의 수가 될 것이다.
예컨대, 도면에서와 같이 메모리 장치(150)에 총 40개의 메모리 블록들(BLOCK<0:39>)이 포함된 상태이고 K가 5라고 가정하면, SPO가 첫 번째로 발생한 이후 진입하는 부팅구간에서 블록 어드레스가 '1' 및 '6'으로 끝나는 여덟 개의 블록, 즉, 제1 블록(BLOCK<1>)과, 제6 블록(BLOCK<6>)과, 제11 블록(BLOCK<11>)과, 제16 블록(BLOCK<16>), 제21 블록(BLOCK<21>)과, 제26 블록(BLOCK<26>)과, 제31 블록(BLOCK<31>), 및 제36 블록(BLOCK<36>)을 '선택된 메모리 블록들'로 선택할 수 있다. 마찬가지로, SPO가 일곱 번째로 발생한 이후 진입하는 부팅구간에서 블록 어드레스가 '7' 및 '2'로 끝나는 여덟 개의 블록, 즉, 제2 블록(BLOCK<2>)과, 제7 블록(BLOCK<7>)과, 제12 블록(BLOCK<12>)과, 제17 블록(BLOCK<17>)과, 제22 블록(BLOCK<22>)과, 제27 블록(BLOCK<27>)과, 제32 블록(BLOCK<32>), 및 제37 블록(BLOCK<37>)을 '선택된 메모리 블록들'로 선택할 수 있다. 예시한 바와 같이 SPO 발생횟수를 기준으로 메모리 블록들(BLOCK<0:39>)을 각각 선택하게 되면, SPO가 5회 사이클로 발생할 때마다 모든 메모리 블록들(BLOCK<0:39>)이 한 번씩은 선택되는 형태가 될 것이다.
두 번째 방안은, 메모리 블록들(BLOCK<0:39>)에서 설정된 개수의 워드라인들을 랜덤(random)하게 선택하여, 메모리 블록들(BLOCK<0:39>)에서 선택된 워드라인들이 적어도 한 개 이상 포함된 메모리 블록을 '선택된 메모리 블록들'로 결정하는 방안이다.
이때, 설정된 개수를 특정 값으로 고정함으로써, 메모리 블록들(BLOCK<0:39>) 각각에 포함된 워드라인들의 개수에 따라 메모리 블록들(BLOCK<0:39>) 중 '선택된 메모리 블록들'로 선택되는 메모리 블록의 개수가 조절되도록 할 수 있다.
이렇게, 설정된 개수를 특정 값으로 고정하는 동작을 통해 메모리 블록들 중 '선택된 메모리 블록들'로 선택되는 메모리 블록의 개수가 메모리 블록들 각각에 포함된 워드라인의 개수에 따라 조절될 수 있는 것은 다음과 같은 이유 때문이다.
먼저, 도 3에서 설명한 바와 같이 메모리 블록들(BLOCK<0:39>) 각각에는 다수의 워드라인들이 포함되는데, 메모리 블록들(BLOCK<0:39>) 각각에 포함된 워드라인들의 개수는 메모리 장치의 종류에 따라 달라질 수 있다. 즉, 메모리 장치의 종류에 따라 메모리 블록들 각각에 포함된 워드라인의 개수가 상대적으로 많을 수도 있고, 상대적으로 적을 수도 있다.
이렇게, 메모리 블록들 각각에 포함된 워드라인의 개수가 달라질 수 있다는 것은, SPO 이후 진입하는 부팅구간에서 리드 대상이 되는 워드라인의 전체 개수를 설정된 개수로 고정하게 되면, 메모리 블록들(BLOCK<0:39>)각각에 포함된 워드라인의 개수에 따라 메모리 블록들 중 '선택된 메모리 블록들'로 선택되는 메모리 블록의 개수가 조절될 수 있다는 것을 의미한다.
예컨대, SPO 이후 진입하는 부팅구간에서 리드 대상이 되는 워드라인의 전체 개수를 20개로 고정하고 이를 랜덤(random)으로 선택한다고 가정할 수 있다. 이때, 메모리 블록들 각각에 포함된 워드라인의 개수가 상대적으로 많은 메모리 장치의 경우, 하나의 메모리 블록에 두 개의 워드라인이 리드 대상으로 선택될 확률이 상대적으로 높다. 따라서, 메모리 블록들(BLOCK<0:39>) 중 '선택된 메모리 블록들'로 선택되는 메모리 블록의 개수가 작을 확률이 상대적으로 높다. 반대로, 메모리 블록들 각각에 포함된 워드라인의 개수가 상대적으로 적은 메모리 장치의 경우, 하나의 메모리 블록에 두 개의 워드라인이 리드 대상으로 선택될 확률이 상대적으로 낮다. 따라서, 메모리 블록들(BLOCK<0:39>) 중 '선택된 메모리 블록들'로 선택되는 메모리 블록의 개수가 높을 확률이 상대적으로 높다. 예를 든 것과 같이, 리드 대상이 되는 설정된 개수의 워드라인을 특정 값으로 고정하는 동작을 통해, 메모리 블록들(BLOCK<0:39>) 중 '설정된 메모리 블록들'로 선택되는 메모리 블록의 개수를 조정하는 것이 가능하다.
이와 같은 두 번째 방안은, 확률을 통해서만 메모리 블록들(BLOCK<0:39>) 중 '설정된 메모리 블록들'을 선택하기 때문에, SPO가 반복하여 발생할 때, 동일한 메모리 블록이 반복하여 '설정된 메모리 블록들'로 선택될 확률이 존재한다. 따라서, 본 발명에서는 '설정된 메모리 블록들'을 라운드 로빈(round robin) 또는 링크드 리스트(linked list) 방식으로 관리하여 메모리 블록들(BLOCK<0:39>) 중 동일한 메모리 블록이 반복적으로 '선택된 메모리 블록들'로 결정되는 것을 방지할 수 있다.
참고로, 라운드 로빈(round robin) 또는 링크드 리스트(linked list) 방식은 이미 공지된 기술로써, 해당 방식으로 관리되고 있는 메모리 블록이 중복으로 선택되지 않을 수 있도록 관리하는 방식이라고 볼 수 있으며, 여기에서는 더 자세히 설명하지 않도록 하겠다.
그리고, 컨트롤러(130)의 동작 중 선택된 메모리 블록들에 대한 페일 비트를 확인하는 동작(1303)을 살펴보면, 메모리 블록들을 선택하는 동작(1301)에서 '설정된 메모리 블록들'이 결정된 이후, '설정된 메모리 블록들'에 포함된 각각의 메모리 블록에서 적어도 하나 이상의 워드라인을 리드한 뒤, 리드된 데이터의 페일비트가 설정된 기준을 넘어서는지 여부를 확인하는 동작이다.
이때, '설정된 메모리 블록들'에 포함된 각각의 메모리 블록에서 어떤 워드라인을 선택하여 리드할 것인지는, 설계자의 선택에 따라 얼마든지 다양하게 적용될 수 있다.
예컨대, 메모리 장치의 특성에 따라 불량 확률이 높은 워드라인을 우선적으로 선택하도록 하는 방식이 있을 수 있다. 이렇게 확률을 사용하는 방식은, 전술한 메모리 블록들을 선택하는 동작(1301)에서 설명된 두 번째 방안의 경우에 적용될 수 있는 방식이다. 물론, 무조건 적으로 '설정된 메모리 블록들'에 포함된 각각의 메모리 블록에서 N번째 위치하는 워드라인을 선택하는 방식이 있을 수 있다.
그리고, '설정된 메모리 블록들'에 포함된 각각의 메모리 블록에서 리드된 데이터의 페일비트가 설정된 기준을 넘었는지 여부를 확인할 때에도, 설정된 기준은 설계자의 선택에 따라 얼마든지 달라질 수 있는 값이다. 예컨대, 신뢰성을 크게 중요시하는 메모리 장치의 경우 설정된 기준을 상대적으로 매우 강력하게 적용할 수 있고, 반대의 경우는 상대적으로 느슨하게 적용할 수 있다.
그리고, 컨트롤러(130)의 동작 중 선택된 메모리 블록들에 대한 리드 리클래임 카운트 값의 증가여부를 선택하는 동작(1305)을 살펴보면, 전술한 선택된 메모리 블록들에 대한 페일 비트를 확인하는 동작(1303)을 통해 '설정된 메모리 블록들'에 포함된 각각의 메모리 블록에서 리드된 데이터의 페일비트가 설정된 기준을 넘어선 메모리 블록으로 확인되는 경우, 리드 리클레임 카운트 값을 증가시키는 메모리 블록으로 선택하는 동작이다. 반대로, '설정된 메모리 블록들'에 포함된 각각의 메모리 블록에서 리드된 데이터의 페일비트가 설정된 기준을 넘어서지 않은 메모리 블록으로 확인되는 경우, 리드 리클레임 카운트 값을 증가시키는 메모리 블록으로 선택하지 않는 동작이다.
그리고, 컨트롤러(130)의 동작 중 일부 메모리 블록들에 대해 현재 리드 리클래임 카운트 값을 확인하는 동작(1307)을 살펴보면, 선택된 메모리 블록들에 대한 리드 리클래임 카운트 값의 증가여부를 선택하는 동작(1305)을 통해 '선택된 메모리 블록들' 중 리드 리클래임 카운트 값을 증가시키는 블록으로 선택된 '일부 메모리 블록들'에 대해서만 수행되는 동작이다. 따라서, '선택된 메모리 블록들' 중 리드 리클래임 카운트 값을 증가시키지 않는 블록에서는 수행되지 않는다.
여기서, '일부 메모리 블록들' 각각의 현재 리드 리클래임 카운트 값을 확인하는 것은, '일부 메모리 블록들' 각각의 현재 리드 리클래임 카운트가 어떤 상태인지를 확인하기 위함이다. 즉, '일부 메모리 블록들' 각각의 현재 리드 리클래임 카운트가 상대적으로 작은 값을 갖는지 아니면 큰 값을 갖는지를 확인하기 위함이다.
이렇게, '일부 메모리 블록들' 각각의 현재 리드 리클래임 카운트를 확인한 결과에 따라 뒤이어 수행되는 일부 메모리 블록들에 대해 리드 리클래임 카운트 값의 증가폭을 가변하여 적용하는 동작(1309)의 동작방식이 달라진다.
그리고, 컨트롤러(130)의 동작 중 일부 메모리 블록들에 대해 리드 리클래임 카운트 값의 증가폭을 가변하여 적용하는 동작(1309)을 살펴보면, 일부 메모리 블록들에 대해 현재 리드 리클래임 카운트 값을 확인하는 동작(1307)을 통해 확인된 '일부 메모리 블록들' 각각의 현재 리드 리클래임 카운트 값에 따라서 현재 리드 리클래임 카운트 값에 추가적으로 더해질 리드 리클래임 카운트 값의 증가폭을 가변하여 적용할 수 있다. 즉, '일부 메모리 블록들' 중 현재 리드 리클래임 카운트가 상대적으로 작은 값을 갖는 것으로 확인된 메모리 블록의 경우, 리드 리클래임 카운트 값을 상대적으로 작은 폭만큼 증가시킬 수 있다. 반대로, '일부 메모리 블록들' 중 현재 리드 리클래임 카운트가 상대적으로 큰 값을 갖는 것으로 확인된 메모리 블록의 경우, 리드 리클래임 카운트 값을 상대적으로 큰 폭만큼 증가시킬 수 있다.
예컨대, 일부 메모리 블록들에 대해 현재 리드 리클래임 카운트 값을 확인하는 동작(1307)을 통해 '일부 메모리 블록들' 중 현재 리드 리클래임 카운트를 확인한 결과에 따라 '일부 메모리 블록들'을 세 개의 그룹으로 구분하여 추가적으로 더해질 리드 리클래임 카운트 값의 증가폭을 가변하여 적용할 수 있다. 먼저, '일부 메모리 블록들' 중 현재 리드 리클래임 카운트를 확인한 결과 설정된 제1 값 미만인 경우에 해당하는 메모리 블록의 리드 리클래임 카운트 값을 설정된 제1 폭만큼씩 증가시킬 수 있다. 또한, '일부 메모리 블록들' 중 현재 리드 리클래임 카운트를 확인한 결과 설정된 제1 값 이상이고 설정된 제2 값 미만인 경우에 해당하는 메모리 블록의 리드 리클래임 카운트 값을 설정된 제1 폭보다 큰 설정된 제2 폭만큼씩 증가시킬 수 있다. 또한, '일부 메모리 블록들' 중 현재 리드 리클래임 카운트를 확인한 결과 설정된 제2 값 이상인 경우에 해당하는 메모리 블록의 리드 리클래임 카운트 값을 설정된 제2 폭보다 큰 설정된 제3 폭만큼씩 증가시킬 수 있다. 여기서, 설정된 제1 값을 100K 횟수, 설정된 제2 값을 200K 횟수, 설정된 제3 값을 300K 횟수로 예시할 수 있고, 설정된 제1 폭을 2K 횟수, 설정된 제2 폭을 10K 횟수, 설정된 제3 폭을 50K 횟수로 예시할 수 있다.
이렇게, '일부 메모리 블록들' 각각의 현재 리드 리클래임 카운트 값에 따라서 현재 리드 리클래임 카운트 값에 추가적으로 더해질 리드 리클래임 카운트 값의 증가폭을 가변하여 적용하는 이유는, '일부 메모리 블록들' 각각의 현재 리드 리클래임 카운트 값이 크면 클수록 에러가 발생할 확률이 그만큼 더 높아지기 때문이다. 즉, '일부 메모리 블록들' 중 현재 리드 리클래임 카운트 값이 이미 높은 값을 갖는 메모리 블록의 경우 보다 빠르게 리드 리클래임 대상 메모리 블록이 될 수 있도록 하기 위함이다.
도 6은 도 5에 도시된 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위해 도시한 순서도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(110)은, 전원이 공급되면, 부팅을 시작한다(S600).
부팅을 시작한 후(S600), 해당 부팅 동작이 SPO가 발생한 이후에 수행되는 부팅 동작인지 아닌지를 판단한다(S601).
판단 동작(S601)의 결과 해당 부팅 동작이 SPO가 발생한 이후에 수행되는 부팅동작이 아닌 경우(NO), 정해진 부팅 동작을 수행한 후, 부팅을 완료하게 된다(S608).
참고로, 부팅 시작(S600) 이후, SPO가 발생하지 않은 상태의 부팅(S601, NO)을 통해 부팅이 완료되는 동작(S608)은, 도면에 구체적으로 도시되지 않았지만 일반적인 메모리 시스템의 정상 부팅 동작과 동일하게 동작하는 것을 가정할 수 있다.
판단 동작(S601)의 결과 해당 부팅 동작이 SPO가 발생한 이후에 수행되는 부팅동작인 경우(YES), SPO가 발생한 것으로 인해 필요한 복구 동작을 수행한다(S602).
참고로, SPO 복구 동작(S602)은, SPO가 발생하기 이전에 메모리 시스템에 처리하던 데이터를 복구하는 동작을 의미하며, 일반적인 메모리 장치의 SPO 복구 동작과 동일하게 동작하는 것을 가정할 수 있다.
SPO 복구 동작(S602)이 완료된 후, 도 5에서 설명했던 본 발명의 실시예에 따른 컨트롤러(130)의 동작이 수행된다. 즉, 도 5에서 설명했던, 컨트롤러(130)의 동작 중 메모리 블록들(BLOCK<0:39>) 중 설정된 조건에 따라 적어도 하나 이상의 메모리 블록들을 선택하는 동작(1301)을 'S603'동작을 통해 수행한다. 또한, 메모리 블록들을 선택하는 동작(1301)에서 선택된 메모리 블록들 각각에서 리드한 데이터의 페일(fail)비트가 설정된 기준을 넘어서는지 여부를 확인하는 동작(1303) 및 선택된 메모리 블록들에 대한 페일비트 확인 동작(1303)의 결과에 따라 선택된 메모리 블록들 각각에 대한 리드 리클래임 카운트 값의 증가 여부를 선택하는 동작(1305)을 'S604'동작을 통해 수행한다. 또한, 선택된 메모리 블록들 중 선택하는 동작(1305)에서 리드 리클래임 카운트 값을 증가해야 하는 것으로 선택된 일부 메모리 블록들 각각의 현재 리드 리클래임 카운트 값을 확인하는 동작(1307)을 'S605'동작을 통해 수행한다. 또한, 확인하는 동작(1307)의 결과에 따라 일부 메모리 블록들 각각에 대한 리드 리클래임 카운트 증가폭을 가변하여 적용하는 동작(1309)을 'S606'동작 및 'S607'동작을 통해 수행한다.
'S603'동작을 살펴보면, SPO이후 진입하는 부팅구간에서 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK<0:39>) 중 적어도 하나 이상의 메모리 블록을 '선택된 메모리 블록들'로서 선택하는 동작이다. 이때, 메모리 블록들(BLOCK<0:39>)중 어떤 블록을 '선택된 메모리 블록들'로서 선택할 것인지는 두 가지 방안이 존재할 수 있으며, 구체적인 방안은 도 5에서 설명하였으므로 여기에서는 설명하지 않도록 하겠다.
'S604'동작을 살펴보면, 메모리 블록들을 선택하는 동작(1301)에서 '설정된 메모리 블록들'이 결정된 이후, '설정된 메모리 블록들'에 포함된 각각의 메모리 블록에서 적어도 하나 이상의 워드라인을 리드한 뒤, 리드된 데이터의 페일비트가 설정된 기준을 넘어서는지 여부를 확인하고, 확인결과 설정된 기준을 넘어선 메모리 블록들을 '일부 메모리 블록들'에 포함시키고, 설정된 기준을 넘어서지 않은 메모리 블록들을 '일부 메모리 블록들'에 포함시키지 않는 동작이다.
이때, '일부 메모리 블록들'에 포함되는 메모리 블록들은 이어지는 'S605'동작과 'S606'동작과 'S607'동작을 각각 수행한 후 부팅 동작이 완료(S608)되는 반면, '일부 메모리 블록들'에 포함되지 않은 메모리 블록들은 이어지는 'S605'동작과 'S606'동작과 'S607'동작을 수행하지 않고 바로 부팅 동작이 완료(S608)된다.
'S605'동작을 살펴보면, '일부 메모리 블록들' 에 포함된 메모리 블록들 각각의 현재 리드 리클래임 카운트가 어떤 상태인지를 확인하기 위한 동작이다. 즉, '일부 메모리 블록들' 에 포함된 메모리 블록들 각각의 현재 리드 리클래임 카운트가 상대적으로 작은 값을 갖는지 아니면 큰 값을 갖는지를 확인하기 위한 동작이다.
'S606'동작을 살펴보면, '일부 메모리 블록들' 각각의 현재 리드 리클래임 카운트 값에 따라서 현재 리드 리클래임 카운트 값에 추가적으로 더해질 리드 리클래임 카운트 값의 증가폭을 가변하여 적용하는 동작이다. 즉, '일부 메모리 블록들' 중 현재 리드 리클래임 카운트가 상대적으로 작은 값을 갖는 것으로 확인된 메모리 블록의 경우, 리드 리클래임 카운트 값을 상대적으로 작은 폭만큼 증가시키고, '일부 메모리 블록들' 중 현재 리드 리클래임 카운트가 상대적으로 큰 값을 갖는 것으로 확인된 메모리 블록의 경우, 리드 리클래임 카운트 값을 상대적으로 큰 폭만큼 증가시키는 동작이다.
'S607'동작을 살펴보면, 'S606'동작을 통해 그 값이 증가한 '일부 메모리 블록들' 각각의 리드 리클래임 카운트 값을 비휘발성 메모리인 메모리 장치(150)에 저장하기 위한 동작이다. 이때, 'S606'동작을 통해 그 값이 증가한 '일부 메모리 블록들' 각각의 리드 리클래임 카운트 값은 '일부 메모리 블록들' 각각에 저장될 수도 있고, 메모리 블록들(BLOCK<0:39>) 중 '일부 메모리 블록들'이 아닌 다른 메모리 블록에 저장될 수도 있다.
전술한 'S603'동작 내지 'S607'동작을 통해 도 5에서 설명했던 본 발명의 실시예에 따른 컨트롤러(130)의 동작이 수행된 후, 부팅 동작이 완료(S608)될 수 있다.
부팅 동작이 완료(S608)된 이후에는 일반적인 메모리 시스템(110)의 동작, 즉, 리드, 라이트 등의 동작이 수행될 수 있는데, 도면에서는 부팅 동작이 완료(S608)된 이후, 메모리 블록들(BLOCK<0:39>) 중 임의의 메모리 블록에 대해 리드 동작만 수행된 상태(S609)에서 SPO가 발생하는 것을 예시한 것을 알 수 있다. 즉, 도면에서는 부팅 동작이 완료(S608)된 이후, 라이트 동작을 수행하지 않은 상태에서 리드 동작만 수행한 상태에서 SPO가 발생하는 것을 예시한 것을 알 수 있다.
도면에서 이와 같이 예시한 이유는, 전술한 'S603'동작 내지 'S607'동작을 통해 도 5에서 설명했던 본 발명의 실시예에 따른 컨트롤러(130)의 동작이 가장 필요한 경우가 바로 부팅 동작이 완료(S608)된 이후, 라이트 동작을 수행하지 않은 상태에서 리드 동작만 수행한 상태에서 SPO가 발생하는 경우이기 때문이다.
좀 더 구체적으로 그 이유를 살펴보면, 부팅 동작이 완료(S608)된 이후, 메모리 블록들(BLOCK<0:39>) 중 임의의 메모리 블록에 대해 리드 동작만 수행된 상태(S609)에서 SPO가 발생하지 않았다고 가정하면, 'S610'동작과 'S611'동작과 'S612'동작 및 'S613'동작이 수행될 수 있을 것이다.
여기서, 'S610'동작은, 메모리 블록들(BLOCK<0:39>) 중 임의의 메모리 블록에 대해 라이트 동작이 수행되는 것을 나타낸다. 이때, 'S610'동작보다 앞서서 'S609'동작에서 임의의 메모리 블록에 대해 리드 동작이 수행되면서 리드 리클래임 카운트 값이 증가하게 되는데, 이렇게 값이 증가한 리드 리클래임 카운트는 'S610'동작에서 임의의 메모리 블록에 대해 라이트 동작이 수행되는 시점에서 임의의 메모리 블록 내부에 저장될 수 있다. 즉, 'S609'동작에서 임의의 메모리 블록에 대해 리드 동작이 수행되면서 증가하는 리드 리클래임 카운트 값은, 컨트롤러(130) 내부에서 휘발성 특성을 갖는 메모리(144)에서 관리되다가 'S610'동작을 수행하면서 비휘발성 특성을 갖는 임의의 메모리 블록에 저장된다.
따라서, 도면에서와 같이 'S609'동작만 수행되고, 'S610'동작이 수행되기 전에 SPO가 발생하게 되면, 'S609'동작에서 임의의 메모리 블록에 대해 리드 동작이 수행되면서 증가하는 리드 리클래임 카운트 값은, 임의의 메모리 블록에 저장되지 못하고, 삭제된다.
만약, 도면에서와 같이 'S609'동작만 수행되고, 'S610'동작이 수행되기 전에 SPO가 발생하는 현상이 반복적으로 이뤄지는데, 앞서 설명한 본 발명의 실시예에 따른 컨트롤러(130) 동작, 즉, 전술한 'S603'동작 내지 'S607'동작이 존재하지 않는다고 가정하면, 'S609'동작에서 리드 대상이 되었던 임의의 메모리 블록은, 리드 동작이 계속 이뤄짐에도 불구하고, 리드 리클래임 카운트 값이 증가하지 못하는 상태가 될 수 있다.
따라서, 본 발명의 실시예에 컨트롤러(130) 동작, 즉, 전술한 'S603'동작 내지 'S607'동작이 수행되면, 도면에서와 같이 'S609'동작만 수행되고, 'S610'동작이 수행되기 전에 SPO가 발생하는 현상이 반복적으로 이뤄지는 경우에도, 메모리 블록들(BLOCK<0:39>) 각각에 대한 리드 리클래임 카운트 값을 증가시킬 수 있고, 이를 통해, 메모리 블록들(BLOCK<0:39>) 중 임의의 메모리 블록에 리드 동작이 과도하게 반복되어 에러가 발생하는 현상을 방지할 수 있다.
그리고, 'S611'동작과 'S612'동작은, 메모리 시스템(110)에서 리드 리클래임 동작이 수행되는 형태를 보여준다. 즉, 메모리 시스템(110)에서 리드 리클래임 동작은, 메모리 시스템(110)의 부팅이 완료(S608)된 이후에 메모리 블록들(BLOCK<0:39>) 중 임의의 메모리 블록에 대해 리드 리클래임 카운트 값을 확인하고, 확인결과에 따라 수행여부가 결정된다.
이때, 'S611'동작에서 메모리 블록들(BLOCK<0:39>) 중 임의의 메모리 블록을 선택하는 동작은, 임의의 메모리 블록에 대한 리드 동작 또는 라이트 동작이 수행되는 시점에서 확인될 수 있다. 즉, 도면에서와 같이 'S609'동작이 수행된 후 'S611'동작이 수행될 수도 있고, 'S610'동작이 수행된 후 'S611'동작이 수행될 수도 있다.
다만, 'S611'동작에서 정확한 결과가 도출되기 위해서는 임의의 메모리 블록에 대해 'S609'동작이 수행되는 것에 대응하는 만큼 리드 리클래임 카운트 값이 증가할 수 있어야 한다.
그리고, 'S612'동작은, 메모리 블록들(BLOCK<0:39>)중 임의의 메모리 블록에 리드 리클래임 동작을 수행하는 것을 나타낸다. 이때, 리드 리클래임 동작은, 임의의 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 복사하는 동작을 의미하며, 이는 이미 공지된 동작이므로 여기에서는 더 자세히 설명하지 않도록 하겠다.
그리고, 'S611'동작의 결과에 따라 'S612'동작을 통해 리드 리클래임 동작이 수행될 수도 있고, 'S613'동작이 수행될 수도 있다. 이때, 'S613'동작은, 메모리 시스템(110)에서 수행될 수 있는 모든 임의의 동작을 의미한다.
참고로, 'S611'동작의 결과에 따라 임의의 메모리 블록이 리드 리클래임 동작이 수행되어야 하는 블록으로 선택되었다고 해서 그 즉시 임의의 메모리 블록에 대해 'S612'동작이 수행될 필요는 없다. 즉, 'S611'동작을 통해 리드 리클래임 대상이 되는 임의의 메모리 블록이 선택되면, 메모리 시스템(110)이 백 그라운드 동작을 수행할 때, 'S612'동작을 통해 임의의 메모리 블록에 대해 리드 리클래임 동작을 수행하면 된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, SPO가 발생한 후, 진입하는 부팅구간에서 테스트를 위한 리드 동작을 수행하고, 그 결과에 따라 리드 리클래임 카운트 값을 변경하여 저장하는 동작을 수행함으로써, SPO가 반복적으로 발생하는 경우에도 안정적으로 리드 리클래임 동작을 지원할 수 있다.
도 7는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 7는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 7를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 8을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 8에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 9은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 9을 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 9에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 10는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 10를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 11 내지 도 14은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11 내지 도 14은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 11 내지 도 14을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 8 내지 도 10에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 7에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 11에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 12에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 13에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 14에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 15은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 15을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 9 내지 도 14에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

Claims (20)

  1. 다수의 메모리 블록들을 포함하는 메모리 장치; 및
    부팅(booting)구간에서 상기 메모리 블록들 중 설정된 조건에 따라 적어도 하나 이상의 메모리 블록들을 선택하고, 선택된 메모리 블록들 각각에서 리드한 데이터의 페일(fail)비트가 설정된 기준을 넘어서는지 여부를 확인하고, 확인결과에 따라 상기 선택된 메모리 블록들 각각에 대한 리드 리클래임 카운트 값의 증가 여부를 선택하는 컨트롤러
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 선택된 메모리 블록들 중 상기 확인결과에 따라 리드 리클래임 카운트 값을 증가시키는 것으로 선택된 일부 메모리 블록들의 경우, 현재 리드 리클래임 카운트 값을 확인하고,
    확인결과에 따라 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값의 증가폭을 가변하여 적용하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는,
    상기 일부 메모리 블록들의 현재 리드 리클래임 카운트 값을 확인결과,
    확인 값이 상대적으로 작은 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상대적으로 작은 폭만큼 증가시키고,
    확인 값이 상대적으로 큰 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상대적으로 큰 폭만큼 증가시키는 메모리 시스템.
  4. 제2항에 있어서,
    상기 컨트롤러는,
    상기 일부 메모리 블록들의 현재 리드 리클래임 카운트 값을 확인결과,
    확인 값이 설정된 제1 값 미만인 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 설정된 제1 폭만큼씩 증가시키고,
    확인 값이 상기 제1 값 이상이고 설정된 제2 값 미만인 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상기 제1 폭보다 큰 설정된 제2 폭만큼씩 증가시키며,
    확인 값이 상기 제2 값 이상인 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상기 제2 폭보다 큰 설정된 제3 폭만큼씩 증가시키는 메모리 시스템.
  5. 제2항에 있어서,
    상기 컨트롤러는,
    SPO(Sudden Power Off)가 발생한 후, 다시 전원이 공급되어 상기 부팅구간에 진입한 것으로 확인되는 경우에만, 상기 메모리 블록들을 선택하는 동작과, 상기 선택된 메모리 블록들에 대해 페일 비트를 확인하는 동작과 리드 리클래임 카운트 값의 증가여부를 선택하는 동작, 및 상기 일부 메모리 블록들에 대해 현재 리드 리클래임 카운트 값을 확인하는 동작과 리드 리클래임 카운트 값의 증가폭을 가변하여 적용하는 동작을 수행하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 컨트롤러는,
    상기 SPO가 발생한 횟수를 카운팅하고, 카운팅된 SPO 발생횟수 값을 기준으로 상기 메모리 블록들 중 상기 선택된 메모리 블록들을 선택하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는,
    상기 메모리 블록들 각각의 블록 어드레스 주소 값과 상기 카운팅된 SPO 발생횟수 값을 설정된 연산에 따라 비교하고, 비교결과에 응답하여 상기 메모리 블록들 중 상기 선택된 메모리 블록들을 선택하는 메모리 시스템.
  8. 제5항에 있어서,
    상기 메모리 블록들 각각은 다수의 워드라인들을 포함하고,
    상기 컨트롤러는,
    상기 메모리 블록들에서 설정된 개수의 워드라인들을 랜덤(random)하게 선택하여, 상기 메모리 블록들 중 선택된 워드라인들이 적어도 한 개 이상 포함된 메모리 블록을 상기 선택된 메모리 블록들로 결정하며,
    상기 설정된 개수를 특정 값으로 고정함으로써, 상기 메모리 블록들 각각에 포함된 워드라인들의 개수에 따라 상기 메모리 블록들 중 상기 선택된 메모리 블록들로서 선택되는 메모리 블록의 개수가 조절되도록 하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 컨트롤러는,
    상기 선택된 메모리 블록들을 라운드 로빈(round robin) 또는 링크드 리스트(linked list) 방식으로 관리하여 상기 메모리 블록들 중 동일한 메모리 블록이 반복적으로 상기 선택된 메모리 블록들로 결정되는 것을 방지하는 메모리 시스템.
  10. 제1항에 있어서,
    상기 컨트롤러는,
    상기 부팅구간 이후 상기 메모리 블록들 중 어느 하나의 메모리 블록에 대해 설정된 동작을 수행할 때, 해당 메모리 블록의 리드 리클래임 카운트 값을 확인하고, 확인결과에 따라 상기 해당 메모리 블록에 저장된 데이터를 다른 메모리 블록에 복사하는 리드 리클래임 동작의 수행 여부를 선택하는 메모리 시스템.
  11. 다수의 메모리 블록들을 포함하는 메모리 장치를 포함하는 메모리 시스템의 동작방법에 있어서,
    부팅(booting)구간에서 상기 메모리 블록들 중 설정된 조건에 따라 적어도 하나 이상의 메모리 블록들을 선택하는 제1 선택단계;
    상기 제1 선택단계에서 선택된 메모리 블록들 각각에서 리드한 데이터의 페일(fail)비트가 설정된 기준을 넘어서는지 여부를 확인하는 제1 확인단계; 및
    상기 제1 확인단계의 결과에 따라 상기 선택된 메모리 블록들 각각에 대한 리드 리클래임 카운트 값의 증가 여부를 선택하는 제2 선택단계를 포함하는 메모리 시스템의 동작방법.
  12. 제11항에 있어서,
    상기 제2 선택단계는,
    상기 선택된 메모리 블록들 중 상기 제1 확인단계의 결과에 따라 리드 리클래임 카운트 값을 증가시키는 것으로 선택된 일부 메모리 블록들의 경우, 현재 리드 리클래임 카운트 값을 확인하는 제2 확인단계; 및
    상기 제2 확인단계의 결과에 따라 상기 선택된 메모리 블록들에 대한 리드 리클래임 카운트 값의 증가폭을 가변하여 적용하는 단계를 포함하는 메모리 시스템의 동작방법.
  13. 제12항에 있어서,
    상기 적용하는 단계는,
    상기 제2 확인단계에서 확인 값이 상대적으로 작은 것으로 확인된 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상대적으로 작은 폭만큼 증가시키는 단계; 및
    상기 제2 확인단계에서 확인 값이 상대적으로 큰 것으로 확인된 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상대적으로 큰 폭만큼 증가시키는 단계를 포함하는 메모리 시스템의 동작방법.
  14. 제12항에 있어서,
    상기 적용하는 단계는,
    상기 제2 확인단계에서 확인 값이 설정된 제1 값 미만인 것으로 확인된 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 설정된 제1 폭만큼씩 증가시키는 단계;
    상기 제2 확인단계에서 확인 값이 상기 제1 값 이상이고 설정된 제2 값 미만인 것으로 확인된 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상기 제1 폭보다 큰 설정된 제2 폭만큼씩 증가시키는 단계; 및
    상기 제2 확인단계에서 확인 값이 상기 제2 값 이상인 것으로 확인된 경우, 상기 일부 메모리 블록들에 대한 리드 리클래임 카운트 값을 상기 제2 폭보다 큰 설정된 제3 폭만큼씩 증가시키는 단계를 포함하는 메모리 시스템의 동작방법.
  15. 제12항에 있어서,
    SPO(Sudden Power Off)가 발생한 후, 다시 전원이 공급되어 상기 부팅구간에 진입한 것으로 확인되는 경우에만, 상기 제1 선택단계와 상기 제1 확인단계와 상기 제2 확인단계와 상기 제2 선택단계 및 상기 적용하는 단계를 수행하는 메모리 시스템의 동작방법.
  16. 제15항에 있어서,
    상기 제1 선택단계는,
    상기 SPO가 발생한 횟수를 카운팅하는 단계; 및
    상기 카운팅하는 단계에서 카운팅된 SPO 발생횟수 값을 기준으로 상기 메모리 블록들 중 상기 선택된 메모리 블록들을 선택하는 제3 선택단계를 포함하는 메모리 시스템의 동작방법.
  17. 제16항에 있어서,
    상기 제3 선택단계는,
    상기 메모리 블록들 각각의 블록 어드레스 주소 값과 상기 카운팅된 SPO 발생횟수 값을 설정된 연산에 따라 비교하고, 비교결과에 응답하여 상기 메모리 블록들 중 상기 선택된 메모리 블록들을 선택하는 메모리 시스템의 동작방법.
  18. 제15항에 있어서,
    상기 메모리 블록들 각각은 다수의 워드라인들을 포함하고,
    상기 제1 선택단계는,
    상기 메모리 블록들에서 설정된 개수의 워드라인들을 랜덤(random)하게 선택하여, 상기 메모리 블록들 중 선택된 워드라인들이 적어도 한 개 이상 포함된 메모리 블록을 상기 선택된 메모리 블록들로 결정하며,
    상기 설정된 개수를 특정 값으로 고정함으로써, 상기 메모리 블록들 각각에 포함된 워드라인들의 개수에 따라 상기 메모리 블록들 중 상기 선택된 메모리 블록들로서 선택되는 메모리 블록의 개수가 조절되도록 하는 메모리 시스템의 동작방법.
  19. 제18항에 있어서,
    상기 제1 선택단계는,
    상기 선택된 메모리 블록들을 라운드 로빈(round robin) 또는 링크드 리스트(linked list) 방식으로 관리하여 상기 메모리 블록들 중 동일한 메모리 블록이 반복적으로 상기 선택된 메모리 블록들로 결정되는 것을 방지하는 메모리 시스템의 동작방법.
  20. 제11항에 있어서,
    상기 부팅구간 이후 상기 메모리 블록들 중 어느 하나의 메모리 블록에 대해 설정된 동작을 수행할 때, 해당 메모리 블록의 리드 리클래임 카운트 값을 확인하고, 확인결과에 따라 상기 해당 메모리 블록에 저장된 데이터를 다른 메모리 블록에 복사하는 리드 리클래임 동작의 수행 여부를 선택하는 단계를 더 포함하는 메모리 시스템의 동작방법.
KR1020160181180A 2016-12-28 2016-12-28 메모리 시스템 및 메모리 시스템의 동작방법 KR20180076715A (ko)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200039882A (ko) * 2018-10-05 2020-04-17 삼성전자주식회사 리드 리클레임 동작 시에 버퍼 메모리를 이용하는 스토리지 장치
US10884669B2 (en) 2019-04-19 2021-01-05 SK Hynix Inc. Controller, operation method of the controller and memory system
US11138109B2 (en) 2019-04-18 2021-10-05 SK hynix, Inc. Controller and operation method thereof for managing read count information of memory block
US11656990B2 (en) 2020-09-11 2023-05-23 SK Hynix Inc. Memory system and operating method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10692567B2 (en) * 2018-09-06 2020-06-23 M31 Technology Corporation Method for assisting memory cell in access operation and operating memory cell, and memory device having assist circuit with predefined assist strength
KR20200087595A (ko) * 2019-01-11 2020-07-21 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20200099825A (ko) * 2019-02-15 2020-08-25 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
CN113918091B (zh) * 2021-09-13 2022-06-07 北京得瑞领新科技有限公司 Nand闪存中物理块的控制方法、装置及ssd设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090042039A (ko) 2007-10-25 2009-04-29 삼성전자주식회사 불휘발성 메모리 장치의 데이터 관리 방법
KR101824068B1 (ko) * 2011-07-28 2018-03-15 삼성전자주식회사 메모리 컨트롤러 구동방법, 및 메모리 컨트롤러를 포함하는 메모리 시스템, 메모리 카드 및 휴대용 전자장치
US8661301B1 (en) * 2012-09-07 2014-02-25 Storart Technology Co. Ltd. Method for dodging bad page and bad block caused by suddenly power off
KR102025263B1 (ko) * 2012-10-05 2019-09-25 삼성전자주식회사 메모리 시스템 및 그것의 읽기 교정 방법
KR102025193B1 (ko) 2013-02-19 2019-09-25 삼성전자주식회사 메모리 컨트롤러 및 그것의 동작 방법, 메모리 컨트롤러를 포함하는 메모리 시스템
KR102250423B1 (ko) * 2015-01-13 2021-05-12 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
KR102277521B1 (ko) * 2015-01-23 2021-07-16 삼성전자주식회사 저장 장치 및 그것의 리드 리클레임 및 읽기 방법
KR102435873B1 (ko) * 2015-12-18 2022-08-25 삼성전자주식회사 스토리지 장치 및 그것의 리드 리클레임 방법
KR102661936B1 (ko) 2016-06-27 2024-04-30 삼성전자주식회사 저장 장치
KR102614083B1 (ko) * 2016-08-31 2023-12-18 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200039882A (ko) * 2018-10-05 2020-04-17 삼성전자주식회사 리드 리클레임 동작 시에 버퍼 메모리를 이용하는 스토리지 장치
US11301388B2 (en) 2018-10-05 2022-04-12 Samsung Electronics Co., Ltd. Storage device using buffer memory in read reclaim operation
US11625330B2 (en) 2018-10-05 2023-04-11 Samsung Electronics Co., Ltd. Storage device using buffer memory in read reclaim operation
US11138109B2 (en) 2019-04-18 2021-10-05 SK hynix, Inc. Controller and operation method thereof for managing read count information of memory block
US10884669B2 (en) 2019-04-19 2021-01-05 SK Hynix Inc. Controller, operation method of the controller and memory system
US11656990B2 (en) 2020-09-11 2023-05-23 SK Hynix Inc. Memory system and operating method thereof

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