KR102277521B1 - 저장 장치 및 그것의 리드 리클레임 및 읽기 방법 - Google Patents

저장 장치 및 그것의 리드 리클레임 및 읽기 방법 Download PDF

Info

Publication number
KR102277521B1
KR102277521B1 KR1020150011288A KR20150011288A KR102277521B1 KR 102277521 B1 KR102277521 B1 KR 102277521B1 KR 1020150011288 A KR1020150011288 A KR 1020150011288A KR 20150011288 A KR20150011288 A KR 20150011288A KR 102277521 B1 KR102277521 B1 KR 102277521B1
Authority
KR
South Korea
Prior art keywords
read
page
error
reclaim
correctable
Prior art date
Application number
KR1020150011288A
Other languages
English (en)
Other versions
KR20160091499A (ko
Inventor
염호석
전진완
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150011288A priority Critical patent/KR102277521B1/ko
Priority to US14/960,570 priority patent/US9921908B2/en
Publication of KR20160091499A publication Critical patent/KR20160091499A/ko
Application granted granted Critical
Publication of KR102277521B1 publication Critical patent/KR102277521B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Abstract

본 발명에 따른 저장 장치의 리드 리클레임 방법은, 읽기 동작시 열화 정보를 근거로 하여 페이지 리드 리클레임 개수를 결정하는 단계, 및 리드 리클레임으로 마크된 페이지의 개수가 상기 페이지 리드 리클레임 개수가 될 때, 페이지 리드 리클레임을 수행하는 단계를 포함한다.

Description

저장 장치 및 그것의 리드 리클레임 및 읽기 방법{STORAGE DEVICE AND READ RECLAIM AND READING METHOD THEREOF}
본 발명은 저장 장치 및 그것의 리드 리클레임 및 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 데이터 신뢰성을 향상시키는 저장 장치 및 그것의 리드 리클레임 및 읽기 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 저장 장치의 리드 리클레임 방법은: 읽기 동작시 열화 정보를 근거로 하여 페이지 리드 리클레임 개수를 결정하는 단계; 및 리드 리클레임으로 마크된 페이지의 개수가 상기 페이지 리드 리클레임 개수가 될 때, 페이지 리드 리클레임을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 열화 정보는 프로그램 및 소거 싸이클을 포함한다.
실시 예에 있어서, 상기 열화 정보는 페이지에 대한 프로그램 경과 시간 정보를 더 포함한다.
실시 예에 있어서, 상기 열화 정보는 동작 온도 정보를 더 포함한다.
실시 예에 있어서, 상기 열화 정보는 쓰여진 섹터량 및 테라바이트 쓰기 단위를 이용한다.
실시 예에 있어서, 상기 페이지 리드 리클레임 개수는 상기 쓰여진 섹터량을 상기 테라바이트 쓰기 단위로 나눈 값에 가중치를 준 값으로 결정된다.
실시 예에 있어서, 회복 읽기 동작을 수행한 결과에 따라 페이지에 대한 리드 리클레임의 필요성 여부를 판별하는 단계; 및 상기 리드 리클레임일 필요할 때 상기 페이지에 대한 리드 리클레임 마킹하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 저장 장치의 읽기 방법은: 읽기 요청시 페이지 데이터를 읽는 단계; 상기 읽혀진 페이지 데이터의 에러 존재 여부를 판별하는 단계; 상기 읽혀진 페이지 데이터의 에러가 존재할 때, 상기 읽혀진 데이터의 에러가 정정 가능한 지를 판별하는 단계; 상기 읽혀진 데이터의 에러가 정정 가능하지 않을 때, 회복 읽기 동작을 수행하는 단계; 상기 회복 읽기 동작 수행 결과에 따라 읽혀진 페이지 데이터의 에러가 정정 가능한 지를 판별하는 단계; 상기 회복 읽기 동작 결과에 따라 읽혀진 페이지 데이터의 에러가 정정 가능할 때, 리드 리클레임을 수행할 필요가 있는 지를 판별하는 단계; 상기 리드 리클레임을 수행할 필요가 있을 때, 대응하는 페이지에 대한 마킹을 수행하는 단계; 및 마킹된 페이지의 개수가 페이지 리드 리클레임 개수가 될 때, 페이지 리드 리클레임을 수행하는 단계를 포함하고, 상기 페이지 리드 리클레임 개수는 열화 정보에 근거로 하여 변경된다.
실시 예에 있어서, 상기 읽혀진 페이지 데이터의 에러가 정정 가능한 지를 판별하는 단계는, 에러 정정 회로에서 검출된 에러의 개수에 따라 상기 에러가 정정 가능한 지를 판별하는 단계를 포함한다.
실시 예에 있어서, 상기 회복 읽기 동작을 수행하는 단계는, 사전에 결정된 회복 읽기 동작 테이블에 따라 시간 혹은 전압을 조절하여 읽기 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 리드 리클레임이 필요한 지를 판별하는 단계는, 상기 회복 읽기 동작에 따라 읽기 동작을 수행할 결과로써 검출된 에러의 개수를 이용하여 판별하는 단계를 포함한다.
실시 예에 있어서, 상기 읽혀진 데이터 페이지 데이터의 에러가 정정 가능할 때, 상기 회복 읽기 동작 수행 결과에 따라 읽혀진 페이지 데이터의 에러가 정정 가능할 때, 상기 대응하는 페이지에 대한 마킹을 수행한 뒤, 에러를 정정하는 단계를 더 포함한다.
실시 예에 있어서, 상기 열화 정보는 프로그램 및 소거 싸이클을 포함하고, 상기 프로그램 및 소거 싸이클이 사전에 결정된 값을 초과할 때, 상기 페이지 리드 리클레임 개수가 변경된다.
실시 예에 있어서, 상기 열화 정보는 프로그램 및 소거 싸이클, 프로그램 경과 시간 혹은 동작 온도를 포함한다.
본 발명의 실시 예에 따른 저장 장치는, 복수의 비휘발성 메모리 장치들; 및 상기 복수의 비휘발성 메모리 장치들을 제어하는 메모리 제어기를 포함하고, 상기 메모리 제어기는 열화 정보를 근거로 하여 리드 리클레임시 처리될 페이지의 개수를 변경하는 동적 리드 리클레임 관리 유닛을 포함한다.
실시 예에 있어서, 상기 메모리 제어기는, 메모리 블록들 각각에 포함된 페이지들의 리드 리클레임 여부를 관리한다.
실시 예에 있어서, 상기 동적 리드 리클레임 관리 유닛은 프로그램 및 소거 싸이클을 직접적으로 이용하거나 간접적으로 이용하는 지수를 근거를 하여 페이지 리드 리클레임을 관리한다.
실시 예에 있어서, 상기 메모리 제어기는, 상기 복수의 비휘발성 메모리 장치들로부터 읽혀진 데이터의 에러를 검출하거나 정정하는 에러 정정 회로를 더 포함한다.
실시 예에 있어서, 상기 메모리 제어기는 상기 에러 정정 회로에서 검출된 에러를 정정할 수 없을 때 사전에 결정된 테이블을 이용하여 읽기 동작 조건을 변경하고, 상기 변경된 읽기 동작 조건을 통하여 읽기 동작을 다시 수행하는 펌웨어적으로 구현된 회복 읽기 동작을 더 포함한다.
실시 예에 있어서, 상기 복수의 비휘발성 메모리 장치들 각각은 수직형 낸드 플래시 메모리 장치이다.
상술한 바와 같이 본 발명의 실시 예에 따른 저장 장치는 열화 정보를 근거로 리드 리클레임을 관리함으로써 데이터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 개념을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 저장 장치에 대한 실시 예를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록에 대한 회로도를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 6은 열화 정보와 리드 디스터번스 면연력 관계를 개념적으로 보여주는 도면이다.
도 7은 열화 정보와 에러 정정 불가 면연력 관계를 개념적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 저장 장치의 데이터 신뢰성을 향상시키기 위한 열화 정보에 따른 페이지 리드 리클레임 속도를 개념적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 동적 리드 리클레임 관리 유닛의 동작에 대한 제 1 실시 예를 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 동적 리드 리클레임 관리 유닛의 동작에 대한 제 2 실시 예를 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 동적 리드 리클레임 관리 유닛의 동작에 대한 제 3 실시 예를 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 동적 리드 리클레임 관리 유닛의 동작에 대한 제 4 실시 예를 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 읽기 방법에 대한 흐름도를 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 저장 장치의 리드 리클레임 방법을 예시적으로 보여주는 흐름도이다.
도 15는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 NAND MCP에 대한 블록도이다.
도 20은 본 발명의 실시 예에 따른 eMCP에 대한 블록도이다.
도 21은 본 발명의 실시 예에 따른 데이터 서버 시스템을 예시적으로 보여주는 블록도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 혹은 대체물을 포함한다.
제 1 혹은 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고 유사하게 제 2 구성 요소는 제 1 구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 혹은 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 개념을 설명하기 위한 도면이다. 도 1을 참조하면, 열화정보(degradation inform.)를 근거로 한 동적 리드 리클레임(dynamic read reclaim)이 도시된다.
일반적으로 읽기 동작시 읽혀진 데이터에 대한 에러 유무가 판별된다. 에러가 존재할 때, ECC(error correction code)에 의해 에러 정정이 수행된다. 반면에 ECC에 의해 에러 정정이 불가할 경우도 발생할 수 있는데, 이때, 다양한 기법을 이용하여 에러 정정 불가를 극복하기 위한 회복 읽기 동작(recovery code)가 진행된다.
회복 읽기 동작 진행 결과는 크게 3가지로 구분된다. 첫번째는 회복 읽기 동작에 의해 에러 정정이 되는 상태이고, 두번째는 회복 읽기 동작에 의해 에러 정정은 되었지만, 얼마 지나지 않으면 에러 정정 불가에 이를 것을 예상하고 리드 리클레임(read reclaim)을 마킹하는 상태이고, 세번째로는 회복 읽기 동작에 의해서도 에러 정정이 불가한 상태이다. 리드 리클레임은 읽혀진 에러 정정된 데이터를 물리적으로 다른 페이지로 옮기는 것을 의미한다. 리드 리클레임에 대한 자세한 것은 삼성전자에서 출원되었으며, 이 출원의 참고문헌으로 결합된 미국 등록 특허 US 8,621,266 및 US 8,689,082에 설명될 것이다.
특히, 본 발명의 리드 리클레임은 열화 정보를 근거로 진행된다. 여기서 열화 정보는 P/E(program/erase) 싸이클, 소거 카운트(erase count), 프로그램 카운트(program count), 리드 카운트(read count), 웨어 레벨 카운트(wear level count), 경과 시간(elapse time), 동작 온도(operation temperature) 등이 될 수 있다. 실시 예에 있어서, 리드 리클레임은 열화 정보를 근거로 하여 기준값을 가변/변경/조절/조정/변화시킬 수 있다. 실시 예에 있어서, 리드 리클레임은 열화 정보를 근거로 하여 한번에 리클레임되는 페이지의 개수를 가변/변경/조절/조정/변화시킬 수 있다. 예를 들어, 열화 수준이 높으면 높을수록, 페이지 리드 리클레임시에 처리되는 페이지의 개수가 증가될 수 있다.
도 2는 본 발명의 실시 예에 따른 저장 장치(10)에 대한 실시 예를 보여주는 블록도이다. 도 2를 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함한다. 저장 장치(10)는 사용자 데이터를 저장하는 저장 매체이다. 예를 들어, 저장 장치(10)는 SSD(solid state drive), eMMC(embedded multimedia card), 메모리 카드(CF, SD, microSD, miniSD 등), USB(universal serial bus) 메모리 등 일 수 있다.
실시 예에 있어서, 비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다.
본 발명의 실시 예로서, 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다.
비휘발성 메모리 장치(100)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함한다. 복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 복수의 페이지들(Page 1 ~ Page m, m은 2 이상의 정수)을 포함한다. 페이지들(Page 1 ~ Page m) 각각은 복수의 메모리 셀들로 구성된다. 복수의 메모리 셀들 각각은 적어도 하나의 비트를 저장할 수 있다.
메모리 제어기(200)는 동적 리드 리클레임 관리 유닛(210)을 포함한다. 동적 리드 리클레임 관리 유닛(210)은 읽기 동작시 열화 정보를 근거로 하여 페이지 리드 리클레임을 제어할 수 있다. 실시 예에 있어서, 동적 리드 리클레임 관리 유닛(210)은 열화 정보를 근거로 페이지 리드 리클레임시 처리되는 페이지의 개수를 조절할 수 있다. 예를 들어, P/E 싸이클이 기준 값 미만일 때, 페이지 리드 리클레임시 처리되는 페이지의 개수는 1개일 수 있다. 다른 실시 예에 있어서, P/E 싸이클이 기준 값 이상일 때, 페이지 리드 리클레임시 처리되는 페이지의 개수는 4개일 수 있다. 실시 예에 있어서, 동적 리드 리클레임 관리 유닛(210)은 하드웨어적, 소프트웨어적, 혹은 펌웨어적으로 구현될 수 있다.
본 발명의 실시 예에 따른 저장 장치(10)는 리드 리클레임시 열화 정보를 근거로 하여 처리되는 페이지 개수를 가변할 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 블록(BLK)에 대한 회로도를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 메모리 블록(BLK)은 복수의 비트라인들(BL1 ~ BLn, n는 2 이상의 정수)에 연결된 스트링들을 포함한다. 여기서 스트링들 각각은 비트라인과 공통 소스 라인(common source line; CSL) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 ~ MCm, m은 2 이상의 정수), 적어도 하나의 접지 선택 트랜지스터(GST)를 포함한다. 메모리 셀들(MC1 ~ MCm) 각각은 적어도 하나의 비트 이상의 데이터를 저장할 수 있다. 도시되지 않았지만, 스트링들 각각은 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1 ~ MCm) 사이에 적어도 하나의 더미 셀과, 메모리 셀들(MC1 ~ MCm)과 접지 선택 트랜지스터(GST) 사이에 적어도 하나의 더미 셀을 더 포함할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 기판 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 한편, 도 4에서는 스트링 선택 라인 컷이 존재하지만, 본 발명의 메모리 블록이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록은 스트링 선택 라인 컷이 존재하지 않도록 구현될 수도 있다.
실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층 될 수 있다.
각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 4에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLKa)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 메모리 블록(BLKb)은 설명의 편의를 위하여 워드라인의 층수가 4라고 하였다. 메모리 블록(BLKb)은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 PBiCS(pipe-shaped bit cost scalable) 구조로 구현된다. 메모리 블록(BLKb)은 m×n(m,n은 자연수)의 스트링들(NS)을 포함한다.
도 5에서는 m=6, n=2를 나타내고 있다. 각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함한다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결된다.
스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층됨으로써 형성된다. 각 스트링(NS)은 제 1 필라(PL11), 제 2 필라(PL12), 제 1 필라(PL11) 및 제 2 필라(PL12)를 연결하는 필라 연결부(PL13)를 포함한다. 제 1 필라(PL11)는 비트라인(예를 들어, BL1)과 필라 연결부(PL13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성된다. 제 2 필라(PL12)는 공통소스라인(CSL)과 필라 연결부(PL13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성된다. 도 5에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현된다.
실시 예에 있어서, 백-게이트(BG)는 기판 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(PL13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLKb)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.
아래에서는 열화 정보를 P/E 싸이클이라고 가정하에 본 발명을 설명하도록 하겠다.
도 6은 열화 정보와 리드 디스터번스 면연력 관계를 개념적으로 보여주는 도면이다. 도 6을 참조하면, P/E 싸이클이 증가함에 따라 리드 디스터번스 면역력이 떨어진다.
도 7은 열화 정보와 에러 정정 불가 면연력 관계를 개념적으로 보여주는 도면이다. 도 7을 참조하면, P/E 싸이클이 증가함에 따라 에러 정정 불가 면역력이 떨어진다.
한편, 도 6 및 도 7을 참조하면, P/E 싸이클 증가에 따라 리드 디스터번스 발생 확률 및 에러 정정 불가 확률이 높아진다는 것을 알 수 있다. 따라서, 저장된 데이터의 신뢰성을 향상하기 위하여, 에러 정정 불가 상태가 되기 전에, 페이지 리드 리클레임을 빨리 수행할 필요가 있다.
도 8은 본 발명의 실시 예에 따른 저장 장치(10)의 데이터 신뢰성을 향상시키기 위한 열화 정보에 따른 페이지 리드 리클레임 속도를 개념적으로 보여주는 도면이다. 도 8을 참조하면, P/E 싸이클이 증가함에 따라 페이지 리드 리클레임 속도가 증가될 것이다. 즉, P/E 싸이클이 증가함에 따라, 페이지 리드 리클레임시 처리되는 페이지의 개수가 증가 될 것이다.
도 9는 본 발명의 실시 예에 따른 동적 리드 리클레임 관리 유닛(210)의 동작에 대한 제 1 실시 예를 보여주는 도면이다. 도 9를 참조하면, 동적 리드 리클레임 관리 유닛(210)은 P/E 싸이클을 근거로 하여 페이지 리드 리클레임될 페이지의 개수를 결정할 수 있다. 또한, 동적 리드 리클레임 관리 유닛(210)은 리드 리클레임 마크된 페이지의 개수가 결정된 개수가 될 때 비휘발성 메모리 장치(100)에 리드 리클레임을 진행시킨다.
한편, 도 9에서는 P/E 싸이클만 이용하여 리드 리클레임될 페이지의 개수를 결정하였다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 저장 장치(10)는 리드 리클레임될 페이지의 개수를 결정하는데 시간 정보를 이용할 수도 있다.
도 10은 본 발명의 실시 예에 따른 동적 리드 리클레임 관리 유닛(210)의 동작에 대한 제 2 실시 예를 보여주는 도면이다. 도 10을 참조하면, 동적 리드 리클레임 관리 유닛(210)은 P/E 싸이클 및 시간 정보를 근거로 하여 페이지 리드 리클레임될 페이지의 개수를 결정할 수 있다. 여기서 시간 정보는 타임스템프(timestamp) 테이블을 이용하여 얻어질 수 있다. 예를 들어, 현지 시각과 페이지 프로그램된 시간(혹은, 타임스템프 테이블 정보) 사이의 프로그램 경과 시간과 P/E 싸이클을 이용하여 한번에 페이지 리드 리클레임 될 페이지의 개수를 결정할 수 있다.
한편, 본 발명의 저장 장치(10)는 리드 리클레임될 페이지의 개수를 결정하는데 온도 정보를 이용할 수도 있다.
도 11은 본 발명의 실시 예에 따른 동적 리드 리클레임 관리 유닛(210)의 동작에 대한 제 3 실시 예를 보여주는 도면이다. 도 11을 참조하면, 동적 리드 리클레임 관리 유닛(210)은 P/E 싸이클 및 온도 정보를 근거로 하여 페이지 리드 리클레임될 페이지의 개수를 결정할 수 있다. 여기서 온도 정보는 메모리 블록의 온도에 관련된 정보일 수 있다.
한편, 도 9 내지 도 11에서는 P/E 싸이클을 직접적으로 이용하여 동적 리드 리클레임을 관리하였다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 동적 리드 리클레임 관리 유닛(210)은 P/E 싸이클을 간접적으로 이용하는 지수를 근거로 하여 리드 리클레임을 관리할 수도 있다.
도 12는 본 발명의 실시 예에 따른 동적 리드 리클레임 관리 유닛(210)의 동작에 대한 제 4 실시 예를 보여주는 도면이다. 도 12를 참조하면, 동적 리드 리클레임 관리 유닛(210)은 TBW(terabyte written) 정보 및 쓰여진 섹터 개수를 근거로 하여 페이지 리드 리클레임될 페이지의 개수를 결정할 수 있다.
일반적으로, TBW는 내구성(endurance)을 나타내는 지표로써, 아래의 수학식으로 표현된다.
Figure 112015007440566-pat00001
여기서, Capacity는 저장 장치의 용량이고, WAF는 저장 장치에 쓰여진 용량을 호스트로부터 쓰여진 용량으로 나눈 값으로 다음의 수학식으로 표현된다.
Figure 112015007440566-pat00002
수학식 1을 다시 참조하면, TBW는 P/E 싸이클 팩터를 포함하고 있다. 실시 예에 있어서, TBW 정보는 저장 장치(10)에서 관리되는 TBW 단위일 수 있다. 예를 들어, TBW 단위는 0.5 TB(tera byte)일 수 있다.
따라서, 본 발명의 리드 리클레임될 페이지 개수는 아래의 수학식으로 표현될 수 있다.
Figure 112015007440566-pat00003
여기서, α는 가중치 값이고,
Figure 112015007440566-pat00004
Figure 112015007440566-pat00005
는 내림 함수이다. 수학식 3을 참조하면, 페이지 리드 리클레임 개수는 쓰여진 섹터를 TWB 단위로 나눈 값에 따라 결정된다는 것을 알 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 읽기 방법에 대한 흐름도를 예시적으로 보여주는 도면이다. 도 1 내지 도 13을 참조하면, 읽기 방법은 다음과 같이 진행된다.
읽기 요청에 따른 페이지가 읽혀진다(S110). 메모리 제어기(200)의 에러 정정 회로는 읽혀진 페이지 데이터의 에러 존재 여부를 검출한다(S120). 에러가 존재하지 않을 때, 읽혀진 데이터는 외부로 출력되고 읽기 동작이 완료된다. 반면에, 에러가 존재할 때, 에러 정정 여부가 결정된다(S130). 여기서 에러 정정 여부는 에러 정정 회로에서 에러 정정한 에러 개수를 초과하는 지 여부로 결정될 수 있다.
만일, 읽혀진 데이터가 에러 정정 가능하다면, 에러 정정 회로는 읽혀진 데이터의 에러를 정정하고, 정정된 데이터를 외부로 출력한다(S140). 반면에, 읽혀진 데이터가 에러 정정 하지 않다면, 회복 읽기 동작이 수행된다(S150). 회복 읽기 동작은, 사전에 결정된 회복 읽기 동작 테이블을 이용하여 읽기 동작 조건(시간, 읽기 전압 등)을 변경하고, 변경된 읽기 동작 조건을 이용하여 읽기 요청에 대응하는 페이지를 다시 읽는다(S150).
회복 읽기 동작 수행 결과로써, 읽혀진 데이터에 에러가 존재하지 않으면, 읽기 동작은 종료된다. 반면에, 회복 읽기 동작 수행 결과로써 읽혀진 데이터에 에러가 존재하면, 읽혀진 데이터가 에러 정정한 지가 판별된다(S160). 회복 읽기 동작 수행 결과로써 읽혀진 데이터가 에러 정정할 수 없다면, 읽기 동작은 실패로 처리된다. 반면에 회복 읽기 동작 수행 결과로써 읽혀진 데이터가 에러 정정 가능하다면, 리드 리클레임을 수행할지 여부가 판별된다(S170). 예를 들어, 회복 읽기 동작 수행 결과로써 읽혀진 데이터의 에러가 에러 정정은 가능한 데, 사전에 결정된 값을 초과한다면, 대응하는 페이지는 리드 리클레임이 필요하다고 판별되고, 리드 리클레임 마크가 표시될 것이다(S180). 리드 리클레임이 필요하지 않거나, 리드 리클레임 마크가 완료되면, S140 단계가 진행된다.
본 발명의 실시 예에 따른 저장 장치(10)의 읽기 동작은 회복 읽기 동작 수행 결과로써 리드 리클레임 마킹을 수행할 수 있다.
도 14는 본 발명의 실시 예에 따른 저장 장치의 리드 리클레임 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 14를 참조하면, 저장 장치(10)의 리드 리클레임 방법은 다음과 같이 진행된다.
동적 리드 리클레임 관리 유닛(210)은 열화 정보를 근거로 하여 페이지 리드 리클레임 개수를 판별한다(S210). 여기서 페이지 리드 리클레임 개수는 리드 리클레임시 동시에 처리될 페이지의 개수이다. 만일, 도 13에서 설명된 바와 같이, 리드 리클레임이 필요하다고 마킹된 페이지의 개수가 페이지 리드 리클레임 개수를 초과하면, 페이지 리드 리클레임이 수행된다(S220).
본 발명의 실시 예에 따른 저장 장치(10)의 리드 리클레임 방법은 열화 정보를 근거로 페이지 리드 리클레임 개수를 가변할 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다. 도 15는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 15을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 2에 설명된 비휘발성 메모리 장치(100)로 구현될 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 도 2에 도시된 메모리 제어기(200)로 구현될 수 있다.
SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 동작에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 도 11에서 버퍼 메모리(1220)는 메모리 제어기(1200)의 내부에 위치하지만, 발명은 여기에 제한되지 않는다. 본 발명의 버퍼 메모리(1220)는 메모리 제어기(1200)의 외부에 위치할 수도 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
에러 정정 회로(1230)는 비휘발성 메모리 장치(1100)로부터 수신된 데이터의 페일 비트(fail bit) 혹은 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; error correction code)를 생성한다. 에러 정정 회로(1230)는 비휘발성 메모리 장치(1230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(1230)에 저장될 수 있다. 또한, 에러 정정 회로(1230)는 비휘발성 메모리 장치(1100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. 에러정정 회로(1230)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 에러 정정 회로(1230)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
도시되지 않았지만, 메모리 제어기(1200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 호스트 인터페이스(1250)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
도시되지 않았지만, 메모리 제어기(1200)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 열화 정보를 근거로 하여 동적으로 페이지 리드 리클레임 개수를 조절함으로써, 데이터의 신뢰성을 향상시킬 수 있다.
본 발명은 eMMC(embedded multimedia card, moviNAND, iNAND)에도 적용 가능하다. 도 16은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 16을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 도 2에서 설명된 비휘발성 메모리 장치(100)로 구현 될 수 있다. 메모리 제어기(2200)는 채널을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 도 2에 도시된 메모리 제어기(200)로 구현될 수 있다.
메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
특히, 메모리 제어기(2200)는 슈퍼 블록 단위로 리드 카운트를 관리하고, 리드 카운트 및 환경 정보를 근거로 하여 신뢰성 검증 동작을 수행할 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 페이지 리드 리클레임을 통하여 데이터 신뢰성을 높임으로써 에러 발생률을 낮추고 그에 따른 고속 동작을 기대할 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다. 도 17은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), 적어도 하나의 임베디드 UFS 장치(3200), 착탈형 UFS 카드(3300)를 포함할 수 있다. UFS 호스트(3100) 및 임베디드 UFS 장치(3200) 사이의 통신 및 UFS 호스트(3100) 및 착탈형 UFS 카드(3300) 사이의 통신은 M-PHY 계층을 통하여 수행될 수 있다.
임베디드 UFS 장치(3200), 및 착탈형 UFS 카드(3300) 중 적어도 하나는 도 2에 도시된 저장 장치(10)로 구현될 수 있다.
한편, 호스트(3100)는 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(bridge)를 구비할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, eMMC SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다. 도 18은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 모바일 장치(4000)는 통합 프로세서(ModAP, 4100), 버퍼 메모리(4200), 디스플레이/터치 모듈(4300) 및 저장 장치(4400)를 포함한다.
통합 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작 및 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 버퍼 메모리(4200)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 통합 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 16에서 설명된 바와 같이 열화 정보를 근거로 하여 리드 리클레임을 관리하도록 구현된다.
본 발명의 실시 예에 따른 모바일 장치(4000)는 열화(degradation) 정보 혹은 내구성(endurance) 정보를 근거로 하여 페이지 리드 리클레임을 동적으로 수행함으로써, 최적의 동작 성능을 꾀할 수 있다.
도 19는 본 발명의 실시 예에 따른 NAND MCP(multi chip package)에 대한 블록도이다. 도 19를 참조하면, NAND MCP(5000)는 낸드 플래시 메모리 장치(5100) 및 mDDR(mobile double data rate) 메모리 장치(5200)를 하나의 패키지로 구성한다. 낸드 플래시 메모리 장치(5100)는 도 2에 도시된 비휘발성 메모리 장치(100)로 구현될 수 있다. mDDR 메모리 장치(5200)는 모바일 전용 SDRAM(synchronous dynamic random access memory)이다. 칩셋은 낸드 플래시 메모리 장치(5100) 및 mDDR 메모리 장치(5200) 각각을 관리할 수 있다. 특히, 칩셋은 열화 정보를 근거로 하여 낸드 플래시 메모리 장치(5100)의 리드 리클레임을 동적으로 관리할 수 있다.
도 20은 본 발명의 실시 예에 따른 eMCP(embedded MCP)에 대한 블록도이다. 도 20을 참조하면, eMCP(6000)는 eMMC(6100) 및 mDDR(mobile double data rate) 메모리 장치(6200)를 하나의 패키지로 구성한다. eMMC(6100)는 도 16에 도시된 eMMC(2000)로 구현될 수 있다. mDDR 메모리 장치(5200)는 모바일 전용 SDRAM(synchronous dynamic random access memory)이다. 칩셋은 eMCP(6000)을 관리할 수 있다.
본 발명의 저장 장치는 데이터 서버 시스템에 적용 가능하다. 도 21은 본 발명의 실시 예에 따른 데이터 서버 시스템(7000)을 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 데이터 서버 시스템(7000)은 서버(7100), 및 서버(7100)를 구동하는 데 필요한 데이터를 저장하는 복수의 SSDs(7200)를 포함한다. 여기서 SSDs(7200)는, 도 2에 도시된 저장 장치(10)와 동일한 구성 및 동일한 동작으로 구현된다.
서버(7100)는 응용 통신 모듈(7110), 데이터 처리 모듈(7120), 업그레이드 모듈(7130), 스케줄링 센터(7140), 로컬 리소스 모듈(7150), 및 리페어 정보 모듈(7160)을 포함한다. 응용 통신 모듈(7110)은 서버(7100)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나 혹은 서버(7100)과 SSDs(7200)이 통신하도록 구현된다. 응용 통신 모듈(7110)은 사용자 인터페이스를 통하여 인가된 데이터 혹은 정보를 데이터 처리 모듈(7120)로 전송한다. 데이터 처리 모듈(7120)은 로컬 리소스 모듈(7150)에 링크된다. 여기서 로컬 리소스 모듈(7150)은 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 인가한다.
업그레이드 모듈(7130)은 데이터 처리 모듈(7120)과 인터페이싱 한다. 업그레이드 모듈(7130)은 SSDs(7200)로부터 전송된 데이터 혹은 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 혹은 다른 정보들을 전자기기(appliance)에 업그레이드한다. 스케쥴링 센터(7140)는 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용한다.
리페어 정보 모듈(7160)은 데이터 처리 모듈(7120)과 인터페이싱한다. 리페어 정보 모듈(7160)은 사용자에게 리페어 관련 정보(예를 들어, 오디오, 비디오, 혹은 문서 파일)를 인가하는데 이용된다. 데이터 처리 모듈(7120)은 SSDs(7200)으로부터 전달된 정보를 근거로 하여 관련된 정보를 패키징한다. 그 뒤, 이러한 정보는 SSDs(7200)에 전송되거나 혹은 사용자에게 디스플레이된다.
실시 예에 있어서, HDDs(hard disk drives, 7300)은 옵션적으로 서버(7100)에 연결될 수 있다.
본 발명의 실시 예에 따른 데이터 서버 시스템(7000)은 읽기 동작의 신뢰성을 보장하는 저장 장치를 구비함으로써, 데이터 서버 내에 저장된 데이터의 신뢰성을 개선할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 저장 장치들은, 스마트 폰, 웨어러블 워치, 스마트 글래스 등 다양한 모바일 장치들에 적용 가능하다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10: 저장 장치
100: 비휘발성 메모리 장치
200: 메모리 제어기
210: 동적 리드 리클레임 관리 유닛

Claims (20)

  1. 적어도 하나의 프로세서의 의한, 저장 장치의 리드 리클레임 방법에 있어서:
    읽기 동작시 열화 정보를 근거로 하여 페이지 리드 리클레임 개수를 결정하되, 상기 페이지 리드 리클레임 개수는 리드 리클레임에서 동시에 처리되는 페이지들의 개수인 단계; 및
    리드 리클레임으로 마크된 페이지의 개수가 상기 페이지 리드 리클레임 개수가 될 때, 페이지 리드 리클레임을 수행하는 단계를 포함하는 리드 리클레임 방법.
  2. 제 1 항에 있어서,
    상기 열화 정보는 프로그램 및 소거 싸이클을 포함하는 리드 리클레임 방법.
  3. 제 1 항에 있어서,
    상기 열화 정보는 쓰여진 섹터량 및 테라바이트 쓰기 단위를 이용하는 리드 리클레임 방법.
  4. 제 1 항에 있어서,
    회복 읽기 동작을 수행한 결과에 따라 페이지에 대한 리드 리클레임의 필요성 여부를 판별하는 단계; 및
    상기 리드 리클레임이 필요할 때 상기 페이지에 대한 리드 리클레임 마킹하는 단계를 더 포함하는 리드 리클레임 방법.
  5. 적어도 하나의 프로세서에 의한, 저장 장치의 읽기 방법에 있어서:
    읽기 요청시 선택된 페이지 영역에 저장된 페이지 데이터를 읽는 단계;
    상기 읽혀진 페이지 데이터의 에러 존재 여부를 판별하는 단계;
    상기 읽혀진 페이지 데이터에 제 1 에러가 존재할 때, 상기 제 1 에러가 정정 가능한 지를 판별하는 제 1 정정 가능 판별 단계;
    상기 제 1 정정 가능 판별 단계의 수행 결과, 상기 제 1 에러가 정정 가능하지 않을 때, 상기 선택된 페이지 영역에 대한 회복 읽기 동작을 수행하는 단계;
    상기 회복 읽기 동작 수행 결과에 따라 상기 선택된 페이지 영역으로부터 읽혀진 페이지 데이터에 존재하는 제 2 에러가 정정 가능한 지를 판별하는 제 2 정정 가능 판별 단계;
    상기 제 2 정정 가능 판별 단계의 수행 결과, 상기 회복 읽기 동작 결과에 따라 읽혀진 페이지 데이터의 상기 제 2 에러가 정정 가능할 때, 리드 리클레임을 수행할 필요가 있는 지를 판별하는 단계;
    상기 리드 리클레임을 수행할 필요가 있을 때, 상기 선택된 페이지 영역에 대한 마킹을 수행하는 단계; 및
    마킹된 페이지의 개수가 페이지 리드 리클레임 개수가 될 때, 페이지 리드 리클레임을 수행하되, 상기 페이지 리드 리클레임 개수는 상기 리드 리클레임에서 동시에 처리되는 페이지들의 개수인 단계를 포함하고,
    상기 페이지 리드 리클레임 개수는 열화 정보에 근거로 하여 변경되는 읽기 방법.
  6. 제 5 항에 있어서,
    상기 제 1 정정 가능 판별 단계 또는 상기 제 2 정정 가능 판별 단계는,
    에러 정정 회로에서 검출된 에러의 개수에 따라 상기 제 1 에러 또는 상기 제 2 에러가 정정 가능한 지를 판별하는 읽기 방법.
  7. 제 5 항에 있어서,
    상기 회복 읽기 동작을 수행하는 단계는,
    사전에 결정된 회복 읽기 동작 테이블에 따라 시간 혹은 전압을 조절하여 상기 선택된 페이지 영역에 대한 읽기 동작을 수행하는 단계를 포함하는 읽기 방법.
  8. 제 5 항에 있어서,
    상기 제 1 에러가 정정 불가능하고, 상기 제 2 에러가 정정 가능할 때, 상기 선택된 페이지 영역에 대한 마킹을 수행한 뒤, 상기 제 2 에러를 정정하는 단계를 더 포함하는 읽기 방법.
  9. 제 5 항에 있어서,
    상기 열화 정보는 프로그램 및 소거 싸이클을 포함하고,
    상기 프로그램 및 소거 싸이클이 사전에 결정된 값을 초과할 때, 상기 페이지 리드 리클레임 개수가 변경되는 읽기 방법.
  10. 적어도 하나의 프로세서에 의한, 저장 장치를 동작하는 방법에 있어서,
    열화 정보를 이용하여 기준 값을 결정하되, 상기 기준 값은 페이지 리드 리클레임 동작 동안 동시에 처리되는 페이지들의 개수에 대응하는 단계;
    하나 이상의 페이지들에서 회복 리드 동작을 수행하는 단계;
    상기 회복 리드 동작 후에 정정 가능한 에러를 포함하는 대응하는 페이지에 응답하여 상기 회복 리드 동작의 결과에 기초해 상기 대응하는 페이지를 마킹하는 단계;
    상기 기준 값 이상인 상기 하나 이상의 페이지들 중에서 리드 리클레임 대상으로서 마킹된 페이지들의 개수에 응답하여 상기 리드 리클레임을 수행하는 단계를 포함하는 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020150011288A 2015-01-23 2015-01-23 저장 장치 및 그것의 리드 리클레임 및 읽기 방법 KR102277521B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150011288A KR102277521B1 (ko) 2015-01-23 2015-01-23 저장 장치 및 그것의 리드 리클레임 및 읽기 방법
US14/960,570 US9921908B2 (en) 2015-01-23 2015-12-07 Storage device and read reclaim and read method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150011288A KR102277521B1 (ko) 2015-01-23 2015-01-23 저장 장치 및 그것의 리드 리클레임 및 읽기 방법

Publications (2)

Publication Number Publication Date
KR20160091499A KR20160091499A (ko) 2016-08-03
KR102277521B1 true KR102277521B1 (ko) 2021-07-16

Family

ID=56434085

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150011288A KR102277521B1 (ko) 2015-01-23 2015-01-23 저장 장치 및 그것의 리드 리클레임 및 읽기 방법

Country Status (2)

Country Link
US (1) US9921908B2 (ko)
KR (1) KR102277521B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049757B2 (en) * 2016-08-11 2018-08-14 SK Hynix Inc. Techniques for dynamically determining performance of read reclaim operations
KR102620820B1 (ko) * 2016-09-23 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법
KR20180076715A (ko) * 2016-12-28 2018-07-06 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10691536B2 (en) * 2017-09-22 2020-06-23 SK Hynix Inc. Method to select flash memory blocks for refresh after read operations
KR102467075B1 (ko) * 2017-11-13 2022-11-11 삼성전자주식회사 메모리 장치 및 그의 리클레임 방법
KR20190088184A (ko) 2018-01-18 2019-07-26 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102549548B1 (ko) * 2018-05-08 2023-06-30 에스케이하이닉스 주식회사 메모리 시스템, 그것의 동작 방법 및 전자 장치
CN110780810B (zh) 2018-07-31 2023-06-27 爱思开海力士有限公司 用于彼此接合多个存储器系统以存储数据的设备和方法
US11249919B2 (en) 2018-07-31 2022-02-15 SK Hynix Inc. Apparatus and method for managing meta data for engagement of plural memory system to store data
CN110781098B (zh) 2018-07-31 2023-03-28 爱思开海力士有限公司 用于彼此接合多个存储器系统的设备和方法
KR102610395B1 (ko) * 2019-01-22 2023-12-05 삼성전자주식회사 비휘발성 메모리 장치를 포함하는 메모리 시스템
KR20200125231A (ko) 2019-04-26 2020-11-04 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20210018615A (ko) * 2019-08-06 2021-02-18 삼성전자주식회사 스토리지 장치 및 이를 포함하는 스토리지 시스템
KR102344380B1 (ko) * 2021-06-02 2021-12-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102491655B1 (ko) 2021-10-01 2023-01-27 삼성전자주식회사 에러 카운트를 결정하는 스토리지 컨트롤러, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3596989B2 (ja) 1996-10-03 2004-12-02 邦博 浅田 半導体記憶装置
JP3812933B2 (ja) 2001-04-19 2006-08-23 シャープ株式会社 ファイルシステムおよびその制御方法
US7409489B2 (en) 2005-08-03 2008-08-05 Sandisk Corporation Scheduling of reclaim operations in non-volatile memory
US8060798B2 (en) 2007-07-19 2011-11-15 Micron Technology, Inc. Refresh of non-volatile memory cells based on fatigue conditions
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
EP2077559B1 (en) 2007-12-27 2012-11-07 Hagiwara Solutions Co., Ltd. Refresh method of a flash memory
JP5185156B2 (ja) 2009-02-24 2013-04-17 株式会社東芝 メモリコントローラおよび半導体記憶装置
KR20100102925A (ko) * 2009-03-12 2010-09-27 삼성전자주식회사 리드 리클레임 신호를 발생하는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR101678909B1 (ko) 2009-09-17 2016-11-23 삼성전자주식회사 플래시 메모리 시스템 및 그것의 소거 리프레쉬 방법
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
EP2659489A1 (en) 2011-04-28 2013-11-06 Hitachi, Ltd. Semiconductor storage apparatus and method for controlling semiconductor storage apparatus
KR101824068B1 (ko) 2011-07-28 2018-03-15 삼성전자주식회사 메모리 컨트롤러 구동방법, 및 메모리 컨트롤러를 포함하는 메모리 시스템, 메모리 카드 및 휴대용 전자장치
US9176800B2 (en) * 2011-08-31 2015-11-03 Micron Technology, Inc. Memory refresh methods and apparatuses
KR20130089472A (ko) 2012-02-02 2013-08-12 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 메모리 카드
KR101961318B1 (ko) 2012-09-07 2019-07-17 삼성전자주식회사 중앙처리장치에서의 점유시간을 최소화하는 방어코드 운영 방법 및 그에 따른 메모리 시스템
KR102025263B1 (ko) 2012-10-05 2019-09-25 삼성전자주식회사 메모리 시스템 및 그것의 읽기 교정 방법
KR102089532B1 (ko) * 2013-02-06 2020-03-16 삼성전자주식회사 메모리 컨트롤러, 메모리 시스템 및 메모리 시스템의 동작 방법
KR102025193B1 (ko) * 2013-02-19 2019-09-25 삼성전자주식회사 메모리 컨트롤러 및 그것의 동작 방법, 메모리 컨트롤러를 포함하는 메모리 시스템
KR102131802B1 (ko) 2013-03-15 2020-07-08 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법, 비휘발성 메모리 장치, 및 메모리 시스템의 구동 방법
KR102094902B1 (ko) * 2013-07-08 2020-03-30 삼성전자주식회사 액티브 상태에서 인터페이스 모드를 전환하는 스토리지 시스템 및 ufs 시스템
KR102233074B1 (ko) * 2014-10-08 2021-03-30 삼성전자주식회사 저장 장치 및 그것의 신뢰성 검증 방법

Also Published As

Publication number Publication date
KR20160091499A (ko) 2016-08-03
US9921908B2 (en) 2018-03-20
US20160217032A1 (en) 2016-07-28

Similar Documents

Publication Publication Date Title
KR102277521B1 (ko) 저장 장치 및 그것의 리드 리클레임 및 읽기 방법
KR102233074B1 (ko) 저장 장치 및 그것의 신뢰성 검증 방법
US10466902B2 (en) Memory system and operation method for the same
CN107766257B (zh) 存储器系统及其操作方法
KR102509540B1 (ko) 저장 장치 및 그것의 가비지 컬렉션 방법
CN106326028B (zh) 具有不同奇偶校验区的存储器件
KR102468751B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102224564B1 (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20200084201A (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20160047661A (ko) 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102564774B1 (ko) 메모리 시스템 혹은 데이터 처리 시스템의 동작을 진단하는 장치 혹은 진단을 통해 신뢰성을 확보하는 방법
KR102639696B1 (ko) 메모리 시스템, 컨트롤러 및 그 동작방법
US10552048B2 (en) Reduction of maximum latency using dynamic self-tuning for redundant array of independent disks
KR20180005858A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
CN110955611B (zh) 存储器系统及其操作方法
KR102391678B1 (ko) 저장 장치 및 그것의 서스테인드 상태 가속 방법
KR20200065298A (ko) 메모리 시스템 및 그것의 동작방법
US20230350577A1 (en) Memory system and operation method thereof
US10642525B2 (en) Multiple-stage data lifetime management for storage devices
KR20190069806A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102571629B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
US10489084B2 (en) Method and system for reclaiming memory using read counts
KR20190102837A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
CN109918315B (zh) 存储器系统及存储器系统的操作方法
CN111755061A (zh) 检查存储器系统中的存储器装置的操作状态的设备及方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right