KR20200065298A - 메모리 시스템 및 그것의 동작방법 - Google Patents

메모리 시스템 및 그것의 동작방법 Download PDF

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 메모리 장치; 및
호스트로부터 제공된 리드 커맨드에 응답하여 상기 메모리 장치가 제1 리드 동작을 수행하여 리드한 요청 데이터에 포함된 에러를 정정하여 상기 호스트로 제공하는 컨트롤러를 포함하되 상기 컨트롤러는 상기 호스트로부터 제공된 리드 커맨드에 응답하여 상기 요청 데이터를 리드하는 제1 리드 동작을 수행하는 제1 리드 수행부; 상기 제1 리드 동작에 따라 리드된 제1 데이터에 포함된 에러 비트들의 개수가 제1 임계치 이상이고 제2 임계치 미만이면 리드 히스토리 테이블에 기록된 전압을 사용하여 상기 요청 데이터를 다시 리드하는 제2 리드 동작을 수행하는 제2 리드 수행부; 상기 제2 리드 동작에 따라 리드된 제2 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 미리 정해진 테이블에 기록된 전압들을 사용하여 상기 요청 데이터를 다시 리드하는 제3 리드 동작을 수행하는 제3 리드 수행부; 및 상기 제3 리드 동작에 따라 리드된 제3 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 이부스트 동작에 따라 최적 리드 전압을 구하고, 상기 최적 리드 전압을 사용하여 상기 요청 데이터를 다시 리드하는 제4 리드 동작을 수행하는 제4 리드 수행부를 포함하되 상기 제4 리드 수행부는 상기 제1 리드 동작에 따라 리드된 상기 제1 데이터에 포함된 에러 비트들의 개수가 상기 제2 임계치 이상이면 상기 제4 리드 동작을 수행하는 메모리 시스템이 개시된다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 데이터 처리 시스템에 관한 것으로, 보다 구체적으로는 리드 동작을 효율적으로 수행하기 위한 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 리드 데이터에 포함된 에러 비트들의 개수가 소정의 임계치 이상인 경우 리드 리트라이 동작을 스킵하여 리드 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 메모리 장치; 및 호스트로부터 제공된 리드 커맨드에 응답하여 상기 메모리 장치가 제1 리드 동작을 수행하여 리드한 요청 데이터에 포함된 에러를 정정하여 상기 호스트로 제공하는 컨트롤러를 포함하되 상기 컨트롤러는 상기 호스트로부터 제공된 리드 커맨드에 응답하여 상기 요청 데이터를 리드하는 제1 리드 동작을 수행하는 제1 리드 수행부; 상기 제1 리드 동작에 따라 리드된 제1 데이터에 포함된 에러 비트들의 개수가 제1 임계치 이상이고 제2 임계치 미만이면 리드 히스토리 테이블에 기록된 전압을 사용하여 상기 요청 데이터를 다시 리드하는 제2 리드 동작을 수행하는 제2 리드 수행부; 상기 제2 리드 동작에 따라 리드된 제2 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 미리 정해진 테이블에 기록된 전압들을 사용하여 상기 요청 데이터를 다시 리드하는 제3 리드 동작을 수행하는 제3 리드 수행부; 및 상기 제3 리드 동작에 따라 리드된 제3 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 이부스트 동작에 따라 최적 리드 전압을 구하고, 상기 최적 리드 전압을 사용하여 상기 요청 데이터를 다시 리드하는 제4 리드 동작을 수행하는 제4 리드 수행부를 포함하되 상기 제4 리드 수행부는 상기 제1 리드 동작에 따라 리드된 상기 제1 데이터에 포함된 에러 비트들의 개수가 상기 제2 임계치 이상이면 상기 제4 리드 동작을 수행하는 메모리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 호스트로부터 제공된 리드 커맨드에 응답하여 요청 데이터를 리드하는 제1 리드 단계; 상기 제1 리드 단계에 따라 리드된 제1 데이터에 포함된 에러 비트들의 개수가 제1 임계치 이상이고 제2 임계치 미만이면 리드 히스토리 테이블에 기록된 전압을 사용하여 상기 요청 데이터를 다시 리드하는 제2 리드 단계; 상기 제2 리드 단계에 따라 리드된 제2 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 미리 정해진 테이블에 기록된 전압들을 사용하여 상기 요청 데이터를 다시 리드하는 제3 리드 단계; 상기 제3 리드 단계에 따라 리드된 제3 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 이부스트 동작에 따라 최적 리드 전압을 구하고, 상기 최적 리드 전압을 사용하여 상기 요청 데이터를 다시 리드하는 제4 리드 단계를 포함하되 상기 제4 리드 단계는 상기 제1 리드 단계에 따라 리드된 상기 제1 데이터에 포함된 에러 비트들의 개수가 상기 제2 임계치 이상이면 상기 제4 리드 단계를 수행하는 메모리 시스템의 동작방법이 제시된다.
본 발명의 실시 예에 따른 메모리 시스템은 리드 데이터에 포함된 에러 비트들의 개수가 소정의 임계치 이상인 경우 리드 리트라이 동작을 스킵함으로써 리드 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 5은 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 6는 3 비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 7은 종래기술에 따라 리드 데이터에 포함된 에러 비트들을 정정하는 과정을 도시한 순서도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템(110)을 상세히 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
도 10 내지 도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다. 도 8을 참조하여 후술하는 바와 같이 상기 프로세서(134)는 제1 리드 수행부(802), 제2 리드 수행부(804), 제3 리드 수행부(806), 제4 리드 수행부(808) 및 에러 검출부(810)를 포함할 수 있다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 셀 어레이(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 셀 어레이(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330)에는 복수의 메모리 셀들이 구현될 수 있다.
플래시 메모리는, 앞서 도 2를 참조하여 설명된 바와 같이 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 그리고 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. MLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱전압 분포(threshold voltage distribution)를 형성한다. 각각의 문턱전압 분포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱전압 분포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 분포들 간의 거리는 줄어들게 되고, 인접한 문턱전압 분포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 분포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 5은 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 6는 3 비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
MLC 비휘발성 메모리 장치, 예를 들어 MLC 플래시 메모리의 싱글 메모리 셀에 k개의 비트를 프로그램하면, 2k 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 3 비트 MLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 5은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 6에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)가 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 6에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)이 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있으며, 상기 에러 비드들을 신속하고 정확하게 정정할 수 있는 기술이 요구된다.
도 7은 종래기술에 따라 리드 데이터에 포함된 에러 비트들을 정정하는 과정을 도시한 순서도이다.
단계 S702에서, 컨트롤러(130)는 메모리 장치(150)가 제1 리드 동작(1ST READ)을 수행하도록 제어할 수 있다. 상기 컨트롤러(130)는 호스트(102)로부터 제공된 리드 커맨드에 응답하여, 메모리 장치(150)가 상기 제공된 리드 커맨드에 대응하는 요청 데이터를 리드하는 상기 제1 리드 동작(1ST READ)을 수행하도록 제어할 수 있다. 상기 컨트롤러(130)는 상기 메모리 장치(150)가 미리 정해진 기본 리드 전압에 기초하여 메모리 블록에 저장된 상기 요청 데이터를 리드하도록 제어할 수 있다. 상기 메모리 장치(150)는 상기 제1 리드 동작(1ST READ)에 따라 리드된 제1 데이터를 상기 컨트롤러(130)로 제공할 수 있다.
단계 S704에서, 컨트롤러(130)는 상기 제1 리드 동작(1ST READ)의 성공 여부를 판단할 수 있다. 상기 컨트롤러(130)는 단계 S702에서 상기 리드된 제1 데이터에 포함된 에러 비트들의 개수(#1ST ERROR BITS)를 측정할 수 있다. 상기 컨트롤러(130)는 상기 측정된 에러 비트들의 개수(#1ST ERROR BITS)가 제1 임계치(TH1)이상인 경우, 상기 제1 리드 동작(1ST READ)을 패일 처리할 수 있다. 상기 컨트롤러(130)는 상기 측정된 에러 비트들의 개수(#1ST ERROR BITS)가 제1 임계치(TH1)미만인 경우, 상기 제1 리드 동작(1ST READ)을 패스 처리하고, 상기 리드된 제1 데이터에 포함된 에러를 정정하여 호스트(102)로 제공할 수 있다. 또한, 컨트롤러(130)는 상기 제1 리드 동작(1ST READ)을 패스 처리한 이후 상기 제1 리드 동작(1ST READ)에 사용된 리드 전압을 메모리(144)에 포함된 리드 히스토리 테이블에 기록할 수 있다. 상기 컨트롤러(130)는 상기 리드 히스토리 테이블에 대한 정보를 메모리 블록에도 프로그램할 수 있다.
단계 S706에서, 컨트롤러(130)는 메모리 장치(150)가 제2 리드 동작(2ND READ)을 수행하도록 제어할 수 있다. 상기 컨트롤러(130)는 상기 제1 리드 동작(1ST READ)을 패일 처리한 이후(단계 S704에서 'Y'), 메모리 장치(150)가 상기 리드 히스토리 테이블에 기록된 리드 전압에 기초하여 상기 요청 데이터를 다시 리드하는 상기 제2 리드 동작(2ND READ)을 수행하도록 제어할 수 있다. 전술한 바와 같이 상기 컨트롤러(130)는 제1 리드 동작(1ST READ)을 패스 처리할 때마다 상기 리드 히스토리 테이블을 상기 제1 리드 동작(1ST READ)에 사용된 리드 전압으로 업데이트하는 수 있다. 상기 메모리 장치(150)는 상기 제2 리드 동작(2ND READ)에 따라 리드된 제2 데이터를 상기 컨트롤러(130)로 제공할 수 있다.
단계 S708에서, 컨트롤러(130)는 상기 제2 리드 동작(2ND READ)의 성공 여부를 판단할 수 있다. 상기 컨트롤러(130)는 단계 S706에서 리드된 제2 데이터에 포함된 에러 비트들의 개수(#2ND ERROR BITS)를 측정할 수 있다. 상기 컨트롤러(130)는 상기 측정된 에러 비트들의 개수(#2ND ERROR BITS)가 제1 임계치(TH1)이상인 경우, 상기 제2 리드 동작(2ND READ)을 패일 처리할 수 있다. 상기 컨트롤러(130)는 상기 측정된 에러 비트들의 개수(#2ND ERROR BITS)가 제1 임계치(TH1)미만인 경우, 상기 제2 리드 동작(2ND READ)을 패스 처리하고, 상기 리드된 제2 데이터에 포함된 에러를 정정하여 호스트(102)로 제공할 수 있다.
단계 S710에서, 컨트롤러(130)는 상기 제2 리드 동작(2ND READ)을 패일 처리한 이후(단계 S708에서 'Y'), 메모리 장치(150)가 제3 리드 동작(3RD READ)을 수행하도록 제어할 수 있다. 상기 컨트롤러(130)는 실험치에 따라 미리 정해진 테이블에 포함된 리드 전압들을 순차적으로 인가하여 상기 요청 데이터를 다시 리드하는 상기 제3 리드 동작(3RD READ)을 수행하도록 제어할 수 있다. 상기 제3 리드 동작(3RD READ)은 상기 미리 정해진 테이블에 포함된 복수의 리드 전압들에 각각 대응하는 리드 동작들을 포함하므로, 적어도 1회 이상의 리드 동작을 포함할 수 있다. 따라서, 상기 제3 리드 동작(3RD READ)은 상기 제1 리드 동작(1ST READ) 및 상기 제2 리드 동작(2ND READ)과 비교하여 리드 동작에 소요되는 시간이 길 수 있다.
단계 S712에서, 컨트롤러(130)는 상기 제3 리드 동작(3RD READ)의 성공 여부를 판단할 수 있다. 상기 컨트롤러(130)는 단계 S710에서 리드된 제3 데이터에 포함된 에러 비트들의 개수(#3RD ERROR BITS)를 측정할 수 있다. 상기 컨트롤러(130)는 상기 측정된 에러 비트들의 개수(#3RD ERROR BITS)가 제1 임계치(TH1)이상인 경우, 상기 제3 리드 동작(3RD READ)을 패일 처리할 수 있다. 상기 컨트롤러(130)는 상기 측정된 에러 비트들의 개수(#3RD ERROR BITS)가 제1 임계치(TH1)미만인 경우, 상기 제3 리드 동작(3RD READ)을 패스 처리하고, 상기 리드된 제3 데이터에 포함된 에러를 정정하여 호스트(102)로 제공할 수 있다.
단계 S714에서, 컨트롤러(130)는 상기 제3 리드 동작(3RD READ)을 패일 처리한 이후(단계 S712에서 'Y'), 메모리 장치(150)가 제4 리드 동작(4TH READ)을 수행하도록 제어할 수 있다. 컨트롤러(130)는 다양한 알고리즘에 기초하여 최적의 리드 전압을 탐색하는 이-부스트(eboost) 동작을 수행할 수 있다. 예를 들어, 컨트롤러(130)는 가우시안 모델링 알고리즘에 따라 리드 전압이 인접한 문턱 전압 분포들 각각의 피크 값들의 중간 값을 갖도록 하여 상기 최적의 리드 전압을 탐색하는 상기 이-부스트 동작을 수행할 수 있다. 또한, 상기 컨트롤러(130)는 특정 데이터를 적어도 2회 이상 리드하고, 상기 리드된 결과에 기초하여 상기 최적의 리드 전압을 탐색하는 상기 이-부스트 동작을 수행할 수도 있다. 컨트롤러(130)는 메모리 장치(150)가 상기 이-부스트 동작에 따라 검출한 최적의 리드 전압을 인가하여, 상기 요청 데이터를 다시 리드하는 상기 제4 리드 동작(4TH READ)을 수행하도록 제어할 수 있다.
단계 S716에서, 컨트롤러(130)는 상기 제4 리드 동작(4TH READ)의 성공 여부를 판단할 수 있다. 상기 컨트롤러(130)는 단계 S714에서 리드된 제4 데이터에 포함된 에러 비트들의 개수(#4TH ERROR BITS)를 측정할 수 있다. 상기 컨트롤러(130)는 상기 측정된 에러 비트들의 개수(#4TH ERROR BITS)가 제1 임계치(TH1)이상인 경우, 상기 제4 리드 동작(4TH READ)을 패일 처리할 수 있다. 상기 컨트롤러(130)는 상기 측정된 에러 비트들의 개수(#4TH ERROR BITS)가 제1 임계치(TH1)미만인 경우, 상기 제4 리드 동작(4TH READ)을 패스 처리하고, 상기 리드된 제4 데이터에 포함된 에러를 정정하여 호스트(102)로 제공할 수 있다.
단계 S718에서, 상기 컨트롤러(130)는 상기 제4 리드 동작(4TH READ)을 패일 처리한 경우(단계 S716에서 'Y'), 상기 단계 S714에서 리드된 제4 데이터에 포함된 에러를 소프트 디시전 리드 전압들에 의해 생성된 로그 우도비(log likelihood ratio; LLR)를 이용하여 정정할 수 있다. 컨트롤러(130)는 상기 단계 S714에서, 이-부스트 동작을 통해 검출한 최적의 리드 전압과 다른 레벨을 갖는 소프트 디시전 리드 전압들로 상기 메모리 장치(150)로부터 데이터를 리드하는 소프트 리드 동작(SOFT READ)을 수행할 수 있다. 예를 들어, 컨트롤러(130)는 상기 최적의 리드 전압을 이용하여 리드한 데이터를 포함하는 메모리 셀들로부터 상기 소프트 리드 전압들을 이용하여 추가적으로 상기 소프트 리드 동작(SOFT READ)을 수행할 수 있다. 상기 소프트 리드 동작(SOFT READ)은 단순히 데이터를 리드하는 동작이라기 보다는, 상기 이-부스트 동작에 따라 검출된 최적의 리드 전압에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 상기 LLR을 상기 소프트 디시전 리드 전압들에 의해 생성하는 동작을 의미한다. 상기 컨트롤러(130)는 상기 LLR을 이용하여 상기 단계 S714에서 리드된 제4 데이터에 포함된 에러를 정정하여 호스트(102)로 제공할 수 있다.
전술한 바와 같이, 종래기술에 따르면, 컨트롤러(130)는 제1 데이터에 포함된 에러 비트들의 개수(#1ST ERROR BITS)에 관계없이 상기 제1 리드 동작(1ST READ)을 패일 처리한 이후, 요청 데이터에 대한 후속 리드 동작에 따라 리드된 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치(TH1)미만이 될 때까지, 상기 제2 리드 동작(2ND READ) 내지 상기 제4 리드 동작(4TH READ) 및 상기 소프트 리드 동작(SOFT READ)을 순차적으로 수행하도록 제어한다. 상기 제2 리드 동작(2ND READ) 및 상기 제3 리드 동작(3RD READ)에 따라 리드된 제2 데이터 및 제3 데이터에 포함된 에러 비트들의 개수가 여전히 상기 제1 임계치(TH1)이상이고, 상기 제4 리드 동작(4TH READ)에 따라 리드된 제4 데이터에 포함된 에러 비트들의 개수(#4TH ERROR BITS)가 상기 제1 임계치(TH1) 미만이거나, 상기 제4 데이터에 포함된 에러가 상기 소프트 리드 동작에 따라 정정되는 경우, 요청 데이터를 리드하기 위해 소요된 총 시간 중 상기 제2 리드 동작(2ND READ) 및 상기 제3 리드 동작(3RD READ)에 소요된 시간은 불필요한 시간일 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 상기 제1 리드 동작(1ST READ)을 패일 처리한 이후 상기 제1 리드 동작(1ST READ)에 따라 리드된 제1 데이터에 포함된 에러 비트들의 개수(#1ST ERROR BITS)에 따라 상기 제2 리드 동작(2ND READ) 및 상기 제3 리드 동작(3RD READ)을 수행할지 여부를 결정할 수 있다. 상기 제1 리드 동작(1ST READ)에 따라 리드된 제1 데이터에 포함된 에러 비트들의 개수(#1ST ERROR BITS)에 기초하여, 상기 제4 리드 동작(4TH READ) 및 상기 소프트 리드 동작(SOFT READ)이 반드시 수반되어야만 요청 데이터에 포함된 에러가 정정될 수 있는 경우로 판단되면, 컨트롤러(130)는 상기 제1 리드 동작(1ST READ)을 수행한 이후, 상기 제2 리드 동작(2ND READ) 및 상기 제3 리드 동작(3RD READ)을 스킵하고, 바로 상기 제4 리드 동작(4TH READ) 및 상기 소프트 리드 동작(SOFT READ)을 수행하도록 제어함으로써 상기 요청 데이터를 성공적으로 리드하기 위해 소요되는 시간의 총합을 단축할 수 있다.
도 8은 본 발명의 일 실시예에 따른 데이터 처리 시스템(100)을 상세히 나타내는 도면이다. 도 8은 도 1의 데이터 처리 시스템(100)에서 본 발명과 관련된 구성만을 간략히 도시하고 있다.
프로세서(134)는 제1 리드부(802), 제2 리드부(804), 제3 리드부(806), 제4 리드부(808) 및 에러 검출부(810)를 포함할 수 있다.
제1 리드부(802)는 메모리 장치(150)가 제1 리드 동작을 수행하도록 제어할 수 있다. 상기 제1 리드부(802)는 호스트(102)로부터 제공된 리드 커맨드에 응답하여, 메모리 장치(150)가 상기 제공된 리드 커맨드에 대응하는 요청 데이터를 리드하는 상기 제1 리드 동작을 수행하도록 제어할 수 있다. 상기 제1 리드부(802)는 상기 메모리 장치(150)가 미리 정해진 기본 리드 전압에 기초하여 메모리 블록에 저장된 상기 요청 데이터를 리드하도록 제어할 수 있다. 상기 제1 리드부(802)는 상기 제1 리드 동작에 따라 리드된 제1 데이터(DATA1)를 에러 검출부(810)로 제공할 수 있다. 후술하는 바와 같이 상기 제1 리드부(802)는 에러 검출부(810)가 제1 리드 동작을 패스 처리할 경우, 상기 제1 리드 동작에 사용된 리드 전압(V_PASS)을 메모리(144)에 포함된 리드 히스토리 테이블에 기록할 수 있다.
에러 검출부(810)는 상기 제공된 제1 데이터(DATA1)에 포함된 에러 비트들의 개수를 측정하여 상기 제1 리드 동작의 성공 여부를 판단할 수 있다. 상기 에러 검출부(810)는 상기 측정된 에러 비트들의 개수가 제1 임계치(TH1)미만인 경우, 상기 제1 리드 동작을 패스 처리하고, 패스 신호(SIG_PASS) 및 상기 제1 데이터(DATA1)를 ECC 유닛(138)으로 제공할 수 있다. 후술하는 바와 같이, 상기 ECC 유닛(138)는 상기 제공된 제1 데이터(DATA1)에 포함된 에러를 정정하여 상기 정정된 제1 데이터(DATA1`)를 호스트(102)로 제공할 수 있다. 또한, 에러 검출부(810)는 상기 제1 리드 동작을 패스 처리한 이후 제1 리드부(802)로 패스 신호(SIG_PASS)를 제공할 수 있다. 상기 제1 리드부(802)는 상기 제공된 패스 신호(SIG_PASS)에 응답하여, 상기 제1 리드 동작에 사용된 리드 전압(V_PASS)을 메모리(144)에 포함된 리드 히스토리 테이블에 기록할 수 있다. 상기 제1 리드부(802)는 상기 리드 히스토리 테이블에 대한 정보(INFO_HISTORY)를 메모리 블록에도 프로그램할 수 있다.
상기 에러 검출부(810)는 상기 측정된 에러 비트들의 개수가 제1 임계치(TH1)이상이고, 제2 임계치(TH2) 미만인 경우, 상기 제1 리드 동작을 패일 처리하고, 제2 리드부(804)로 패일 신호(SIG_FAIL)를 제공할 수 있다. 상기 에러 검출부(810)는 상기 측정된 에러 비트들의 개수가 제2 임계치(TH2) 이상인 경우, 상기 제1 리드 동작을 패일 처리하고, 제4 리드부(808)로 패일 신호(SIG_FAIL)를 제공할 수 있다. 본 발명의 일 실시예에 따르면, 에러 검출부(810)는 상기 제1 리드 동작을 패일 처리한 이후 무조건 제2 리드부(804)로 패일 신호(SIG_FAIL)를 제공하지 아니하고, 상기 제1 리드 동작에 따라 리드된 제1 데이터(DATA1)에 포함된 에러 비드들의 개수가 제2 임계치(TH2)이상인 경우에는 제4 리드부(808)로 패일 신호(SIG_FAIL)를 제공할 수 있다. 상기 에러 검출부(810)는 상기 제1 데이터(DATA1)에 포함된 에러 비트들의 개수를 기초로 제2 리드 동작 및 제3 리드 동작이 패일 처리될 것으로 예측되는 경우, 상기 제2 리드 동작 및 상기 제3 리드 동작을 스킵하고, 바로 상기 제4 리드 동작 및 상기 소프트 리드 동작을 수행하도록 제어함으로써 상기 요청 데이터를 성공적으로 리드하기 위해 소요되는 시간의 총합을 단축할 수 있다.
제2 리드부(804)는 상기 제공된 패일 신호(SIG_FAIL)에 응답하여, 메모리 장치(150)가 제2 리드 동작을 수행하도록 제어할 수 있다. 상기 제2 리드부(804)는 메모리(144)에 저장된 리드 히스토리 테이블에 기록된 리드 전압에 대한 정보(INFO_HISTORY)에 기초하여 메모리 장치(150)가 상기 호스트(102)로부터 제공된 리드 커맨드에 대응하는 요청 데이터를 다시 리드하는 상기 제2 리드 동작을 수행하도록 제어할 수 있다. 전술한 바와 같이 상기 제1 리드부(802)는 제1 리드 동작을 패스 처리할 때마다 상기 리드 히스토리 테이블에 상기 제1 리드 동작에 사용된 리드 전압(V_PASS)을 업데이트할 수 있다. 상기 제2 리드부(804)는 상기 제2 리드 동작에 따라 리드된 제2 데이터(DATA2)를 에러 검출부(810)로 제공할 수 있다.
에러 검출부(810)는 상기 제공된 제2 데이터(DATA2)에 포함된 에러 비트들의 개수를 측정하여 상기 제2 리드 동작의 성공 여부를 판단할 수 있다. 상기 에러 검출부(810)는 상기 측정된 에러 비트들의 개수가 제1 임계치(TH1)이상인 경우, 상기 제2 리드 동작을 패일 처리하고, 제3 리드부(806)로 패일 신호(SIG_FAIL)를 제공할 수 있다. 상기 에러 검출부(810)는 상기 측정된 에러 비트들의 개수가 제1 임계치(TH1)미만인 경우, 상기 제2 리드 동작을 패스 처리하고, 패스 신호(SIG_PASS) 및 상기 제2 데이터(DATA2)를 ECC 유닛(138)으로 제공할 수 있다. 후술하는 바와 같이, 상기 ECC 유닛(138)는 상기 제공된 제2 데이터(DATA2)에 포함된 에러를 정정한 이후, 정정된 제2 데이터(DATA2`)를 호스트(102)로 제공할 수 있다.
제3 리드부(806)는 상기 제공된 패일 신호(SIG_FAIL)에 응답하여, 메모리 장치(150)가 제3 리드 동작을 수행하도록 제어할 수 있다. 상기 제3 리드부(806)는 메모리(144)에 저장된 실험치에 따라 미리 정해진 테이블에 기록된 리드 전압들에 대한 정보(INFO_TABLE)에 기초하여 메모리 장치(150)가 상기 호스트(102)로부터 제공된 리드 커맨드에 대응하는 요청 데이터를 다시 리드하는 상기 제3 리드 동작을 수행하도록 제어할 수 있다. 상기 제3 리드 동작은 상기 미리 정해진 테이블에 포함된 복수의 리드 전압들에 각각 대응하는 리드 동작들을 포함하므로, 적어도 1회 이상의 리드 동작을 포함할 수 있다. 따라서, 상기 제3 리드 동작은 상기 제1 리드 동작 및 상기 제2 리드 동작과 비교하여 리드 동작에 소요되는 시간이 길 수 있다. 상기 제3 리드부(806)는 상기 제3 리드 동작에 따라 리드된 제3 데이터(DATA3)를 에러 검출부(810)로 제공할 수 있다.
에러 검출부(810)는 상기 제공된 제3 데이터(DATA3)에 포함된 에러 비트들의 개수를 측정하여 상기 제3 리드 동작의 성공 여부를 판단할 수 있다. 상기 에러 검출부(810)는 상기 측정된 에러 비트들의 개수가 제1 임계치(TH1)이상인 경우, 상기 제3 리드 동작을 패일 처리하고, 제4 리드부(808)로 패일 신호(SIG_FAIL)를 제공할 수 있다. 상기 에러 검출부(810)는 상기 측정된 에러 비트들의 개수가 제1 임계치(TH1)미만인 경우, 상기 제3 리드 동작을 패스 처리하고, 패스 신호(SIG_PASS) 및 상기 제3 데이터(DATA3)를 ECC 유닛(138)으로 제공할 수 있다. 후술하는 바와 같이, 상기 ECC 유닛(138)는 상기 제공된 제3 데이터(DATA3)에 포함된 에러를 정정한 이후 정정된 제3 데이터(DATA3`)를 호스트(102)로 제공할 수 있다.
제4 리드부(808)는 상기 제공된 패일 신호(SIG_FAIL)에 응답하여, 메모리 장치(150)가 제4 리드 동작을 수행하도록 제어할 수 있다. 상기 제4 리드부(808)는 다양한 알고리즘에 기초하여 최적의 리드 전압을 탐색하는 이-부스트(eboost) 동작을 수행할 수 있다. 예를 들어, 상기 제4 리드부(808)는 가우시안 모델링 알고리즘에 따라 리드 전압이 인접한 문턱 전압 분포들 각각의 피크 값들의 중간 값을 갖도록 하여 상기 최적의 리드 전압을 탐색하는 상기 이-부스트 동작을 수행할 수 있다. 또한, 상기 상기 제4 리드부(808)는 특정 데이터를 적어도 2회 이상 리드하고, 상기 리드된 결과에 기초하여 상기 최적의 리드 전압을 탐색하는 상기 이-부스트 동작을 수행할 수도 있다. 상기 제4 리드부(808)는 상기 이-부스트 동작에 따라 검출한 리드 전압(V_OPTIMAL)에 기초하여 메모리 장치(150)가 상기 호스트(102)로부터 제공된 리드 커맨드에 대응하는 데이터(DATA_ORIGINAL)를 다시 리드하는 상기 제4 리드 동작을 수행하도록 제어할 수 있다. 상기 제4 리드부(808)는 상기 제4 리드 동작에 따라 리드된 제4 데이터(DATA4)를 에러 검출부(810)로 제공할 수 있다.
에러 검출부(810)는 상기 제공된 제4 데이터(DATA4)에 포함된 에러 비트들의 개수를 측정하여 상기 제4 리드 동작의 성공 여부를 판단할 수 있다. 상기 에러 검출부(810)는 상기 측정된 에러 비트들의 개수가 제1 임계치(TH1)이상인 경우, 상기 제4 리드 동작을 패일 처리하고, ECC 유닛(138)으로 패일 신호(SIG_FAIL) 및 제4 데이터(DATA4)를 제공할 수 있다. 상기 에러 검출부(810)는 상기 측정된 에러 비트들의 개수가 제1 임계치(TH1)미만인 경우, 상기 제4 리드 동작을 패스 처리하고, ECC 유닛(138)으로 패스 신호(SIG_PASS) 및 상기 제4 데이터(DATA4)를 제공할 수 있다.
ECC 유닛(138)은 상기 제공된 패일 신호(SIG_FAIL)에 응답하여 상기 제4 데이터(DATA4)에 포함된 에러를 소프트 디시전 리드 전압들에 의해 생성된 로그 우도비(log likelihood ratio; LLR)를 이용하여 정정할 수 있다. ECC 유닛(138)은 이-부스트 동작을 통해 검출한 최적의 리드 전압(V_OPTIMAL)과 다른 레벨을 갖는 소프트 디시전 리드 전압들로 상기 메모리 장치(150)로부터 데이터를 리드할 수 있다. 예를 들어, ECC 유닛(138)은 상기 최적의 리드 전압(V_OPTIMAL)을 이용하여 리드한 제4 데이터(DATA4)를 포함하는 메모리 셀들로부터 상기 소프트 리드 전압들을 이용하여 추가적으로 소프트 리드 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 상기 소프트 리드 동작은 단순히 데이터를 리드하는 동작이라기 보다는, 상기 이-부스트 동작에 따라 검출된 최적의 리드 전압(V_OPTIMAL)에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 상기 LLR을 상기 소프트 디시전 리드 전압들에 의해 생성하는 동작을 의미한다. 상기 컨트롤러(130)는 상기 LLR을 이용하여 상기 단계 S714에서 리드된 데이터에 포함된 에러를 정정하여 호스트(102)로 제공할 수 있다.
ECC 유닛(138)은 상기 제공된 패스 신호(SIG_PASS)에 응답하여 상기 제1 데이터 내지 제4 데이터(DATA1~DATA4)에 포함된 에러를 정정할 수 있다. 상기 ECC 유닛(138)은 상기 제1 리드부 내지 제4 리드부(802~808)의 제어 하에 리드된 상기 제1 데이터 내지 제4 데이터(DATA1~DATA4)를 에러 정정 코드를 이용하여 에러 정정 디코딩을 수행할 수 있다. ECC 유닛(138)은 상기 제1 데이터 내지 제4 데이터(DATA1~DATA4)에 포함된 에러를 정정하여 호스트(102)로 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
단계 S902에서, 컨트롤러(130)는 호스트(102)로부터 제공된 리드 커맨드(CMD_READ)에 응답하여, 메모리 장치(150)가 제1 리드 동작(1ST READ)을 수행하도록 제어할 수 있다. 상기 컨트롤러(130)는 메모리 장치(150)가 미리 정해진 기본 리드 전압을 사용하여 상기 제공된 리드 커맨드(CMD_READ)에 대응하는 데이터를 리드하는 상기 제1 리드 동작(1ST READ)을 수행하도록 제어할 수 있다. 상기 메모리 장치(150)는 상기 제1 리드 동작(1ST READ)에 따라 리드된 제1 데이터(DATA1)를 상기 컨트롤러(130)로 제공할 수 있다.
단계 S904에서, 컨트롤러(130)는 상기 제공된 제1 데이터(DATA1)에 포함된 에러 비트들의 개수(#1ST ERROR BITS)가 제1 임계치(TH1) 미만인 경우(단계 S904에서 'N'), 상기 제1 데이터(DATA1)에 포함된 에러를 정정할 수 있다. 상기 컨트롤러(130)는 상기 제1 데이터(DATA1)에 포함된 에러를 정정한 이후, 정정된 제1 데이터(DATA1`)를 호스트(102)로 제공할 수 있다. 예를 들어, 상기 제1 임계치(TH1)가 20이고, 상기 제1 데이터(DATA1)에 포함된 에러 비트들의 개수(#1ST ERROR BITS)가 15개인 경우, 상기 컨트롤러(130)는 상기 제1 데이터(DATA1)에 포함된 에러를 정정한 이후, 정정된 제1 데이터(DATA1`)를 호스트(102)로 제공할 수 있다.
단계 S906에서, 컨트롤러(130)는 상기 제공된 제1 데이터(DATA1) 에 포함된 에러 비트들의 개수가 제1 임계치(TH1) 이상인 경우(단계 S904에서 'Y'), 상기 제1 데이터(DATA1) 에 포함된 에러 비트들의 개수(#1ST ERROR BITS)와 제2 임계치(TH2)를 비교할 수 있다. 상기 제1 데이터(DATA1)에 포함된 에러 비트들의 개수(#1ST ERROR BITS)가 상기 제2 임계치(TH2)미만인 경우(단계 S906에서 'N'), 컨트롤러(130)는 메모리 장치(150)가 제2 리드 동작(2ND READ)을 수행하도록 제어할 수 있다. 상기 제1 데이터(DATA1)에 포함된 에러 비트들의 개수((#1ST ERROR BITS)가 상기 제2 임계치(TH2) 이상인 경우(단계 S906에서 'Y'), 컨트롤러(130)는 메모리 장치(150)가 제4 리드 동작(4TH READ)을 수행하도록 제어할 수 있다. 예를 들어, 상기 제1 임계치(TH1)가 20이고, 상기 제2 임계치(TH2)가 50이며, 상기 제1 데이터(DATA1)에 포함된 에러 비트들의 개수(#1ST ERROR BITS)가 45개인 경우, 컨트롤러(130)는 메모리 장치가 제2 리드 동작(2ND READ)을 수행하도록 제어할 수 있다. 또한, 상기 제1 임계치(TH1)가 20이고, 상기 제2 임계치(TH2)가 50이며, 상기 제1 데이터(DATA1)에 포함된 에러 비트들의 개수(#1ST ERROR BITS)가 55개인 경우, 컨트롤러(130)는 메모리 장치가 제4 리드 동작(DATA4)을 수행하도록 제어할 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 제1 리드 동작(1ST READ)에 따라 리드된 제1 데이터(DATA1)에 포함된 에러 비트들의 개수(#1ST ERROR BITS)가 제1 임계치(TH1)이상인 경우 무조건 제2 리드 동작(2ND READ)을 수행하지 아니하고, 상기 에러 비트들의 개수(#1ST ERROR BITS)가 제2 임계치(TH2)이상인 경우 제2 리드 동작(2ND READ) 및 제3 리드 동작(3RD READ)을 스킵하고 바로 제4 리드 동작(4TH READ)을 수행하도록 제어함으로써 호스트(102)로부터 제공된 리드 커맨드(CMD_READ)에 대응하는 요청 데이터에 대한 리드 동작에 소요되는 총 시간을 단축할 수 있다.
단계 S908에서, 상기 제1 데이터(DATA1)에 포함된 에러 비트들의 개수(#1ST ERROR BITS)가 상기 제2 임계치(TH2)미만인 경우(단계 S906에서 'N'), 컨트롤러(130)는 메모리 장치(150)가 제2 리드 동작(2ND READ)을 수행하도록 제어할 수 있다. 상기 컨트롤러(130)는 상기 메모리 장치(150)가 리드 히스토리 테이블에 기록된 리드 전압을 사용하여 상기 호스트(102)로부터 제공된 리드 커맨드(CMD_READ)에 대응하는 데이터를 다시 리드하는 상기 제2 리드 동작(2ND READ)을 수행하도록 제어할 수 있다. 전술한 바와 같이, 상기 리드 히스토리 테이블은 상기 제1 리드 동작(1ST READ)에 따라 상기 호스트(102)로부터 제공된 리드 커맨드(CMD_READ)에 대응하는 데이터를 성공적으로 리드한 경우에 사용한 리드 전압을 포함할 수 있다. 메모리 장치(150)는 상기 제2 리드 동작(2ND READ)에 따라 리드한 제2 데이터(DATA2)를 컨트롤러(130)로 제공할 수 있다.
단계 S910에서, 컨트롤러(130)는 상기 제공된 제2 데이터(DATA2)에 포함된 에러 비트들의 개수(#2ND ERROR BITS)가 제1 임계치(TH1) 미만인 경우(단계 S910에서 'N'), 상기 제2 데이터(DATA2)에 포함된 에러를 정정할 수 있다. 상기 컨트롤러(130)는 상기 제2 데이터(DATA2)에 포함된 에러를 정정한 이후, 정정된 제2 데이터(DATA2`)를 호스트(102)로 제공할 수 있다. 예를 들어, 상기 제1 임계치(TH1)가 20이고, 상기 제공된 제2 데이터(DATA2)에 포함된 에러 비트들의 개수(#2ND ERROR BITS)가 15인 경우, 컨트롤러(130)는 상기 제2 데이터(DATA2)에 포함된 에러를 정정한 이후, 정정된 제2 데이터(DATA2`)를 호스트(102)로 제공할 수 있다.
단계 S912에서, 컨트롤러(130)는 상기 제공된 제2 데이터(DATA2)에 포함된 에러 비트들의 개수(#2ND ERROR BITS)가 제1 임계치(TH1) 이상인 경우(단계 S910에서 'Y'), 메모리 장치(150)가 제3 리드 동작(3RD READ)을 수행하도록 제어할 수 있다. 컨트롤러(130)는 메모리 장치(150)가 실험치에 따라 미리 정해진 테이블에 포함된 리드 전압들을 사용하여 상기 호스트(102)로부터 제공된 리드 커맨드(CMD_READ)에 대응하는 데이터를 다시 리드하는 상기 제3 리드 동작(3RD READ)을 수행하도록 제어할 수 있다. 상기 미리 정해진 테이블은 복수의 리드 전압들을 포함할 수 있으며, 컨트롤러(130)는 메모리 장치(150)가 상기 복수의 리드 전압들을 순차적으로 인가하여 상기 제3 리드 동작(3RD READ)을 수행하도록 제어할 수 있다. 예를 들어, 상기 제1 임계치(TH1)이 20이고, 상기 제공된 제2 데이터(DATA2)에 포함된 에러 비트들의 개수가 35인 경우 컨트롤러(130)는 메모리 장치(150)가 상기 제3 리드 동작(3RD READ)을 수행하도록 제어할 수 있다. 메모리 장치(150)는 상기 제3 리드 동작(3RD READ)에 따라 리드된 제3 데이터(DATA3)를 컨트롤러(130)로 제공할 수 있다.
단계 S914에서, 컨트롤러(130)는 상기 제공된 제3 데이터(DATA3)에 포함된 에러 비트들의 개수(#3RD ERROR BITS)가 제1 임계치(TH1)미만인 경우(단계 S914에서 'N'), 상기 제3 데이터(DATA3)에 포함된 에러를 정정할 수 있다. 상기 컨트롤러(130)는 상기 제3 데이터(DATA3)에 포함된 에러를 정정한 이후, 정정된 제3 데이터(DATA3`)를 호스트(102)로 제공할 수 있다. 예를 들어, 상기 제1 임계치(TH1)이 20이고, 상기 제공된 제3 데이터(DATA3)에 포함된 에러 비트들의 개수(#3RD ERROR BITS)가 10인 경우, 상기 컨트롤러(130)는 상기 제3 데이터(DATA3)에 포함된 에러를 정정한 이후 정정된 제3 데이터(DATA3`)를 호스트(102)로 제공할 수 있다.
단계 S916에서, 컨트롤러(130)는 상기 제공된 제1 데이터(DATA1)에 포함된 에러 비트들의 개수(#1ST ERROR BITS)가 제2 임계치(TH2) 이상인 경우(단계 S906에서 'Y'), 또는 상기 제공된 제3 데이터(DATA3)에 포함된 에러 비트들의 개수(#3RD ERROR BITS)가 제1 임계치(TH1) 이상인 경우(단계 S914에서 'Y'), 메모리 장치(150)가 제4 리드 동작(4TH READ)을 수행하도록 제어할 수 있다. 컨트롤러(130)는 이-부스트 동작을 수행하여 최적의 리드 전압을 탐색할 수 있으며, 메모리 장치(150)가 상기 최적의 리드 전압을 사용하여 상기 호스트(102)로부터 제공된 리드 커맨드(CMD_READ)에 대응하는 데이터를 다시 리드하는 상기 제4 리드 동작(4TH READ)을 수행하도록 제어할 수 있다. 예를 들어, 상기 제1 임계치(TH1)가 20이고, 상기 제3 데이터(DATA3)에 포함된 에러 비트들의 개수((#3RD ERROR BITS)가 30인 경우, 컨트롤러(130)는 메모리 장치(150)가 상기 제4 리드 동작(4TH READ)을 수행하도록 제어할 수 있다. 메모리 장치(150)는 상기 제4 리드 동작(4TH READ)에 따라 리드된 제4 데이터(DATA4)를 컨트롤러(130)로 제공할 수 있다.
단계 S918에서, 컨트롤러(130)는 상기 제공된 제4 데이터(DATA4)에 포함된 에러 비트들의 개수(#4TH ERROR BITS)가 제1 임계치(TH1) 미만인 경우(단계 S918에서 'N'), 상기 제4 데이터(DATA4)에 포함된 에러를 정정할 수 있다. 컨트롤러(130)는 상기 제4 데이터(DATA4)에 포함된 에러를 정정한 이후, 정정된 제4 데이터(DATA4`)를 호스트(102)로 제공할 수 있다. 예를 들어, 상기 제1 임계치(TH1)가 20이고, 상기 제공된 제4 데이터(DATA4)에 포함된 에러 비트들의 개수(#4TH ERROR BITS)가 2인 경우, 컨트롤러(130)는 상기 제4 데이터(DATA4)에 포함된 에러를 정정한 이후 정정된 제4 데이터(DATA4`)를 호스트(102)로 제공할 수 있다.
단계 S920에서, 컨트롤러(130)는 상기 제공된 제4 데이터(DATA4)에 포함된 에러 비트들의 개수(#4TH ERROR BITS)가 제1 임계치(TH1) 이상인 경우(단계 S918에서 'Y'), 메모리 장치(150)가 소프트 리드 동작(SOFT READ)을 수행하도록 제어할 수 있다. 컨트롤러(130)는 단계 S916에서 이-부스트 동작에 따라 탐색한 최적의 리드 전압과 다른 레벨을 갖는 소프트 디시전 리드 전압들을 사용하여 데이터를 리드하는 상기 소프트 리드 동작(SOFT READ)을 수행할 수 있다. 예를 들어, 상기 제1 임계치(TH1)이 20이고, 상기 제공된 제4 데이터(DATA4)에 포함된 에러 비트들의 개수((#4TH ERROR BITS)가 22인 경우 컨트롤러(130)는 상기 소프트 리드 동작(SOFT READ)에 의해 생성한 LLR을 사용하여 상기 제4 데이터(DATA4)에 포함된 에러를 정정할 수 있다. 전술한 바와 같이 상기 소프트 리드 동작(SOFT READ)은 단순히 데이터를 리드하는 동작이라기 보다는, 상기 이-부스트 동작에 따라 검출된 최적의 리드 전압에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 상기 LLR을 상기 소프트 디시전 리드 전압들에 의해 생성하는 동작을 의미한다. 컨트롤러(130)는 상기 LLR을 사용하여 상기 단계 S916에서 리드된 제4 데이터(DATA4)를 정정한 이후, 정정된 제4 데이터(DATA4``)를 호스트(102)로 제공할 수 있다.
그러면 이하에서는, 도 10 내지 도 18을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 9에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 10을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 11을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 11에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 12를 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 13을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
도 14 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 14 내지 도 17을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 11 내지 도 13에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 10에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 18은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 18을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 12 내지 도 17에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
102 : 호스트
130 : 컨트롤러
150 : 메모리 장치

Claims (20)

  1. 메모리 장치; 및
    호스트로부터 제공된 리드 커맨드에 응답하여 상기 메모리 장치가 제1 리드 동작을 수행하여 리드한 요청 데이터에 포함된 에러를 정정하여 상기 호스트로 제공하는 컨트롤러
    를 포함하되
    상기 컨트롤러는
    상기 호스트로부터 제공된 리드 커맨드에 응답하여 상기 요청 데이터를 리드하는 제1 리드 동작을 수행하는 제1 리드 수행부;
    상기 제1 리드 동작에 따라 리드된 제1 데이터에 포함된 에러 비트들의 개수가 제1 임계치 이상이고 제2 임계치 미만이면 리드 히스토리 테이블에 기록된 전압을 사용하여 상기 요청 데이터를 다시 리드하는 제2 리드 동작을 수행하는 제2 리드 수행부;
    상기 제2 리드 동작에 따라 리드된 제2 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 미리 정해진 테이블에 기록된 전압들을 사용하여 상기 요청 데이터를 다시 리드하는 제3 리드 동작을 수행하는 제3 리드 수행부; 및
    상기 제3 리드 동작에 따라 리드된 제3 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 이부스트 동작에 따라 최적 리드 전압을 구하고, 상기 최적 리드 전압을 사용하여 상기 요청 데이터를 다시 리드하는 제4 리드 동작을 수행하는 제4 리드 수행부
    를 포함하되
    상기 제4 리드 수행부는
    상기 제1 리드 동작에 따라 리드된 상기 제1 데이터에 포함된 에러 비트들의 개수가 상기 제2 임계치 이상이면 상기 제4 리드 동작을 수행하는
    메모리 시스템.
  2. 제1 항에 있어서,
    상기 컨트롤러는
    상기 제4 리드 동작에 따라 리드된 제4 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 소프트 리드 전압들을 사용하여 로그 우도비(Log Likelihood Ratio:LLR)를 생성하는 소프트 리드 동작을 수행하는 EEC 유닛
    을 더 포함하는 메모리 시스템.
  3. 제1 항에 있어서
    상기 컨트롤러는
    상기 리드 히스토리 테이블 및 상기 미리 정해진 테이블을 저장하는 메모리
    를 더 포함하는 메모리 시스템.
  4. 제2 항에 있어서
    상기 컨트롤러는
    상기 제1 데이터 내지 제4 데이터에 포함된 에러를 검출하고, 상기 제1 데이터 내지 제4 데이터에 각각 포함된 에러 비트들의 개수와 상기 제1 임계치 및 상기 제2 임계치의 크기를 비교하는 에러 검출부
    를 더 포함하는 메모리 시스템.
  5. 제1 항에 있어서,
    상기 제1 리드 수행부는
    미리 정해진 기본 리드 전압을 사용하여 상기 제1 리드 동작을 수행하는
    메모리 시스템.
  6. 제1 항에 있어서,
    상기 제1 리드 수행부는 상기 제1 리드 동작을 패스 처리할 때마다 상기 리드 히스토리 테이블을 상기 제1 리드 동작에 사용된 리드 전압으로 업데이트하는
    메모리 시스템.
  7. 제1 항에 있어서,
    상기 이부스트 동작은
    가우시안 모델링 알고리즘에 따라 상기 최적의 리드 전압을 탐색하는 동작 또는 적어도 2회 이상의 리드 동작을 수행한 결과에 기초하여 상기 최적의 리드 전압을 탐색하는 동작을 포함하는
    메모리 시스템.
  8. 제2 항에 있어서,
    상기 LLR은
    상기 제4 데이터에 신뢰도를 부가할 수 있는 정보인
    메모리 시스템.
  9. 제2 항에 있어서,
    상기 EEC 유닛은
    상기 제1 데이터 내지 상기 제4 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 미만인 경우 상기 제1 데이터 내지 상기 제4 데이터에 포함된 에러를 정정하여 상기 호스트로 제공하는
    메모리 시스템.
  10. 제3 항에 있어서,
    상기 메모리는
    휘발성 메모리인
    메모리 시스템.
  11. 호스트로부터 제공된 리드 커맨드에 응답하여 요청 데이터를 리드하는 제1 리드 단계;
    상기 제1 리드 단계에 따라 리드된 제1 데이터에 포함된 에러 비트들의 개수가 제1 임계치 이상이고 제2 임계치 미만이면 리드 히스토리 테이블에 기록된 전압을 사용하여 상기 요청 데이터를 다시 리드하는 제2 리드 단계;
    상기 제2 리드 단계에 따라 리드된 제2 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 미리 정해진 테이블에 기록된 전압들을 사용하여 상기 요청 데이터를 다시 리드하는 제3 리드 단계;
    상기 제3 리드 단계에 따라 리드된 제3 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 이부스트 동작에 따라 최적 리드 전압을 구하고, 상기 최적 리드 전압을 사용하여 상기 요청 데이터를 다시 리드하는 제4 리드 단계
    를 포함하되
    상기 제4 리드 단계는
    상기 제1 리드 단계에 따라 리드된 상기 제1 데이터에 포함된 에러 비트들의 개수가 상기 제2 임계치 이상이면 상기 제4 리드 단계를 수행하는
    메모리 시스템의 동작방법.
  12. 제11 항에 있어서,
    상기 제4 리드 단계에 따라 리드된 제4 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 이상이면 소프트 리드 전압들을 사용하여 로그 우도비(Log Likelihood Ratio:LLR)를 생성하는 소프트 리드 동작을 수행하는 EEC 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  13. 제11 항에 있어서,
    상기 리드 히스토리 테이블 및 상기 미리 정해진 테이블을 메모리에 저장하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  14. 제12 항에 있어서,
    상기 제1 데이터 내지 제4 데이터에 포함된 에러를 검출하고, 상기 제1 데이터 내지 제4 데이터에 각각 포함된 에러 비트들의 개수와 상기 제1 임계치 및 상기 제2 임계치의 크기를 비교하는 에러 검출단계
    를 더 포함하는 메모리 시스템의 동작방법.
  15. 제11 항에 있어서,
    상기 제1 리드 단계는
    미리 정해진 기본 리드 전압을 사용하여 상기 요청 데이터를 리드하는
    메모리 시스템의 동작방법.
  16. 제11 항에 있어서,
    상기 제1 리드 단계는 상기 제1 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 미만이면 상기 리드 히스토리 테이블을 상기 제1 리드 단계에 사용된 리드 전압으로 업데이트하는
    메모리 시스템의 동작방법.
  17. 제11 항에 있어서,
    상기 이부스트 동작은
    가우시안 모델링 알고리즘에 따라 상기 최적의 리드 전압을 탐색하는 동작 또는 적어도 2회 이상의 리드 동작을 수행한 결과에 기초하여 상기 최적의 리드 전압을 탐색하는 동작을 포함하는
    메모리 시스템의 동작방법.
  18. 제12 항에 있어서,
    상기 LLR은
    상기 제4 데이터에 신뢰도를 부가할 수 있는 정보인
    메모리 시스템의 동작방법.
  19. 제12 항에 있어서,
    상기 EEC 단계는
    상기 제1 데이터 내지 상기 제4 데이터에 포함된 에러 비트들의 개수가 상기 제1 임계치 미만인 경우 상기 제1 데이터 내지 상기 제4 데이터에 포함된 에러를 정정하여 상기 호스트로 제공하는
    메모리 시스템의 동작방법.
  20. 제13 항에 있어서,
    상기 메모리는
    휘발성 메모리인
    메모리 시스템의 동작방법.
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