KR20180064088A - 메모리 제어 장치 및 방법 - Google Patents

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Abstract

본 기술은, 메모리 제어 장치 및 방법에 관한 것으로, 메모리 제어 장치는 리드 리트라이(read retry, RR) 테이블과, 리드되는 데이터의 에러를 정정하는 에러정정부 및 상기 RR 테이블 및 에러정정부에 기능적으로 연결되는 프로세서를 포함할 수 있다. 그리고 메모리 제어 방법은, 리드 페일이 인식되면 상기 RR 테이블의 기준 리드 전압을 선택하고, 상기 기준 리드 전압에 의해 리드되는 셀의 수를 분석하여 기준 리드 전압의 쉬프트 방향을 설정하며, 상기 RR 테이블에서 설정된 쉬프트 방향의 리드 전압들에 기반하여 상기 메모리 장치의 리드 리트라이 동작을 제어할 수 있다.

Description

메모리 제어 장치 및 방법{APPARATUS AND METHOD FOR CONTRLLING A MEMORY DEVICE}
본 발명은 메모리 제어 장치 및 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 리드 페일에 따른 동작 제어 장치 및 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 리드 동작 시 발생한 에러를 정정할 수 있다. 그러나 정정가능한 에러 비트의 수는 제한될 수 있다. 메모리 장치는 리드 동작 시 발생한 에러 비트의 개수가 정정가능한 에러 비트의 개수를 초과하는 경우에는 에러를 정정할 수 없다(read fail). 리드 페일이 발생되면, 메모리장치는 리드 리트라이 테이블(read retry table; RR table)에 기반하여 리드 전압 레벨을 변경하면서 리드 리트라이(read retry) 동작을 수행할 수 있다. RR 테이블은 다수의 리드 전압 정보들을 포함할 수 있다. 메모리 장치는 RR 테이블의 리드 전압 정보의 순서에 기반하여 리드 리트라이 동작을 수행할 수 있다.
메모리 장치의 리드 리트라이 테이블은 많은 리드 전압 정보(예를들면 32 step에서 50 step)를 포함할 수 있다. 따라서 메모리 장치는 리드 리트라이 동작을 수행할 때, 리드 리트라이 테이블에 기반하여 많은 횟수의 리드 동작을 수행할 수 있었다. 또한 리드 리트라이 동작 횟수를 줄이기 위하여, 메모리 장치는 리드 리트라이 테이블의 일부 리드 전압들을 사용하여 리드 리트라이 동작을 수행할 수 있다. 그러나 리드 리트라이 테이블의 일부 리드 전압들을 고정하는 사용하는 방식이므로, 전체적인 리드 리트라이(full read retry) 동작에 비해 안정도(coverage)가 낮아질 수 있었다. 메모리 장치의 리드 리트라이 동작은 리드 리트라이 테이블의 인덱스(index)에 기반하여 순차적으로 진행할 될 수 있으며, 이로인해 상황에 맞지 않는 리드 리트라이 동작을 수행하여 오버헤드(overhead)를 증가시킬 수 있다.
본 발명의 다양한 실시예에 따른 메모리 제어장치는 리드 페일이 발생되면 리드 페일을 해소할 수 있는 리드 전압을 쉬프트할 방향을 추정하고, 리드 리트라이 테이블에서 추정된 방향에서 리드 에러를 보정할 수 있는 방향의 방향의 리드 전압들을 설정하여 리드 리트라이 동작을 수행할 수 있는 장치 및 방법을 제공할 수 있다.
본 발명의 다양한 실시예에 따른 메모리 장치는 리드 페일이 발생되면 리드 리트라이 테이블의 기준 전압을 이용하여 구해지는 PV 별 셀의 수에 기반하여 리드 리트라이 테이블의 리드 전압 선택 방향을 설정하고, 설정된 방향의 리드 전압들을 이용하여 리드 리트라이 동작을 수행할 수 있는 장치 및 방법을 제공할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 장치는 멀티 레벨 셀에 대응되는 리드 리트라이 테이블을 포함하며, 리드 페일이 발생되면 리드 리트라이 테이블에서 리드 페일이 발생된 페이지에 댕응되는 기준 전압을 선택하고, 선택된 기준 전압을 이용하여 구해지는 PV 별 셀의 수에 기반하여 리드 리트라이 테이블의 리드 전압 선택 방향을 설정하고, 설정된 방향의 리드 전압들을 이용하여 리드 리트라이 동작을 수행할 수 있는 장치 및 방법을 제공할 수 있다.
본 발명의 실시 예들에 따른 메모리 제어장치는, 리드 리트라이(read retry, RR) 테이블, 리드되는 데이터의 에러를 정정하는 에러정정부 및 상기 RR 테이블 및 에러정정부에 기능적으로 연결되는 프로세서를 포함할 수 있다. 그리고 프로세서는 리드 페일이 인식되면 상기 RR 테이블의 기준 리드 전압을 선택하고, 상기 기준 리드 전압에 의해 리드되는 셀의 수를 분석하여 기준 리드 전압의 쉬프트 방향을 설정하며, 상기 RR 테이블에서 설정된 쉬프트 방향의 리드 전압들에 기반하여 상기 메모리 장치의 리드 리트라이 동작을 제어할 수 있다.
본 발명의 실시 예들에 따른 메모리 장치의 제어 방법은, 리드 페일이 인식되면 리드 리트라이(read retry, RR) 테이블의 기준 리드 전압을 선택하는 단계, 상기 메모리장치에서 기준 리드 전압에 의해 리드되는 셀의 수를 분석하여 상기 기준 리드 전압의 쉬프트 방향을 설정하는 단계 및 상기 RR 테이블에서 설정된 쉬프트 방향의 리드 전압들에 기반하여 상기 메모리 장치에 리드 리트라이 동작을 제어하는 단계를 포함할 수 있다.
본 발명의 실시 예들에 따른, 메모리 제어 장치 및 방법은 메모리 장치의 리드 페일을 인식하면, 리드 리트라이 테이블의 인덱스를 고정 순서가 아닌 가변적인 순서로 선택하면서 리드 리트라이 동작을 수행하여 리드 횟수를 줄일 수 있다. 그리고 리드 리트라이 횟수를 줄일 때, 리드 리트라이 테이블의 전체 인덱스들에서 리드 페일을 해소할 수 있는 방향으로 설정된 인덱스들을 이용하여 리드 리트라이를 수행할 수 있으며, 이로인해 리드 리트라이 테이블의 전체 인덱스를 사용하여 리드 리트라이를 수행한 것과 동일한 효과를 가질 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2a는 본 발명의 다양한 실시예들에 따른 메모리 장치의 구성을 도시하는 도면이고, 도 2b는 도 2a의 메모리 셀 어레이의 구성을 도시하는 도면이다.
도 3은 본 발명의 실시예들에 따른 3차원 메모리 장치의 구조를 개략적으로 도시한 도면이다.
도 4a - 도 4c는 본 발명의 다양한 실시예들에 따른 메모리 셀 타입에 따른 코드(device 별 cell code)를 도시하는 도면이다.
도 5a - 도 5c는 본 발명의 다양한 실시예에 따라 셀 카운트를 이용하여 리드 리트라이 테이블의 인덱스 시쿼스를 설정하는 방법을 도시하는 도면이다.
도 6은 MLC 메모리 셀의 리드 리트라이 테이블의 예를 도시하는 도면이다.
도 7은 본 발명의 다양한 실시예들에 따른 메모리 시스템에서 리드 리트라이 동작을 수행하는 방법을 도시하는 흐름도이다.
도 8은 본 발명의 다양한 실시예에 따른 리드 리트라이 동작을 도시하는 흐름도이다.
도 9는 본 발명의 다양한 실시예에 따른 메모리 시스템에서 컨트롤러와 메모리 장치 간의 리드 리트라이 동작을 수행하는 절차를 도시하는 도면이다.
도 10은 본 발명의 다양한 실시예에 따른 SLC 메모리 셀의 메모리 장치에서 리드 리트라이 동작을 수행하는 방법을 도시하는 도면이다.
도 11은 본 발명의 다양한 실시예에 따른 MLC 메모리 셀의 메모리 장치에서 리드 리트라이 동작을 수행하는 방법을 도시하는 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 예를들면, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적된 SSD의 구성이 될 수 있다. 또한 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적된 메모리 카드가 될 수 있다. 메모리 카드는 PMCIA 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등이 될 수 있다.
메모리 시스템(110)은 컨트롤러(130)과 메모리 장치(150)이 하드웨어적으로 분리되는 구조를 가질 수 있다. 이런 경우, 컨트롤러는 전자장치의 주제어부 또는 보조 제어부가 될 수 있다. 전자장치는 호스트(102)가 될 수 있으며, 또는 호스트의 일부 기능을 포함할 수 있다. 또한 전자장치는 호스트(102)와 물리적으로 독립된 장치가 될 수 있다. 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나인 장치가 될 수 있다.
메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는 적어도 하나는 또는 복수의 메모리들(예를들면 도 1의 152,154,156)을 포함할 수 있다. 메모리 장치(150)는 비휘발성 메모리 장치(예를들면 플래시 메모리)가 될 수 있다.
메모리 시스템(110)의 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다. .
컨트롤러(130)는, 호스트 인터페이스(host I/F) 유닛(132), 프로세서(processor)(134), ECC(error correction dode) 유닛(138), 파워 관리 유닛(PMU: power Management unit)(140), 낸드 플래시 컨트롤러(NFC: NAND flash controller)(142) 및 메모리(Memory)(144)를 포함할 수 있다..
호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
ECC 유닛(138)은 메모리 장치(150)로부터 리드되는 데이터의 에러를 정정할 수 있다. ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 기능을 수행할 수 있다. ECC 유닛(138)에서 정정 가능한 에러 비트의 개수(NOE)는 제한될 수 있다. ECC 유닛(130)은 리드되는 데이터의 에러 비트의 개수가 정정 가능한 에러 비트의 개수 이하(ECC 범위 내)이면, 에러를 정정할 수 있다. ECC 유닛(138)은 리드된 데이터의 에러 비트의 개수가 정정 가능한 에러 비트의 개수를 초과하면 에러 정정을 할 수 없으며, 리드 페일(read fail) 신호를 발생할 수 있다. 여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리할 수 있다.
NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(142) 간의 인터페이싱을 수행하는 메모리 인터페이스가 될 수 있다. NFC(142)는 메모리 장치(150)가 플래시 메모리(예를들면, 낸드 플래시 메모리)이면, 프로세서(134)의 제어에 따라 메모리 장치(142)의 리드, 라이트 및/또는 이레이즈 동작을 수행하기 위한 커맨드, 어드레스, 데이터 등을 포함하는 정보를 상기 메모리 장치(150)에 전송할 수 있으며, 리드 모드에서 상기 메모리 장치(150)에서 리드되는 데이터를 수신할 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리가 될 수 있다. 메모리(144)는 컨트롤러(130)가 호스트(102)의 요청에 의해 메모리 장치(150)에 저장하기 위한 데이터 및/또는 상기 메모리 장치(150)에서 리드되는 데이터를 상기 호스트(102)에 전송하기 위한 데이터들을 저장하는 버퍼 메모리를 포함할 수 있다. 본 발명의 다양한 실시예에 따른 메모리(144)는 리드 리트라이 테이블(read retry table)을 저장할 수 있다. 한 실시예에 따르면, 프로세서(134)는 특정 동작(예를들 시스템 초기화)에서 메모리 장치에 저장된 리드 리트라이 테이블을 리드하여 메모리(144)에 저장할 수 있다.
메모리(144)는 호스트(102)와 메모리 장치(150) 간의 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터(table, control data, program 등)을 저장할 수 있으며, 데이터 라이트/리드 등의 동작 수행할 때 데이터를 버퍼링할 수 있다. 예를들면, 메모리(144)는 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다. 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 및/또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다.
프로세서(134)는 메모리 시스템(110)의 제반 동작을 제어할 수 있다. 프로세서(134)는 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어할 수 있다. 프로세서(134)는 메모리 시스템(110)의 억세스 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함) 펌웨어(firmware)를 구동할 수 있다. 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 장치의 제어 방법은 리드 페일이 발생되면, RR 테이블의 인덱스를 고정 순서가 아닌 가변적인 순서로 선택하면서 리드 리트라이 동작을 수행할 수 있다. 이를 위하여 컨트롤러(130)은 리드 페일이 인식되면, RR 테이블의 기준 전압 정보를 전송하고, 메모리 장치(150)에서 리드되는 리드 페일이 발생된 페이지 데이터를 리드할 수 있다. 이때 컨트롤러(130)는 리드 페일이 발생된 페이지에서 리드되는 셀 수를 확인하고, 확인된 메모리 셀 수에 기반하여 기준 전압을 쉬프트시킬 방향(예를들면 음의 방향 또는 양의 방향)을 결정한 후, RR 테이블에서 결정된 쉬프트 방향의 리드 전압 정보들만을 이용하여 리드 리트라이 동작을 수행하는 장치 및 방법을 제안한다. 이하의 설명에서 "음의 방향(negative direction)"이라는 용어는 리드 전압을 좌측으로 이동시킬 수 있는 방향(리드 전압을 하강시킬 수 있는 방향)이 될 수 있으며, 양의 방향(positive direction)은 리드 바이어스를 우측으로 이동시킬 수 있는 방향(리드 전압을 상승시킬 수 있는 방향)이 될 수 있다. 예를들면, RR 테이블은 리드 전압을 높일 수 있는 정보들 및 낮출 수 있는 정보들이 교번적으로 배치되도록 인덱스를 매핑하여 저장할 수 있다. 이런 경우, 양의 방향이 설정되면 컨트롤러(130)는 RR 테이블에서 리드 전압이 기준 전압보다 높아지는 방향의 리드 전압 정보들을 선택할 수 있으며, 음의 방향이 설정되면 컨트롤러(130)는 RR 테이블에서 리드 전압이 기준 전압 보다 낮아지는 방향의 리드 전압 정보들을 선택할 수 있다.
도 2a는 본 발명의 다양한 실시예들에 따른 메모리 장치의 구성을 도시하는 도면이다. 도 2b는 도 2a의 메모리 셀 어레이의 구성을 도시하는 도면이다. 도 2a의 메모리 장치는 도 1의 메모리 장치(150)이 될 수 있다.
도 2a를 참조하면, 메모리 장치(150)는 제1 메모리블록(211) - 제m 메모리 블록(21m)을 포함하는 메모리셀 어레이(210), 메모리 블록들(211-21m)의 선택된 페이지에 포함된 메모리 셀들의 리드 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 컨트롤 로직(220), 전압 공급부(230), 페이지 버퍼 그룹(240), 컬럼 디코더(250) 및 입출력부(260)를 포함할 수 있다.
메모리 셀 어레이(210)은 도 2b와 같이 구성될 수 있다. 메모리 셀 어레이(210)의 각 메모리 블록(211 - 21m)은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함할 수 있다. 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결될 수 있다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 메모리 셀들(예를들면, BL1에 연결되는 C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
메모리 블록(211 - 21m)에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인에 연결된 메모리 셀들(예를들면, 워드라인 WLO에 연결되는 메모리 셀 C01~C0k)은 하나의 물리적 페이지(PAGE0)로 구성될 수 있다. 메모리 셀 어레이(210)의 페이지는 리드 및 라이트 동작의 기본 단위가 될 수 있다.
또한, 메모리 장치(150)의 메모리 블록(211-21m)들은 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들로 구성되는 복수의 페이지들을 포함할 수 있다. SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높은 메모리 블록이 될 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, MSB(most significant bit) 및 LSB(least significant bit)의 2 비트)를 저장하는 메모리 셀들로 구성된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록은 SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수(고집적화)는 메모리 블록이 될 수 있다. TLC(triple level cell) 메모리 블록은 하나의 메모리 셀에 3 비트(MSB, LSB, CSB(center significant bit)를 저장하는 메모리 셀들로 구성된 복수의 페이지들을 포함할 수 있다.
컨트롤 로직(220)은 외부로부터 입출력부(260)를 통해 입력되는 커맨드(CMD)에 응답하여 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호를 출력할 수 있다. 또한, 컨트롤 로직(220)은 입출력부(260)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력할 수 있다.
컨트롤 로직(220)은 리드 리트라이 테이블(222)를 포함할 수 있다. 리드 리트라이 테이블(222)는 메모리 장치(150)이 리드 리트라이 동작을 수행할 때 리드 전압을 변경하기 위한 정보들을 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 컨트롤 로직은 컨트롤러(130)의 제어에 의해 리드 리트라이 테이블(222)에서 설정된 이동 방향(음의 방향 또는 양의 방향)의 리드 전압들에 기반하여 리드 전압을 생성하도록 제어할 수 있다.
전압 공급부(230)는 컨트롤 로직(220)의 전압 제어 신호에 기반하여 리드 동작에 필요한 동작 전압들을 생성하여 메모리 셀 어레이(210)의 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들에 공급할 수 있다. 전압 공급부(230)는 전압 생성부 및 로우 디코더를 포함할 수 있다. 또한 전압 공급부(230)은 전압 생성부를 포함하고, 메모리 셀 어레이(210)은 내부에 로우 디코더를 포함할 수도 있다. 전압 생성부는 컨트롤 로직(220)의 전압 제어 신호에 응답하여 메모리 셀 어레이(210)의 리드 동작에 필요한 동작 전압들을 글로벌 라인들에 공급할 수 있다. 로우 디코더는 컨트롤 로직(220)의 로우 어드레스 신호들(raw address)에 응답하여, 전압 생성부에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(210)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결할 수 있다.
페이지 버퍼 그룹(240)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(210)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함할 수 있다. 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)은 컨트롤 로직(220)의 PB 제어 신호에 응답하여 페이지 데이터를 처리할 수 있다. 예를들면, 라이트 모드에서 페이지 퍼 그룹(240)은 메모리 셀 어레이(210)의 페이지 영역(예를들면 C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지할 수 있으며, 리드 모드에서 메모리 셀 어레이(210)에서 데이터를 리드하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱할 수 있다.
컬럼 디코더(250)는 컨트롤 로직(220)에서 출력된 컬럼 어드레스 신호(column address)에 응답하여 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 선택할 수 있다. 즉, 컬럼 디코더(250)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달할 수 있다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택할 수 있다.
입출력부(260)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼그룹(240)으로 입력하기 위하여 컨트롤 로직(220)의 제어에 따라 데이터를 컬럼 디코더(250)에 전달할 수 있다. 컬럼 디코더(250)는 입출력부(260)로부터 전달된 데이터를 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로 전달할 수 있으며, 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치부에 저장할 수 있다. 또한, 리드 동작 시 입출력 부(260)는 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(250)를 통해 전달된 데이터를 외부로 출력할 수 있다.
도 2a 및 도 2b는 낸드 플래시 메모리 셀로 구성된 메모리 블록 및 메모리 장치를 예를들어 도시하고 있지만, 본 발명의 실시 예들에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 메모리 장치의 구조를 개략적으로 도시한 도면이다.
도 3을 참조하면, 메모리 장치(150)는 2차원 메모리 장치 또는 3차원의 메모리 장치로 구현될 수 있다. 3차원 메모리 장치인 경우, 복수의 메모리 블록들(BLK 1 to BLKN을 포함할 수 있다. 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들(예를들면 x-축 방향, y-축 방향, z-축 방향)을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다. 메모리 장치(150)에 포함된 각 메모리 블록(BLK)은 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서 각 낸드 스트링(NS)은 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)은 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(BLK)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)에는 복수의 메모리 셀들이 구현될 수 있다.
컨트롤러(130)는 ECC 유닛(138)에서 리드 페일 신호가 발생되면, 리드 리트라이 동작을 수행할 수 있다. 이를 위하여, 컨트롤러(130)은 특정 시점(예를들면 시스템 초기화시)에서 상기 메모리 장치(150)에 저장된 리드 리트라이 테이블(이하 RR 테이블이라 칭함)을 리드하여 메모리(144)에 저장할 수 있다. 리드 페일이 발생되면, 컨트롤러(130)은 RR 테이블에 기반하여 리드 리트라인 동작을 수행할 수 있다.
RR 테이블은 메모리 장치(150)의 리드 리트라이를 수행하기 위한 리드 전압 정보(예를들면, 32 step에서 50 step)들을 저장할 수 있다. RR 테이블은 제조시 실험치로 구해진 데이터들이 될 수 있다. 예를들면, 메모리 장치가 NAND 플래시 메모리인 경우, 쉬프트(Vth shift)에대한 많은 경우의 수를 커버링(cover)할 수 있도록 많은 수의 스텝들로 구성할 수 있으며, RR 테이블은 인덱스에 매핑하여 리드 전압을 음의 방향 또는 양의 방향으로 쉬프트시킬 수 있는 정보들을 저장하는 테이블이 될 수 있다. 즉, 리드 전압 정보는 리드 전압을 음의 방향 또는 양의 방향으로 쉬프트시킬 수 정보가 될 수 있다. 리드 페일이 발생될 때, 리드 전압을 쉬프트시킬 방향을 알 수 없다. 따라서 메모리 장치(150)는 리드 리트라이 동작이 실행되면, RR 테이블의 인덱스(index)에 기반하여 순차적으로 진행할 수 있으며, 리드 페일의 상황에 맞지 않는 리드 리트라이가 수행되면 리드 동작의 오버헤드가 증가될 수 있다. 또한 리드 리트라이의 오버헤드를 줄이기 위하여, RR 테이블에서 HPRR(high priority read retry)를 구성하여, 리드 리트라이 스텝을 간소화(예를들면 5step ~ 7Step)할 수 있다. 그러나 풀 리드 리트라이(예를들면, 32 step 0 50 step)에 일부 스텝(예를들면 5step 내지 7 step)으로 고정(fix)하면 리드 리트라이의 커버리지(coverage)가 낮아질 수 있다.
본 발명의 다양한 실시예들에 따른 리드 리트라이 방법은 리드 페일이 발생되면, 컨트롤러(130)는 메모리 장치(150)에 RR 테이블의 기준 전압을 설정하고, 메모리 장치(150)에서 출력되는 메모리 셀들에 기반하여 리드 전압의 쉬프트 방향을 설정할 수 있다. 쉬프트 방향이 설정되면, 컨트롤러(130)는 메모리 장치(150)을 제어하여 RR 테이블에서 쉬프트 방향의 리드 전압들에 기반하여 리드 리트라이 동작을 수행하도록 할 수 있다. 즉, 컨트롤러(130)은 RR 테이블에서 쉬프트 방향이 아닌 리드 전압 정보들은 리드 리트라이 동작에서 사용되지 않도록 제어할 수 있다.
도 4a - 도 4c는 본 발명의 다양한 실시예들에 따른 메모리 셀 타입에 따른 코드(device 별 cell code)를 도시하는 도면이다. 도 5a - 도 5c는 본 발명의 다양한 실시예에 따라 셀 카운트를 이용하여 리드 리트라이 테이블의 인덱스 시쿼스를 설정하는 방법을 도시하는 도면이다. 도 6은 MLC 메모리 셀의 리드 리트라이 테이블의 예를 도시하는 도면이다.
도 4a - 도 4c에서 R1 - R7은 리드 전압이 될 수 있으며, PV는 프로그램 검증(program and verify) 전압이 될 수 있다. 도 4a는 SLC 타입의 리드 전압을 도시하는 도면이며, 도 4b는 MLC 타입의 프로그램 검증(PV1 - PV3) 및 리드 전압(R1-R3)을 도시하는 도면이고, 도 4c는 TLC 타입의 리드 전압을 도시하는 도면이다.
메모리 셀은 타입에 따라 셀 윈도우(cell window) 당 프로그램되는 비트 수가 상이할 수 있다. SLC 타입의 메모리 셀은 셀 윈도우 당 1 비트가 프로그램될 수 있으며, MLC 타입은 셀 윈도당 2비트가 프로그램될 수 있으며, TLC 타입은 셀 윈도우 당 3비트가 프로그램될 수 있다. 도시하지 않았지만, 하나의 셀 윈도우 당 4비트 이상의 비트들이 프로그램될 수도 있다.
도 4b를 참조하여 MLC 타입의 메모리 셀을 살펴보면, MLC 메모리 셀은 셀 윈도우 당 2 비트가 프로그램될 수 있으며, 각 셀들은 4개의 상태(00, 01, 10, 11) 중 임의의 상태로 프로그램될 수 있다. MLC 메모리 셀은 소거 시에 메모리 블록 내의 모든 셀들은 소거 검증 전압 보다 낮은 임계 전압으로 소거될 수 있다. 이후 메모리 셀 어레이 내의 셀들은 PV1, PV2, PV3 각각 위의 임계 전압을 배치하여 421, 422, 423 또는 424로 프로그램될 수 있다. 된다. 그리고 프로그램 된 MLC 메모리 셀을 리드하는 경우, 리드 전압 R1 -R3에 기반하여 프로그램 데이터를 리드할 수 있다. MLC 메모리 셀의 데이터를 리드하는 경우, R1 및 R3을 이용하여 LSB를 리드할 수 있으며, R2를 이용하여 MSB를 리드할 수 있다.
도 4c를 참조하여 TLC 타입의 메모리 셀을 살펴보면, TLC 메모리 셀은 셀 윈도우 당 3 비트가 프로그램될 수 있으며, 각 셀들은 8개의 상태(000, 001, 010, 011, 100, 101, 110, 111) 중 임의의 상태로 프로그램될 수 있다. TLC 메모리 셀들은 프로그램 검증 전압(예를들면 PV1 - PV7, 도시하지 않음) 각각 위의 임계 전압을 배치하여 431 - 438 중의 하나의 상태로 프로그램될 수 있다. 된다. 그리고 프로그램 된 MLC 메모리 셀을 리드하는 경우, 리드 전압 R1 -R7에 기반하여 프로그램 데이터를 리드할 수 있다. MLC 메모리 셀의 데이터를 리드하는 경우, R3 및 R7을 이용하여 LSB를 리드할 수 있으며, R2, R4, R6을 이용하여 CSB를 리드할 수 있고, R1, R5를 이용하여 MSB를 리드할 수 있다.
도 4b 및 도 4c는 3D 플래시 메모리 장치의 예를 도시하고 있다. 3D 플래시 메모리의 경우, 도 4b의 421 - 424의 셀 코드는 각각 3, 2, 0, 1이 되룻 있으며, 도 4c의 431 - 438의 셀 코드는 각각 7, 3, 1, 0, 2, 4, 6, 5가 될 수 있다.
이하의 설명에서는 MCL 메모리 셀을 중심으로 리드 리트라이 동작을 살펴본다.
메모리 셀은 렌더마이즈(randomize)가 이상적으로 되어 있으면, 도 5a에 도시된 바와 같이 각 PV 별 셀 카운트는 동일할 수 있다. 도 5a는 각 PV 별 셀의 수가 1000인 경우를 예로들어 도시하고 있다. 각 PV 별 셀의 수가 동일한 경우, 특정 리드 전압으로 메모리 셀을 리드하면, 리드되는 셀의 수에 기반하여 분포(distribution)의 방향을 설정할 수 있다. 예를들면 메모리 장치(150)의 데이터를 R1 리드 전압으로 리드하면, R1을 기준으로 왼쪽은 1의 값을 가지며 오른쪽은 0의 값을 가질 수 있다. 이런 경우, 1 비트의 수는 1000이 될 수 있으며, 0 비트의 수는 300이 될 수 있다.
이때 도 5b의 511과 같이 R1이 분포 421에 위치되는 경우, R1 기준으로 왼쪽에 위치되는 1 비트의 수는 감소하고 오른쪽에 위치되는 0 비트의 수는 증가하게 될 것이다. 예를들어, 511과 같은 R1으로 리드되는 비트의 수가 800이라고 가정하면, 적합 R1(optimal value의 R1)은 513과 같이 양의 방향(positive direction)으로 이동되어야 리드페일을 방지할 수 있다. 즉, 511과 같은 기준 R1(default R1)을 513과 같이 양의 방향으로 쉬프트시키면 리드 페일을 방지할 수 있다.
또한 도 5c의 521과 같이 R1이 분포 422에 위치되는 경우, R1 기준으로 왼쪽에 위치되는 1 비트의 수는 증가하고 오른쪽에 위치되는 0 비트의 수는 감소하게 될 것이다. 예를들어, 521과 같은 R1으로 리드되는 비트의 수가 1200 개라고 가정하면, 적합 R1(optimal value의 R1)은 523과 같이 음의 방향(negative direction)으로 이동되어야 리드페일을 방지할 수 있다. 즉, 521과 같은 기준 R1(default R1)을 523과 같이 음의 방향으로 쉬프트시키면 리드 페일을 방지할 수 있다.
본 발명의 다양한 실시예에 따른 리드 리트라이 방법은 리드 페일이 인식되면, 먼저 기준 리드 전압을 메모리 장치(150)에 공급하여 기준 전압을 중심으로 왼쪽 및/또는 오른쪽의 셀을 카운트하여 리드 전압의 쉬프트 방향을 설정하고, RR 테이블에서 설정된 쉬프트 방향의 리드 전압들을 선택하여 메모리 장치(150)의 리드 리트라이 동작을 제어할 수 있다.
도 6은 MLC 메모리 셀의 RR 테이블의 구성 예가 될 수 있다. 도 6은 RR 테이블이 MLC 메모리 셀의 리드 전압 R1-R3의 각각에 대하여 32 스텝의 리드 전압 정보들을 저장함을 도시하고 있다. RR 테이블에서 "0x0X"는 양의 방향(우측 방향)으로 쉬프트할 수 있는 리드 전압 정보가 될 수 있으며, "0xFX" 및 "0xEX"는 음의 방향(좌측 방향)으로 쉬프트할 수 있는 리드 전압 정보가 될 수 있다.
RR 테이블은 32 스텝(RR0 - RR 31)의 리드 전압 정보들을 포함할 수 있다. 리드 리트라이 동작을 수행할 때, 메모리 장치(150)은 RR 테이블의 RR0에서 RR31까지 순차적으로 진행하면 리드 리트라이 동작을 완전하게 수행할 수 있다. 본 발명의 다양한 실시예에서, 컨트롤러(130)은 리드 페일이 인식되면, RR 테이블에서 기준 리드 전압(예를들면 도 6의 RRO)를 이용하여 메모리 장치(150)에서 리드되는 셀 수를 카운트하고, 카운트된 셀의 수에 기반하여 기준 리드 전압의 쉬프트 방향을 결정할 수 있다. 쉬프트 방향을 결정한 후, 컨트롤러(130)은 쉬프트 방향의 값을 가지는 RR 테이블의 스텝(인덱스)들에 해당하는 리드 전압 정보를 메모리 장치(150)에 인가하여 리드 리트라이 동작을 제어할 수 있다. 예를들면, 도 5b와 같이 기준 R1에 의해 쉬프트 방향이 양의 방향으로 결정되면, 컨트롤러(130)은 도 6의 RR 테이블에서 RR3, RR4, RR8, RR14, RR15, RR23으로 리드 리트라이 동작을 수행하면, R1 방향이 양의 방향(우측)으로 향한 모든 RR 스텝들을 수행한 것과 동일한 효과를 가질 수 있다. 따라서 RR 테이블에서 일부의 리드 전압 정보들에 기반하여 리드 리트라인 동작을 수행하면서 모든 RR 스텝을 진행한 것과 같은 커버리지를 가질 수 있으며, 불필요한 리드 리트라이 동작을 수행하지 않게 되어 리드 리트라이 성능을 향상시킬 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 메모리 시스템에서 리드 리트라이 동작을 수행하는 방법을 도시하는 흐름도이다.
도 7을 참조하면, 컨트롤러(130)은 메모리 장치(150)의 리드 리트라이 테이블(222)의 정보를 리드하여 메모리 144에 저장할 수 있다. 그리고 컨트롤러(130)은 메모리 장치(150)을 제어하여 리드 동작을 수행할 수 있다. 리드 동작을 수행하는 중에 메모리 장치(150)에서 리드 페일이 발생되면, 컨트롤러(130)은 711 단계에서 리드 페일을 인식하고, 713에서 RR 테이블의 기준 리드 전압(default read voltage) 정보를 리드하여 메모리 장치(150)에 출력할 수 있다. 메모리 장치(150)는 기준 리드 전압 정보에 대응되는 기준 전압을 생성하여 메모리 셀 어레이(210)에 공급할 수 있으며, 메모리 셀 어레이(210)에 리드되는 데이터를 컨트롤러(130)에 출력할 수 있다.
컨트롤러(130)은 715 단계에서 메모리 장치(150)에서 리드되는 기준 리드 전압의 좌측 및/또는 우측 방향의 셀 수를 카운트하여 셀 수를 확인하고, 717단계에서 기준 리드 전압의 쉬프트 방향을 결정할 수 있다. 쉬프트 방향은 리드 전압의 우측 방향(양의 방향) 또는 좌측 방향(음의 방향)이 될 수 있다. 리드 전압의 이동 방향이 결정되면, 컨트롤러(130)은 719 단계에서 RR 테이블에 저장된 리드 전압 정보들 중에서 이동 방향에 관련된 리드 전압 정보들을 선택하고, 721 단계에서 결정된 이동 방향의 리드 전압 정보들을 기반하여 메모리 장치(150)이 리드 리트라이 동작을 수행하도록 제어할 수 있다. 컨트롤러(130)은 719 단계 및 721 단계에서 RR 테이블에서 설정된 리드 전압의 이동 방향에 관련된 리드 바이어스 정보들을 순차적으로 메모리 장치(150)에 출력하고, 메모리 장치(150)는 순차적으로 입력되는 리드 바이어스 정보에 기반하여 리드 리트라이 동작을 수행할 수 있다.
리드 리트라이 동작을 수행할 때, 컨트롤러(130)의 ECC 유닛(138)은 메모리 장치(150)에서 리드되는 데이터의 에러 정정 기능을 수행할 수 있다. 이때 리드 페일이 발생되지 않으면, 컨트롤러(130)은 해당하는 리드 전압을 메모리 장치(150)의 리드 전압으로 설정할 수 있다. 즉, 컨트롤러(130)은 RR 테이블에서 해당 방향의 리드 바이어스 정보를 순차적으로 메모리 장치(150)에 인가하여 설정된 방향으로 리드 전압을 쉬프트시킬 수 있으며, 리드 전압을 쉬프트하는 중에 ECC 유닛(138)에서 리드되는 데이터의 에러를 보정할 수 있으면 메모리 장치(150)에 리드 전압 정보의 전송을 중단하고 리드 리트라인 동작을 종료시킬 수 있다.
도 8은 본 발명의 다양한 실시예에 따른 리드 리트라이 동작을 도시하는 흐름도이다.
도 8을 참조하면, 컨트롤러(130)는 기준 리드 전압에 기반하여 메모리 장치(150)에서 리드되는 셀 수를 카운트한 후, 카운트된 셀 수와 기준 셀 수를 분석할 수 있다. 예를들면, 도 5a에서 기준 셀 수는 1000이 될 수 있다. 이때 리드된 셀의 수가 기준 셀 수 보다 작으면, 컨트롤러(130)은 811단계에서 이를 인식하고, 813 단계에서 리드 전압의 이동 방향을 양의 방향으로 설정할 수 있다. 예를들면 도 5b에 도시된 바와 같이 기준 셀 수(예를들면 1000)가 521과 같은 기준 리드 전압에 의해 리드되는 셀 수(예를들면 800)가 보다 크면 리드 전압은 523과 같이 우측 방향(양의 방향)으로 이동되어야 리드 페일을 방지할 수 있다. 리드 전압의 방향을 양의 방향으로 설정한 후, 컨트롤러(130)은 815단계에서 도 6과 같은 RR 테이블에서 리드 전압을 양의 방향으로 쉬프트시킬 수 있는 첫번째 스텝의 리드 바이어스 정보를 선택하고, 선택된 리드 바이어스 정보를 메모리 장치(150)에 전달할 수 있다.
메모리 장치(150)는 입력되는 리드 바이어스 정보에 대응되는 리드 전압을 생성하고, 생성된 리드 전압을 이용하여 메모리 셀에 저장된 데이터를 리드하여 출력할 수 있다. 컨트롤러(130)은 리드 전압 정보를 출력한 후, 817 단계에서 리드되는 데이터의 에러를 정정하고, 819단계에서 에러 정정 결과에 따라 리드 페일 여부를 검사할 수 있다. 이때 리드 페일 상태이면, 컨트롤러(130)는 819 단계에서 이를 인식하고, 821 단계에서 RR 테이블에서 설정된 이동 방향의 다음 리드 전압 정보를 선택하고, 선택된 리드 전압 정보를 메모리 장치(150)에 전송할 수 있다. 즉, 컨트롤러(130)은 리드 페일이 유지되면, RR 테이블의 모든 리드 전압 정보들을 순차적으로 전송하지 않고, 리드 전압을 결정된 방향으로 이동시킬 수 있는 리드 전압 정보를 순차적으로 선택하여 전송할 수 있다. 821 단계에서 다음 리드 전압 정보를 선택한 후, 컨트롤러(130)은 817 단계 및 819 단계를 수행하면서 리드 리트라이 동작에 의해 리드되는 데이터의 리드 페일 여부를 검사할 수 있다.
817단계 및 821 단계를 수행하는 중에 리드 페일이 발생되지 않으면(ECC가 정상적으로 이루어지면), 컨트롤러(130)은 819단계에서 이를 인식하고, 823 단계에서 ECC가 정상적으로 이루어진 리드 전압을 메모리 장치(150)의 리드 전압으로 결정하고 리드 리트라이 동작을 종료할 수 있다.
또한 리드된 셀의 수가 기준 셀 수 보다 크면, 컨트롤러(130)은 811단계에서 이를 인식하고, 831 단계에서 리드 전압의 이동 방향을 음의 방향으로 설정할 수 있다. 예를들면 도 5c에 도시된 바와 같이 기준 셀 수(예를들면 1000)가 531과 같은 기준 리드 전압에 의해 리드되는 셀 수(예를들면 1200)가 보다 작으면 리드 전압은 533과 같이 좌측 방향(음의 방향)으로 이동되어야 리드 페일을 방지할 수 있다. 리드 전압의 방향을 음의 방향으로 설정한 후, 컨트롤러(130)은 833단계에서 도 6과 같은 RR 테이블에서 리드 전압을 음의 방향으로 쉬프트시킬 수 있는 첫번째 스텝의 리드 바이어스 정보를 메모리 장치(150)에 전달할 수 있다.
메모리 장치(150)는 입력되는 리드 바이어스 정보에 대응되는 리드 전압을 생성하고, 생성된 리드 전압을 이용하여 메모리 셀에 저장된 데이터를 리드하여 출력할 수 있다. 컨트롤러(130)은 리드 전압 정보를 출력한 후, 835 단계에서 리드되는 데이터의 에러를 정정하고, 837단계에서 에러 정정 결과에 따라 리드 페일 여부를 검사할 수 있다. 이때 리드 페일 상태이면, 컨트롤러(130)는 837단계에서 이를 인식하고, 839 단계에서 RR 테이블에서 설정된 이동 방향의 다음 리드 전압 정보를 선택하여 메모리 장치(150)에 전송할 수 있다. 이후 컨트롤러(130)은 817 단계 및 819 단계를 반복 수행하면서 리드 리트라이 동작에 의해 리드되는 데이터의 리드 페일 여부를 검사할 수 있다. 835단계 및 837 단계를 수행하는 중에 리드 페일이 발생되지 않으면(ECC가 정상적으로 이루어지면), 컨트롤러(130)은 837단계에서 이를 인식하고, 823 단계에서 ECC가 정상적으로 이루어진 리드 전압을 메모리 장치(150)의 리드 전압으로 결정하고 리드 리트라이 동작을 종료할 수 있다.
도 8에 도시된 바와 같이, 컨트롤러(130)은 리드 리트라이 동작을 수행할 때, 리드 전압의 이동 방향을 결정하고, 815단계 - 819 단계 또는 833단계 - 839 단계를 수행하면서 RR 테이블에서 결정된 방향으로 리드 전압을 이동시킬 수 있는 리드 바이어스 정보를 선택하여 메모리 장치(150)의 리드 리트라이 동작을 제어할 수 있다. 이때 RR 테이블에서 리드 바이어스 정보를 선택하여 메모리 장치(150)에 출력하는 동작은 리드 페일이 유지되는 동안이며, 리드 페일이 해소되면 해당 시점에서 RR 테이블에서 리드 바이어스 정보를 선택하여 메모리 장치(150)에 출력하는 동작을 중단하고 리드 리트라이 동작을 종료할 수 있다.
도 9는 본 발명의 다양한 실시예에 따른 메모리 시스템에서 컨트롤러와 메모리 장치 간의 리드 리트라이 동작을 수행하는 절차를 도시하는 도면이다.
도 9를 참조하면, 메모리 장치(150)의 리드 페일이 발생되면 컨트롤러(130)은 911 단계에서 이를 인식하고, 913단계에서 RR 테이블에서 기준 리드 전압 정보를 선택한 후, 915 단계에서 선택된 기준 전압 정보를 메모리 장치(150)에 전송할 수 있다. 기준 전압 정보를 입력하는 메모리 장치(150)은 917 단계에서 기준 전압 정보에 따른 리드 전압을 생성하고, 생성된 리드 전압으로 데이터를 리드할 수 있다. 메모리 장치(150)은 리드된 데이터를 99 단계에서 컨트롤러(130)에 전송할 수 있다.
컨트롤러(130)은 기준 리드 전압에 의해 리드되는 데이터가 수신되면, 921단계에서 기준 리드 전압을 중심으로 좌측에 위치되는 셀들의 수(및/또는 우측에 위치되는 셀들의 수)를 카운트할 수 있다. 이후 컨트롤러(130)은 923단계에서 도 8에서와 같이 카운트된 리드 셀의 수와 기준 셀의 수를 비교 분석하여 리드 페일을 해소할 수 있는 리드 전압의 쉬프트 방향을 결정할 수 있다. 쉬프트 방향을 결정한 후, 컨트롤러(130)은 RR 테이블에서 리드 전압을 설정된 방향으로 이동시킬 수 있는 첫번째 리드 전압 정보를 선택한 후, 919 단계에서 선택된 리드 전압 정보를 메모리 장치(150)에 전송할 수 있다.
리드전압 정보를 수행하면, 메모리 장치(150)는 927단계에서 수신되는 리드 전압 정보에 따른 리드 전압으로 데이터를 리드하고, 929 단계에서 리드된 데이터를 컨트롤러(130)에 전송할 수 있다. 컨트롤러(130)은 선택된 리드 전압 정보에 기반하여 리드되는 데이터가 수신되면, 931 단계에서 수신된 데이터의 에러 정정 동작을 수행할 수 있다. 에러 정정이 정상적으로 이루어지지 않으면(리드 페일 상태가 유지되면), 컨트롤러(130)은 933단계에서 이를 인식하고, 935 단계에서 RR 테이블에서 리드 전압을 설정된 방향으로 이동시킬 수 있는 다음 리드 전압 정보를 선택한 후, 925단계에서 선택된 다음 리드 바이어스 정보를 메모리 장치(150)에 전송할 수 있다.
위의 925 단계에서 935 단계의 동작은 리드 리트라이 동작으로, 리드 페일이 발생되지 않을 때까지 반복 수행될 수 있다. 즉, 컨트롤러(130)는 RR 테이블에서 설정된 방향으로 리드 전압을 이동시킬 수 있는 리드 전압 정보들을 순차적으로 선택하여 메모리 장치(150)에 전송할 수 있으며, 메모리 장치(150)은 순차적으로 입력되는 리드 바이어스 정보에 기반하는 리드 전압으로 데이터를 리드할 수 있다. 그리고 리트라이 동작을 수행하는 중에 정상적으로 ECC 동작이 이루어지면(리드 페일이 발생되지 않으면), 컨트롤러(130)은 933 단계에서 이를 인식하고, 937 단계에서 리드 페일을 유발하지 않은 리드 전압을 메모리 장치(150)의 리드 전압으로 결정할 수 있다.
위에서 설명된 바와 같이, 리드 리트라이 동작을 수행할 때, RR 테이블에서 선택되는 리드 전압 정보는 선택된 이동 방향(좌측 방향 또는 우측 방향)의 리드 전압 정보들이 될 수 있으며, 메모리 장치(150)도 한 쪽 방향으로 리드 전압을 변경하면서 리드 리트라이 동작을 수행할 수 있다. 즉, 본 발명의 다양한 실시예들에 따른 리드 리트라이 동작은 리드 전압이 기준 리드 전압을 중심으로 좌측 및 우측으로 이동되지 않고, 기준 리드 전압을 중심으로 한 쪽 방향에서 이동되는 특징을 가질 수 있다. 또한 RR 테이블에 포함되는 리드 전압 정보는 리드 전압을 우측 또는 좌측으로 이동시키기 위한 정보들이 될 수 있다. 예를들면, RR 테이블에는 기준 리드 전압을 중심으로 양의 방향으로 리드 전압을 이동시킬 수 있는 리드 전압 정보들과 음의 방향으로 리드 전압을 이동시킬 수 있는 리드 전압 정보들이 동일하거나 유사한 비율로 저장될 수 있다. 그러므로, 리드 리트라이 동작을 수행할 때, 컨트롤러(130)은 리드 전압의 이동 방향을 결정하고 해당 방향으로 리드 전압을 이동시킬 수 있는 리드 전압 정보들만을 선택하므로, 리드 리트라이 횟수 및 리드 전압 결정 시간을 줄일 수 있다.
메모리 장치(150)의 메모리 셀들은 SLC, MLC, TLC 타입으로 데이터를 프로그램할 수 있다. SLC는 하나의 셀에 1 비트 데이터를 프로그램할 수 있으며, MLC 및 TLC는 하나의 메모리 셀에 복수 비트 데이터들을 프로그램할 수 있다. SLC인 경우, 컨트롤러(130)은 리드 전압 R1을 이용하여 리드 전압의 이동 방향을 결정할 수 있다. MLC 및 TLC인 경우, 컨트롤러(130)는 리드 페일이 발생된 페이지 타입(예를들면, LSB, CSB, MSB)을 확인한 후, 해당 페이지 타입에 따라 리드 전압(R1-R3 또는 R1 - R7)을 조합하여 리드 전압의 이동 방향을 결정할 수 있다.
MLC 타입의 메모리 셀들을 포함하는 메모리 장치(150)의 리트라이 동작을 살펴본다.
상기한 바와 같이 플래시 메모리와 같은 메모리 장치(150)는 랜더마이즈(randomize)를 통해 PV1-PV3 별로 Cell 개수가 모두 동일할 수 있다. 컨트롤러(130)는 리드 리트라이 동작을 수행할 때 기준 리드 전압(default read level, R1-R3 기준전압들의 조합)으로 PV 별 Cell 개수를 구할 수 있다. LSB 판단 기준은 R1 리드전압으로 리드하여 이레이즈 셀의 수(erased cell count)를 구할 수 있으며, 해당 셀 카운트 값이 PV별 셀 수 보다 적은 경우 실제 추정되는 리드 전압(optimal read voltage) 리드된 R1 값에서 우측으로 이동되어야 리드 페일을 해소할 수 있다. 컨트롤러(130)은 설정된 방향(예를들면 우측 방향)을 토대로 RR 테이블에서 R1 값이 기준 R1 보다 우측으로 향한 RR 스텝을 진행하면, 도 6과 같은 RR테이블의 32 스텝에서 R1, R3가 설정된 방향으로 항한 모든 RR 테이블의 스텝들을 진행할 수 있으며, 이 숫자는 최대(maximum) 8회 미만이 될 수 있다. 따라서 본 발명의 다양한 실시예들에 따른 리드 리트라이 방법은 HRR 방법에 비해 리트라이 횟수에서 크게 차이가 없으며, RR 테이블의 32 스텝을 모두 진행한 효과를 가질 수 있다. 모든 Page에 대하여 R1&R2&R3((LSB = R1 & R3), (MSB = R2)) 값으로 이러한 방향을 판단할 수 있다.
도 10은 본 발명의 다양한 실시예에 따른 SLC 메모리 셀의 메모리 장치에서 리드 리트라이 동작을 수행하는 방법을 도시하는 도면이다.
도 10을 참조하면, 컨트롤러(130)은 1011 단계에서 리드 페일 발생 여부를 검사할 수 있으며, 리드 페일이 인식되지 않으면 1051 단계에서 리드 동작을 수행할 수 있다. 그리고 리드 페일이 발생되면 컨트롤러(130)는 1011 단계에서 이를 인식하고, 1013 단계에서 RR 테이블에서 기준 R1을 선택하고, R1 정보를 메모리 장치(150)에 전송할 수 있다. 여기서 RR 테이블은 SLC에 대응되는 리드 전압 정보 R1을 저장하는 테이블이 될 수 있다. 이후 컨트롤러(130)는 1015 단계에서 메모리 장치(150)에서 리드되는 셀 수를 카운트할 수 있다. 여기서 리드되는 데이터는 페이지 데이터가 될 수 있다. 컨트롤러(130)는 1017 단계에서 기준 셀 수와 리드된 셀 수를 비교하여 R1 전압의 이동 방향(양의 방향 또는 음의 방향)을 결정할 수 있다. 이때 R1 기준 전압을 양의 방향으로 이동해야 하는 경우, 컨트롤러(130)은 1019 단계에서 RR 테이블에서 리드 전압을 양의 방향으로 이동시킬 수 있는 R1 정보들을 순차적으로 선택하여 메모리 장치(150)의 리드 리트라이 동작을 수행할 수 있다. 또한 기준 R1 전압을 음의 방향으로 이동해야 하는 경우, 컨트롤러(130)은 1021 단계에서 RR 테이블에서 리드 전압을 음의 방향으로 이동시킬 수 있는 R1 정보들을 순차적으로 선택하여 메모리 장치(150)의 리드 리트라이 동작을 수행할 수 있다.
도 11은 본 발명의 다양한 실시예에 따른 MLC 메모리 셀의 메모리 장치에서 리드 리트라이 동작을 수행하는 방법을 도시하는 도면이다.
도 11을 참조하면, MLC 메모리 셀은 메모리 셀에 2비트 데이터를 프로그램할 수 있다 2비트 데이터는 LSB 및 MSB가 될 수 있다. RR 테이블은 R1 -R3 전압들을 포함할 수 있다. MLC 메모리 셀의 리드 리트라이 동작을 수행할 때, LSB는 R1 및/또는 R3 전압을 이용할 수 있으며, MSB는 R2 전압을 이용할 수 있다.
컨트롤러(130)은 1111 단계에서 리드 페일 발생 여부를 검사할 수 있으며, 리드 페일이 인식되지 않으면 1151 단계에서 리드 동작을 수행할 수 있다. 그리고 리드 페일이 발생되면 컨트롤러(130)는 1111 단계에서 이를 인식하고, 1113 단계에서 리드 페일이 발생된 페이지 타입을 검사할 수 있다. MLC 메모리 셀에서 리드 페일은 LSB 페이지 또는 MSB 페이지에서 발생될 수 있다. LSB 페이지의 리드 페일이면, 컨트롤러(130)은 1113 단계에서 이를 인식하고, 1115 단계에서 RR 테이블에서 기준 R1 및/또는 R3을 선택하고, 선택된 기준 R1 및/또는 R3 전압 정보를 메모리 장치(150)에 전송할 수 있다. 여기서 RR 테이블은 MLC에 대응되는 리드 전압 정보 R1 - R3을 저장하는 테이블이 될 수 있다. 이후 컨트롤러(130)는 1117 단계에서 메모리 장치(150)에서 리드되는 셀 수를 카운트할 수 있다. 여기서 리드되는 데이터는 LSB 페이지의 셀 수가 될 수 있다. 예를들면, 도 5a에서 컨트롤러(130)은 기준 R1에 기반하여 421 분포의 LSB 셀 수를 카운트할 수 있으며, 기준 R3에 의해 424 분포의 LSB 셀 수를 카운트할 있다.
컨트롤러(130)는 1119 단계에서 기준 셀 수와 리드된 LSB 셀 수를 비교하여 기준 리드 전압의 이동 방향(양의 방향 또는 음의 방향)을 결정할 수 있다. 이때 기준 리드 전압을 양의 방향으로 이동해야 하는 경우, 컨트롤러(130)은 1121 단계에서 RR 테이블에서 기준 리드 전압을 양의 방향으로 이동시킬 수 있는 R1 및 R3 정보들을 순차적으로 선택하여 메모리 장치(150)의 리드 리트라이 동작을 수행할 수 있다. 또한 기준 리드 전압을 음의 방향으로 이동해야 하는 경우, 컨트롤러(130)은 1123 단계에서 RR 테이블에서 기준 리드 전압을 음의 방향으로 이동시킬 수 있는 R1 및 R3 정보들을 순차적으로 선택하여 메모리 장치(150)의 리드 리트라이 동작을 수행할 수 있다.
리드 페일이 발생된 페이지가 MSB이면, 컨트롤러(130)는 1113 단계에서 이를 인식하고, 1131 단계에서 RR 테이블에서 기준 R2을 선택하고, 선택된 기준 R2 전압 정보를 메모리 장치(150)에 전송할 수 있다. 이후 컨트롤러(130)는 1133 단계에서 메모리 장치(150)에서 리드되는 셀 수를 카운트할 수 있다. 여기서 리드되는 데이터는 MSB 페이지의 셀 수가 될 수 있다. 예를들면, 도 5a에서 컨트롤러(130)은 기준 R2에 기반하여 421 분포 및 422 분포의 MSB 셀 수를 카운트할 수 있다. 도 5a와 같이 PV 별로 1000개의 셀들이 프로그램된 경우, 기준 셀 수는 2000이 될 수 있으며, 정상적인 조건에서 리드되는 MSB 셀의 수도 2000이 될 수 있다. 컨트롤러(130)는 1133 단계에서 기준 셀 수와 리드된 MSB 셀 수를 비교하여 기준 리드 전압의 이동 방향(양의 방향 또는 음의 방향)을 결정할 수 있다. 기준 리드 전압의 이동방향을 결정한 후, 컨트롤러(130)는 1135 단계 내지 1139 단계를 진행하면서 리드 리트라이 동작을 수행할 수 있다. 1135단계 내지 1139단계의 동작은 1119단계 내지 1123단계의 동작과 동일한 방법으로 수행할 수 있다.
메모리 셀은 TLC 타입으로 프로그램될 수 있다. TLC 메모리 셀은 메모리 셀에 3비트 데이터를 프로그램할 수 있다 3비트 데이터는 LSB, CSB 및 MSB가 될 수 있다. RR 테이블은 R1 -R7 전압들을 포함할 수 있다. TLC 메모리 셀의 리드 리트라이 동작을 수행할 때, LSB는 R3 및 R7 전압을 이용할 수 있으며, CSB는 R2, R4, R6 전압을 이용할 수 있으며, MSB는 R1 및 R5 전압을 이용할 수 있다.
컨트롤러(130)은 TLC 메모리 셀의 리드 페일 발생 여부를 검사할 수 있으며, 리드 페일이 발생되면 컨트롤러(130)는 리드 페일이 발생된 페이지 타입을 검사할 수 있다. TLC 메모리 셀에서 리드 페일은 LSB 페이지, CSB 페이지 또는 MSB 페이지에서 발생될 수 있다. LSB 페이지의 리드 페일이면, 컨트롤러(130)은 RR 테이블에서 기준 R3 및/또는 R7을 선택하여 리드 페일이 발생된 LSB 페이지의 데이터를 리드할 수 있다. CSB 페이지의 리드 페일이면, 컨트롤러(130)은 RR 테이블에서 기준 R2, R4 및 또는 R6을 선택하여 리드 페일이 발생된 CSB 페이지의 데이터를 리드할 수 있다. MSB 페이지의 리드 페일이면, 컨트롤러(130)은 RR 테이블에서 기준 R1 및/또는 R5를 선택하여 리드 페일이 발생된 LSB 페이지의 데이터를 리드할 수 있다.
컨트롤러(130)는 메모리 장치(150)에서 리드되는 셀(LSB, CSB 또는 MSB) 수를 카운트할 수 있다. 컨트롤러(130)는 기준 셀 수와 리드된 셀(LSB, CSB 또는 MSB) 수를 비교하여 기준 리드 전압의 이동 방향(양의 방향 또는 음의 방향)을 결정할 수 있다. 이때 기준 리드 전압을 양의 방향(또는 음의 방향)으로 이동해야 하는 경우, 컨트롤러(130)은 RR 테이블에서 기준 리드 전압을 양의 방향(또는 음의 방향)으로 이동시킬 수 있는 해당 페이지의 리드 전압 정보(예를들면, LSB이면 R3 및 R7, CSB이면 R2, R4 및 R6, MSB이면 R1 및 R5)들을 순차적으로 선택하여 메모리 장치(150)의 리드 리트라이 동작을 수행할 수 있다.
그러면 이하에서는, 도 12 내지 도 17를 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 11에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 12를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그러므로, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 13을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 13에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 14를 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, ... , CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 14에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 15를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 16을 참조하면, UFS 시스템(6500)은, UFS 호스트(6510), 복수의 UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 착탈형 UFS 카드(6550)를 포함할 수 있으며, UFS 호스트(6510)는, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있다.
여기서, UFS 호스트(6510), UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 각각 UFS 프로토콜을 통해 외부의 장치들, 즉 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 도 1에서 설명한 메모리 시스템(110)으로 구현, 특히 도 14에서 설명한 메모리 카드 시스템(6100)으로 구현될 수 있다. 또한, 임베디드 UFS 장치(6540)와 착탈형 UFS 카드(6550)는, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 17을 참조하면, 사용자 시스템(6600)은, 애플리케이션 프로세서(6630), 메모리 모듈(6620), 네트워크 모듈(6640), 스토리지 모듈(6650), 및 사용자 인터페이스(6610)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6630)는, 사용자 시스템(6600)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6600)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6630)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6620)은, 사용자 시스템(6600)의 주메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6620)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6630) 및 메모리 모듈(6620)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6640)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6640)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6640)은, 애플리케이션 프로세서(6630)에 포함될 수 있다.
아울러, 스토리지 모듈(6650)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6530)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6650)에 저장된 데이터를 애플리케이션 프로세서(6630)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6600)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6650)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 14 내지 도 16에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6610)는, 애플리케이션 프로세서(6630)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6610)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6600)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6630)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6640)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6610)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6630)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 메모리 제어 장치에 있어서,
    리드 리트라이(read retry, RR) 테이블;
    리드되는 데이터의 에러를 정정하는 에러정정부; 및
    상기 RR 테이블 및 에러정정부에 기능적으로 연결되는 프로세서를 포함하며,
    상기 프로세서는
    리드 페일이 인식되면 상기 RR 테이블의 기준 리드 전압을 선택하고,
    상기 기준 리드 전압에 의해 리드되는 셀의 수를 분석하여 기준 리드 전압의 쉬프트 방향을 설정하며,
    상기 RR 테이블에서 설정된 쉬프트 방향의 리드 전압들에 기반하여 상기 메모리 장치의 리드 리트라이 동작을 제어하는 장치.
  2. 제1항에 있어서,
    상기 프로세서는
    상기 기준 리드 전압에 기반하여 리드되는 셀의 수가 기준 셀 수 보다 작으면 상기 기준 리드 전압의 쉬프트 방향을 양의 방향으로 결정하고, 기준 셀 보다 크면 상기 상기 기준 리드 전압의 쉬프트 방향을 음의 방향으로 결정하는 장치.
  3. 제2항에 있어서,
    상기 프로세서는
    양의 방향으로 결정되면, 상기 RR 테이블에서 양의 방향의 리드 전압들을 순차적으로 선택하면서 상기 메모리 장치의 리드 리트라이 동작을 제어하는 장치.
  4. 제3항에 있어서,
    상기 프로세서는
    음의 방향으로 결정되면, 상기 RR 테이블에서 음의 방향의 리드 전압들을 순차적으로 선택하면서 상기 메모리 장치의 리드 리트라이 동작을 제어하는 장치.
  5. 제4항에 있어서,
    상기 에러 정정부는
    상기 리드 리트라이 동작에 의해 상기 메모리 장치에서 리드되는 데이터의 에러 정정을 수행하며,
    상기 프로세서는
    상기 에러 정정부에서 에러 정정이 정상으로 이루어지면 해당하는 리드 전압을 상기 메모리 장치의 리드 전압으로 결정하는 장치.
  6. 제2항에 있어서,
    상기 RR 테이블은 싱글 레벨 셀(single level cell, SLC)의 R1 전압들을 저장하며,
    상기 프로세서는
    상기 리드페일이 인식되면 상기 RR 테이블에서 기준 R1 전압을 선택하고, 상기 기준 R1 전압을 기반으로 상기 메모리 장치에서 리드되는 이레이즈 셀의 수를 분석하여 상기 기준 R1 전압의 쉬프트 방향을 설정하는 장치.
  7. 제2항에 있어서,
    상기 RR 테이블은 멀티 레벨 셀(multi level cell, MLC)의 RR 테이블이며,
    상기 프로세서는
    상기 리드 페일이 인식되면, 상기 메모리 장치에서 페이지 타입을 분석하고,
    상기 RR 테이블에서 상기 분석된 페이지 타입의 기준 리드 전압 선택하는 장치.
  8. 제7항에 있어서,
    상기 프로세서는
    상기 페이지 타입이 LSB(least significant bit)이면 상기 RR 테이블에서 기준 R1 및/또는 R3 전압을 선택하고, 상기 기준 R1 및/또는 R3 전압을 기반으로 상기 메모리 장치에서 리드되는 LSB 셀의 수를 분석하여 상기 R1 및 R3 전압의 쉬프트 방향을 설정하며,
    상기 페이지 타입이 MSB(most significant bit)이면 상기 RR 테이블에서 기준 R2 전압을 선택하고, 상기 기준 R2 전압을 기반으로 상기 메모리 장치에서 리드되는 MSB 셀의 수를 분석하여 상기 기준 R2 전압의 쉬프트 방향을 설정하는 장치.
  9. 제2항에 있어서,
    상기 RR 테이블은 트리플 레벨 셀(triple level cell, MLC)의 RR 테이블이며,
    상기 프로세서는
    상기 리드 페일이 인식되면, 상기 메모리 장치에서 페이지 타입을 분석하고,
    상기 RR 테이블에서 선택된 페이지 타입의 기준 리드 전압 선택하는 장치.
  10. 제9항에 있어서,
    상기 프로세서는
    상기 페이지 블록이 LSB(least significant bit) 블록이면 상기 RR 테이블에서 기준 R3 및/또는 R7 전압을 선택하고, 상기 기준 R3 및/또는 R7 전압을 기반으로 상기 메모리 장치에서 리드되는 LSB 셀의 수를 분석하여 기준 R3 및 R7 전압의 쉬프트 방향을 설정하고,
    상기 페이지 타입이 CSB(center significant bit) 타입이면 상기 RR 테이블에서 기준 R2, R4 및/또는 R6 전압을 선택하고, 상기 기준 R2, R4 및/또는 R6 전압을 기반으로 상기 메모리 장치에서 리드되는 CSB 셀의 수를 분석하여 상기 기준 R2, R4 및 R6의 쉬프트 방향 설정하며,
    상기 페이지 타입이 MSB(most significant bit) 타입이면 상기 RR 테이블에서 기준 R1 및/또는 R5 전압을 선택하고, 상기 기준 R1 및/또는 R5 전압을 기반으로 상기 메모리 장치에서 리드되는 MSB 셀의 수를 분석하여 상기 기준 R1 및 R5 전압의 쉬프트 방향을 설정하는 장치.
  11. 메모리 장치의 제어 방법에 있어서,
    리드 페일이 인식되면 리드 리트라이(read retry, RR) 테이블의 기준 리드 전압을 선택하는 단계;
    상기 메모리장치에서 기준 리드 전압에 의해 리드되는 셀의 수를 분석하여 상기 기준 리드 전압의 쉬프트 방향을 설정하는 단계; 및
    상기 RR 테이블에서 설정된 쉬프트 방향의 리드 전압들에 기반하여 상기 메모리 장치에 리드 리트라이 동작을 제어하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    상기 기준 리드 전압의 쉬프트 방향을 설정하는 단계는
    상기 기준 리드 전압에 기반하여 리드되는 셀의 수와 기준 셀의 수를 비교하는 단계;
    상기 리드된 셀의 수가 기준 셀 수 보다 작으면 상기 기준 리드 전압의 쉬프트 방향을 양의 방향으로 결정하는 단계; 및
    상기 리드된 셀의 수가 기준 셀 보다 크면 상기 기준 리드 전압의 쉬프트 방향을 음의 방향으로 결정하는 단계를 포함하는 방법.
  13. 제12항에 있어서,
    상기 리드 리트라이 동작을 제어는 단계는
    상기 기준 리드 전압의 쉬프트 방향이 양의 방향으로 결정되면, 상기 RR 테이블에서 양의 방향의 리드 전압들을 순차적으로 선택하면서 상기 메모리 장치의 리드 리트라이 동작을 제어하는 방법..
  14. 제13항에 있어서,
    상기 리드 리트라이 동작을 제어하는 단계는
    상기 기준 리드 전압의 쉬프트 방향이 음의 방향으로 결정되면, 상기 RR 테이블에서 음의 방향의 리드 전압들을 순차적으로 선택하면서 상기 메모리 장치의 리드 리트라이 동작을 제어하는 방법.
  15. 제14항에 있어서,
    상기 리드 리트라이 동작을 제어하는 단계는
    상기 메모리 장치에서 리드되는 데이터의 에러 정정을 수행하는 단계; 및
    상기 에러 정정이 정상으로 이루어지면 해당 리드 전압을 상기 메모리 장치의 리드 전압으로 결정하는 단계를 더 포함하는 방법.
  16. 제11항에 있어서,
    상기 RR 테이블은 싱글 레벨 셀(single level cell, SLC)의 R1 전압들을 저장하는 테이블이며,
    상기 RR 테이블의 기준 리드 전압을 선택하는 단계는
    리드페일이 인식되면 상기 RR 테이블에서 기준 R1 전압을 선택하고,
    상기 기준 리드 전압의 쉬프트 방향을 설정하는 단계는
    상기 R1 전압을 기반으로 상기 메모리 장치에서 리드되는 이레이즈 셀의 수를 분석하여 기준 리드 전압의 쉬프트 방향을 설정하는 방법.
  17. 제11항에 있어서,
    상기 RR 테이블은 멀티 레벨 셀(multi level cell, MLC)의 RR 테이블이며,
    상기 RR 테이블의 기준 리드 전압을 선택하는 단계는
    상기 리드 페일이 인식되면, 상기 메모리 장치에서 페이지 타입을 분석하는 단계; 및
    상기 RR 테이블에서 선택된 페이지 타입의 기준 리드 전압을 선택하는 단계를 포함하는 방법.
  18. 제17항에 있어서,
    상기 기준 리드 전압의 쉬프트 방향을 설정하는 단계는
    상기 페이지 타입이 LSB(least significant bit) 타입이면 상기 RR 테이블에서 기준 R1 및/또는 R3 전압을 선택하고, 상기 기준 R1 및/또는 R3 전압을 기반으로 상기 메모리 장치에서 리드되는 LSB 셀의 수를 분석하여 상기 기준 R1 및 R3의 쉬프트를 설정하며,
    상기 페이지 타입이 MSB(most significant bit) 타입이면 상기 RR 테이블에서 기준 R2 전압을 선택하고, 상기 기준 R2 전압을 기반으로 상기 메모리 장치에서 리드되는 MSB 셀의 수를 분석하여 상기 기준 R2 전압의 쉬프트 방향을 설정하는 방법.
  19. 제11항에 있어서,
    상기 RR 테이블은 트리플 레벨 셀(triple level cell, MLC)의 RR 테이블이며,
    상기 RR 테이블의 기준 리드 전압을 선택하는 단계는
    상기 리드 페일이 인식되면, 상기 메모리 장치에서 페이지 타입을 분석하는 단계; 및
    상기 RR 테이블에서 선택된 페이지의 기준 리드 전압 선택하는 단계를 포함하는 방법.
  20. 제19항에 있어서,
    상기 페이지 타입이 LSB(least significant bit) 타입이면 상기 RR 테이블에서 기준 R3 및/또는 R7 전압을 선택하고, 상기 기준 R3 및/또는 R7 전압을 기반으로 상기 메모리 장치에서 리드되는 LSB 셀의 수를 분석하여 상기 기준 R3 및 R7의 쉬프트 방향을 설정하고,
    상기 페이지 타입이 CSB(center significant bit) 타입이면 상기 RR 테이블에서 기준 R2, R4 및/또는 R6 전압을 선택하고, 상기 기준 R2, R4 및/또는 R6 전압을 기반으로 상기 메모리 장치에서 리드되는 CSB 셀의 수를 분석하여 상기 기준 R2, R4 및 R6의 쉬프트 방향을 설정하며,
    상기 페이지 타입이 MSB(most significant bit) 타입이면 상기 RR 테이블에서 기준 R1 및/또는 R5 전압을 선택하고, 상기 기준 R1 및/ R5 전압을 기반으로 상기 메모리 장치에서 리드되는 MSB 셀의 수를 분석하여 상기 기준 R1 및 R5 전압의 쉬프트 방향을 설정하는 방법.
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