KR20190122422A - 메모리 시스템 및 그 동작 방법 - Google Patents

메모리 시스템 및 그 동작 방법 Download PDF

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Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 메모리 시스템은 데이터가 저장되며, 리드 동작시 저장된 상기 데이터를 리드하여 출력하기 위한 메모리 장치; 및 상기 리드 동작시 상기 메모리 장치로부터 수신된 상기 데이터에 대한 에러 정정 동작을 수행하고, 그 결과에 따라 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하며, 상기 메모리 장치는 상기 리드 리트라이 동작 시 리드된 데이터들 중 특정 데이터의 수가 설정 범위 내에 포함될 경우 상기 메모리 컨트롤러로 출력한다.

Description

메모리 시스템 및 그 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 구체적으로 메모리 시스템 및 그 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus)메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 시스템의 리드 리트라이 동작 시 신뢰성이 확보된 데이터만을 메모리 컨트롤러로 출력하는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 데이터가 저장되며, 리드 동작시 저장된 상기 데이터를 리드하여 출력하기 위한 메모리 장치; 및 상기 리드 동작시 상기 메모리 장치로부터 수신된 상기 데이터에 대한 에러 정정 동작을 수행하고, 그 결과에 따라 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하며, 상기 메모리 장치는 상기 리드 리트라이 동작 시 리드된 데이터들 중 특정 데이터의 수가 설정 범위 내에 포함될 경우 상기 메모리 컨트롤러로 출력한다.
본 발명의 실시 예에 따른 메모리 시스템은 데이터가 저장되며, 리드 동작시 저장된 상기 데이터를 리드하여 출력하기 위한 메모리 장치; 및 상기 리드 동작시 상기 메모리 장치로부터 수신된 상기 데이터에 대한 에러 정정 동작을 수행하고, 그 결과에 따라 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하며, 상기 메모리 장치는 상기 리드 리트라이 동작 시 리드된 데이터들 중 특정 데이터의 수가 설정 범위를 벗어날 경우, 상기 리드된 데이터들을 상기 메모리 컨트롤러로 출력하지 않고 상기 리드 리트라이 동작을 재수행한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 리드 전압을 이용한 리드 동작을 수행하여 메모리 장치에 저장된 데이터를 리드하는 단계; 상기 리드 동작 결과 리드된 상기 데이터를 메모리 컨트롤러로 전송하여 에러 정정 동작을 수행하는 단계; 상기 에러 정정 동작 결과 페일로 판단될 경우, 새로운 리드 전압을 설정하여 리드 리트라이 동작을 수행하여 리드 리트라이 데이터를 리드하는 단계; 상기 리드 리트라이 동작 결과 리드된 상기 리드 리트라이 데이터 중 특정 데이터의 수가 설정 범위 내에 포함되는지를 판단하는 단계; 및 상기 특정 데이터의 수가 상기 설정 범위 내에 포함될 경우, 리드된 상기 리드 리트라이 데이터를 상기 메모리 컨트롤러로 전송하여 상기 에러 정정 동작을 수행하는 단계를 포함한다.
본 기술에 따르면, 리드 리트라이 동작 시 신뢰성이 확보된 데이터만을 메모리 컨트롤러로 출력함으로써, 메모리 컨트롤러로 데이터를 출력하는 횟수를 감소시킬 수 있으며, 메모리 컨트롤러의 에러 정정 동작 수행 횟수를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 블록도이다.
도 3는 도 2의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 4는 도 3에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5는 도 2의 페이지 버퍼를 설명하기 위한 회로도이다.
도 6은 도 2의 전류 센싱 회로를 설명하기 위한 회로도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 8a는 메모리 셀들의 예시적인 문턱 전압 분포들을 도시하는 그래프이다.
도 8b는 문턱 전압 분포들의 이동을 설명하기 위한 그래프이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 응답하여 동작한다. 실시 예로서, 메모리 장치(1100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다. 메모리 장치(1100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 채널을 통해 커맨드(CMD) 및 어드레스(ADD)를 수신하고, 메모리 셀 어레이 중 어드레스(ADD)에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(1100)는 어드레스(ADD)에 의해 선택된 영역에 대해 커맨드(CMD)에 해당하는 내부 동작을 수행한다. 예를 들어 메모리 장치(1100)는 프로그램 동작에 대응하는 커맨드(CMD), 어드레스(ADD), 데이터(DATA)에 응답하여 선택된 메모리 블록에 대한 프로그램 동작을 수행한다. 또한 메모리 장치(1100)는 리드 동작에 대응하는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 선택된 메모리 블록에 대한 리드 동작을 수행하고, 리드된 데이터(DATA)는 메모리 컨트롤러(1200)로 출력될 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청(request)에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램하거나 리드하거나, 프로그램된 데이터를 소거할 수 있다. 예를 들어 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청에 따라 각 제반 동작에 대응하는 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)를 메모리 장치(1100)로 출력할 수 있으며, 메모리 장치(1100)로부터 데이터(DATA)를 수신하여 호스트(2000)로 출력할 수 있다.
메모리 컨트롤러(1200)는 램(1210), 프로세서(1220), 및 에러 정정 블록(1230)을 포함하여 구성될 수 있다.
램(1210)은 프로세서(1220)의 제어에 응답하여 동작한다. 램(1210)은 프로세서(1220)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 램(1210)은 프로세서(1220)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 램(1210)은 프로세서(1220)에 의해 처리되는 데이터를 저장할 수 있다. 램(1210)은 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
프로세서(1220)는 메모리 장치(1100)의 리드 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세서(1220)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
호스트(2000)로부터 프로그램 동작에 대응하는 요청이 수신될 경우, 프로세서(1220)는 호스트(2000)로부터 수신되는 데이터(DATA)를 랜덤화시켜 메모리 장치(1100)로 출력할 수 있다. 예를 들어 메모리 장치(1100)가 MLC(Multi Level Cell) 방식으로 프로그램될 경우, 호스트(2000)로부터 수신된 데이터(DATA)를 랜덤화시켜 제1 내지 제4 데이터 비트(00, 01, 10, 11)가 균등한 수를 갖는 랜덤 데이터로 변환시킨다. 또한 메모리 장치(1100)가 TLC(Triple-Level Cell) 방식으로 프로그램될 경우, 호스트(2000)로부터 수신된 데이터(DATA)를 랜덤화시켜 제1 내지 제8 데이터 비트(000, 001, 010, 011, 100, 101, 110, 111)가 균등한 수를 갖는 랜덤 데이터로 변환시킨다. 따라서 메모리 장치(1100)는 복수의 데이터 비트들이 균등한 수를 가지도록 프로그램된다.
호스트(2000)로부터 리드 동작에 대응하는 요청이 수신될 경우, 프로세서(1220)는 리드 동작에 대응하는 커맨드(CMD)를 생성하여 메모리 장치(1100)에 제공한다. 프로세서(1220)는 리드 동작에 대응하는 요청에 포함된 논리 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환한다. 실시 예로서, 프로세서(1220)는 플래시 변환 레이어(Flash Translation Layer, FTL)의 기능을 수행한다. 프로세서(1220)는 변환된 어드레스(ADD)를 리드 동작에 대응하는 커맨드(CMD)와 함께 메모리 장치(1100)에 제공할 수 있다.
에러 정정 블록(1230)은 메모리 장치(1100)로부터 수신된 데이터(DATA)를 에러 정정 코드(Error Correction Code)에 따라 디코딩하여 에러를 정정할 수 있다. 에러 정정 코드로서 다양한 방식들이 이용될 수 있다. 예를 들면, BCH 코드(Bose, Chaudhri, Hocquenghem Code), 리드 솔로몬 코드(Reed Solomon Code), 해밍 코드(Hamming code), LDPC 코드(low density parity check Code) 등 다양한 방식들의 에러 정정 코드들이 사용될 수 있다. 에러 정정 블록(1230)이 수행하는 에러 정정 기능은 메모리 장치(1100)로부터 수신되는 데이터(DATA) 중 에러 비트들의 수에 따라 제한된다. 메모리 장치(1100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 작을 때, 에러 정정 블록(1230)은 에러 검출 및 정정 기능을 수행한다.
메모리 장치(1100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 클 때, 에러 검출 및 정정은 수행될 수 없으며, 메모리 장치(1100)의 리드 동작은 페일될 수 있다. 프로세서(1220)는 메모리 장치(1100)로부터 수신된 데이터(DATA)의 에러 비트들의 수가 특정한 값보다 클 경우, 리드 전압을 변경하여 리드 동작을 재수행하도록 메모리 장치(1100)를 제어할 수 있다. 이를 리드 리트라이(read retry)라고 하고, 리드 리트라이 동작시 리드 전압을 변경하기 위해 오프셋 전압 값을 포함하는 리드 리트라이 테이블(read retry table)을 참조할 수 있다. 리드 리트라이 테이블(read retry table)은 램(1210)에 저장될 수 있다. 구체적으로 메모리 장치(1100)는 리드 리트라이 테이블에 포함된 오프셋 전압을 기초로 리드 전압을 변경하고, 변경된 새로운 리드 전압으로 리드 동작을 재수행할 수 있다.
본 발명의 실시 예에 따른 메모리 장치(1100)는 리드 리트라이 동작 시 새로운 리드 전압으로 리드된 제1 데이터와 제2 데이터 중 특정 데이터(예를 들어 제1 데이터)의 수가 설정 범위(예를 들어 특정 데이터의 수가 전체 데이터 수의 40% 내지 60%) 내에 포함될 경우, 리드된 데이터의 신뢰성이 확보된다고 판단하여 리드 리트라이 동작시 리드된 데이터들을 메모리 컨트롤러(1200)로 출력한다. 반면, 특정 데이터의 수가 설정 범위를 벗어났다고 판단될 경우, 메모리 장치(1100)는 리드된 데이터가 신뢰성을 확보하지 못한 것으로 판단하여 메모리 컨트롤러(1200)로 데이터를 출력하지 않고, 새로운 리드 전압을 이용하여 리드 동작을 재수행한다. 설정 범위는 메모리 장치(1100)의 상태 및 상황에 따라 변경 가능하다.
도 2는 도 1의 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)와, 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation), 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)과, 주변 회로들(200)를 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)에는 워드라인들(WL)와 비트라인들(BL1~BLm: m는 양의 정수)이 연결될 수 있다. 워드라인들(WL)은 각각의 메모리 블록들에 연결되며, 비트라인들(BL1~BLm)은 메모리 블록들에 공통으로 연결될 수 있다. 도 2에는 도시되지 않았으나, 각각의 메모리 블록들(MB1~MBk)에는 워드라인들(WL) 외에도 소스 셀렉트 라인들(source select lines), 드레인 셀렉트 라인들(drain select lines) 또는 파이프 라인들(pipe lines)이 연결될 수 있다.
주변 회로들(200)는 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 전류 센싱 회로(260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 프로그램 전압, 리드 전압, 소거 전압, 패스 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 워드라인들(WL)에 전달할 수 있다. 도 2에는 도시되지 않았으나, 로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압(Vop)을 소스 셀렉트 라인들, 드레인 셀렉트 라인들 또는 파이프 라인들에 전달할 수 있다.
페이지 버퍼부(230)는 비트라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm)은 프로그램 동작 시 컬럼 라인들(CL) 및 페이지 라인들(PL)을 통해 수신된 데이터를 임시 저장하고 임시 저장된 데이터에 따라 비트라인들(BL1~BLm)의 전위 레벨을 조절하고, 리드 또는 검증 동작시 비트라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다. 검증 동작은 프로그램 동작 및 소거 동작에서 수행되는 검증 동작이 포함될 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼부(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 페이지 라인들(PL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준전류를 생성하고, 페이지 버퍼부(230)에 포함된 페이지 버퍼들(PB1~PBm) 각각의 감지 노드(SO<m:1>)의 전위 레벨에 따른 센싱 전류와 기준전류를 서로 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 특히, 전류 센싱 회로(260)는 리드 리트라이 동작 시 리드된 데이터의 신뢰성을 판단하기 위하여 페이지 버퍼부(230)에 의해 센싱된 데이터들 중 특정 데이터의 수가 설정 범위 내에 포함되는지 또는 설정 범위를 벗어났는지를 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 예를 들어, 전류 센싱 회로(260)는 특정 데이터의 수가 설정 범위 내에 포함될 경우 패스 신호(PASS)를 생성하여 출력하고, 특정 데이터의 수가 설정 범위를 벗어났다고 판단될 경우 페일 신호(FAIL)를 생성하여 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 특히, 제어 로직(300)은 리드 리트라이 동작 시 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 페이지 버퍼부(230)에 의해 센싱된 데이터의 신뢰성을 판단할 수 있다. 예를 들어 제어 로직(300)은 전류 센싱 회로(260)로부터 패스 신호(PASS)가 수신될 경우, 페이지 버퍼부(230)에 의해 센싱된 데이터가 신뢰성이 확보되었다고 판단하여, 센싱된 데이터가 메모리 컨트롤러(도 1의 1200)로 출력되도록 주변 회로들(200)를 제어한다. 반면, 제어 로직(300)은 전류 센싱 회로(260)로부터 페일 신호(FAIL)가 수신될 경우, 페이지 버퍼부(230)에 의해 센싱된 데이터가 신뢰성이 확보되지 못하였다고 판단하여, 센싱된 데이터를 메모리 컨트롤러(도 1의 1200)로 출력하지 않고, 새로운 리드 전압을 이용하여 리드 리트라이 동작을 재수행하도록 주변 회로들(200)를 제어한다.
도 3는 도 2의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MBk)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4를 참조하여 더 상세히 설명된다.
도 4는 도 3에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 4를 참조하면, 각 메모리 블록은 비트라인들(MB1~MBk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STm)을 포함한다. 즉, 스트링들(ST1~STm)은 대응하는 비트 라인들(BL1~BLm)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
도 5는 도 2의 페이지 버퍼를 설명하기 위한 회로도이다.
도 2에 도시된 제1 내지 제m 페이지 버퍼들(PB1~PBm)이 서로 동일하게 구성되므로, 도 5에는 이 중 어느 하나인 제1 페이지 버퍼(PB1)가 실시예로써 도시되었다.
도 5를 참조하면, 제1 비트라인(BL1)에 연결된 제1 페이지 버퍼(PB1)는 제1 내지 제10 스위치들(S1~S10)을 포함할 수 있다. 제1 내지 제10 스위치들(S1~S10)을 제어하기 위한 신호들(PBSENSE, TRANSO, SA_CSOC, SA_PRE, SA_SENSE, SE_DIS 및 SA_STB_N)은 페이지 버퍼 제어 신호들(도 2의 PBSIGNALS)에 포함될 수 있다.
제1 스위치(S1)는 센싱 신호(PBSENSE)에 응답하여 비트라인(BL1)과 제1 전류 센싱 노드(CSO)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 제2 스위치(S2)는 전송 신호(TRANSO)에 응답하여 제1 전류 센싱 노드(CSO)와 센싱 노드(SO)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 센싱 노드(SO<1>)는 데이터 저장부에 연결될 수 있으며, 검증 동작 및 리드 리트라이 동작에 포함되는 센싱 동작 시 전류 센싱 회로(도 2의 260)에 연결될 수 있다. 센싱 동작시 센싱 노드(SO<1>)에 인가된 전압은 전류 센싱 회로(도 2의 260)에 전달될 수 있다. 예를 들면, 센싱 동작시 제1 내지 제m 페이지 버퍼들(PB1~PBm)의 센싱 노드들(SO<m:1>)이 전류 센싱 회로(260)에 공통으로 연결된다.
제3 스위치(S3)는 프리차지 전송 신호(SA_CSOC)에 응답하여, 제4 스위치(S4)와 제5 스위치(S5) 사이에 연결된 노드와 제1 전류 센싱 노드(CSO)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 제4 스위치(S4)는 데이터 노드(QS)의 전위에 따라 전원 단자(VCC)와 제5 스위치(S5)를 서로 연결하는 PMOS 트랜지스터로 구현될 수 있다. 데이터 노드(QS)는 래치에 저장된 데이터에 따라 가변될 수 있으며, 로우(low)로 초기화될 수 있다. 제5 스위치(S5)는 프리차지 신호(SA_PRE)에 응답하여 제4 스위치(S4)를 통해 전달된 전원 전압을 제2 전류 센싱 노드(SEN)로 전달하는 PMOS 트랜지스터로 구현될 수 있다. 제6 스위치(S6)는 센싱 전달 신호(SA_SENSE)에 응답하여 제2 전류 센싱 노드(SEN)와 제1 전류 센싱 노드(CSO)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다.
제7 스위치(S7)는 디스차지 신호(SA_DIS)에 응답하여 제1 전류 센싱 노드(CSO)와 제8 스위치(S8)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 제8 스위치(S8)는 래치에 연결된 데이터 노드(QS)의 전위에 응답하여 제7 스위치(S7)와 접지 단자를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다.
제9 스위치(S9)는 스트로브 신호(SA_STB_N)에 응답하여 전원전압 단자(VCC)와 제10 스위치(S10)를 서로 연결하는 PMOS 트랜지스터로 구현될 수 있다. 제10 스위치(S10)는 제2 전류 센싱 노드(SEN)의 전위에 응답하여 제9 스위치(S9)와 래치 사이에서 전류 패스(current path)를 형성하는 PMOS 트랜지스터로 구현될 수 있다.
상술한 제1 페이지 버퍼(PB1)의 동작을 설명하면 다음과 같다.
제1 페이지 버퍼(PB1)의 센싱 동작이 수행되기 이전에, 제1 비트라인(BL1)을 양전압으로 프리차지하기 위한 프리차지 동작이 수행될 수 있다. 프리차지 동작시, 래치에는 '0' 데이터가 저장될 수 있다. '0' 데이터에 의해 데이터 노드(QS)는 로우(low)로 초기화될 수 있다. 데이터 노드(QS)의 전위가 로우(low)이면, 제4 스위치(S4)가 턴온될 수 있다. 프리차지 전송 신호(SA_CSOC)와 센싱 신호(PBSENSE)에 응답하여 제3 및 제1 스위치들(S3 및 S1)이 턴온되면, 제4, 제3 및 제1 스위치들(S4, S3 및 S1)을 통하여 전류 패스(current path)가 형성될 수 있다. 이로 인해, 제1 비트라인(BL1)과 전원 단자(VCC)가 서로 연결되어, 제1 비트라인(BL1)이 양전압으로 프리차지될 수 있다. 제1 비트라인(BL1)을 프리차지하는 방법은 상술한 방법 외에도 다양한 방법으로 수행될 수 있다.
제1 비트라인(BL1)이 프리차지되면, 프리차지 전송 신호(SA_CSOC)와 센싱 신호(PBSENSE)에 응답하여 제3 및 제5 스위치들(S3 및 S5)이 턴오프되고, 이로 인해 제1 전류 센싱 노드(CSO)에 프리차지 전압 공급이 중단될 수 있다. 이어서, 선택된 워드라인에 검증 전압이 인가되면, 선택된 워드라인에 연결된 메모리 셀의 문턱 전압에 따라 제1 비트라인(BL1)의 전위가 프리차지 레벨로 유지되거나 낮아질 수 있다. 이어서, 제1 비트라인(BL1)의 전위를 센싱하기 위한 센싱 동작이 수행될 수 있다.
센싱 동작시, 제1 및 제6 스위치들(S1 및 S6)이 턴온되므로, 제10 스위치(S10)는 제1 전류 센싱 노드(CSO)의 전위에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있다. 이어서, 스트로브 신호(SA_STB_N)에 따라 제9 스위치(S9)가 턴온되면 제10 스위치(S10)의 턴온 또는 턴오프 여부에 따라 래치에 저장된 데이터(QS)는 이전 데이터를 유지하거나 바뀌게 된다. 이 후, 제1 전류 센싱 노드(CSO)를 접지 전원 레벨로 초기화시킨다.
래치에 저장된 데이터(QS)에 따라 제4 스위치(S4)는 턴온 또는 턴오프되고, 프리차지 전송 신호(SA_CSOC)에 응답하여 제3 스위치(S3)가 턴온되어 제1 전류 센싱 노드(CSO)에 래치에 저장된 데이터(QS)에 따라 전원 전압(VCC) 레벨로 프리차지되거나 접지 전원 레벨을 유지할 수 있다. 이 후, 데이터 전송 신호(TRANSO)에 응답하여 제2 스위치(S2)가 턴온되어 제1 전류 센싱 노드(CSO)의 전위가 센싱 노드(SO<1>)로 전달되어 데이터 저장부에 데이터가 전송된다.
도 6은 도 2의 전류 센싱 회로를 설명하기 위한 회로도이다.
도 6을 참조하면, 전류 센싱 회로(260)는 검증 동작 시 페일 비트 수가 허용 비트 수 이하이면 패스 신호(PASS)를 출력하고, 페일 비트 수가 허용 비트 수를 초과하면 페일 신호(FAIL)를 출력할 수 있다. 페일 비트 수는 제1 내지 제m 페이지 버퍼들(도 2의 PB1~PBm)의 센싱 노드들(SO<m:1>)의 전위 레벨에 따라 결정될 수 있고, 허용 비트 수는 제어 로직(도 2의 300)에서 출력되는 허용 비트(VRY_BIT<#>)에 따라 결정될 수 있다.
또한 전류 센싱 회로(260)는 리드 리트라이 동작 시 제1 내지 제m 페이지 버퍼들(도 2의 PB1~PBm)에 의해 리드된 데이터들 중 제1 데이터(예를 들어 '0' 데이터)의 수가 제1 설정 수보다 큰지 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 전류 센싱 회로(260)는 리드 리트라이 동작 시 제1 내지 제m 페이지 버퍼들(도 2의 PB1~PBm)에 의해 리드된 데이터들 중 제1 데이터(예를 들어 '0' 데이터)의 수가 제2 설정 수보다 작은지를 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 제1 데이터의 수는 제1 내지 제m 페이지 버퍼들(도 2의 PB1~PBm)의 센싱 노드들(SO<m:1>)의 전위 레벨에 따라 결정될 수 있고, 제1 설정 수 또는 제2 설정 수는 제어 로직(도 2의 300)에서 출력되는 허용 비트(VRY_BIT<#>)에 따라 결정될 수 있다.
전류 센싱 회로(260)를 구체적으로 설명하면 다음과 같다.
전류 센싱 회로(260)는 전압 생성부(61), 청크 인에이블 스위치(S611), 인에이블 스위치(S612), 페일 비트 카운터(fail bit counter; 62), 허용 비트 카운터(allow bit counter; 63) 및 비교기(64)를 포함할 수 있다.
전압 생성부(61)는 센싱 전류(IPB)와 기준전류(IREF)에 따라 패스전압(VP) 및 페일전압(VN)을 생성할 수 있다. 예를 들면, 전압 생성부(61)는 센싱 전류(IPB)가 증가하면 패스전압(VP)보다 높은 페일전압(VN)을 생성할 수 있고, 센싱 전류(IPB)가 감소하면 페일전압(VN)보다 높은 패스전압(VP)을 생성할 수 있다. 이를 위해, 전압 생성부(61)는 제1 및 제2 스위치들(S601 및 S602)을 포함할 수 있다. 제1 스위치(S601)는 전원전압(VCC)이 인가되는 단자와 제1 노드(N1) 사이에 연결되며, 제1 노드(N1)의 전압에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 PMOS 트랜지스터로 구현될 수 있다.
제2 스위치(S602)는 전원전압(VCC)이 인가되는 단자와 제2 노드(N2) 사이에 연결되며, 제1 노드(N1)의 전압에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 PMOS 트랜지스터로 구현될 수 있다. 제1 노드(N1)를 흐르는 전류가 센싱 전류(IPB)가 되고, 전압은 패스전압(VP)이 된다. 제2 노드(N2)를 흐르는 전류가 기준전류(IREF)가 되고, 전압은 페일전압(VN)이 된다. 따라서, 센싱 전류(IPB)가 높아지면 패스전압(VP)은 낮아지고, 센싱 전류(IPB)가 낮아지면 패스전압(VP)은 높아진다. 또한, 기준전류(IREF)가 높아지면 페일전압(VN)은 낮아지고, 기준전류(IREF)가 낮아지면 페일전압(VN)은 높아진다.
청크 인에이블 스위치(S611)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결되며, 청크(chunk) 단위로 구분된 페이지 버퍼들의 내부 노드들의 전압인 청크 전압(CHK<i>)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다.
인에이블 스위치(S612)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결되며, 패스/페일 판단 동작을 위한 인에이블 신호(EN)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다.
페일 비트 카운터(62)는 페이지 버퍼들의 센싱 노드들(SO<m:1>)을 통해 전달되는 전압에 따라 제3 노드(N3)의 전류를 가변하도록 구성될 수 있다. 예를 들면, 페일 비트 카운터(62)는 다수의 페일 비트 기준 스위치들(S621R~S62mR)과 다수의 페일 비트 스위치들(S621~S62m)을 포함할 수 있다. 페일 비트 기준 스위치들(S621R~S62mR)은 페일 비트 스위치들(S621~S62m)과 각각 쌍을 이루어 제3 노드(N3)에 병렬로 연결될 수 있다. 예를 들면, 제1 페일 비트 기준 스위치(S621R)와 제1 페일 비트 스위치(S621)는 제3 노드(N3)와 접지단자 사이에서 직렬로 연결될 수 있다. 이와 같은 방식으로, 제m 페일 비트 기준 스위치(S62mR)와 제I 페일 비트 스위치(S62m)는 제3 노드(N3)와 접지단자 사이에서 직렬로 연결될 수 있다. 다수의 페일 비트 기준 스위치들(S621R~S62mR)은 기준전압(VREF)에 응답하여 공통으로 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다. 다수의 페일 비트 스위치들(S621~S62m)의 게이트들은 페이지 버퍼들의 센싱 노드들(SO<m:1>)에 각각 연결될 수 있다. 센싱 노드들(SO<m:1>)의 전압이 하이 레벨일 경우 이는 페일 비트를 의미할 수 있다. 또는 센싱 노드들(SO<m:1>)의 전압이 하이(high) 레벨일 경우 이는 제1 데이터를 의미할 수 있다. 다수의 페일 비트 스위치들(S621~S62m)은 게이트들에 하이(high)의 전압들이 인가되면 턴온(turn on)되는 NMOS 트랜지스터들로 구현될 수 있다. 따라서, 페일 비트 수 또는 제1 데이터가 증가할수록 턴온(turn on)되는 페일 비트 스위치들(S621~S62m)의 개수가 증가할 수 있다. 턴온(turn on)되는 페일 비트 스위치들(S621~S62m)의 개수가 증가하면, 제3 노드(N3)를 흐르는 전류도 증가할 수 있다.
허용 비트 카운터(63)는 설정된 허용 비트(VRY_BIT<#>)에 따라 제4 노드(N4)의 전류를 일정하게 유지하도록 구성될 수 있다. 즉, 제4 노드(N4)의 전류는 허용 비트(VRY_BIT<#>)에 따라 가변되지만, 허용 비트(VRY_BIT<#>)가 일정하게 유지되기 때문에 제4 노드(N4)를 흐르는 전류도 일정하게 유지될 수 있다. 허용 비트(VRY_BIT<#>)는 검증 동작 시 ECC(error correction code) 능력 등을 고려하여 메모리 장치에 따라 다르게 설정될 수 있다. 또한 허용 비트(VRY_BIT<#>)는 리드 리트라이 동작 시 제1 설정 수 및 제2 설정 수에 따라 다르게 설정될 수 있다. 허용 비트 카운터(63)는 다수의 허용 비트 기준 스위치들(S631R~S63JR)과 다수의 허용 비트 스위치들(S631~S63J)을 포함할 수 있다. 허용 비트 기준 스위치들(S631R~S63JR)은 허용 비트 스위치들(S631~S63J)과 각각 쌍을 이루어 제4 노드(N4)에 병렬로 연결될 수 있다. 예를 들면, 제1 허용 비트 기준 스위치(S631R)와 제1 허용 비트 스위치(S631)는 제4 노드(N4)와 접지단자 사이에서 직렬로 연결될 수 있다. 이와 같은 방식으로, 제J 허용 비트 기준 스위치(S63JR)와 제J 허용 비트 스위치(S63J)는 제4 노드(N4)와 접지단자 사이에서 직렬로 연결될 수 있다. 다수의 허용 비트 기준 스위치들(S631R~S63JR)은 기준전압(VREF)에 응답하여 공통으로 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다. 다수의 허용 비트 스위치들(S631~S63J)의 게이트들은 제어 로직(300)에서 출력되는 허용 비트(VRY_BIT<J:1>)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다. 따라서, 허용 비트 수가 증가할수록 턴온(turn on)되는 허용 비트 스위치들(S631~S63J)의 개수가 증가할 수 있다. 턴온(turn on)되는 허용 비트 스위치들(S631~S63J)의 개수가 증가하면, 제4 노드(N4)를 흐르는 전류도 증가할 수 있다.
상술한 바와 같이, 제4 노드(N4)의 전류는 허용 비트(VRY_BIT<J:1>)에 따라 일정하게 유지되는 반면, 제3 노드(N3)의 전류는 페이지 버퍼부(도 2의 230)에 의해 검출된 페일 비트 또는 제1 데이터의 수에 따라 가변된다. 따라서, 청크 인에이블 스위치(S611) 및 인에이블 스위치(S612)가 모두 턴온(turn on)되어 있으면, 제3 노드(N3)의 전류에 따라 센싱 전류(IPB) 및 패스전압(VP)이 생성되고, 제4 노드(N4)의 전류에 따라 기준전류(IREF) 및 페일전압(VN)이 생성된다.
비교기(64)는 인에이블 반전신호(EN_N)에 응답하여 패스전압(VP)과 페일전압(VN)을 비교하고, 비교 결과에 따라 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력한다. 예를 들면, 비교기(64)의 플러스 단자(+)에 패스전압(VP)이 인가될 수 있고, 마이너스 단자(-)에는 페일전압(VN)이 인가될 수 있다.
비교기(64)는 리드 리트라이 동작 시 제1 데이터의 수가 제1 설정 수와 같거나 크면 로우 레벨의 패스 신호(PASS)를 출력하고, 제1 데이터의 수가 제1 설정 수 보다 작으면 하이 레벨의 페일 신호(FAIL)를 출력한다. 또한 비교기(64)는 리드 리트라이 동작 시 제1 데이터의 수가 제2 설정 수와 같거나 작으면 하이 레벨의 패스 신호(PASS)를 출력하고, 제1 데이터의 수가 제2 설정 수보다 크면 로우 레벨의 페일 신호(FAIL)를 출력한다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 8a는 메모리 셀들의 예시적인 문턱 전압 분포들을 도시하는 그래프이다.
도 8b는 문턱 전압 분포들의 이동을 설명하기 위한 그래프이다.
도 1 내지 도 8b를 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
호스트(2000)로부터 리드 동작에 대응하는 요청이 수신될 경우(S710), 메모리 컨트롤러(1200)의 프로세서(1220)는 리드 동작에 대응하는 커맨드(CMD)를 생성하여 메모리 장치(1100)에 제공한다. 프로세서(1220)는 리드 동작에 대응하는 요청에 포함된 논리 어드레스를 물리 블록 어드레스로 변환하고, 변환된 어드레스(ADD)를 리드 동작에 대응하는 커맨드(CMD)와 함께 메모리 장치(1100)에 제공한다.
메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 리드 동작을 수행한다(S720).
리드 동작 시 제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS)를 생성하여 주변 회로들(200)이 리드 동작을 수행하도록 제어한다. 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 리드 전압 및 패스 전압을 생성한다. 로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 리드 전압을 선택된 메모리 블록의 선택된 워드라인(예를 들어 WL0)에 인가하고, 패스 전압을 나머지 워드라인들(예를 들어 WL1 내지 WLn)에 인가한다. 페이지 버퍼부(230)의 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 대응하는 비트라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)하여 선택된 페이지(PAGE0)에 포함된 메모리 셀들(C01~C0m)에 저장된 데이터를 리드한다. 리드된 데이터(DATA)는 컬럼 디코더(240) 및 입출력 회로(250)를 통해 메모리 컨트롤러(1200)로 출력된다.
도 8a를 참조하면, 메모리 셀들의 예시적인 문턱 전압 분포들(PV0~PV3)을 도시하는 그래프이다. 가로축(Vth)은 메모리 셀의 문턱 전압을 의미하고, 세로축(#)은 문턱 전압에 대한 메모리 셀들의 개수를 의미할 수 있다. 메모리 셀들은 저장된 데이터에 따라 일정한 문턱 전압 분포들(PV0~PV3)을 형성할 수 있다. 메모리 셀에, 예를 들어, 2비트의 데이터 "11", "01", "00" 또는 "10"이 저장될 때, 메모리 셀은 저장된 데이터에 따라 4개의 문턱 전압 분포들(PV0~PV3) 중 어느 하나에 대응하는 문턱 전압을 가지도록 제어될 수 있다. 메모리 장치의 프로그램 동작은 메모리 컨트롤러에 의해 랜덤화된 데이터들을 프로그램하므로, 메모리 셀에 저장된 2비트의 데이터 "11", "01", "00" 또는 "10"은 서로 균등한 수를 갖는다.
리드 동작 시 메모리 장치는 제1 내지 제3 리드 전압(R0, R1, R2)을 이용하여 메모리 셀에 저장된 데이터를 리드한다. 메모리 셀에 저장된 데이터는 제1 내지 제3 리드 전압(R0, R1, R2)에 각각 응답하여 메모리 셀로부터 리드되는 데이터에 근거하여 결정될 수 있다. 예를 들어, 문턱 전압 분포(PV2)를 형성하는 메모리 셀로부터 리드 바이어스(R1)에 대해 "0"이 리드되고, 리드 바이어스(R2)에 대해 "1"이 리드될 수 있고, 이러한 데이터에 근거하여 해당 메모리 셀에 저장된 데이터는 "00"이라고 결정될 수 있다. 리드 바이어스들(R0~R2)은 메모리 셀에 저장된 데이터를 리드하기 위해 메모리 셀들의 문턱 전압 분포들(PV0~PV3)을 구별할 수 있도록 문턱 전압 분포들(PV0~PV3) 사이에 각각 위치할 수 있다.
메모리 컨트롤러(1200)의 에러 정정 블록(1230)은 메모리 장치(1100)로부터 수신된 데이터(DATA)를 에러 정정 코드(Error Correction Code)에 따라 디코딩하여 에러를 정정한다(S730).
도 8b를 참조하면, 인접하는 메모리 셀들 간의 간섭이나 시간의 경과에 따른 방전 등의 다양한 이유로 메모리 셀의 문턱 전압이 변경됨으로써, 문턱 전압 분포들(PV0~PV3)은 이동하여 서로 겹쳐질 수 있다. 그 결과,제1 내지 제3 리드 전압(R0, R1, R2)이 문턱 전압 분포들(PV0~PV3) 사이에 위치하지 않을 수 있고, 메모리 셀들로부터 리드된 데이터는 에러 비트들을 포함할 수 있다. 리드된 데이터가 에러 정정 블록(1230)의 에러 정정 능력을 초과하는 에러 비트들을 포함하는 경우, 에러 정정 블록(1230)은 에러 정정 동작을 실패할 수 있다.
프로세서(1220)는 에러 정정 블록(1230)에 의한 에러 정정 동작이 성공했는지 여부를 판단한다(S740). 에러 정정 동작이 성공했다고 판단될 경우(예), 에러 정정된 데이터를 호스트(2000)로 출력하여 리드 동작을 종료한다.
에러 정정 동작이 실패했다고 판단될 경우(아니오), 프로세서(1220)는 리드 리트라이 동작을 수행하도록 메모리 장치(1100)를 제어한다. 메모리 장치(1100)의 제어 로직(300)은 메모리 컨트롤러(1200)의 램(1210)에 저장된 리드 리트라이 테이블 정보를 수신하여 새로운 리드 전압을 설정한다(S750). 새로운 리드 전압은 이전 리드 전압보다 오프셋 전압만큼 증가 또는 감소한 전압일 수 있다.
제어 로직(300)은 주변 회로들(200)을 제어하여 새롭게 설정된 리드 전압을 이용한 리드 동작을 수행한다(S760). 리드 동작은 앞서 설명한 단계 S720와 유사하므로 상세한 설명은 생략하도록 한다.
제어 로직(300)은 리드 동작(S760)에 의해 리드된 데이터들의 수가 균등한지를 판단하는 데이터 수 비교 동작(S770)을 수행한다. 데이터 수 비교 동작(S770)은 특정 리드 전압(예를 들어 제2 리드 전압)을 이용하여 리드된 '0' 데이터 또는 '1'데이터의 수가 설정 범위(A 내지 B) 내에 포함되는지 또는 설정 범위를 벗어났는지를 판단하는 동작이다.
전류 센싱 회로(260)는 페이지 버퍼부(230)에 의해 센싱된 데이터들 중 제1 데이터의 수가 제1 설정 수(A)와 같거나 큰지를 판단(S780)하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력한다. 제1 데이터는 리드 리트라이 동작 시 새롭게 설정된 리드 전압들 중 복수의 문턱 전압 분포들(PV0 내지 PV3)을 양분하는 제2 리드 전압을 이용하여 리드된 '0' 데이터 또는 '1' 데이터일 수 있다. 제2 리드 전압을 이용하여 리드 동작을 수행할 경우 제2 리드 전압보다 낮은 문턱 전압(PV0, PV1; '1' 데이터)을 갖는 메모리 셀들의 수와 제2 리드 전압보다 높은 문턱 전압(PV2, PV3: '0' 데이터)을 갖는 메모리 셀들의 수가 균등하여야 리드 동작이 정상적으로 수행된 것으로 판단될 수 있다.
제1 데이터의 수는 제1 내지 제m 페이지 버퍼들(도 2의 PB1~PBm)의 센싱 노드들(SO<m:1>)의 전위 레벨에 따라 결정될 수 있고, 제1 설정 수(A)는 제어 로직(300)에서 출력되는 허용 비트(VRY_BIT<#>)에 따라 결정될 수 있다. 일 예로 제1 설정 수(A)는 하나의 페이지에 포함된 메모리 셀들 수(m개)의 40%일 수 있다.
상술한 전류 센싱 회로(260)를 이용한 판단 동작(S780) 결과 제1 데이터의 수가 제1 설정 수(A)보다 작다고 판단될 경우(아니오), 리드 리트라이 동작 시 새롭게 설정된 리드 전압들을 이용하여 리드된 데이터들은 신뢰성이 확보되지 못하였다고 판단하고, 사용된 리드 전압이 리드 리트라이 테이블의 마지막 리드 전압인지 판단한다(S800). 판단 결과 마지막 리드 전압이 아니라고 판단될 경우(아니오), 상술한 단계 S750부터 재수행한다. 판단 결과 마지막 리드 전압이라고 판단될 경우 리드 리트라이 동작을 실패로 판단하고(S810) 리드 동작을 종료한다.
상술한 전류 센싱 회로(260)를 이용한 판단 동작(S780) 결과 제1 데이터의 수가 제1 설정 수(A)보다 크거나 같다고 판단될 경우(예), 전류 센싱 회로(260)는 페이지 버퍼부(230)에 의해 센싱된 데이터들 중 제1 데이터의 수가 제2 설정 수(B)와 같거나 작은지를 판단(S790)하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력한다. 제2 설정 수(B)는 제어 로직(300)에서 출력되는 허용 비트(VRY_BIT<#>)에 따라 결정될 수 있다. 일 예로 제2 설정 수(B)는 하나의 페이지에 포함된 메모리 셀들 수(m개)의 60%일 수 있다.
상술한 전류 센싱 회로(260)를 이용한 판단 동작(S790) 결과 제1 데이터의 수가 제2 설정 수(B)보다 크다고 판단될 경우(아니오), 리드 리트라이 동작 시 새롭게 설정된 리드 전압들을 이용하여 리드된 데이터들은 신뢰성이 확보되지 못하였다고 판단하고, 사용된 리드 전압이 리드 리트라이 테이블의 마지막 리드 전압인지 판단한다(S800). 판단 결과 마지막 리드 전압이 아니라고 판단될 경우(아니오), 상술한 단계 S750부터 재수행한다. 판단 결과 마지막 리드 전압이라고 판단될 경우 리드 리트라이 동작을 실패로 판단하고(S810) 리드 동작을 종료한다.
상술한 전류 센싱 회로(260)를 이용한 판단 동작(S790) 결과 제1 데이터의 수가 제2 설정 수(B)보다 작거나 같다고 판단될 경우(예), 리드 리트라이 동작 시 새롭게 설정된 리드 전압들을 이용하여 리드된 데이터들은 신뢰성이 확보되었다고 판단하고, 리드된 데이터들을 메모리 컨트롤러(1200)로 출력한다(S820).
메모리 컨트롤러(1200)의 에러 정정 블록(1230)은 메모리 장치(1100)로부터 수신된 데이터(DATA)를 에러 정정 코드에 따라 디코딩하여 에러를 정정한다(S830).
프로세서(1220)는 에러 정정 블록(1230)에 의한 에러 정정 동작이 성공했는지 여부를 판단한다(S840). 에러 정정 동작이 성공했다고 판단될 경우(예), 리드 리트라이 동작이 성공되었다고 판단하고(S850), 에러 정정된 데이터를 호스트(2000)로 출력하여 리드 동작을 종료한다.
에러 정정 동작이 실패했다고 판단될 경우(아니오), 프로세서(1220)는 단계 S800부터 재수행하도록 메모리 장치(1100)를 제어한다.
설정 범위 내에 포함되는지 또는 설정 범위를 벗어났는지를 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 예를 들어, 전류 센싱 회로(260)는 특정 데이터의 수가 설정 범위 내에 포함될 경우 패스 신호(PASS)를 생성하여 출력하고, 특정 데이터의 수가 설정 범위를 벗어났다고 판단될 경우 페일 신호(FAIL)를 생성하여 출력할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 리드 리트라이 동작 시 리드된 데이터를 메모리 컨트롤러로 출력하기 이전에 특정 데이터의 수가 설정 범위 내에 포함되는지 여부에 따라 리드된 데이터의 신뢰성을 판단하고, 신뢰성이 확보된 리드 데이터만을 메모리 컨트롤러로 출력함으로써, 불필요한 데이터 전송 동작 및 에러 정정 동작을 방지할 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus)프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000 : 메모리 시스템 1100 : 메모리 장치
1200 : 메모리 컨트롤러 200: 주변 회로들
210: 전압 생성 회로 220: 로우 디코더
230: 페이지 버퍼부 240: 컬럼 디코더
250: 입출력 회로 260: 전류 센싱 회로
300: 제어 로직 PB1~PBm: 페이지 버퍼

Claims (20)

  1. 데이터가 저장되며, 리드 동작시 저장된 상기 데이터를 리드하여 출력하기 위한 메모리 장치; 및
    상기 리드 동작시 상기 메모리 장치로부터 수신된 상기 데이터에 대한 에러 정정 동작을 수행하고, 그 결과에 따라 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하며,
    상기 메모리 장치는 상기 리드 리트라이 동작 시 리드된 데이터들 중 특정 데이터의 수가 설정 범위 내에 포함될 경우 상기 메모리 컨트롤러로 출력하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 장치는 데이터가 저장되는 메모리 블록;
    상기 메모리 블록에 대한 프로그램 동작 및 리드 동작을 수행하기 위한 주변 회로들; 및
    상기 프로그램 동작 및 상기 리드 동작을 수행하도록 상기 주변 회로들을 제어하고, 리드 리트라이 테이블에 따라 설정된 리드 전압들을 이용하여 상기 리드 리트라이 동작을 수행하도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 주변 회로들은 상기 리드 리트라이 동작 시 상기 설정된 리드 전압들 중 특정 리드 전압에 의해 리드된 상기 특정 데이터의 수가 제1 설정 수보다 같거나 큰지를 판단하여 제1 패스 신호 또는 제1 페일 신호를 출력하고,
    상기 특정 데이터들의 수가 제2 설정 수보다 같거나 작은지를 판단하여 제2 패스 신호 또는 제2 페일 신호를 출력하는 전류 센싱 회로를 포함하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 제어 로직은 상기 제1 패스 신호 또는 상기 제1 페일 신호와, 상기 제2 패스 신호 또는 상기 제2 페일 신호에 따라 상기 특정 데이터의 수가 상기 설정 범위 내에 포함되는지 또는 벗어났는지를 판단하는 메모리 시스템.
  5. 제 3 항에 있어서,
    상기 메모리 컨트롤러는 상기 프로그램 동작 시 프로그램할 데이터들을 랜덤화하여 균등한 수를 갖는 복수의 데이터 비트들을 상기 메모리 장치로 출력하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 메모리 장치는 상기 프로그램 동작 시 상기 복수의 데이터 비트들을 상기 메모리 블록에 포함된 메모리 셀들에 프로그램하며, 상기 메모리 셀들은 상기 복수의 데이터 비트들 각각에 대응하는 복수의 문턱 전압 분포들을 가지도록 프로그램되는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 특정 리드 전압은 상기 복수의 문턱 전압 분포들을 양분하는 리드 전압인 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 특정 데이터는 상기 특정 리드 전압을 이용하여 리드된 상기 데이터들 중 제1 데이터('0') 또는 제2 데이터('1')인 메모리 시스템.
  9. 제 2 항에 있어서,
    상기 제어 로직은 상기 특정 데이터의 수가 상기 설정 범위 내에 포함되지 않았다고 판단될 경우, 상기 리드 리트라이 테이블에 따라 새롭게 설정된 리드 전압들을 이용하여 상기 리드 리트라이 동작을 재수행하도록 상기 주변 회로들을 제어하는 메모리 시스템.
  10. 데이터가 저장되며, 리드 동작시 저장된 상기 데이터를 리드하여 출력하기 위한 메모리 장치; 및
    상기 리드 동작시 상기 메모리 장치로부터 수신된 상기 데이터에 대한 에러 정정 동작을 수행하고, 그 결과에 따라 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하며,
    상기 메모리 장치는 상기 리드 리트라이 동작 시 리드된 데이터들 중 특정 데이터의 수가 설정 범위를 벗어날 경우, 상기 리드된 데이터들을 상기 메모리 컨트롤러로 출력하지 않고 상기 리드 리트라이 동작을 재수행하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 메모리 장치는 데이터가 저장되는 메모리 셀 어레이;
    상기 메모리 블록에 대한 프로그램 동작 및 리드 동작을 수행하기 위한 주변 회로들; 및
    상기 프로그램 동작 및 상기 리드 동작을 수행하도록 상기 주변 회로들을 제어하고, 리드 리트라이 테이블에 따라 설정된 리드 전압들을 이용하여 상기 리드 리트라이 동작을 수행하도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 주변 회로들은 상기 리드 리트라이 동작 시 상기 설정된 리드 전압들 중 특정 리드 전압에 의해 리드된 상기 특정 데이터의 수가 제1 설정 수보다 같거나 큰지를 판단하여 제1 패스 신호 또는 제1 페일 신호를 출력하고,
    상기 특정 데이터들의 수가 제2 설정 수보다 같거나 작은지를 판단하여 제2 패스 신호 또는 제2 페일 신호를 출력하는 전류 센싱 회로를 포함하는 메모리 시스템.
  13. 제 11 항에 있어서,
    상기 메모리 장치는 상기 프로그램 동작 시 상기 메모리 셀 어레이에 포함된 메모리 셀들 각각이 복수의 문턱 전압 분포들 중 어느 하나를 갖도록 프로그램하며,
    상기 복수의 문턱 전압 분포들 각각으로 프로그램된 메모리 셀들의 수는 서로 균등한 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 특정 리드 전압은 상기 복수의 문턱 전압 분포들을 양분하는 리드 전압인 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 특정 데이터는 상기 특정 리드 전압을 이용하여 리드된 상기 데이터들 중 제1 데이터('0') 또는 제2 데이터('1')인 메모리 시스템.
  16. 제 10 항에 있어서,
    상기 메모리 장치는 상기 리드 리트라이 동작 시 상기 특정 데이터의 수가 상기 설정 범위 내에 포함될 경우 상기 메모리 컨트롤러로 출력하는 메모리 시스템.
  17. 리드 전압을 이용한 리드 동작을 수행하여 메모리 장치에 저장된 데이터를 리드하는 단계;
    상기 리드 동작 결과 리드된 상기 데이터를 메모리 컨트롤러로 전송하여 에러 정정 동작을 수행하는 단계;
    상기 에러 정정 동작 결과 페일로 판단될 경우, 새로운 리드 전압을 설정하여 리드 리트라이 동작을 수행하여 리드 리트라이 데이터를 리드하는 단계;
    상기 리드 리트라이 동작 결과 리드된 상기 리드 리트라이 데이터 중 특정 데이터의 수가 설정 범위 내에 포함되는지를 판단하는 단계; 및
    상기 특정 데이터의 수가 상기 설정 범위 내에 포함될 경우, 리드된 상기 리드 리트라이 데이터를 상기 메모리 컨트롤러로 전송하여 상기 에러 정정 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 특정 데이터의 수가 상기 설정 범위를 벗어났을 경우, 새로운 리드 전압을 이용하여 상기 리드 리트라이 동작을 재수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 제 17 항에 있어서,
    상기 특정 데이터의 수가 상기 설정 범위 내에 포함되는지를 판단하는 단계는 상기 특정 데이터의 수가 제1 설정 수보다 같거나 큰지를 판단하는 단계; 및
    상기 특정 데이터의 수가 상기 설정 수보다 같거나 크다고 판단될 경우, 상기 특정 데이터의 수가 상기 제1 설정 수보다 큰 제2 설정 수보다 작거나 같은지를 판단하는 단계를 포함하는 메모리 시스템의 동작 방법.
  20. 제 17 항에 있어서,
    상기 메모리 장치에 저장된 데이터는 복수의 데이터 비트들이 균등한 수를 갖는 랜덤 데이터인 메모리 시스템의 동작 방법.
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