KR20210074024A - 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 장치 및 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것으로, 메모리 장치는 복수의 페이지들을 포함하는 캠 블록; 캠 데이터 리드 동작 시 상기 복수의 페이지들 중 선택된 페이지에 저장된 페이지 단위의 캠 데이터를 리드하기 위한 주변 회로들; 캠 데이터 로드 동작 시 상기 주변 회로들로부터 상기 리드된 페이지 단위의 캠 데이터를 수신하고, 상기 수신된 페이지 단위의 캠 데이터를 출력 캠 데이터로 출력하는 캠 데이터 독출 제어부; 및 상기 캠 데이터 리드 동작 및 상기 캠 데이터 로드 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하며, 상기 캠 데이터 독출 제어부는 상기 리드된 페이지 단위의 캠 데이터에 포함된 체크 데이터에 기초하여 상기 캠 데이터 로드 동작을 중단한다.

Description

메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법{Memory device, memory system including the memory device and operating method of the memory system}
본 발명은 전자 장치에 관한 것으로, 구체적으로 배드 블록 정보가 포함된 캠 데이터의 리드 동작 및 로드 동작을 수행하는 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus)메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 캠 데이터 로드 동작의 효율성을 개선할 수 있는 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 페이지들을 포함하는 캠 블록; 캠 데이터 리드 동작 시 상기 복수의 페이지들 중 선택된 페이지에 저장된 페이지 단위의 캠 데이터를 리드하기 위한 주변 회로들; 캠 데이터 로드 동작 시 상기 주변 회로들로부터 상기 리드된 페이지 단위의 캠 데이터를 수신하고, 상기 수신된 페이지 단위의 캠 데이터를 출력 캠 데이터로 출력하는 캠 데이터 독출 제어부; 및 상기 캠 데이터 리드 동작 및 상기 캠 데이터 로드 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하며, 상기 캠 데이터 독출 제어부는 상기 리드된 페이지 단위의 캠 데이터에 포함된 체크 데이터에 기초하여 상기 캠 데이터 로드 동작을 중단한다.
본 발명의 다른 실시 예에 따른 메모리 시스템은 캠 데이터가 저장되는 캠 블록을 포함하며, 캠 데이터 리드 동작 시 상기 캠 블록에 포함된 복수의 페이지들을 순차적으로 선택하여 페이지 단위의 상기 캠 데이터를 리드하고, 캠 데이터 로드 동작 시 리드된 상기 페이지 단위의 캠 데이터를 출력 캠 데이터로 출력하는 메모리 장치; 및 상기 메모리 장치로부터 상기 출력 캠 데이터를 수신하고, 수신된 상기 출력 캠 데이터에 기초하여 배드 블록 정보를 업데이트하는 메모리 컨트롤러를 포함하며, 상기 메모리 장치는 상기 페이지 단위의 캠 데이터에 포함된 체크 데이터에 기초하여 상기 캠 데이터 로드 동작을 중단시킨다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 캠 데이터 리드 동작 시 메모리 장치에 포함된 복수의 페이지들 중 선택된 페이지에 대한 페이지 단위의 캠 데이터를 리드하는 단계; 캠 데이터 로드 동작 시 상기 리드된 페이지 단위의 캠 데이터를 메모리 컨트롤러에 로드시키는 단계; 및 상기 리드된 페이지 단위의 캠 데이터에 포함된 체크 데이터에 기초하여 상기 캠 데이터 로드 동작을 중단하는 단계를 포함한다.
본 기술에 따르면, 캠 데이터 리드 동작 시 리드된 캠 데이터에 포함된 체크 데이터에 기초하여 캠 데이터 로드 동작을 중단함으로써, 메모리 장치의 동작 성능을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 5는 도 2의 캠 데이터 독출 제어부를 설명하기 위한 블록도이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 페이지 단위의 캠 데이터를 설명하기 위한 도면이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 메모리 컨트롤러(1200)는 프로그램 동작 시 프로그램 동작에 대응하는 커맨드(CMD), 어드레스(ADD) 및 프로그램할 데이터(DATA)를 메모리 장치(1100)로 전송한다. 또한 메모리 컨트롤러(1200)는 리드 동작 시 메모리 장치(1100)로부터 리드된 데이터(DATA)를 수신하여 임시 저장하고, 임시 저장된 데이터(DATA)를 호스트(2000)로 전송할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)의 요청, 테스트 동작, 또는 파워 온 동작 시 메모리 장치(1100)의 캠 블록에 저장된 캠 데이터를 리드하도록 메모리 장치(1100)를 제어할 수 있다. 예를 들어 메모리 컨트롤러(1200)는 캠 데이터 리드 동작에 대응하는 커맨드(CMD)를 생성하여 메모리 장치(1100)로 전송하고, 메모리 장치(1100)로부터 전송받은 캠 데이터(CAM_DATA)에 기초하여 배드 블록을 관리할 수 있다. 캠 데이터(CAM_DATA)는 메모리 장치(1100)에 포함된 복수의 메모리 블록들 중 배드 블록에 대한 정보를 포함할 수 있다.
메모리 컨트롤러(1200)는 배드 블록 관리부(1210)를 포함하도록 구성될 수 있다. 배드 블록 관리부(1210)는 메모리 장치(1100)로부터 캠 데이터(CAM_DATA)를 수신하여 메모리 장치(1100)에 포함된 복수의 메모리 블록들 중 배드 블록에 대한 정보를 업데이트하여 저장할 수 있다. 배드 블록 관리부(1210)는 저장된 배드 블록에 대한 정보에 따라 메모리 장치(1100)의 제반 동작 시 배드 블록이 선택되지 않도록 메모리 장치(1100)를 제어할 수 있다. 실시 예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다. 또한 메모리 장치(1100)는 호스트(2000)의 요청, 테스트 동작, 또는 파워 온 동작 시 메모리 컨트롤러(1200)로부터 수신되는 캠 데이터 리드 동작에 대응하는 커맨드(CMD)에 응답하여 캠 데이터 리드 동작을 수행할 수 있다. 메모리 장치(1100)는 캠 데이터 리드 동작 시 캠 블록에 저장된 캠 데이터(CAM_DATA)를 페이지 단위로 리드하고, 리드된 페이지 단위의 캠 데이터에 포함된 체크 데이터를 확인하여 캠 데이터 리드 동작을 계속적으로 수행하거나 캠 데이터 리드 동작을 종료하고 다음 동작을 수행할 수 있다. 예를 들어 메모리 장치(1100)는 페이지 단위의 캠 데이터(CAM_DATA)에 포함된 적어도 하나 이상의 체크 데이터들이 모두 제1 데이터 값("0")일 경우 캠 데이터 리드 동작을 계속적으로 수행하고, 페이지 단위의 캠 데이터(CAM_DATA)에 포함된 적어도 하나 이상의 체크 데이터들 중 적어도 하나의 체크 데이터가 제2 데이터("1")일 경우 캠 데이터 리드 동작을 종료하고 다음 동작을 수행할 수 있다. 페이지 단위의 캠 데이터(CAM_DATA)는 복수의 데이터 세그먼트(Data segment)들을 포함하며, 복수의 데이터 세그먼트 각각은 체크 데이터를 포함하여 구성될 수 있다. 체크 데이터는 대응하는 복수의 데이터 세그먼트가 배드 블록 정보를 포함할 경우 제1 데이터 값("0")을 가지며, 대응하는 데이터 세그먼트가 배드 블록 정보를 포함하지 않을 경우 제2 데이터 값("1")을 가질 수 있다. 예를 들어 배드 블록 정보를 포함하지 않는 데이터 세그먼트의 모든 데이터들은 소거 셀(erase cell)에 대응하는 제2 데이터 값("1")을 가질 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다. 메모리 장치(1100)는 캠 데이터 리드 동작 시 리드된 캠 데이터에 포함된 체크 데이터를 판별하여 캠 데이터 리드 동작 및 캠 데이터 로드 동작을 중단시키는 캠 데이터 독출 제어부(400)를 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 다수의 메모리 블록들(MB1~MBk; 110) 중 적어도 하나의 메모리 블록(예를 들어 MB1)은 캠(CAM; content addressable memory) 데이터가 저장되는 캠 블록으로 정의할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLm; m은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 선택 라인(first select line), 제2 선택 라인(second select line), 상기 제1 및 제2 선택 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 선택 라인과 워드 라인들 사이, 제2 선택 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인일 수 있고, 제2 선택 라인은 드레인 선택 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 선택 라인들 및 소스 라인들(SL; source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLm)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 리드 전압, 프로그램 전압, 패스 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다. 예를 들어 로우 디코더(220)는 리드 동작 시 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 리드 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가할 수 있다. 또한 로우 디코더(220)는 프로그램 동작 시 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 프로그램 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm; 231)은 프로그램 동작 시 프로그램할 데이터를 임시로 저장하고 임시 저장된 프로그램할 데이터에 기초하여 비트 라인들(BL1~BLm)의 전위 레벨을 조절한다. 또한 리드 또는 검증 동작 시 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)하여 데이터를 리드할 수 할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다. 입출력 회로(250)는 캠 데이터 리드 동작 시 컬럼 디코더(240)를 통해 수신된 페이지 단위의 캠 데이터(CAM_DATA_PAGE)를 캠 데이터 독출 제어부(400)로 전송한다.
패스/페일 판단부(260)는 리드 동작(read operation) 또는 프로그램 검증 동작(program verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 센싱 전압(VPB)은 프로그램 검증 동작 시 패스로 판단된 메모리 셀들의 수에 기초하여 제어되는 전압일 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(100)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고, 소스 라인(SL)에 인가되는 전압을 제어할 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 라인(SL)에 인가되는 소스 라인 전압을 제어할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 디코더 제어 신호들(AD_signals), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 캠 데이터 리드 동작 시 캠 블록(MB1)에 저장된 캠 데이터들을 페이지 단위로 리드하도록 주변 회로들(200)을 제어하며, 캠 데이터 독출 제어부(400)에서 출력되는 캠 데이터 로드 동작 정지 신호(CAM_DATA_STOP)에 응답하여 다음 페이지의 캠 데이터 리드 동작 및 현재 리드된 캠 데이터를 캠 데이터 독출 제어부(400)로 전송하여 외부로 출력하는 캠 데이터 로드 동작을 중단하도록 주변 회로들(200)을 제어할 수 있다.
캠 데이터 독출 제어부(400)는 캠 데이터 로드 동작 시 입출력 회로(250)를 통해 수신된 페이지 단위의 캠 데이터(CAM_DATA_PAGE)를 수신받고, 수신된 페이지 단위의 캠 데이터(CAM_DATA_PAGE)에 포함된 체크 데이터의 데이터 값이 중 제2 데이터("1")인 체크 데이터의 유무를 확인한다. 확인 결과 페이지 단위의 캠 데이터(CAM_DATA_PAGE)에 포함된 복수의 체크 데이터들 중 적어도 하나의 체크 데이터가 제2 데이터("1")일 경우 캠 데이터 독출 제어부(400)는 캠 데이터 리드 동작 및 캠 데이터 로드 동작을 정지시키기 위한 캠 데이터 로드 동작 정지 신호(CAM_DATA_STOP)를 생성하여 출력한다. 또한 확인 결과 페이지 단위의 캠 데이터(CAM_DATA_PAGE)에 포함된 복수의 체크 데이터들 중 적어도 하나의 체크 데이터가 제2 데이터("1")일 경우 캠 데이터 독출 제어부(400)는 수신된 페이지 단위의 캠 데이터(CAM_DATA_PAGE) 중 체크 데이터가 제2 데이터("1")인 데이터 세그먼트를 마스킹(masking) 처리하고 나머지 데이터 세그먼트들을 포함한 캠 데이터(CAM_DATA)를 외부(예를 들어 도 1의 메모리 컨트롤러(1200))로 출력한다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(110)은 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 페이지들(PPG)이 포함될 수 있다.
도 4는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'I'자형 또는 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 4에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11~ST1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21~ST2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(110)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
도 5는 도 2의 캠 데이터 독출 제어부(400)를 설명하기 위한 블록도이다.
도 5를 참조하면, 캠 데이터 독출 제어부(400)는 캠 데이터 레지스터(410), 데이터 체크부(420), 독출 제어 신호 생성부(430)를 포함하여 구성될 수 있다.
캠 데이터 레지스터(410)는 캠 데이터 리드 동작 시 도 2의 입출력 회로(250)를 통해 수신된 페이지 단위의 캠 데이터(CAM_DATA_PAGE)를 임시 저장하고, 저장된 페이지 단위의 캠 데이터(CAM_DATA_PAGE) 중 특정 위치들에 배열된 복수의 체크 데이터(Check_DATA)들을 출력할 수 있다.
데이터 체크부(420)는 캠 데이터 레지스터(410)로부터 수신된 복수의 체크 데이터(Check_DATA)들의 데이터 값을 확인하여 검출 신호(detect_signal)를 생성한다. 예를 들어 데이터 체크부(420)는 캠 데이터 레지스터(410)로부터 수신된 복수의 체크 데이터(Check_DATA)들이 적어도 하나의 제2 데이터("1")를 포함한 경우, 검출 신호(detect_signal)를 활성화시켜 출력한다. 반면, 데이터 체크부(420)는 캠 데이터 레지스터(410)로부터 수신된 복수의 체크 데이터(Check_DATA)들이 모두 제1 데이터("0")일 경우 검출 신호(detect_signal)를 비활성화시킨다.
독출 제어 신호 생성부(430)는 데이터 체크부(420)로부터 수신된 검출 신호(detect_signal)에 응답하여 캠 데이터 리드 동작 및 캠 데이터 로드 동작을 정지시키기 위한 캠 데이터 로드 동작 정지 신호(CAM_DATA_STOP)를 생성하여 출력한다. 예를 들어, 독출 제어 신호 생성부(430)는 검출 신호(detect_signal)가 활성화되어 수신될 경우 캠 데이터 로드 동작 정지 신호(CAM_DATA_STOP)를 활성화시켜 출력하고, 검출 신호(detect_signal)가 비활성화된 경우 캠 데이터 로드 동작 정지 신호(CAM_DATA_STOP)를 비활성화시킨다.
캠 데이터 레지스터(410)는 데이터 체크부(420)로부터 수신된 검출 신호(detect_signal)에 응답하여 저장된 페이지 단위의 캠 데이터(CAM_DATA_PAGE)를 캠 데이터(CAM_DATA)로 출력하거나, 저장된 페이지 단위의 캠 데이터(CAM_DATA_PAGE) 중 체크 데이터가 제2 데이터("1")인 데이터 세그먼트를 마스킹(masking) 처리하고 나머지 데이터 세그먼트를 캠 데이터(CAM_DATA)로 출력한다. 예를 들어, 캠 데이터 레지스터(410)는 검출 신호(detect_signal)가 활성화된 경우 체크 데이터가 제2 데이터("1")인 데이터 세그먼트를 마스킹(masking) 처리하여 나머지 데이터 세그먼트를 캠 데이터(CAM_DATA)로 출력하고, 검출 신호(detect_signal)가 비활성화된 경우 저장된 페이지 단위의 캠 데이터(CAM_DATA_PAGE)를 캠 데이터(CAM_DATA)로 출력한다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 페이지 단위의 캠 데이터를 설명하기 위한 도면이다.
도 1 내지 도 7을 참조하여, 메모리 시스템의 캠 데이터 리드 동작을 설명하면 다음과 같다.
메모리 장치(1100)는 호스트(2000)의 요청, 테스트 동작, 또는 파워 온 동작 시 메모리 컨트롤러(1200)로부터 캠 데이터 리드 동작에 대응하는 커맨드(CMD), 즉 캠 데이터 리드 커맨드를 수신한다(S610).
메모리 장치(1100)의 제어 로직(300)은 캠 데이터 리드 커맨드에 응답하여 캠 블록(예를 들어 MB1)의 리드 동작을 수행하되, 캠 블록(MB1)에 포함된 다수의 페이지(PPG) 중 선택된 페이지에 대한 리드 동작을 수행하도록 주변 회로들(200)을 제어한다(S620).
예를 들어 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 리드 전압 및 패스 전압을 생성하여 출력하고, 로우 디코더(220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 리드 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가할 수 있다.
페이지 버퍼들(PB1~PBm; 231)은 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)하여 선택된 페이지(PPG)에 저장된 페이지 단위의 캠 데이터(CAM_DATA_PAGE)를 리드하여 임시 저장한다. 페이지 버퍼들(PB1~PBm; 231)에 임시 저장된 페이지 단위의 캠 데이터(CAM_DATA_PAGE)는 컬럼 디코더(240) 및 입출력 회로(250)를 통해 캠 데이터 독출부(400)로 전송된다.
페이지 단위의 캠 데이터는 도 7과 같이 복수의 데이터 세그먼트(Data segment)들과 CRC(Cyclic Redundancy Check) 코드 데이터를 포함하여 구성될 수 있다. 각 데이터 세그먼트(Data segment)는 하나의 배드 블록 정보에 대응하며, 블록 어드레스(Block Add) 및 체크 데이터(Check DATA)를 포함하여 구성될 수 있다. 예를 들어 캠 블록(MB1)의 선택된 페이지(PPG)에 M개의 배드 블록 정보가 저장된 경우, 페이지 단위의 캠 데이터에 포함된 복수의 데이터 세그먼트(Data segment)들 중 첫 번째 데이터 세그먼트부터 M 번째 데이터 세그먼트는 M개의 배드 블록 정보(Bad Block 0 내지 Bad Block M-1)들에 하나씩 순차적으로 대응한다. 또한 첫 번째 데이터 세그먼트부터 M 번째 데이터 세그먼트를 제외한 나머지 데이터 세그먼트는 무효 정보(invalid info)에 해당하며, 나머지 데이터 세그먼트들의 모든 데이터 값은 제2 데이터("1")를 가질 수 있다. 데이터 세그먼트(Data segment)에 포함된 체크 데이터(Check DATA)는 해당 데이터 세그먼트가 배드 블록 정보를 포함할 경우 제1 데이터("0")를 가지며, 해당 데이터 세그먼트가 배드 블록 정보를 포함하지 않을 경우 제2 데이터("1")를 가질 수 있다. 첫 번째 데이터 세그먼트부터 M 번째 데이터 세그먼트는 M개의 배드 블록 정보(Bad Block 0 내지 Bad Block M-1)들에 하나씩 순차적으로 대응하므로, 첫 번째 데이터 세그먼트부터 M 번째 데이터 세그먼트에 포함된 체크 데이터(Check DATA)는 제1 데이터("0")이며, 나머지 데이터 세그먼트들은 무효 정보(invalid info)에 해당하므로 나머지 데이터 세그먼트들의 체크 데이터(Check DATA)는 제2 데이터("1")이다.
복수의 배드 블록 정보들은 캠 블록의 적어도 하나의 페이지에 저장될 수 있다. 예를 들어 배드 블록이 300개이고 하나의 페이지가 최대 254개의 배드 블록 정보를 저장할 수 있을 경우, 제1 페이지에 254개의 배드 블록 정보가 저장되고, 제2 페이지에 46개의 배드 블록 정보가 저장될 수 있다. 또한 제2 페이지에 저장된 46개의 배드 블록 정보는 제2 페이지에 저장 가능한 254개 데이터 세그먼트 중 첫 번째 데이터 세그먼트부터 46번째 데이터 세그먼트들에 할당될 수 있다.
캠 데이터 독출 제어부(400)는 입출력 회로(250)를 통해 수신된 페이지 단위의 캠 데이터(CAM_DATA_PAGE) 중 특정 위치들에 배열된 복수의 체크 데이터(Check_DATA)들을 확인한다(S630).
예를 들어 캠 데이터 레지스터(410)는 페이지 단위의 캠 데이터(CAM_DATA_PAGE)를 수신받아 이를 저장하고, 저장된 페이지 단위의 캠 데이터(CAM_DATA_PAGE) 중 특정 위치들에 배열된 복수의 체크 데이터(Check_DATA)들을 출력한다. 데이터 체크부(420)는 캠 데이터 레지스터(410)로부터 수신된 복수의 체크 데이터(Check_DATA)들의 데이터 값을 확인한다.
확인 결과(S640), 복수의 체크 데이터(Check_DATA)들 중 제2 데이터("1") 값을 가지는 체크 데이터가 검출될 경우(예), 제2 데이터("1") 값을 가지는 무효 정보에 대응하는 데이터 세그먼트를 마스크 처리한다(S650). 예를 들어 캠 데이터 레지스터(410)는 데이터 체크부(420)로부터 수신된 활성화된 검출 신호(detect_signal)에 응답하여 저장된 페이지 단위의 캠 데이터(CAM_DATA_PAGE) 중 체크 데이터가 제2 데이터("1")인 데이터 세그먼트를 마스킹 처리하고, 체크 데이터가 제1 데이터("0")인 데이터 세그먼트들과 CRC 코드 데이터만을 순차적으로 메모리 컨트롤러(1200)로 전송하는 캠 데이터 로드 동작을 수행한다.
독출 제어 신호 생성부(430)는 활성화된 검출 신호(detect_signal)에 응답하여 캠 데이터 로드 동작 정지 신호(CAM_DATA_STOP)를 출력하고, 제어 로직(300)은 캠 데이터 독출 제어부(400)에서 출력되는 캠 데이터 로드 동작 정지 신호(CAM_DATA_STOP)에 응답하여 페이지 버퍼 그룹(230)에 저장된 페이지 단위의 캠 데이터를 캠 데이터 독출 제어부(400)로 전송하는 동작을 중단하여 캠 데이터 로드 동작을 정지시킨다(S660).
상술한 확인 결과(S640), 복수의 체크 데이터(Check_DATA)들이 모두 제1 데이터("0")인 경우(아니오), 선택된 페이지에서 리드된 페이지 단위의 캠 데이터(CAM_DATA_PAGE)에 포함된 복수의 데이터 세그먼트들(Data segment)은 모두 배드 블록 정보를 포함하는 것으로 판단하고, 캠 데이터 로드 동작 정지 신호(CAM_DATA_STOP)는 비활성화된다. 캠 데이터 레지스터(410)는 데이터 체크부(420)로부터 수신된 비활성화된 검출 신호(detect_signal)에 응답하여 저장된 페이지 단위의 캠 데이터(CAM_DATA_PAGE)에 포함된 모든 데이터 세그먼트들 및 CRC 코드 데이터를 캠 데이터(CAM_DATA)로 하여 순차적으로 메모리 컨트롤러(1200)로 전송한다(S670).
메모리 컨트롤러(1200)는 메모리 장치(1100)로부터 캠 데이터(CAM_DATA)를 수신하고, 캠 데이터(CAM_DATA)에 포함된 CRC 코드 데이터를 이용하여 캠 데이터(CAM_DATA)를 디코딩하고, 디코딩된 캠 데이터(CAM_DATA)에 기초하여 배드 블록을 업데이트하여 등록한다(S680)
제어 로직(300)은 현재 리드 동작이 수행된 선택된 페이지가 캠 블록(MB1)의 마지막 페이지인지 확인한다(S690).
상술한 확인 결과(S690), 현재 리드 동작이 수행된 선택된 페이지가 캠 블록(MB1)의 마지막 페이지가 아닐 경우(아니오), 제어 로직(300)은 캠 블록(MB1)의 다음 페이지를 선택하여(S700) 상술한 단계 S620부터 재수행하도록 주변 회로들(200)을 제어하고, 현재 리드 동작이 수행된 선택된 페이지가 캠 블록(MB1)의 마지막 페이지일 경우(예) 캠 데이터 리드 및 로드 동작을 종료한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면 선택된 페이지에서 리드된 페이지 단위의 캠 데이터에 포함된 복수의 데이터 세그먼트들 각각에 포함된 체크 데이터를 이용하여 무효 정보가 저장된 데이터 세그먼트를 검출하고, 무효 정보가 저장된 데이터 세그먼트가 검출될 경우 무효 정보가 저장된 데이터 세그먼트는 마스크 처리하고 나머지 데이터 세그먼트들만을 메모리 컨트롤러로 로드시킨 후 캠 데이터 로드 동작을 중단시킬 수 있다. 이로 인하여 캠 데이터 로드 동작의 효율이 개선된다. 또한 리드된 페이지 단위의 캠 데이터 중 배드 블록 정보가 포함된 데이터 세그먼트들만 선택적으로 메모리 컨트롤러로 로드시켜 디코딩 동작을 수행함으로써, 디코딩 동작 속도가 개선될 수 있다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러(1200)의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치(1100)의 예시를 통해 구현될 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러(1200)의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치(1100)의 예시를 통해 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러(1200)의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치(1100)의 예시를 통해 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러(1200)의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치(1100)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직
400: 캠 데이터 독출 제어부

Claims (20)

  1. 복수의 페이지들을 포함하는 캠 블록;
    캠 데이터 리드 동작 시 상기 복수의 페이지들 중 선택된 페이지에 저장된 페이지 단위의 캠 데이터를 리드하기 위한 주변 회로들;
    캠 데이터 로드 동작 시 상기 주변 회로들로부터 상기 리드된 페이지 단위의 캠 데이터를 수신하고, 상기 수신된 페이지 단위의 캠 데이터를 출력 캠 데이터로 출력하는 캠 데이터 독출 제어부; 및
    상기 캠 데이터 리드 동작 및 상기 캠 데이터 로드 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하며,
    상기 캠 데이터 독출 제어부는 상기 리드된 페이지 단위의 캠 데이터에 포함된 체크 데이터에 기초하여 상기 캠 데이터 로드 동작을 중단하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 페이지 단위의 캠 데이터는 복수의 데이터 세그먼트들 및 CRC 코드 데이터를 포함하며, 상기 복수의 데이터 세그먼트들 각각은 상기 체크 데이터를 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 데이터 세그먼트들 중 배드 블록에 대응하는 제1 데이터 세그먼트들은 상기 배드 블록의 어드레스 데이터 및 상기 체크 데이터를 포함하며,
    상기 체크 데이터는 상기 복수의 데이터 세그먼트들 각각의 특정 위치에 배치되는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 캠 데이터 독출 제어부는 상기 체크 데이터에 기초하여 상기 캠 데이터 로드 동작을 중단시키기 위한 캠 데이터 로드 동작 정지 신호를 생성하며,
    상기 제어 로직은 상기 캠 데이터 로드 동작 정지 신호에 응답하여 상기 리드된 페이지 단위의 캠 데이터를 상기 캠 데이터 독출 제어부로 전송하는 동작을 중단하도록 상기 주변 회로들을 제어하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 캠 데이터 독출 제어부는 상기 복수의 데이터 세그먼트들에 포함된 상기 체크 데이터에 기초하여 상기 리드된 페이지 단위의 캠 데이터를 상기 출력 캠 데이터로 출력하거나,
    상기 리드된 페이지 단위의 캠 데이터에 포함된 상기 복수의 데이터 세그먼트들 중 무효 정보에 대응하는 제2 데이터 세그먼트들을 마스킹 처리하고, 상기 제1 데이터 세그먼트들 및 상기 CRC 코드 데이터를 상기 출력 캠 데이터로 출력하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 데이터 세그먼트들의 상기 체크 데이터는 제1 데이터이며, 상기 제2 데이터 세그먼트들의 상기 체크 데이터는 제2 데이터이며, 상기 제1 데이터와 상기 제2 데이터는 서로 상이한 데이터인 메모리 장치.
  7. 제 6 항에 있어서,
    상기 캠 데이터 독출 제어부는 상기 캠 데이터 로드 동작 시 상기 리드된 페이지 단위의 캠 데이터를 임시 저장하고, 상기 임시 저장된 페이지 단위의 캠 데이터 중 특정 위치들에 배열된 상기 체크 데이터를 출력하는 캠 데이터 레지스터;
    상기 캠 데이터 레지스터에서 출력되는 상기 체크 데이터의 데이터 값을 확인하여 검출 신호를 생성하는 데이터 체크부; 및
    상기 검출 신호에 응답하여 상기 캠 데이터 로드 동작 정지 신호를 생성하여 출력하기 위한 독출 제어 신호 생성부를 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 캠 데이터 레지스터는 상기 검출 신호에 응답하여 상기 리드된 페이지 단위의 캠 데이터에 포함된 복수의 데이터 세그먼트들 중 상기 제2 데이터 세그먼트들을 마스킹 처리하고, 상기 제1 데이터 세그먼트들 및 상기 CRC 코드 데이터를 상기 출력 캠 데이터로 출력하는 메모리 장치.
  9. 캠 데이터가 저장되는 캠 블록을 포함하며, 캠 데이터 리드 동작 시 상기 캠 블록에 포함된 복수의 페이지들을 순차적으로 선택하여 페이지 단위의 상기 캠 데이터를 리드하고, 캠 데이터 로드 동작 시 리드된 상기 페이지 단위의 캠 데이터를 출력 캠 데이터로 출력하는 메모리 장치; 및
    상기 메모리 장치로부터 상기 출력 캠 데이터를 수신하고, 수신된 상기 출력 캠 데이터에 기초하여 배드 블록 정보를 업데이트하는 메모리 컨트롤러를 포함하며,
    상기 메모리 장치는 상기 페이지 단위의 캠 데이터에 포함된 체크 데이터에 기초하여 상기 캠 데이터 로드 동작을 중단시키는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 메모리 장치는 상기 캠 블록;
    상기 캠 데이터 리드 동작 시 상기 복수의 페이지들 중 선택된 페이지에 저장된 상기 페이지 단위의 캠 데이터를 리드하기 위한 주변 회로들;
    상기 캠 데이터 로드 동작 시 상기 주변 회로들로부터 상기 리드된 페이지 단위의 캠 데이터를 수신하고, 상기 수신된 페이지 단위의 캠 데이터를 상기 출력 캠 데이터로 하여 상기 메모리 컨트롤러에 로드시키는 캠 데이터 독출 제어부; 및
    상기 캠 데이터 리드 동작 및 상기 캠 데이터 로드 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하며,
    상기 캠 데이터 독출 제어부는 상기 리드된 페이지 단위의 캠 데이터에 포함된 상기 체크 데이터에 기초하여 상기 캠 데이터 로드 동작을 중단하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 페이지 단위의 캠 데이터는 복수의 데이터 세그먼트들 및 CRC 코드 데이터를 포함하며, 상기 복수의 데이터 세그먼트들 각각은 상기 체크 데이터를 포함하여 구성되는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 복수의 데이터 세그먼트들 중 배드 블록에 대응하는 제1 데이터 세그먼트들은 상기 배드 블록의 어드레스 데이터 및 상기 체크 데이터를 포함하며,
    상기 체크 데이터는 상기 복수의 데이터 세그먼트들 각각의 특정 위치에 배치되는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 캠 데이터 독출 제어부는 상기 체크 데이터에 기초하여 상기 캠 데이터 로드 동작을 중단시키기 위한 캠 데이터 로드 동작 정지 신호를 생성하며,
    상기 제어 로직은 상기 캠 데이터 로드 동작 정지 신호에 응답하여 상기 리드된 페이지 단위의 캠 데이터를 상기 캠 데이터 독출 제어부로 전송하는 동작을 중단하도록 상기 주변 회로들을 제어하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 캠 데이터 독출 제어부는 상기 복수의 데이터 세그먼트들에 포함된 상기 체크 데이터에 기초하여 상기 리드된 페이지 단위의 캠 데이터를 상기 출력 캠 데이터로 출력하거나,
    상기 리드된 페이지 단위의 캠 데이터에 포함된 상기 복수의 데이터 세그먼트들 중 무효 정보에 대응하는 제2 데이터 세그먼트들을 마스킹 처리하고, 상기 제1 데이터 세그먼트들 및 상기 CRC 코드 데이터를 상기 출력 캠 데이터로 출력하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 캠 데이터 독출 제어부는 상기 캠 데이터 로드 동작 시 상기 리드된 페이지 단위의 캠 데이터를 임시 저장하고, 상기 임시 저장된 페이지 단위의 캠 데이터 중 특정 위치들에 배열된 상기 체크 데이터를 출력하는 캠 데이터 레지스터;
    상기 캠 데이터 레지스터에서 출력되는 상기 체크 데이터의 데이터 값을 확인하여 검출 신호를 생성하는 데이터 체크부; 및
    상기 검출 신호에 응답하여 상기 캠 데이터 로드 동작 정지 신호를 생성하여 출력하기 위한 독출 제어 신호 생성부를 포함하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 캠 데이터 레지스터는 상기 검출 신호에 응답하여 상기 임시 저장된 페이지 단위의 캠 데이터를 상기 출력 캠 데이터로 출력하거나,
    상기 임시 저장된 페이지 단위의 캠 데이터 중 상기 제2 데이터 세그먼트들을 마스킹 처리하고, 상기 제1 데이터 세그먼트들 및 상기 CRC 코드 데이터를 상기 출력 캠 데이터로 출력하는 메모리 시스템.
  17. 제 11 항에 있어서,
    상기 메모리 컨트롤러는 상기 CRC 코드 데이터를 이용하여 상기 출력 캠 데이터를 디코딩하고, 상기 디코딩된 출력 캠 데이터에 기초하여 상기 배드 블록 정보를 업데이트하는 메모리 시스템.
  18. 캠 데이터 리드 동작 시 메모리 장치에 포함된 복수의 페이지들 중 선택된 페이지에 대한 페이지 단위의 캠 데이터를 리드하는 단계;
    캠 데이터 로드 동작 시 상기 리드된 페이지 단위의 캠 데이터를 메모리 컨트롤러에 로드시키는 단계; 및
    상기 리드된 페이지 단위의 캠 데이터에 포함된 체크 데이터에 기초하여 상기 캠 데이터 로드 동작을 중단하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 제 18 항에 있어서,
    상기 캠 데이터 로드 동작을 중단하는 단계는 상기 체크 데이터에 기초하여 상기 리드된 페이지 단위의 캠 데이터에 포함된 복수의 데이터 세그먼트들 중 배드 블록에 대응하는 제1 데이터 세그먼트들 및 CRC 코드 데이터를 출력 캠 데이터로 출력하는 단계;
    상기 복수의 데이터 세그먼트들 중 무효 정보에 대응하는 제2 데이터 세그먼트들은 마스킹 처리하는 단계를 포함하는 메모리 시스템의 동작 방법.
  20. 제 19 항에 있어서,
    상기 복수의 데이터 세그먼트들 각각은 상기 체크 데이터를 포함하며, 상기 제1 데이터 세그먼트들의 상기 체크 데이터는 제1 데이터이며, 상기 제2 데이터 세그먼트들의 상기 체크 데이터는 제2 데이터이며, 상기 제1 데이터와 상기 제2 데이터는 서로 상이한 데이터인 메모리 시스템의 동작 방법.
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US16/856,866 US11132252B2 (en) 2019-12-11 2020-04-23 Memory device, memory system including memory device, and method of operating memory system
CN202010690859.5A CN112947850B (zh) 2019-12-11 2020-07-17 存储器装置、包括存储器装置的存储器系统及其操作方法

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114398013A (zh) * 2022-01-26 2022-04-26 东芯半导体股份有限公司 Nand存储器安全代码生成模块和生成方法、以及nand存储器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7257763B1 (en) * 2001-08-03 2007-08-14 Netlogic Microsystems, Inc. Content addressable memory with error signaling
US6700809B1 (en) * 2002-02-01 2004-03-02 Netlogic Microsystems, Inc. Entry relocation in a content addressable memory device
US6697276B1 (en) * 2002-02-01 2004-02-24 Netlogic Microsystems, Inc. Content addressable memory device
KR100719377B1 (ko) * 2006-01-19 2007-05-17 삼성전자주식회사 데이터 패턴을 읽는 반도체 메모리 장치
KR101131569B1 (ko) 2010-10-29 2012-04-04 주식회사 하이닉스반도체 비휘발성 메모리 장치, 이를 위한 리페어 회로 및 캠 데이터 독출 방법
KR20120120612A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 이의 프로그램 방법
KR20130070927A (ko) * 2011-12-20 2013-06-28 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그 동작 방법
KR102248470B1 (ko) * 2012-06-15 2021-05-06 인텔 코포레이션 메모리로부터 순차적으로 판독하는 load들을 구성하는 메모리 일관성 모델에서 비순차 load들을 갖는 세마포어 방법 및 시스템
US9324441B1 (en) * 2015-01-20 2016-04-26 Sandisk Technologies Inc. Fast adaptive trimming of operating parameters for non-volatile memory devices
KR20170090177A (ko) * 2016-01-28 2017-08-07 에스케이하이닉스 주식회사 메모리 시스템, 반도체 메모리 장치 및 그의 동작 방법
KR102588113B1 (ko) 2016-11-07 2023-10-16 삼성전자주식회사 스토리지 장치를 포함하는 사용자 장치 및 그것의 트림 관리 방법
KR102409798B1 (ko) * 2018-01-08 2022-06-16 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102409799B1 (ko) * 2018-01-17 2022-06-16 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102505929B1 (ko) * 2018-04-25 2023-03-06 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20200077287A (ko) * 2018-12-20 2020-06-30 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법

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