CN112017716A - 存储器装置、包括其的存储器系统及存储器系统操作方法 - Google Patents

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Abstract

存储器装置、包括其的存储器系统及存储器系统操作方法。存储器装置包括：存储器块，该存储器块包括虚设页和多个主页；外围电路，该外围电路用于在编程操作中对多个主页执行正常编程操作并且对虚设页执行虚设编程操作，并且在读取操作中读取虚设页和多个主页中存储的数据；以及控制逻辑，该控制逻辑用于控制外围电路以在编程操作中将与多个主页当中的第一主页的第一逻辑页数据相同的数据编程到虚设页。

Description

存储器装置、包括其的存储器系统及存储器系统操作方法
技术领域
本公开总体上涉及电子装置，并且更具体地，涉及存储器装置、包括存储器装置的存储器系统以及存储器系统的操作方法。
背景技术
最近计算机环境的范例已转变为无处不在的计算环境，在该计算环境中，可以随时随地使用计算系统。这促进了诸如移动电话、数码相机、笔记本计算机等的便携式电子装置的日益增加的使用。这样的便携式电子装置通常可以包括使用存储器装置的存储器系统，即：数据储存装置。数据储存装置用作便携式电子装置的主存储器装置或辅存储器装置。
使用存储器装置的数据储存装置由于没有机械驱动部件而具有优异的稳定性和耐久性、高信息访问速度和低功耗。在具有这种优点的存储器系统的示例中，数据储存装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
发明内容
根据本公开的一方面，可以提供一种存储器装置，该存储器装置包括：存储器块，该存储器块包括虚设页和多个主页；外围电路，该外围电路被配置为在编程操作中对多个主页执行正常编程操作并且对虚设页执行虚设编程操作，并且在读取操作中读取虚设页和多个主页中存储的数据；以及控制逻辑，该控制逻辑被配置为控制外围电路以在编程操作中将与多个主页当中的第一主页的第一逻辑页数据相同的数据编程到虚设页。
根据本公开的另一方面，可以提供一种存储器系统，该存储器系统包括：存储器装置，该存储器装置被配置为包括：多个存储器块，每个存储器块包括虚设页和多个主页；以及外围电路，该外围电路用于对多个存储器块当中的被选存储器块进行编程操作和读取操作；以及控制器，该控制器被配置为响应于从主机接收到的请求而控制存储器装置以执行编程操作和读取操作，并且控制存储器装置以在被选存储器块的首次读取操作中对虚设页执行虚设读取操作并且对多个主页执行正常读取操作。
根据本公开的又一方面，可以提供一种用于操作存储器系统的方法，该方法包括：提供包括虚设页和多个主页的存储器块；执行虚设编程操作，该虚设编程操作将要编程到多个主页当中的第一主页的第一逻辑页数据编程到虚设页；以及执行正常编程操作，该正常编程操作将第一逻辑页数据至第n逻辑页数据(n为2或更大的正数)编程到多个主页中的每一个。
附图说明
现在将参照附图来描述各种实施方式。然而，它们可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。
在附图中，为了示例清楚，可能会夸大尺寸。将理解的是，当元件称为在两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标号始终指代相似的元件。
图1是例示根据本公开的实施方式的存储器系统的框图。
图2是例示图1所示的控制器的配置的框图。
图3是例示图1所示的半导体存储器的图。
图4是例示图3所示的存储器块的图。
图5是例示三维配置的存储器块的实施方式的图。
图6是例示三维配置的存储器块的另一实施方式的图。
图7是例示存储器单元的阈值电压分布的阈值电压分布图。
图8是例示根据本公开的实施方式的存储器系统的编程操作方法的流程图。
图9是例示根据本公开的实施方式的存储器系统的读取操作方法的流程图。
图10是例示存储器系统的另一实施方式的图。
图11是例示存储器系统的另一实施方式的图。
图12是例示存储器系统的另一实施方式的图。
图13是例示存储器系统的另一实施方式的图。
具体实施方式
本文公开的结构性描述或功能性描述仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以以各种形式实现，并且不能被解释为限于本文阐述的实施方式。
根据本公开的构思的实施方式可以进行各种变型并且具有各种形状。因此，这些实施方式例示在附图中并且意欲在本文中进行描述。然而，根据本公开的构思的实施方式不被解释为限于具体公开内容，而是包括不脱离本公开的精神和技术范围的所有变型、等同或替代。
尽管可以使用诸如“第一”和“第二”之类的术语来描述各种组件，但是这些组件一定不能理解为限于以上术语。以上术语仅用于将一个组件和另一组件区分开。例如，在不脱离本公开的权利范围的情况下，第一组件可以称为第二组件，并且同样，第二组件可以称为第一组件。
将理解的是，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者也可以存在中间元件。相反，当一元件被称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。此外，可以类似地解释描述组件之间关系的其它表达，诸如“在…之间”、“紧接在…之间”或“与…相邻”以及“与…直接相邻”。
本申请中使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文另外明确指出，否则本公开中的单数形式旨在也包括复数形式。还将理解的是，诸如“包括”或“具有”等的术语旨在指示说明书中所公开的特征、数量、操作、动作、组件、部件或其组合的存在，并非旨在排除可以存在或可以添加一个或更多个其它特征、数量、操作、动作、组件、部件或其组合的可能性。
只要没有不同的定义，本文所用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。具有在字典中所定义的定义的术语应当理解为使得它们具有与相关技术的上下文一致的含义。只要在本申请中没有明确定义，不应以理想的或过度形式化的方式来理解术语。
在描述那些实施方式时，对本公开所属领域公知并且与本公开不直接相关的技术将省略其描述。这旨在通过省略不必要的描述来更清楚地公开本公开的要旨。
在下文中，将参照附图描述本公开的实施方式的示例，以使本领域技术人员能够容易地实现本公开的技术精神。
实施方式可以提供具有改善的读取可靠性的存储器装置、包括该存储器装置的存储器系统以及操作存储器系统装置的方法。
图1是例示根据本公开的实施方式的存储器系统的框图。
参照图1，存储器系统1000可以包括存储器装置1100、控制器1200和主机1300。存储器装置1100包括多个半导体存储器100。多个半导体存储器100可以被分为多个组。尽管在本公开的实施方式中例示并描述了主机1300被包括在存储器系统1000中的情况，但是存储器系统1000可以仅包括控制器1200和存储器装置1100，并且主机1300可以设置在存储器系统1000的外部。
在图1中，示出了存储器装置1100的多个组分别通过第一通道CH1至第n通道CHn与控制器1200通信的情况。每个半导体存储器100将在后面参照图3进行描述。
配置有半导体存储器100的多个组中的每个组通过一个公共通道与控制器1200通信。控制器1200通过多个通道CH1至CHn控制存储器装置1100的多个半导体存储器100。多个存储器100中的每个可以包括多个存储器块，并且多个存储器块中的每个可以配置有虚设页和多个主页。将参照稍后将描述的图4至图6来描述存储器块的配置。
控制器1200联接在主机1300和存储器装置1100之间。控制器1200响应于来自主机1300的请求而访问存储器装置1100。例如，控制器1200响应于从主机1300接收到的主机命令Host_CMD而控制存储器装置1100的读取操作、编程操作、擦除操作和后台操作。在编程操作中，主机1300可以将数据和地址与主机命令Host_CMD一起发送。在读取操作中，主机1300可以将地址与主机命令Host_CMD一起发送。控制器1200提供存储器装置1100和主机1300之间的接口。控制器1200驱动用于控制存储器装置1100的固件。
在编程操作中，控制器1200可以控制存储器装置1100以将设定数据编程到半导体存储器100中所包括的存储器块的虚设页。此外，在对读取操作中的被选存储器块的首次读取操作的情况下，控制器1200可以控制存储器装置1100对虚设页执行读取操作，然后对主页执行读取操作。
由于与完成了编程操作的存储器块共享字线的另一存储器块的编程操作等，在沟道中产生空穴或漏电流被引入沟道中，因此完成了编程操作的存储器块的沟道电位电平可能会增加。在本公开的实施方式中，通过对虚设页的读取操作来稳定被选存储器块的沟道电位电平，然后对主页执行读取操作，从而能够提高读取操作的可靠性。
主机1300包括诸如计算机、PDA、PMP、MP3播放器、相机、便携式摄像机和移动电话之类的便携式电子装置。主机1300可以通过主机命令Host_CMD来请求存储器系统1000的编程操作、读取操作、擦除操作等。为了执行存储器装置1100的编程操作，主机1300可以向控制器1200发送与写入命令相对应的主机命令Host_CMD、数据和地址。为了执行存储器装置1100的读取操作，主机1300可以向控制器1200发送与读取命令相对应的主机命令Host_CMD和地址。地址可以是逻辑地址。
控制器1200和存储器装置1100可以集成到一个半导体装置中。在实施方式中，控制器1200和存储器装置1100可以集成到一个半导体装置中，以构成存储卡。例如，控制器1200和存储器装置1100可以集成到一个半导体装置中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微MMC)、SD卡(SD、迷你SD、微SD或SDHC)或通用闪存(UFS)之类的存储卡。
控制器1200和存储器装置1100可以集成到一个半导体装置中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置为将数据存储在半导体存储器中的储存装置。
在另一示例中，可以将存储器系统1000提供为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置或构成计算系统的各种组件之一之类的电子装置的各种组件之一。
在实施方式中，存储器装置1100或存储器系统1000可以封装成各种形式。例如，可以以诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平包(TQFP)、小外形集成电路(SOIC)、缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平包(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)之类的方式来封装存储器装置1100或存储器系统1000。
图2是例示图1所示的控制器的配置的框图。
参照图2，控制器1200可以包括主机控制电路1210、处理器1220、缓冲存储器1230、纠错电路1240、闪存控制电路1250和总线1270。
总线1270可以提供控制器1200的组件之间的通道。
主机控制电路1210可以控制图1所示的主机1300和缓冲存储器1230之间的数据传输。在一示例中，主机控制电路1210可以控制将从主机1300输入的数据缓冲到缓冲存储器1230的操作。在另一示例中，主机控制电路1210可以控制向主机1300输出缓冲到缓冲存储器1230的数据的操作。
主机控制电路1210可以包括主机接口。
处理器1220可以控制控制器1200的整体操作，并且执行逻辑操作。处理器1220可以通过主机控制电路1210与图1所示的主机1300通信，并且通过闪存控制电路1250与图1所示的存储器装置1100通信。此外，处理器1220可以通过使用缓冲存储器1230作为工作存储器、缓存存储器或缓冲存储器来控制存储器系统1000的操作。处理器1220可以通过根据优先级顺序重新排列从主机1300接收到的多个主机命令来产生命令队列，从而控制闪存控制电路1250。处理器1220可以包括闪存转换层(在下文中，被称为“FTL”)1221。处理器1220可以控制缓冲存储器1230和闪存控制电路1250，从而控制存储器装置1100以在编程操作中将要编程到被选存储器块的第一物理页的多个逻辑页数据当中的第一逻辑页数据编程到虚设页。此外，处理器1220可以控制闪存控制电路1250，以在被选存储器块的首次读取操作中读取虚设页中所存储的数据，并且基于所读取的数据是否有效来确定主页的读取操作方法。例如，当确定出从虚设页读取的数据有效时，处理器1220可以控制闪存控制电路1250以在对第一物理页的读取操作中仅执行除第一逻辑页数据以外的其它逻辑页数据的读取操作。另一方面，当确定出从虚设页读取的数据无效时，处理器1220可以控制闪存控制电路1250以对第一物理页的所有逻辑页执行读取操作。
闪存转换层(FTL)1221通过驱动固件来控制存储器装置1100。固件可以存储在直接联接至缓冲存储器1230的附加存储器(未示出)中或处理器1220中的储存空间中。在编程操作中，FTL 1221可以将相应物理地址映射到从图1所示的主机1300输入的地址(例如，逻辑地址)。此外，在读取操作中，FTL 1221检查映射到从主机1300输入的逻辑地址的物理地址。
另外，FTL 1221可以响应于从主机1300接收到的主机命令而产生用于控制闪存控制电路1250的命令队列。
缓冲存储器1230可以用作处理器1220的工作存储器、缓存存储器或缓冲器。缓冲存储器1230可以存储由处理器1220执行的代码和命令。缓冲存储器1230可以存储由处理器1220处理的数据。
缓冲存储器1230可以包括写入缓冲器1231和读取缓冲器1232。写入缓冲器1231临时存储在编程操作中从主机1300接收到的数据，然后当与写入操作相对应的内部命令发送到存储器装置1100时将临时存储的数据发送给存储器装置1100。读取缓冲器1232临时存储在读取操作中从存储器装置1100接收的数据，然后将临时存储的数据发送给主机1300。
缓冲存储器1230可以包括静态随机存取存储器(RAM)(SRAM)或动态RAM(DRAM)。
纠错电路1240可以执行纠错操作。纠错电路1240可以基于通过闪存控制电路1250要写入到图1所示的存储器装置1100的数据来执行纠错码(ECC)编码。ECC编码数据可以通过闪存控制电路1250传送到存储器装置1100。纠错电路1240可以对通过闪存控制电路1250从存储器装置1100接收的数据执行ECC解码。纠错电路1240可以配置有多个ECC电路之一，并且多个ECC电路可以具有差分纠错能力。也就是说，多个ECC电路具有不同的最大允许错误比特数。此外，纠错电路1240可以确定在读取操作中从存储器装置1100接收的数据是否有效。例如，纠错电路1240可以检测并计数从存储器装置1100接收的数据中所包括的错误比特的数量，当错误比特的计数数量等于或小于纠错电路1240的最大允许错误比特数时确定相应数据有效，并且当错误比特的计数数量大于纠错电路1240的最大允许错误比特数时，确定相应数据无效。
在示例中，纠错电路1240可以作为闪存控制电路1250的组件而包括在闪存控制电路1250中。
闪存控制电路1250响应于由处理器1220产生的命令队列来产生并输出用于控制存储器装置1100的内部命令。闪存控制电路1250可以通过在编程操作中将缓冲至缓冲存储器1230的写入缓冲器1231的数据发送给存储器装置1100来控制编程操作。在另一示例中，闪存控制电路1250可以响应于读取操作中的命令队列来控制将从存储器装置1100读取的数据缓冲到缓冲存储器1230的读取缓冲器1232的操作。此外，闪存控制电路1250可以在处理器1220的控制下控制存储器装置1100，以在编程操作中将要被编程到被选存储器块的第一物理页的多个逻辑页数据当中的第一逻辑页数据编程到虚设页。此外，闪存控制电路1250可以在处理器1220的控制下控制存储器装置1100，以在被选存储器块的首次读取操作中读取虚设页中所存储的数据。此外，在处理器1220的控制下，闪存控制电路1250可以在对被选存储器块的第一物理页的读取操作中，控制存储器装置1100以仅执行除第一逻辑页数据以外的其它逻辑页数据的读取操作，或者控制存储器装置1100以对第一物理页的所有逻辑页执行读取操作。
闪存控制电路1250可以包括闪存接口。
图3是例示图1所示的半导体存储器100的图。
参照图3，半导体存储器100可以包括存储数据的存储器单元阵列10。半导体存储器100可以包括外围电路200，外围电路200被配置为执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出所存储的数据的读取操作、以及用于擦除所存储的数据的擦除操作。半导体存储器100可以包括控制逻辑300，该控制逻辑300在图1所示的控制器1200的控制下控制外围电路200。控制逻辑300可以实现为硬件、软件或硬件和软件的组合。例如，控制逻辑300可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列10可以包括存储器块MB1至MBk(k是正整数)11。本地线LL和位线BL1至BLm(m是正整数)可以联接到存储器块MB1至MBk 11。例如，本地线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。此外，本地线LL还可以包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，本地线LL可以包括字线、虚设字线、漏极选择线和源极选择线、以及源极线SL。例如，本地线LL还可以包括管线。本地线LL可以分别联接到存储器块MB1至MBk 11，并且位线BL1到BLm可以共同联接至存储器块MB1至MBk 11。存储器块MB1至MBk 11可以以二维结构或三维结构实现。例如，在具有二维结构的存储器块11中，存储器单元可以沿与基板平行的方向布置。例如，在具有三维结构的存储器块11中，存储器单元可以沿垂直于基板的方向布置。
外围电路200可以被配置为在控制逻辑300的控制下执行被选存储器块11的编程操作、读取操作和擦除操作。例如，外围电路200可以包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压发生电路210可以响应于操作信号OP_CMD而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。另外，电压发生电路210可以响应于操作信号OP_CMD而选择性地使本地线LL放电。例如，电压发生电路210可以在控制逻辑300的控制下产生编程电压、读取电压、验证电压、通过电压和选择晶体管操作电压。
行解码器220可以响应于控制信号AD_signals而将操作电压Vop传送到联接到被选存储器块11的本地线LL。例如，行解码器220可以响应于控制信号AD_signals而将由电压发生电路210产生的操作电压(例如，编程电压、读取电压、验证电压、通过电压等)选择性地施加到本地线LL当中的字线。
在编程电压施加操作中，行解码器220响应于控制信号AD_signals而将由电压发生电路210产生的编程电压施加到本地线LL当中的被选字线，并且将由电压发生电路210产生的通过电压施加到其它未选字线。此外，在读取操作中，行解码器220响应于控制信号AD_signals而将由电压发生电路210产生的读取电压施加到逻辑线LL当中的被选字线，并且将由电压发生电路210产生的通过电压施加到其它未选字线。
页缓冲器组230可以包括联接到位线BL1至BLm的多个页缓冲器PB1至PBm 231。页缓冲器PB1至PBm 231可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBm 231可以临时存储要在编程操作中编程的数据，或者可以在读取操作或验证操作中感测位线BL1至BLm的电压或电流。
列解码器240可以响应于列地址CADD而在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器231交换数据，或者可以通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以向控制逻辑300传送从图1所示的控制器1200接收的命令CMD和地址ADD，或者与列解码器240交换数据DATA。
在读取操作中，通过/失败检查电路260可以响应于允许位VRY_BIT<#>而产生参考电流，并且通过比较从页缓冲器组230接收到的感测电压VPB和由参考电流产生的参考电压来输出通过信号PASS或失败信号FAIL。
源极线驱动器270可以通过源极线SL联接到存储器单元阵列10中所包括的存储器单元，并且控制施加到源极线SL的电压。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制施加到源极线SL的源极线电压。
控制逻辑300可以响应于命令CMD和地址ADD，通过输出操作信号OP_CMD、控制信号AD_signals、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。此外，响应于通过信号PASS或失败信号FAIL，控制逻辑300可以确定验证操作是通过还是失败。此外，在编程操作中，控制逻辑300可以响应于从图1所示的控制器1200接收到的内部命令CMD和数据DATA，控制外围电路200以对被选存储器块11的虚设页执行编程操作。此外，在读取操作中，控制逻辑300可以响应于从图1所示的控制器1200接收到的内部命令CMD，控制外围电路200以对被选存储器块11的虚设页执行读取操作。随后，控制逻辑300可以响应于从图1所示的控制器1200接收到的内部命令CMD，控制外围电路200以对被选存储器块11的主页执行读取操作。
图4是例示图3所示的存储器块的图。
参照图4，在存储器块11中，彼此平行布置的多条字线WL1至WL16可以联接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。另外，虚设字线DWL设置在第一选择线和第一字线WL1之间。例如，存储器块11可以包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别联接到串ST，并且源极线SL可以共同联接到串ST。串ST可以彼此相同地配置，因此，将描述联接至第一位线BL1的串ST作为示例。
串ST可以包括串联联接在源极线和第一位线BL1之间的源极选择晶体管SST、虚设存储器单元DMC、多个存储器单元MC1至MC16和漏极选择晶体管DST。在一个串ST中可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且一个串ST中可以包括数量大于附图中所示的存储器单元MC1至MC16的数量的存储器单元。
源极选择晶体管SST的源极可以联接至源极线SL，并且漏极选择晶体管DST的漏极可以联接至第一位线BL1。虚设存储器单元DMC可以联接在源极选择晶体管SST和存储器单元MC1之间，并且存储器单元MC1至MC16可以串联联接在虚设存储器单元DMC和漏极选择晶体管DST之间。不同串ST中所包括的源极选择晶体管SST的栅极可以联接至源极选择线SSL，不同串ST中所包括的漏极选择晶体管DST的栅极可以联接至漏极选择线DSL，并且不同串ST中所包括的虚设存储器单元DMC的栅极可以联接到虚设字线DWL。不同串ST中所包括的存储器单元MC1至MC16的栅极可以联接到多条字线WL1至WL16。不同串ST中所包括的存储器单元当中的联接到相同字线的一组存储器单元可以被称为物理页PPG。因此，存储器块11中可以包括数量与字线WL1至WL16的数量相对应的物理页PPG。另外，联接到虚设字线DWL的一组虚设存储器单元DMC可以被称为虚设页DPG，并且与各条字线WL1至WL16相对应的第一物理页PPG至第n物理页PPG可以被定义为主页。
存储一比特数据的存储器单元可以称为单级单元(SLC)，因此，一个物理页PPG可以存储一个逻辑页(LPG)数据。存储两比特数据的存储器单元可以称为多级单元(MLC)，因此，一个物理页PPG可以存储两个LPG数据。存储三比特数据的存储器单元可以称为三级单元(TLC)，因此，一个物理页PPG可以存储三个LPG数据。存储四比特数据的存储器单元可以称为四级单元(QLC)，因此，一个物理页PPG可以存储四个LPG数据。
在实施方式中，可以对图3所示的存储器块MB1至MBk中的每个所包括的虚设页执行使用SLC方案的编程操作和读取操作，并且可以对图3所示的存储器块MB1至MBk中的每个所包括的主页执行使用MLC方案的编程操作和读取操作。
图5是例示三维配置的存储器块的实施方式的图。
参照图5，存储器单元阵列10可以包括存储器块MB1至MBk 11。存储器块11可以包括多个串ST11至ST1m和ST21至ST2m。在实施方式中，多个串ST11至ST1m和ST21至ST2m中的每个可以形成为“U”形。在存储器块11中，m个串可以沿行方向(X方向)布置。尽管在图5中示出了在列方向(Y方向)上布置两个串的情况，但是，这是为了便于描述，并且可以在列方向(Y方向)上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每个可以包括至少一个源极选择晶体管SST、至少一个虚设存储器单元DMC、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST、虚设存储器单元DMC以及存储器单元MC1至MCn可以具有彼此相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST、虚设存储器单元DMC以及存储器单元MC1至MCn中的每个可以包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，可以在每个串中设置用于提供沟道层的柱。例如，可以在每个串中设置用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可以联接在源极线SL和虚设存储器单元DMC之间。
在实施方式中，布置在相同行中的串的源极选择晶体管可以联接到在行方向上延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可以联接到不同的源极选择线。在图5中，第一行的串ST11至ST1m的源极选择晶体管可以联接至第一源极选择线SSL1。第二行的串ST21至ST2m的源极选择晶体管可以联接至第二源极选择线SSL2。
在另一实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同地联接到一条源极选择线。
每个串的虚设存储器单元DMC可以联接在源极选择晶体管SST和第一存储器单元MC1之间。虚设存储器单元DMC的栅极可以联接至虚设字线DWL。
每个串的第一存储器单元MC1至第n存储器单元MCn可以联接在虚设存储器单元DMC和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以划分为第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以在垂直方向(Z方向)上顺序布置，并且在源极选择晶体管SST和管式晶体管PT之间彼此串联联接。第(p+1)存储器单元MCp+1至第n存储器单元MCn可以在垂直方向(Z方向)上顺序地布置，并且可以在管式晶体管PT和漏极选择晶体管DST之间彼此串联联接。第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn可以通过管式晶体管PT彼此联接。每个串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接至第一字线WL1至第n字线WLn。
每个串的管式晶体管PT的栅极可以联接到管线PL。
每个串的漏极选择晶体管DST可以联接到位线以及存储器单元MCp+1至MCn。沿行方向布置的串可以联接到沿行方向延伸的漏极选择线。第一行的串ST11至ST1m的漏极选择晶体管可以联接至第一漏极选择线DSL1。第二行的串ST21至ST2m的漏极选择晶体管可以联接至第二漏极选择线DSL2。
沿列方向布置的串可以联接到沿列方向延伸的位线。在图5中，第一列的串ST11和ST21可以联接到第一位线BL1。第m列的串ST1m和ST2m可以联接到第m位线BLm。
沿行方向布置的串当中的联接到相同字线的存储器单元可以构成一个物理页。例如，在第一行的串ST11至ST1m当中的联接到第一字线WL1的存储器单元可以构成一个物理页。第二行的串ST21至ST2m当中的联接到第一字线WL1的存储器单元可以构成另一物理页。当选择了漏极选择线DSL1和DSL2中的任一条时，可以选择沿一个行方向布置的串。当选择了字线WL1至WLn中的任一条时，可以选择被选串中的一页。
图6是例示三维配置的存储器块的另一实施方式的图。
参照图6，存储器单元阵列10可以包括多个存储器块MB1至MBk 11。存储器块11可以包括多个串ST11'至ST1m'和ST21'至ST2m'。多个串ST11'至ST1m'和ST21'至ST2m'中的每个可以沿着垂直方向(Z方向)延伸。在存储器块11中，可以在行方向(X方向)上布置m个串。尽管图6中例示了在列方向(Y方向)上布置两个串的情况，但是这是为了便于描述，并且可以在列方向(Y方向)上布置三个或更多个串。
多个串ST11'至ST1m'和ST21'至ST2m'中的每个可以包括至少一个源极选择晶体管SST、虚设存储器单元DMC、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以联接在源极线SL和虚设存储器单元DMC之间。布置在相同行中的串的源极选择晶体管可以联接到相同的源极选择线。布置在第一行上的串ST11'至ST1m'的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行上的串ST21'至ST2m'的源极选择晶体管可以联接到第二源极选择线SSL2。在另一实施方式中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可以共同联接到一条源极选择线。
每个串的虚设存储器单元DMC可以联接在源极选择晶体管SST和第一存储器单元MC1之间。虚设存储器单元DMC的栅极可以联接至虚设字线DWL。
每个串的第一存储器单元MC1至第n存储器单元MCn可以串联联接在虚设存储器单元DMC和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接至第一字线WL1至第n字线WLn。
每个串的漏极选择晶体管DST可以联接在位线与存储器单元MC1至MCn之间。沿行方向布置的串的漏极选择晶体管DST可以联接至沿行方向延伸的漏极选择线。第一行的串ST11'至ST1m'的漏极选择晶体管DST可以联接至第一漏极选择线DSL1。第二行的串ST21'至ST2m'的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。
图7是例示存储器单元的阈值电压分布的阈值电压分布图。
在本公开的实施方式中，将描述使用TLC方案编程的存储器单元的阈值电压分布作为示例。
参照图7，多个存储器单元可以被编程为擦除状态E以及第一编程状态P1至第七编程状态P7，以各自存储包括最高有效位(MSB)数据、中央有效位(CSB)和最低有效位(LSB)数据的数据。
联接到一条字线的存储器单元可以定义为图4所示的一个物理页PPG。一个物理页PPG中所包括的存储器单元可以存储第一逻辑页(LPG)数据至第三逻辑页(LPG)数据。例如，第一LPG数据可以是存储在LSB页LSB_P中的数据，第二LPG数据可以是存储在CSB页CSB_P中的数据，并且第三LPG数据可以是存储在MSB页MSB_P中的数据。
图8是例示根据本公开的实施方式的存储器系统的编程操作方法的流程图。
下面将参照图1至图8描述根据本公开的实施方式的存储器系统的编程操作方法。在本公开的实施方式中，作为示例将描述使用TLC方案对被选存储器块(例如，MB1)进行编程的编程操作。
控制器1200从主机1300接收与编程操作相对应的主机命令Host_CMD和要编程的数据(S810)。控制器1200可以将逻辑地址与主机命令Host_CMD一起接收。控制器1200的主机控制电路1210将从主机1300输入的数据缓冲到缓冲存储器1230，并且将从主机1300接收到的主机命令Host_CMD和逻辑地址发送给处理器1220。
处理器1220通过解析接收到的主机命令Host_CMD来产生与编程操作相对应的命令队列，并将逻辑地址映射到与存储器装置1100相对应的物理地址。
闪存控制电路1250响应于处理器1220所产生的命令队列，产生并输出用于控制存储器装置1100的内部命令CMD(S820)。内部命令CMD可以与缓冲存储器1230中所存储的要编程的数据DATA以及映射到物理地址的地址ADDR一起发送给存储器装置1100。
存储器装置1100的被选半导体存储器100响应于从控制器1200接收到的内部命令CMD而执行编程操作(S830)。
下面将描述被选半导体存储器100的编程操作(S830)。
在半导体存储器100的编程操作中，响应于内部命令CMD，顺序执行虚设页DPG的编程操作(S831)和主页PPG的编程操作(S832)。
在虚设页DPG的编程操作(S831)中，半导体存储器100将与要被编程到主页PPG当中最邻近虚设页DPG的第一主页(即，包括联接到第一字线WL1的存储器单元MC1的第一物理页)的第一逻辑页数据相同的数据编程到虚设页DPG。虚设页DPG的编程操作可以被定义为虚设编程操作。可以使用SLC编程方案来执行虚设编程操作。
控制逻辑300响应于从控制器1200接收到的内部命令CMD和要编程的数据DATA，控制外围电路200以执行虚设编程操作。页缓冲器组230接收并临时存储要编程到第一主页(即，包括联接到第一字线WL1的存储器单元MC1的第一物理页)的第一逻辑页数据(LSB数据)，并根据临时存储的数据来控制位线BL1到BLm的电位电平。
电压发生电路210响应于操作信号OP_CMD而产生并输出编程电压和通过电压，并且行解码器220通过响应于控制信号AD_signals将电压发生电路210所产生的编程电压施加到被选存储器块(例如，MB1)的虚设字线DWL并将电压发生电路210所产生的通过电压施加到字线WL1至WLn来执行虚设页的编程操作。
在虚设编程操作结束之后，执行主页PPG的编程操作(S832)。主页PPG的编程操作(S832)可以被定义为正常编程操作。可以使用TLC编程方案来执行正常编程操作。
控制逻辑300响应于从控制器1200接收的内部命令CMD和要编程的数据DATA，控制外围电路200以执行正常编程操作。页缓冲器组230接收并临时存储要编程到第一主页(即，包括联接到第一字线WL1的存储器单元MC1的第一物理页)的第一逻辑页数据(LSB数据)，并根据临时存储的数据来控制位线BL1至BLm的电位电平。
电压发生电路210响应于操作信号OP_CMD而产生并输出编程电压和通过电压，并且行解码器220响应于控制信号AD_signals，通过将电压发生电路210所产生的编程电压施加至被选存储器块(例如，MB1)的第一字线WL1并且将电压发生电路210所产生的通过电压施加到虚设字线DWL和其它字线WL2至WLn，来执行虚设页的编程操作。
随后，页缓冲器组230接收并临时存储第二逻辑页数据(CBS数据)，并且控制位线BL1至BLm的电位电平。
电压发生电路210响应于操作信号OP_CMD而产生并输出编程电压和通过电压，并且行解码器220响应于控制信号AD_signals，通过将电压发生电路210所产生的编程电压施加来被选存储器块(例如，MB1)的第一字线WL1并且将电压发生电路210所产生的通过电压施加至虚设字线DWL和其它字线WL2至WLn，对第一主页执行CBS数据编程操作。
随后，页缓冲器组230接收并临时存储第三逻辑页数据(MSB数据)，并且根据临时存储的数据来控制位线BL1至BLm的电位电平。
电压发生电路210响应于操作信号OP_CMD而产生并输出编程电压和通过电压，并且行解码器220响应于控制信号AD_signals，通过将电压发生电路210所产生的编程电压施加到被选存储器块(例如，MB1)的第一字线WL1并将电压发生电路210所产生的通过电压施加至虚设字线DWL和其它字线WL2至WLn，对第一物理页执行MSB数据编程操作。
随后，控制逻辑300控制外围电路200，以对下一主页(即，包括联接到第二字线WL2的存储器单元MC2的第二物理页)执行LSB数据编程操作、CSB数据编程操作和MSB数据编程操作。以上述方式顺序地编程其它主页PPG。
根据本公开的上述实施方式，被编程至第一物理页的第一逻辑页数据被编程到被选存储器块中所包括的虚设页。
图9是例示根据本公开的实施方式的存储器系统的读取操作方法的流程图。
下面将参照图1至图7和图9描述根据本公开的实施方式的存储器系统的读取操作方法。
在本公开的实施方式中，作为示例将描述参照图8所描述的存储器块(例如，MB1)的读取操作，该存储器块(例如，MB1)包括使用TLC编程方案编程的主页PPG和使用SLC编程方案将第一主页的第一逻辑数据(LSB数据)所编程至的虚设页DPG。
控制器1200从主机1300接收与读取操作相对应的主机命令Host_CMD和逻辑地址(S910)。控制器1200的主机控制电路1210将从主机1300接收到的主机命令Host_CMD和逻辑地址发送给处理器1220。
处理器1220通过解析接收到的主机命令Host_CMD来产生与读取操作相对应的命令队列，并将逻辑地址映射到与存储器装置1100相对应的物理地址。处理器1220检查在编程操作完成之后是否已经对与映射到的物理地址相对应的存储器块(例如，MB1)执行过读取操作，并根据是否已经执行了读取操作来确定是否要执行对被选存储器块MB1的虚设页的读取操作。例如，当不存在在编程操作完成之后已经执行了对被选存储器块MB1的读取操作的历史时，处理器1220在读取操作中产生命令队列以对被选存储器块MB1的虚设页执行虚设读取操作。另一方面，当存在在编程操作完成之后已经执行了对被选存储器块MB1的读取操作的历史时，处理器1220产生命令队列以对被选存储器块MB1的主页执行正常读取操作。
闪存控制电路1250响应于由处理器1220产生的命令队列，产生用于控制存储器装置1100的内部命令CMD(S920)。内部命令CMD可以与映射到物理地址的地址ADDR一起发送给存储器装置1100。
存储器装置1100的被选半导体存储器100响应于从控制器1200接收的内部命令CMD和映射后的地址ADDR而执行读取操作。
控制器300响应于从控制器1200接收到的内部命令CMD，确定被选存储器块MB1的当前读取操作是否是首次读取操作(S930)。
当在上述确定步骤(S930)中确定出当前的读取操作不是被选存储器块MB1的首次读取操作(否)时，半导体存储器100响应于接收到的内部命令(S940)而对主页(第一物理页至第n物理页)执行读取操作。
例如，控制逻辑300响应于从控制器接收到的内部命令CMD而控制外围电路200以执行读取操作。电压发生电路210响应于操作信号OP_CMD而产生并输出与LSB数据相对应的读取电压和通过电压。行解码器220响应于控制信号AD_signals，将电压发生电路210所产生的读取电压施加到被选存储器块(例如，MB1)的第一字线WL1，并将电压发生电路210所产生的通过电压施加到虚设字线DWL和其它字线WL2至WLn。页缓冲器组230通过感测位线BL1至BLm的电位电平或电流量并且感测第一物理页中所存储的LSB数据来执行LSB数据读取操作。
随后，电压发生电路210响应于操作信号OP_CMD而产生并输出与CSB数据相对应的读取电压和通过电压。行解码器220响应于控制信号AD_signals，将电压发生电路210所产生的读取电压施加到被选存储器块(例如，MB1)的第一字线WL1，并将电压发生电路210所产生的通过电压施加到虚设字线DWL和其它字线WL2至WLn。页缓冲器组230通过感测位线BL1至BLm的电位电平或电流量并且感测第一物理页中所存储的CSB数据来执行CSB数据读取操作。
随后，电压发生电路210响应于操作信号OP_CMD而产生并输出与MSB数据相对应的读取电压和通过电压。行解码器220响应于控制信号AD_signals，将电压发生电路210所产生的读取电压施加到被选存储器块(例如，MB1)的第一字线WL1，并将电压发生电路210所产生的通过电压施加到虚设字线DWL和其它字线WL2至WLn。页缓冲器组230通过感测位线BL1至BLm的电位电平或电流量并且感测第一物理页中所存储的MSB数据来执行MSB数据读取操作。
随后，控制逻辑300控制外围电路200，以对下一主页(即，包括联接到第二字线WL2的存储器单元MC2的第二物理页)执行LSB数据读取操作、CSB数据读取操作和MSB数据读取操作。以上述方式顺序地读取其它主页PPG。
当在上述确定步骤(S930)中确定出当前读取操作是被选存储器块MB1的首次读取操作(是)时，半导体存储器100响应于接收到的内部命令CMD，对虚设页DPG执行读取操作(S950)。通过在虚设页DPG的读取操作期间的沟道预充电操作和放电操作而选择的被选存储器块MB1的沟道能够具有稳定的电位电平。
在虚设页DPG的读取操作中读取的数据被发送给控制器1200，并且控制器1200的纠错电路1240执行确定接收到的数据是否有效的有效性确定操作(S960)。例如，纠错电路1240可以检测并计数所接收到的数据中包括的错误比特的数量，当所计数的错误比特的数量等于或小于纠错电路1240的最大允许错误比特数时，确定相应数据有效，并且当计数出的错误比特的数量大于纠错电路1240的最大允许错误比特数时，确定相应数据无效。
当在上述有效性确定步骤(S960)中确定出所读取的数据无效(否)时，处理器1220产生命令队列以执行第一物理页至第n物理页的上述读取操作执行步骤(S940)，并且闪存控制电路1250响应于命令队列而产生内部命令CMD。存储器装置1100的被选半导体存储器100响应于内部命令CMD而对第一物理页至第n物理页执行上述读取操作。
当在上述有效性确定步骤(S960)中确定出所读取的数据有效(是)时，由纠错电路1240执行对虚设页DPG的读取数据的纠错操作，然后将虚设页DPG的读取数据存储在读取缓冲器1232中。处理器1220产生命令队列以读取第一物理页的CSB数据和MSB数据。虚设页DPG的数据用作第一物理页的LSB数据。闪存控制电路1250响应于命令队列而产生内部命令CMD。存储器装置1100的被选半导体存储器100响应于内部命令CMD而执行第一物理页的CSB数据读取操作和MSB数据读取操作(S970)。
半导体存储器100所读取的第一物理页的CSB数据和MSB数据被发送给控制器1200，并且在由纠错电路1240执行纠错操作之后存储在缓冲存储器1230的读取缓冲器1232中。
处理器1220产生命令队列以读取第二物理页至第n物理页中所存储的LSB数据、CSB数据和MSB数据。闪存控制电路1250响应于命令队列而产生内部命令CMD。响应于内部命令CMD，存储器装置1100的被选半导体存储器100顺序地对第二物理页至第n物理页执行读取操作(S980)。
在由纠错电路1240执行纠错操作之后，第二物理页至第n物理页的读取的LSB数据、CSB数据和MSB数据被存储在缓冲存储器1230的读取缓冲器1232中，并且读取缓冲器1232通过主机控制电路1210向主机1300输出所缓冲的数据。
根据本公开的上述实施方式，通过在被选存储器块的首次读取操作中执行虚设页的读取操作，沟道的电位电平被设定为稳定电平，从而能够改善主页的读取可靠性。
图10是例示存储器系统的另一实施方式的图。
参照图10，存储器系统30000可以实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100和能够控制存储器装置1100的操作的控制器1200。控制器1200可以在处理器3100的控制下，控制存储器装置1100的诸如编程操作、擦除操作、读取操作等的数据访问操作。
可以在控制器1200的控制下通过显示器3200输出编程在存储器装置1100中的数据。
无线电收发器3300可以通过天线ANT发送/接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号改变为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并将经处理的信号发送至控制器1200或显示器3200。控制器1200可以将处理器3100处理的信号发送至存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并通过天线ANT向外部装置输出改变后的无线电信号。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据的装置，并且可以实现为诸如触摸板或计算机鼠标之类的指示装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得可以通过显示器3200输出从控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据。
在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可以实现为处理器3100的一部分，或者实现为与处理器3100分离的芯片。此外，控制器1200可以用图2所示的控制器来实现。另外，存储器装置1100可以包括图1所示的半导体存储器100。
图11是例示存储器系统的另一实施方式的图。
参照图11，存储器系统40000可以实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的控制器1200。
处理器4100可以根据通过输入装置4200输入的数据，通过显示器4300输出存储器装置1100中所存储的数据。例如，输入装置4200可以实现为诸如触摸板或计算机鼠标之类的指示装置、小键盘或键盘。
处理器4100可以控制存储器系统40000的整体操作，并且控制控制器1200的操作。在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可以实现为处理器4100的一部分，或者实现为与处理器4100分离的芯片。此外，控制器1200可以用图2所示的控制器来实现。而且，存储器装置1100可以包括图1所示的半导体存储器100。
图12是例示存储器系统的另一实施方式的图。
参照图12，存储器系统50000可以实现为图像处理装置，例如，数码相机、附有数码相机的移动终端、附有数码相机的智能电话或附有数码相机的平板PC。
存储器系统50000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号，并且可以将转换后的数字信号发送给处理器5100或控制器1200。在处理器5100的控制下，经转换的数字信号可以通过显示器5300输出，或者通过控制器1200存储在存储器装置1100中。此外，在处理器5100或控制器1200的控制下，可以通过显示器5300输出存储器装置1100中所存储的数据。
在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可以实现为处理器5100的一部分，或者实现为与处理器5100分离的芯片。此外，控制器1200可以用图2所示的控制器来实现。此外，存储器装置1100可以包括图1所示的半导体存储器100。
图13是例示存储器系统的另一实施方式的图。
参照图13，存储器系统70000可以实现为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。此外，控制器1200可以用图2所示的控制器来实现。此外，存储器装置1100可以包括图1所示的半导体存储器100。
卡接口7100可以根据主机60000的协议对主机60000和控制器1200之间的数据交换进行接口连接。在一些实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以是指能够支持主机60000所使用的协议的硬件、嵌入在硬件中的软件或信号传输方案。
当存储器系统70000联接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和控制器1200执行与存储器装置1100的数据通信。
根据本公开，通过在存储器块的首次读取操作中对虚设页执行读取操作来稳定存储器块的沟道的电位电平，然后对主页执行读取操作，从而能够提高存储器装置的读取可靠性。
虽然已经参照本公开的实施方式的一些示例示出和描述了本公开，但是本领域技术人员将理解，在不脱离如所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种变型。因此，本公开的范围不应限于实施方式的上述示例，而应由不仅所附权利要求书而且其等同物来确定。
在上述实施方式中，可以选择性地执行所有步骤或者可以省略部分步骤。在每个实施方式中，步骤并非必须根据所描述的顺序执行，并且可以重新排列。在本说明书和附图中公开的实施方式仅是用于促进对本公开的理解的示例，并且本公开不限于此。也就是说，对于本领域技术人员而言应当显而易见的是，可以基于本公开的技术范围进行各种修改。
此外，已经在附图和说明书中描述了本公开的实施方式的示例。尽管这里使用了特定术语，但是它们仅是为了解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以有许多变型。对于本领域技术人员应当显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求于2019年5月28日在韩国知识产权局提交的韩国专利申请No.10-2019-0062731的优先权，其全部公开内容通过引用合并于此。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储器块，该存储器块包括虚设页和多个主页；
外围电路，该外围电路被配置为在编程操作中对所述多个主页执行正常编程操作并对所述虚设页执行虚设编程操作，并且在读取操作中读取所述虚设页和所述多个主页中存储的数据；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路以在所述编程操作中将与所述多个主页当中的第一主页的第一逻辑页数据相同的数据编程到所述虚设页。
2.根据权利要求1所述的存储器装置，其中，所述第一主页在所述多个主页中最邻近所述虚设页。
3.根据权利要求1所述的存储器装置，其中，在所述正常编程操作中，所述外围电路将第一逻辑页数据编程到所述多个主页中的每一个，然后顺序地编程第二逻辑页数据和第三逻辑页数据，并且
其中，所述第一逻辑页数据是最低有效位LSB数据，所述第二逻辑页数据是中央有效位CSB数据，并且所述第三逻辑页数据是最高有效位MSB数据。
4.根据权利要求3所述的存储器装置，其中，当所述读取操作是所述存储器块的首次读取操作时，所述控制逻辑控制所述外围电路以读取所述虚设页中存储的数据并根据读取的数据是否有效来读取所述多个主页中存储的数据。
5.根据权利要求4所述的存储器装置，其中，当从所述虚设页读取的数据有效时，所述控制逻辑控制所述外围电路以对所述多个主页当中的所述第一主页的第二逻辑页数据和第三逻辑页数据执行读取操作，并对其它主页中的每一个的第一逻辑页数据至第三逻辑页数据执行读取操作。
6.根据权利要求5所述的存储器装置，其中，当从所述虚设页读取的数据无效时，所述控制逻辑控制所述外围电路以对所述多个主页当中的每一个的第一逻辑页数据至第三逻辑页数据执行读取操作。
7.根据权利要求3所述的存储器装置，其中，当所述读取操作不是所述存储器块的首次读取操作时，所述控制逻辑控制所述外围电路以跳过对所述虚设页的读取操作，并对所述多个主页中的每一个的第一逻辑页数据至第三逻辑页数据执行读取操作。
8.根据权利要求1所述的存储器装置，其中，所述外围电路在所述虚设编程操作中通过使用单级单元SLC方案来对所述虚设页进行编程。
9.一种存储器系统，该存储器系统包括：
存储器装置，该存储器装置被配置为包括多个存储器块和外围电路，每个存储器块包括虚设页和多个主页，该外围电路用于对所述多个存储器块当中的被选存储器块进行编程操作和读取操作；以及
控制器，该控制器被配置为：响应于从主机接收到的请求，控制所述存储器装置以执行所述编程操作和所述读取操作，并且控制所述存储器装置以在所述被选存储器块的首次读取操作中对所述虚设页执行虚设读取操作并对所述多个主页执行正常读取操作。
10.根据权利要求9所述的存储器系统，其中，在所述编程操作中，所述存储器装置将要编程到所述多个主页当中的第一主页的第一逻辑页数据编程到所述虚设页，并且将第一逻辑页数据、第二逻辑页数据和第三逻辑页数据编程到所述多个主页，
其中，所述第一主页在存储器块中所包括的所述多个主页当中最邻近所述虚设页。
11.根据权利要求10所述的存储器系统，其中，所述控制器控制所述存储器装置以在所述被选存储器块的所述首次读取操作中读取所述虚设页中存储的数据，从所述存储器装置接收所述虚设页的数据，并确定所接收的所述虚设页的数据是否有效。
12.根据权利要求10所述的存储器系统，其中，当确定出所述虚设页的数据有效时，所述控制器控制所述存储器装置以对所述第一主页的第二逻辑页数据和第三逻辑页数据执行读取操作并且对其它主页中的每一个的第一逻辑页数据至第三逻辑页数据执行读取操作。
13.根据权利要求10所述的存储器系统，其中，当确定出所述虚设页的数据无效时，所述控制器控制所述外围电路以跳过对所述虚设页的读取操作，并对所述多个主页中的每一个的第一逻辑页数据至第三逻辑页数据执行读取操作。
14.根据权利要求10所述的存储器系统，其中，所述控制器包括纠错电路，
其中，所述纠错电路通过将所述虚设页的数据中所包括的错误比特的数量与所述纠错电路的最大允许错误比特数进行比较，来确定所述虚设页的数据是否有效。
15.根据权利要求10所述的存储器系统，其中，所述存储器装置通过使用单级单元SLC方案将要编程到所述多个主页当中的所述第一主页的所述第一逻辑页数据编程到所述虚设页。
16.一种用于操作存储器系统的方法，该方法包括以下步骤：
提供包括虚设页和多个主页的存储器块；
执行虚设编程操作，该虚设编程操作将要编程到所述多个主页当中的第一主页的第一逻辑页数据编程到所述虚设页；以及
执行正常编程操作，该正常编程操作将第一逻辑页数据至第n逻辑页数据编程到所述多个主页中的每一个，n为2或更大的正数。
17.根据权利要求16所述的方法，其中，在所述虚设编程操作中，通过使用单级单元SLC方案将所述第一逻辑页数据编程到所述虚设页。
18.根据权利要求16所述的方法，该方法还包括以下步骤：
当请求所述存储器块的首次读取操作时，读取所述虚设页中存储的数据；
确定读取的数据是否有效；以及
当确定出所述读取的数据有效时，对所述第一主页的第二逻辑页数据至第n逻辑页数据执行读取操作，并且对除所述第一主页之外的其它主页中的每一个的第一逻辑页数据至第n逻辑页数据执行读取操作。
19.根据权利要求18所述的方法，其中，当确定出所述读取的数据有效时，将所述读取的数据用作所述第一主页的所述第一逻辑页数据。
20.根据权利要求18所述的方法，该方法包括以下步骤：当确定出所述读取的数据无效时，对所述多个主页中的每一个的第一逻辑页数据至第三逻辑页数据执行读取操作。
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