CN111857564A - 存储器系统及操作存储器系统的方法 - Google Patents

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Abstract

本公开包括存储器系统和操作存储器系统的方法。该存储器系统包括存储器装置和控制器，其中存储器装置包括接口电路和半导体存储器，控制器被配置成响应于主机命令生成命令集，并且将该命令集输出到存储器装置。接口电路被配置成：接收命令集；当所接收的命令集对应于半导体存储器时，将所接收的命令集传送到半导体存储器；当所接收的命令集对应于接口电路时，执行阻塞操作，使得所接收的命令集不被传送到半导体存储器，并且响应于对应于接口电路的所接收的命令集，执行接口电路的片内终结操作、ZQ校准操作或驱动力控制操作。

Description

存储器系统及操作存储器系统的方法
相关申请的交叉引用
本申请要求于2019年4月30日提交的申请号为10-2019-0050591的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开涉及一种电子装置，且更特别地，涉及一种存储器系统和操作该存储器系统的方法。
背景技术
近来，计算机环境范例已经转变成无论何时何地都能够使用计算机系统的普适计算。因此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用迅速增长。这种便携式电子装置通常使用采用存储器装置的存储器系统，也就是数据存储装置。数据存储装置用作便携式电子装置的主存储装置或辅助存储装置。
这种数据存储装置的优点在于因为没有机械驱动器而稳定性和耐久性优异，信息访问速度非常快，并且功耗低。存储器系统的具有这种优点的数据存储装置可以是通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等中的任意一种。
通常，存在两种类型的存储器装置：易失性存储器装置和非易失性存储器装置。
非易失性存储器装置的写入和读取速度相对较慢，然而，即使在电源关闭时，非易失性存储器装置也保持数据的存储。因此，非易失性存储器装置用于存储不考虑电源如何都要保持的数据。非易失性存储器装置包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)等。闪速存储器可以是NOR类型或NAND类型。
发明内容
本公开的实施例提供了一种存储器系统和操作该存储器系统的方法，能够有效地控制用于存储器控制器与半导体存储器之间的数据通信的接口电路。
根据本公开的实施例的存储器系统包括：存储器装置，包括接口电路和半导体存储器；以及控制器，被配置成响应于主机命令而生成命令集，并且将命令集输出到存储器装置。接口电路被配置成：接收命令集；当所接收的命令集对应于半导体存储器时，将所接收的命令集传送到半导体存储器；当所接收的命令集对应于接口电路时，执行阻塞操作，使得所接收的命令集不被传送到半导体存储器，并且响应于对应于接口电路的所接收的命令集，执行接口电路的片内终结(on-die termination)操作、ZQ校准操作或驱动力控制操作。
根据本公开的实施例的存储器系统包括：控制器，被配置成从主机接收主机命令，并响应于所接收的主机命令而生成和输出命令集；接口电路，被配置成从控制器接收命令集，解析命令集，根据解析的结果对命令集执行阻塞操作，执行对应于命令集的初始设置内部操作，或者控制命令集的定时，并输出命令集；以及存储器装置，被配置成响应于通过接口电路接收的命令集来执行操作。
根据本公开的实施例的操作存储器系统的方法，该存储器系统包括控制器和半导体存储器，该方法包括：由控制器将命令集传送到接口电路，该接口电路被配置成协调控制器与半导体存储器之间的数据通信；由接口电路确定命令集是对应于接口电路还是半导体存储器；当确定命令集对应于接口电路时，在阻塞命令集向半导体存储器的传送之后，由接口电路执行对应于命令集的对接口电路的初始设置内部操作；并且当确定命令集对应于半导体存储器时，由接口电路控制命令集的定时，并且由接口电路将命令集传送到半导体存储器。
根据本公开的实施例的接口电路包括：传输电路，电联接到控制器和存储器装置，并且被配置成在其之间传输信号；以及调整电路，被配置成：响应于来自控制器的调整命令，阻塞信号的传输；并响应于调整命令，对传输电路执行ZQ校准、片内终结和驱动强度调整中的一个或多个操作。
本公开可通过阻塞从存储器控制器接收的命令被传送到半导体存储器以便控制存储器系统中包括的接口电路的操作，并且响应于所接收的命令来执行接口电路的内部操作来有效地控制接口电路。
附图说明
图1是示出根据本公开的实施例的存储器系统的框图。
图2是示出诸如图1的接口电路的配置的框图。
图3是示出诸如图2的ODT电路的配置的框图。
图4是示出诸如图1的半导体存储器的示图。
图5是示出诸如图4的存储块的示图。
图6是示出三维(3D)存储块的实施例的示图。
图7是示出3D存储块的另一实施例的示图。
图8是示出根据本公开的第一实施例的操作存储器系统的方法的流程图。
图9是示出根据本公开的实施例的命令配置的示图。
图10是示出根据本公开的第二实施例的操作存储器系统的方法的流程图。
图11是示出根据本公开的第三实施例的操作存储器系统的方法的流程图。
图12是示出存储器系统的另一实施例的示图。
图13是示出存储器系统的另一实施例的示图。
图14是示出存储器系统的另一实施例的示图。
图15是示出存储器系统的另一实施例的示图。
图16是示出存储器系统的另一实施例的示图。
图17是示出存储器系统的另一实施例的示图。
具体实施方式
本文提供的具体结构和功能描述针对本公开的实施例。然而，本发明可以其它形式和/或不同方式来实施。因此，本发明不限于本文描述的实施例。
此外，虽然详细描述了所公开的实施例，但本发明不限于任何具体细节。相反，本发明包括不脱离本公开的精神和技术范围的所有改变、等同方案或替代方案。
虽然诸如“第一”和/或“第二”的术语可用于识别各个元件，但这些元件不受任何这种术语的限制。上面的术语可用于将一个元件与否则具有相同或相似名称的另一元件区分开。在一个实例中的第一元件可在另一实例中被称为第二元件，反之亦然，而不指示这种元件在形式或功能上的任何改变。
将理解的是，当元件被称为“连接”或“联接”到另一元件时，其可直接连接到或联接到其它元件，或者也可存在一个或多个中间元件。相反地，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。可类似地来解释诸如“在……之间”、“直接在……之间”或“与……相邻”和“直接与……相邻”的描述元件之间关系的其它表述。
本申请中使用的术语仅用于描述特定实施例，并不旨在限制本公开。单数形式也旨在包括复数形式，除非上下文另有清楚地说明。在本说明书中，应当理解的是，例如“包括”或“具有”的开放式术语指示存在本说明书中描述的特征、数字、步骤、操作、元件、部件或其组合，但不排除存在或添加一个或多个其它特征、数字、步骤、操作、元件、部件或其组合的可能性。
只要没有进行不同的定义，则本文所使用的包括技术或科学术语的所有术语具有本公开所属领域的技术人员通常理解的含义。通常使用的字典中定义的术语应被解释为具有与在相关技术的背景下解释的相同的含义，并且除非在本说明书中另有明确定义，否则其不应被解释为具有理想化或过于形式化的含义。
在描述实施例时，可省略对与本公开不直接相关的公知技术材料的描述。这旨在通过省略不必要的描述来更清楚地集中于本公开的特征和方面。
参照附图详细地描述本公开的实施例，使得本领域技术人员可以容易地实践本公开。在整个说明书中，对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。
图1是示出根据本公开的实施例的存储器系统的框图。
参照图1，存储器系统1000包括存储数据的存储器装置1100、在主机1300的控制下控制存储器装置1100的控制器1200。
主机1300可通过使用诸如以下的接口协议与控制器进行通信：高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串列SCSI(SAS)。另外，主机1300与控制器1200之间的接口协议不限于上述示例，并且可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和/或电子集成驱动器(IDE)的其它接口协议中的一种。
控制器1200通常可控制存储器系统1000的操作，并且控制主机1300与存储器装置1100之间的数据交换。例如，控制器1200可根据主机1300编程或读取数据的请求来控制存储器装置1100。
另外，控制器1200可根据主机1300的请求来控制执行存储器装置1100中包括的接口电路400的初始设置内部操作。可在存储器系统1000的通电操作之后执行初始设置内部操作。初始设置内部操作可包括接口电路400中包括的输入/输出驱动器的片内终结操作、ZQ校准操作、驱动力控制操作等。
控制器1200可生成用于控制存储器装置1100的命令集，并且响应于对应于主机1300的请求的主机命令Host_CMD，将该命令集传送到存储器装置1100。当控制器1200根据主机1300的请求而生成用于控制存储器装置1100中的半导体存储器100的命令集时，控制器1200生成命令集，使得对应于半导体存储器100的地址被包括在该命令集中。另外，当控制器1200根据主机1300的请求而生成用于控制存储器装置1100中的接口电路400的命令集时，控制器1200生成命令集，使得对应于接口电路400的地址被包括在该命令集中。
根据实施例，存储器装置1100可包括双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪速存储器。
存储器装置1100可通过通道CH连接到控制器1200，并且可包括半导体存储器100和接口电路400。半导体存储器100可通过接口电路400来与控制器1200通信。例如，接口电路400可协调控制器1200与半导体存储器100之间的命令和数据通信。另外，接口电路400可对控制器1200与半导体存储器100之间交换的数据和命令集执行重新定时。重新定时可包括对存储和输出待传送的数据或命令集进行缓冲。当重新定时待传送的数据或命令集时，重新排列待传送的数据或命令集的输出定时，并且偏斜(skew)减小。也就是说，接口电路400可通过调整控制器1200与半导体存储器100之间交换的数据和命令集的输出定时来提高存储器系统1000的可靠性。接口电路400可通过外部输入/输出线EXT_IO连接到通道CH，并且可通过内部输入/输出线INT_IO连接到半导体存储器100。
另外，接口电路400可响应于从控制器1200接收的特定命令集来执行片内终结(ODT)操作。因为半导体电路的阻抗根据进程、电压和温度(PVT)改变而改变，所以半导体电路可通过执行片内终结操作匹配控制器1200与接口电路400之间以及接口电路400与半导体存储器100之间的阻抗，来提高传送操作的可靠性。接口电路400响应于从控制器1200接收的特定命令集而执行片内终结操作，以使阻抗与半导体存储器100匹配，并且使阻抗与控制器1200匹配。在包括响应于特定命令集而执行的片内终结操作的初始设置内部操作期间，接口电路400阻塞特定命令集向半导体存储器100的传送，以防止特定命令集被传送到半导体存储器100并导致半导体存储器100发生故障。
图2是示出图1的接口电路的配置的框图。
参照图2，接口电路400可包括外部输入/输出驱动器410、处理器420、定时控制电路430、阻塞电路440、内部输入/输出驱动器450及ODT电路460。
外部输入/输出驱动器410从图1的控制器1200接收命令集CMD SET，并且将命令集CMD SET传送到处理器420和定时控制电路430。外部输入/输出驱动器410可响应于从ODT电路460输出的外部输入/输出上拉代码信号EXT_IO_PU<n:0>和外部输入/输出下拉代码信号EXT_IO_PD<n:0>来控制连接到外部输入/输出驱动器410的输入/输出线的阻抗。另外，外部输入/输出驱动器410可响应于从ODT电路460输出的外部输入/输出上拉代码信号EXT_IO_PU<n:0>和外部输入/输出下拉代码信号EXT_IO_PD<n:0>来控制其驱动力(或驱动强度)。
处理器420从外部输入/输出驱动器410接收命令集CMD SET，并且解析所接收的命令集CMD SET。作为解析的结果，当根据图1的半导体存储器100的操作确定所接收的命令集CMD SET待被传送到半导体存储器100时，处理器420生成并输出对应于命令集CMD SET的定时控制信号Time_con。另外，作为解析的结果，当所接收的命令集CMD SET被确定为对应于接口电路400的操作，诸如接口电路400的ODT操作、ZQ校准操作、输入/输出驱动器的驱动力控制操作时，处理器420生成并输出阻塞使能信号Block_EN、ODT使能信号ODT_EN和偏移信号OFFSET<n:0>。
处理器420可包括寄存器421，寄存器421可存储多个地址。多个地址包括对应于半导体存储器100的地址和对应于接口电路400的地址。处理器420可在解析操作期间将命令集CMD SET中的地址与寄存器421中存储的地址进行比较，以确定所接收的命令集CMD SET是对应于半导体存储器100还是接口电路400。
定时控制电路430从外部输入/输出驱动器410接收命令集CMD SET，响应于从处理器420接收的定时控制信号Time_con控制和重新排列所接收的命令集CMD SET的定时，并且输出经重新排列的命令集CMD SET。
阻塞电路440接收从定时控制电路430输出的命令集CMD SET，并且将命令集CMDSET传送到内部输入/输出驱动器450。当阻塞电路440从处理器420接收阻塞使能信号Block_EN时，阻塞电路440阻塞传送操作，使得从定时控制电路430接收的命令集CMD SET不被传送到内部输入/输出驱动器450。
内部输入/输出驱动器450通过阻塞电路440接收命令集CMD SET，并且将命令集CMD SET传送到图1的半导体存储器100。内部输入/输出驱动器450可响应于从ODT电路460输出的内部输入/输出上拉代码信号INT_IO_PU<n:0>和内部输入/输出下拉代码信号INT_IO_PD<n:0>来控制连接到内部输入/输出驱动器450的输入/输出线的阻抗。另外，内部输入/输出驱动器450可响应于从ODT电路460输出的内部输入/输出上拉代码信号和内部输入/输出下拉代码信号来控制其驱动力。
ODT电路460响应于从处理器420接收的ODT使能信号ODT_EN执行生成关于PVT改变的信息的ZQ校准操作，并且根据作为ZQ校准操作的结果生成的信息来执行控制输入/输出线的阻抗的片内终结操作。例如，ODT电路460响应于ODT使能信号ODT_EN执行ZQ校准操作，并且根据ZQ校准操作的结果，生成且输出外部输入/输出上拉代码信号EXT_IO_PU<n:0>和外部输入/输出下拉代码信号EXT_IO_PD<n:0>，以用于控制连接到外部输入/输出驱动器410的输入/输出线的阻抗，并生成且输出内部输入/输出上拉代码信号和内部输入/输出下拉代码信号，以用于控制连接到内部输入/输出驱动器450的输入/输出线的阻抗。另外，ODT电路460可通过响应于偏移信号OFFSET<n:0>控制外部输入/输出上拉代码信号EXT_IO_PU<n:0>和外部输入/输出下拉代码信号EXT_IO_PD<n:0>的代码值，来控制外部输入/输出驱动器410的驱动力。另外，ODT电路460可通过响应于偏移信号OFFSET<n:0>控制内部输入/输出上拉代码信号INT_IO_PU<n:0>和内部输入/输出下拉代码信号INT_IO_PD<n:0>的代码值，来控制内部输入/输出驱动器450的驱动力。
图3是示出图2的ODT电路的配置的框图。
参照图3，ODT电路460可包括ZQ校准电路461、偏移代码生成电路462和加法电路463。
ZQ校准电路461生成上拉代码PUCODE<n:0>和下拉代码PDCODE<n:0>。ZQ校准电路461将通过连接到外部电阻器R的ZQ焊盘(ZQ)接收的电压与参考电压进行比较，并且根据比较结果来生成上拉代码PUCODE<n:0>和下拉代码PDCODE<n:0>。ZQ校准电路461可根据进程、电压和温度的改变来改变和生成上拉代码PUCODE<n:0>和下拉代码PDCODE<n:0>。也就是说，ZQ校准电路461可生成根据PVT特性改变而改变的上拉代码PUCODE<n:0>和下拉代码PDCODE<n:0>。
偏移代码生成电路462响应于偏移信号OFFSET<n:0>生成上拉偏移代码PUOFFSET<n:0>和下拉偏移代码PDOFFSET<n:0>。偏移信号OFFSET<n:0>可根据待控制的图2的外部输入/输出驱动器410和内部输入/输出驱动器450的驱动力而改变。
加法电路463将上拉代码PUCODE<n:0>与上拉偏移代码PUOFFSET<n:0>相加以生成内部输入/输出上拉代码信号INT_IO_PU<n:0>和外部输入/输出上拉代码信号EXT_IO_PU<n:0>，并且将下拉代码PDCODE<n:0>与下拉偏移代码PDOFFSET<n:0>相加以生成并输出内部输入/输出下拉代码信号和外部输入/输出下拉代码信号。
图4是示出图1的半导体存储器100的示图。
参照图4，半导体存储器100可包括存储数据的存储器单元阵列10。半导体存储器100可包括外围电路200，该外围电路200被配置成执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出所存储的数据的读取操作和用于擦除所存储的数据的擦除操作。半导体存储器100可包括控制逻辑300，其根据在图1的控制器1200中生成并通过图1的接口电路400接收的命令集来控制外围电路200。命令集可包括命令CMD、地址ADD和数据DATA。
存储器单元阵列10可包括多个，例如k个存储块MB1至MBk 11(k为大于1的正整数)。局部线LL和位线BL1至BLm(m为大于1的正整数)可连接到存储块MB1至MBk中的每一个。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。另外，局部线LL可包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。此处，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线、源极选择线以及源极线SL。例如，局部线LL可进一步包括虚设线。例如，局部线LL可进一步包括管线。局部线LL可分别连接到存储块MB1至MBk11，并且位线BL1至BLm可共同连接到存储块MB1至MBk 11。可以二维(2D)或三维(3D)结构实施存储块MB1至MBk11。以2D结构实施时，存储器单元可在平行于存储块11中的衬底的方向上布置。以3D结构实施时，存储器单元可在垂直于存储块11中的衬底的方向上堆叠。
外围电路200可被配置成在控制逻辑300的控制下对所选择存储块11执行编程操作、读取操作和擦除操作。例如，外围电路200可包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250、通过/失败确定器(通过/失败检查电路)260和源极线驱动器270。
电压生成电路210可响应于操作信号OP_CMD生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。另外，电压生成电路210可响应于操作信号OP_CMD选择性地将局部线LL放电。例如，电压生成电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压和选择晶体管操作电压。
行解码器220可响应于行解码器控制信号AD_signals1和AD_signals2，将操作电压Vop传送到与所选择存储块11连接的局部线LL。例如，行解码器220可响应于行解码器控制信号AD_signals来选择性地将电压生成电路210中生成的操作电压(例如，编程电压、验证电压、通过电压等)施加到局部线LL之中的字线。
行解码器220在编程电压施加操作期间响应于行解码器控制信号AD_signals，将电压生成电路210中生成的编程电压施加到局部线LL之中所选择的字线，并且将电压生成电路210中生成的通过电压施加到剩余的未选择字线。另外，行解码器220在读取操作期间响应于行解码器控制信号AD_signals，将电压生成电路210中生成的读取电压施加到局部线LL之中所选择的字线，并且将电压生成电路210中生成的通过电压施加到剩余的未选择字线。
页面缓冲器组230可包括连接到位线BL1至BLm的多个页面缓冲器PB1至PBm 231。页面缓冲器PB1至PBm 231可响应于页面缓冲器控制信号PBSIGNALS进行操作。例如，页面缓冲器PB1至PBm 231可在编程操作期间临时存储待编程的数据，或者在读取操作或验证操作期间感测位线BL1至BLm的电压或电流。
列解码器240可响应于列地址CADD在输入/输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可通过数据线DL与页面缓冲器231交换数据，或者可通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从图1的控制器1200接收的内部命令CMD和地址ADD传输到控制逻辑300，或者可与列解码器240交换数据DATA。
通过/失败确定器260可在读取操作或验证操作期间响应于许可位VRY_BIT<#>生成参考电流，将从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较，并且输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL连接到存储器单元阵列10中的存储器单元，并且可控制施加到源极线SL的电压。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL，并且可基于源极线控制信号CTRL_SL控制施加到源极线SL的源极线电压。
控制逻辑300可响应于命令CMD和地址ADD来输出操作信号OP_CMD、行解码器控制信号AD_signals、页面缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>以控制外围电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
图5是示出图4的代表性存储块的示图。
参照图5，存储块11可连接到在第一选择线与第二选择线之间彼此平行布置的多个字线。此处，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储块11可包括连接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可分别连接到串ST，并且源极线SL可共同连接到串ST。因为串ST可被配置成彼此相同，所以将作为示例详细描述连接到第一位线BL1的串ST。
串ST可包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。一个串ST可包括源极选择晶体管SST和漏极选择晶体管DST中的至少一个或多个，并且可包括多于16个存储器单元。
源极选择晶体管SST的源极可连接到源极线SL，漏极选择晶体管DST的漏极可连接到第一位线BL1。存储器单元F1至F16可串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中的源极选择晶体管SST的栅极可连接到源极选择线SSL，漏极选择晶体管DST的栅极可连接到漏极选择线DSL，并且存储器单元F1至F16的栅极可连接到多个字线WL1至WL16。不同串ST中的存储器单元之中连接到相同字线的一组存储器单元可被称为物理页面PPG。因此，存储块11可包括与字线WL1至WL16相同数量的物理页面PPG，例如，在本示例中为16个物理页面PPG。
一个存储器单元可存储一位数据。这通常被称为单层单元(SLC)。在这种情况下，一个物理页面PPG可存储一个逻辑页面(LPG)数据。一个逻辑页面(LPG)数据可包括与一个物理页面PPG中的单元数量相同数量的数据位。另外，一个存储器单元可存储两位或更多位的数据。这通常被称为多层单元(MLC)。在这种情况下，一个物理页面PPG可存储两个或更多个逻辑页面(LPG)数据。
图6是示出3D配置的存储块的实施例的示图。
参照图6，存储器单元阵列10可包括多个，例如k个存储块MB1至MBk。存储块11可包括多个串ST11至ST1m和ST21至ST2m。作为实施例，多个串ST11至ST1m和ST21至ST2m中的每一个可形成为U形。在第一存储块MB1中，可在行方向(X方向)上布置m个串。在图5中，在列方向(Y方向)上布置两个串，但这是为了清楚起见；在列方向(Y方向)上可布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷捕获层和阻挡绝缘层。例如，可在每个串中设置用于提供沟道层的柱。例如，可在每个串中设置用于提供沟道层、隧穿绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可连接在源极线SL与存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的串的源极选择晶体管可连接到在行方向上延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可连接到不同的源极选择线。在图6中，第一行的串ST11至ST1m的源极选择晶体管可连接到第一源极选择线SSL1。第二行的串ST21至ST2m的源极选择晶体管可连接到第二源极选择线SSL2。
在另一实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同连接到一个源极选择线。
每个串的第一存储器单元MC1至第n存储器单元MCn可连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可被顺序地布置在垂直方向(Z方向)上，并且可串联连接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn可被顺序地布置在垂直方向(Z方向)上，并且可串联连接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn可通过管道晶体管PT而彼此连接。每个串的第一至第n存储器单元MC1至MCn的栅极可分别连接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。当设置虚设存储器单元时，可稳定地控制相应串的电压或电流。每个串的管道晶体管PT的栅极可连接到管线PL。
每个串的漏极选择晶体管DST可连接在位线和存储器单元MCp+1至MCn之间。布置在行方向上的串可连接到在行方向上延伸的漏极选择线。第一行的串ST11至ST1m的漏极选择晶体管可连接到第一漏极选择线DSL1。第二行的串ST21至ST2m的漏极选择晶体管可连接到第二漏极选择线DSL2。
布置在列方向上的串可连接到在列方向上延伸的位线。在图5中，第一列的串ST11和ST21可连接到第一位线BL1。第m列的串ST1m和ST2m可连接到第m位线BLm。
在布置在行方向上的串之中，连接到相同字线的存储器单元可配置一个页面。例如，第一行的串ST11至ST1m中的、连接到第一字线WL1的存储器单元可配置一个页面。第二行的串ST21至ST2m中的、连接到第一字线WL1的存储器单元可配置另一页面。选择漏极选择线DSL1和DSL2中的一个，从而选择在一个行方向上布置的串。选择字线WL1至WLn中的一个，从而选择所选择的串之中的一个页面。
图7是示出3D配置的存储块的另一实施例的示图。
参照图7，存储器单元阵列10可包括多个存储块MB1至MBk。存储块11可包括多个串ST11'至ST1m'和ST21'至ST2m'。多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可沿垂直方向(Z方向)延伸。在存储块11中，可在行方向(X方向)上布置m个串。在图7中，在列方向(Y方向)上布置两个串，但这是为了清楚起见；在列方向(Y方向)上可布置三个或更多个串。
多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可连接在源极线SL与存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可连接到相同的源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可连接到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可连接到第二源极选择线SSL2。在另一实施例中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可共同连接到一个源极选择线。
每个串的第一存储器单元MC1至第n存储器单元MCn可串联地彼此连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可分别连接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。当设置虚设存储器单元时，可稳定地控制相应串的电压或电流。因此，可提高存储块11中存储的数据的可靠性。
每个串的漏极选择晶体管DST可连接在位线和存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可连接到在行方向上延伸的漏极选择线。第一行的串ST11'至ST1m'的漏极选择晶体管DST可连接到第一漏极选择线DSL1。第二行的串ST21'至ST2m'的漏极选择晶体管DST可连接到第二漏极选择线DSL2。
图8是示出根据本公开的实施例的操作存储器系统的方法的流程图。
图9是示出命令集的配置的示图。
参照图1至图9描述这种操作存储器系统的方法如下。
在本公开的实施例中，响应于来自主机1300的请求，执行存储器装置1100中的接口电路400的片内终结操作。
主机1300输出用于存储器装置1100的内部设置操作的特定命令SET_FEATURE作为主机命令Host_CMD。
控制器1200从主机1300接收特定命令SET_FEATURE(S810)，生成对应于所接收的特定命令SET_FEATURE的命令集，并且将所生成的命令集输出到存储器装置1100。
如图9所示，命令集可包括对应于片内终结操作的命令CMD、对应于接口电路400的地址ADD以及对应于片内终结操作的详细设定值的数据DATA。例如，与半导体存储器100的内部操作相对应的命令集中的地址ADD对应于半导体存储器100，并且与接口电路400的诸如输入/输出驱动器的片内终结操作、ZQ校准操作或驱动力控制操作的内部操作相对应的命令集中的地址ADD对应于接口电路400。
存储器装置1100的接口电路400从控制器1200接收命令集，并且响应于所接收的命令集来执行阻塞命令集被传送到半导体存储器100的操作(S820)。
更特别地，接口电路400的处理器420解析通过外部输入/输出驱动器410接收的命令集CMD SET，并且当解析指示命令集CMD SET中的地址ADD对应于接口电路400时，处理器420生成并输出阻塞使能信号Block_EN。响应于阻塞使能信号Block_EN，激活阻塞电路440，以执行阻塞命令集CMD SET从定时控制电路430传送到内部输入/输出驱动器450的阻塞操作。因此，可防止在接口电路400的片内终结操作期间命令集CMD SET向半导体存储器100的传送。
处理器420根据对命令集CMD SET的解析结果，生成并输出ODT使能信号ODT_EN和偏移信号OFFSET<n:0>。ODT电路460响应于从处理器420接收的ODT使能信号ODT_EN，执行控制输入/输出线的阻抗的片内终结操作(S830)。在片内终结操作期间，可执行ZQ校准操作以生成关于PVT改变的信息，并且可根据所生成的信息来控制输入/输出线的阻抗。另外，在片内终结操作期间，ODT电路460可响应于偏移信号OFFSET<n:0>来控制外部输入/输出驱动器410和内部输入/输出驱动器450的驱动力。
此后，主机1300输出用于结束存储器装置1100的内部设置操作的特定命令SET_FEATURE作为主机命令Host_CMD。
控制器1200从主机1300接收特定命令SET_FEATURE(S840)，生成对应于所接收的特定命令SET_FEATURE的命令集，并且将所生成的命令集输出到存储器装置1100。
存储器装置1100的接口电路400从控制器1200接收命令集，并且响应于所接收的命令集来停用阻塞操作(S850)。
如上所述，根据本公开的实施例，当由接口电路400接收对应于接口电路400的片内终结操作的命令集时，接口电路400在阻塞命令集向半导体存储器100的传送之后响应于该命令集而执行片内终结操作。因此，可防止半导体存储器100发生故障。
图10是示出根据本公开的另一实施例的操作存储器系统的方法的流程图。
参照图1至图7、图9和图10描述这种操作存储器系统的方法如下。
在本公开的另一实施例中，响应于来自主机1300的请求，执行存储器装置1100中的接口电路400的ZQ校准操作。
主机1300输出用于存储器装置1100的内部设置操作的特定命令SET_FEATURE作为主机命令Host_CMD。
控制器1200从主机1300接收特定命令SET_FEATURE(S1010)，生成对应于所接收的特定命令SET_FEATURE的命令集，并且将所生成的命令集输出到存储器装置1100。
如图9所示，命令集可包括对应于ZQ校准操作的命令CMD、对应于接口电路400的地址ADD以及对应于ZQ校准操作的详细设定值的数据DATA。例如，与半导体存储器100的内部操作相对应的命令集中的地址ADD对应于半导体存储器100，并且与接口电路400的诸如输入/输出驱动器的片内终结操作、ZQ校准操作或驱动力控制操作的内部操作相对应的命令集中的地址ADD对应于接口电路400。
存储器装置1100的接口电路400从控制器1200接收命令集，并且响应于所接收的命令集来执行阻塞命令集被传送到半导体存储器100的阻塞操作(S1020)。
更具体地，接口电路400的处理器420解析通过外部输入/输出驱动器410接收的命令集CMD SET，并且当解析指示命令集CMD SET中的地址ADD对应于接口电路400时，处理器420生成并输出阻塞使能信号Block_EN。响应于阻塞使能信号Block_EN，激活阻塞电路440，以阻塞命令集CMD SET从定时控制电路430向内部输入/输出驱动器450的传送。因此，可防止在接口电路400的ZQ校准操作期间命令集CMD SET向半导体存储器100的传送。
处理器420根据命令集CMD SET的解析结果生成并输出ODT使能信号ODT_EN。ODT电路460的ZQ校准电路461执行ZQ校准操作，以生成根据PVT特性改变的上拉代码PUCODE<n:0>和下拉代码PDCODE<n:0>(S1030)。在本公开的实施例中，通过基于作为ZQ校准操作的结果而生成的上拉代码PUCODE<n:0>和下拉代码PDCODE<n:0>来控制外部输入/输出驱动器410和内部输入/输出驱动器450的上拉操作和下拉操作，可提高数据传送操作的可靠性。
此后，主机1300输出用于结束存储器装置1100的内部设置操作的特定命令SET_FEATURE作为主机命令Host_CMD。
控制器1200从主机1300接收特定命令SET_FEATURE(S1040)，生成对应于所接收的特定命令SET_FEATURE的命令集，并且将所生成的命令集输出到存储器装置1100。
存储器装置1100的接口电路400从控制器1200接收命令集，并且响应于所接收的命令集来停用阻塞操作(S1050)。
如上所述，根据本公开的实施例，当由接口电路400接收对应于接口电路400的ZQ校准操作的命令集时，接口电路400在阻塞命令集向半导体存储器100的传送之后响应于命令集执行ZQ校准操作。因此，可防止半导体存储器100发生故障。
图11是示出根据本公开的另一实施例的操作存储器系统的方法的流程图。
参照图1至图7、图9和图11描述这种操作存储器系统的方法如下。
在本公开的另一实施例中，响应于来自主机1300的请求，执行存储器装置1100中的接口电路400的驱动力控制操作。
主机1300输出用于存储器装置1100的内部设置操作的特定命令SET_FEATURE作为主机命令Host_CMD。
控制器1200从主机1300接收特定命令SET_FEATURE(S1010)，生成对应于所接收的特定命令SET_FEATURE的命令集，并且将所生成的命令集输出到存储器装置1100。
如图9所示，命令集可包括对应于驱动力控制操作的命令CMD、对应于接口电路400的地址ADD以及对应于驱动力控制操作的详细设定值的数据DATA。例如，与半导体存储器100的内部操作相对应的命令集中的地址ADD对应于半导体存储器100，并且与接口电路400的诸如输入/输出驱动器的片内终结操作、ZQ校准操作或驱动力控制操作的内部操作相对应的命令集中的地址ADD对应于接口电路400。
存储器装置1100的接口电路400从控制器1200接收命令集，并且响应于所接收的命令集来执行阻塞命令集被传送到半导体存储器100的操作(S1120)。
更具体地，接口电路400的处理器420解析通过外部输入/输出驱动器410接收的命令集CMD SET，并且当解析指示命令集CMD SET中的地址ADD对应于接口电路400时，处理器420生成并输出阻塞使能信号Block_EN。响应于阻塞使能信号Block_EN，激活阻塞电路440，以阻塞命令集CMD SET从定时控制电路430向内部输入/输出驱动器450的传送。因此，可防止在接口电路400的输入/输出驱动器的驱动力控制操作期间命令集CMD SET向半导体存储器100的传送。
处理器420根据命令集CMD SET的解析结果，生成并输出ODT使能信号ODT_EN和偏移信号OFFSET<n:0>。基于命令集CMD SET中的数据DATA生成偏移信号OFFSET<n:0>。
ODT电路460的偏移代码生成电路462响应于偏移信号OFFSET<n:0>输出上拉偏移代码PUOFFSET<n:0>和下拉偏移代码PDOFFSET<n:0>。加法电路463响应于上拉偏移代码PUOFFSET<n:0>和下拉偏移码PDOFFSET<n:0>生成内部输入/输出上拉代码信号INT_IO_PU<n:0>、内部输入/输出下拉代码信号INT_IO_PD<n:0>、外部输入/输出上拉代码信号EXT_IO_PU<n:0>和外部输入/输出下拉代码信号EXT_IO_PD<n:0>，并且设置输入/输出驱动器的驱动力(S1130)。例如，响应于外部输入/输出上拉代码信号EXT_IO_PU<n:0>和外部输入/输出下拉代码信号EXT_IO_PD<n:0>控制外部输入/输出驱动器410在数据输入/输出操作期间的驱动力，并且响应于内部输入/输出上拉代码信号INT_IO_PU<n:0>和内部输入/输出下拉代码信号INT_IO_PD<n:0>控制内部输入/输出驱动器450在数据输入/输出操作期间的驱动力。
此后，主机1300输出用于结束存储器装置1100的内部设置操作的特定命令SET_FEATURE作为主机命令Host_CMD。
控制器1200从主机1300接收特定命令SET_FEATURE(S1140)，生成对应于所接收的特定命令SET_FEATURE的命令集，并且将所生成的命令集输出到存储器装置1100。
存储器装置1100的接口电路400从控制器1200接收该命令集，并且响应于所接收的命令集来停用阻塞操作(S1150)。
如上所述，根据本公开的实施例，当由接口电路400接收与该接口电路400的输入/输出驱动器的驱动力控制操作相对应的命令集时，接口电路400在阻塞命令集向半导体存储器100的传送之后响应于该命令集而执行输入/输出驱动器的驱动力控制操作。因此，可防止半导体存储器100发生故障。
图12是示出存储器系统的另一实施例的示图。
参照图12，存储器系统1000包括存储数据的存储器装置1100、在主机1300的控制下控制存储器装置1100的控制器1200以及在控制器1200与存储器装置1100之间协调命令和数据传送的接口电路1400。
不同于图1所示的存储器系统1000，在图12所示的存储器系统1000中，接口电路1400可设置在存储器装置1100的外部，并且可通过存储器装置1100和内部输入/输出线INT_IO来传送命令和数据。
控制器1200通常可控制存储器系统1000的操作，并且控制主机1300与存储器装置1100之间的数据交换。控制器1200可根据主机1300的请求来控制存储器装置1100中包括的多个半导体存储器以编程或读取数据。另外，控制器1200可响应于主机1300的请求进行控制以执行接口电路1400的输入/输出驱动器的片内终结操作、ZQ校准操作和驱动力控制操作。控制器1200可响应于对应于主机1300的请求的主机命令Host_CMD，生成用于控制存储器装置1100或接口电路1400的命令集，并且将该命令集传送到存储器装置1100。用于控制存储器装置1100的命令集包括对应于存储器装置1100中的多个半导体存储器中的至少一个的地址，并且用于控制接口电路1400的命令集包括对应于接口电路1400的地址。
可如图2和图3所示及如上所述配置和操作接口电路1400。也就是说，接口电路1400可响应于从控制器1200接收的特定命令集来执行输入/输出驱动器的片内终结操作、ZQ校准操作和驱动力设置操作，并且通过阻塞操作，该特定命令集不被传送到存储器装置1100。
图13是示出存储器系统的另一实施例的示图。
参照图13，存储器系统1000包括存储器装置1100和控制器1200。存储器装置1100包括多个半导体存储器100和多个接口电路400。多个半导体存储器100可被划分成多个组，并且多个组中的每一个可通过内部输入/输出线INT_IO连接到一个接口电路400。
在图13中，多个接口电路400分别通过第一至第n通道CH1至CHn与控制器1200通信。因此，一个组中的半导体存储器100被配置成通过一个接口电路400和公共通道与控制器1200通信。控制器1200被配置成通过多个通道CH1至CHn控制存储器装置1100的多个半导体存储器100。
控制器1200通常可控制存储器系统1000的操作，并且控制主机1300与存储器装置1100之间的数据交换。控制器1200可根据主机1300的请求来控制存储器装置1100中的多个半导体存储器100以编程或读取数据。另外，控制器1200可响应于主机1300的请求进行控制以执行接口电路400的输入/输出驱动器的片内终结操作、ZQ校准操作和驱动力控制操作。控制器1200可响应于对应于主机1300的请求的主机命令Host_CMD，生成用于控制存储器装置1100或接口电路400的命令集，并且将该命令集传送到存储器装置1100。用于控制存储器装置1100的命令集包括对应于存储器装置1100中的多个半导体存储器100中的至少一个的地址，并且用于控制接口电路400的命令集包括对应于接口电路400的地址。
可如图2和图3所示及如上所述配置和操作接口电路400。也就是说，接口电路400可响应于从控制器1200接收的特定命令集来执行输入/输出驱动器的片内终结操作、ZQ校准操作和驱动力设置操作，并且通过阻塞操作，该特定命令集不被传送到存储器装置1100。
控制器1200和存储器装置1100可被集成到一个半导体装置中。在实施例中，控制器1200和存储器装置1100可被集成到一个半导体装置中以形成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC)、SD卡(SD、迷你SD、微型SD、SDHC)和/或通用闪速存储器(UFS)。
控制器1200和存储器装置1100可被集成到一个半导体装置中以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置成将数据存储在半导体存储器中的存储装置。当存储器系统1000用作半导体驱动器(SSD)时，连接到存储器系统1000的主机1300的操作速度显著提高。
作为示例，存储器系统1000可被设置为诸如以下的电子装置的各种组件：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中传送和接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置或配置计算系统的各种组件中的一种。
在实施例中，存储器装置1100或存储器系统1000可被安装为各种类型中的任意一种的封装。例如，存储器装置1100或存储器系统1000可被封装和安装为堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中的管芯、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)或晶圆级制造封装处理堆叠封装(WSP)。
图14是示出存储器系统的另一实施例的示图。
参照图14，存储器系统30000可被实施为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100和能够控制存储器装置1100的操作的控制器1200。控制器1200可在处理器3100的控制下控制存储器装置1100的数据访问操作，例如编程操作、擦除操作或读取操作。
编程在存储器装置1100中的数据可在控制器1200的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT传送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换成可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并且将处理后的信号传送到控制器1200或显示器3200。控制器1200可将由处理器3100处理的信号编程到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号转换成无线电信号，并且通过天线ANT将经转换的无线电信号输出到外部装置。输入装置3400可以是能够输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据的装置。输入装置3400可被实施为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。处理器3100可控制显示器3200的操作，使得从控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。
根据实施例，能够控制存储器装置1100的操作的控制器1200可被实施为处理器3100的一部分，或者可被实施为与处理器3100分离的芯片。另外，诸如图1所示的存储器装置1100或图13所示的存储器装置1100的存储器装置1100可包括接口电路400。另外，当存储器装置1100仅包括如图12所示的半导体存储器时，可另外设置用于控制器1200与存储器装置1100之间的数据通信的接口电路。接口电路可被配置为图2的接口电路400。
图15是示出存储器系统的另一示例的示图。
参照图15，存储器系统40000可被实施为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作的控制器1200。
处理器4100可根据通过输入装置4200输入的数据，通过显示器4300输出存储器装置1100中存储的数据。例如，输入装置4200可被实施为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。
处理器4100可控制存储器系统40000的全部操作，并且控制控制器1200的操作。根据实施例，能够控制存储器装置1100的操作的控制器1200可被实施为处理器4100的一部分，或者可被实施为与处理器4100分离的芯片。另外，诸如图1所示的存储器装置1100或图13所示的存储器装置1100的存储器装置1100可包括接口电路400。另外，当存储器装置1100仅包括如图12所示的半导体存储器时，可另外设置用于控制器1200与该存储器装置1100之间的数据通信的接口电路。该接口电路可被配置为图2的接口电路400。
图16是示出存储器系统的另一实施例的示图。
参照图16，存储器系统50000可被实施为图像处理装置，例如数码相机、配备有数码相机的便携式电话、配备有数码相机的智能电话或配备有数码相机的平板PC。
存储器系统50000包括存储器装置1100和控制器1200，控制器1200能够控制存储器装置1100的数据处理操作，例如编程操作、擦除操作或读取操作。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号。经转换的数字信号可被传送到处理器5100或控制器1200。在处理器5100的控制下，经转换的数字信号可通过显示器5300输出，或通过控制器1200存储在存储器装置1100中。存储器装置1100中存储的数据可在处理器5100或控制器1200的控制下通过显示器5300输出。
根据实施例，能够控制存储器装置1100的操作的控制器1200可被实施为处理器5100的一部分，或者可被实施为与处理器5100分离的芯片。另外，诸如图1所示的存储器装置1100或图13所示的存储器装置1100的存储器装置1100可包括接口电路400。另外，当存储器装置1100仅包括如图12所示的半导体存储器时，可另外设置用于控制器1200与存储器装置1100之间的数据通信的接口电路。该接口电路可被配置为图2的接口电路400。
图17是示出存储器系统的另一实施例的示图。
参照图17，存储器系统70000可被实施为存储卡或智能卡。存储器系统70000可包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可控制存储器装置1100和卡接口7100之间的数据交换。根据实施例，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。另外，诸如图1所示的存储器装置1100或图13所示的存储器装置1100的存储器装置1100可包括接口电路400。另外，当存储器装置1100仅包括如图12所示的半导体存储器时，可另外设置用于控制器1200与存储器装置1100之间的数据通信的接口电路。该接口电路可被配置为图2的接口电路400。
卡接口7100可根据主机60000的协议来接口连接主机60000和控制器1200之间的数据交换。根据实施例，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)USB协议。此处，卡接口可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传送方法。
当存储器系统70000连接到诸如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，接口6200可在微处理器6100的控制下，通过卡接口7100和控制器1200执行与存储器装置1100的数据通信。
虽然本公开描述了具体的实施例，但在不脱离本公开的范围和技术精神的情况下，可进行各种改变和修改。因此，本发明不限于或受限于所公开的实施例。相反，本发明涵盖所有这些改变和修改，只要它们落入权利要求及其等同方案内。
在上述实施例中，根据上下文，可以可选地执行或省略一些步骤。而且，可以不同的顺序来执行某些步骤。此外，所公开的实施例为了容易理解本申请的技术内容的目的提供了特定的示例，并且不旨在限制本发明的范围。也就是说，本公开所属领域的技术人员将理解的是，可以基于本公开的技术精神进行各种修改。
在描述实施例时，虽然使用了特定的术语，但这些术语并不旨在限制本公开的范围。本发明由权利要求及其等同方案限定。

Claims (18)

1.一种存储器系统，包括：
存储器装置，包括接口电路和半导体存储器；以及
控制器，响应于主机命令生成命令集，并且将所述命令集输出到所述存储器装置，
其中所述接口电路：
接收所述命令集，
当所接收的命令集对应于所述半导体存储器时，将所接收的命令集传送到所述半导体存储器，
当所接收的命令集对应于所述接口电路时，执行阻塞操作，使得所接收的命令集不被传送到所述半导体存储器，以及
响应于对应于所述接口电路的所接收的命令集，执行所述接口电路的片内终结操作、ZQ校准操作或驱动力控制操作。
2.根据权利要求1所述的存储器系统，其中所述接口电路对所接收的命令集执行重新定时。
3.根据权利要求1所述的存储器系统，
其中，当所述命令集中的地址对应于所述半导体存储器时，所述接口电路将所接收的命令集传送到所述半导体存储器，并且
其中，当所述地址对应于所述接口电路时，所述接口电路执行所述阻塞操作。
4.根据权利要求1所述的存储器系统，其中所述接口电路包括：
外部输入/输出驱动器，从所述控制器接收所述命令集；
处理器，解析所述命令集，当所述命令集对应于所述半导体存储器时生成定时控制信号，并且当所述命令集对应于所述接口电路时生成阻塞使能信号和内部操作控制信号；
定时控制电路，响应于所述定时控制信号控制通过所述外部输入/输出驱动器接收的所述命令集的定时，并且输出所述命令集；
阻塞电路，响应于所述阻塞使能信号，在执行通过所述定时控制电路接收的所述命令集的阻塞操作的同时，传输来自所述定时控制电路的所述命令集；
内部输入/输出驱动器，将通过所述阻塞电路传输的所述命令集传送到所述半导体存储器；以及
片内终结电路，响应于所述内部操作控制信号，对所述外部输入/输出驱动器和所述内部输入/输出驱动器执行所述片内终结操作。
5.根据权利要求4所述的存储器系统，其中所述处理器包括寄存器，所述寄存器存储对应于所述半导体存储器的地址和对应于所述接口电路的地址。
6.根据权利要求5所述的存储器系统，其中所述处理器通过将所接收的命令集中的地址与所述寄存器中包括的地址进行比较来解析所接收的命令集。
7.一种存储器系统，包括：
控制器，从主机接收主机命令，并且响应于所接收的主机命令生成和输出命令集；
接口电路，从所述控制器接收所述命令集，解析所述命令集，根据所述解析的结果，对所述命令集执行阻塞操作，执行对应于所述命令集的初始设置内部操作，或者控制所述命令集的定时，并输出所述命令集；以及
存储器装置，响应于通过所述接口电路接收的所述命令集来执行操作。
8.根据权利要求7所述的存储器系统，其中所述控制器通过在命令集中包括对应于所述接口电路的地址来生成用于控制所述接口电路的所述命令集。
9.根据权利要求7所述的存储器系统，其中所述控制器通过在命令集中包括对应于所述存储器装置的地址来生成用于控制所述存储器装置的所述命令集。
10.根据权利要求7所述的存储器系统，其中，当作为解析的结果，所述命令集对应于所述接口电路时，所述接口电路执行所述阻塞操作以防止所述命令集被传送到所述存储器装置，然后响应于对应于所述接口电路的所接收的命令集，对所述接口电路中的外部输入/输出驱动器和内部输入/输出驱动器执行片内终结操作、ZQ校准操作或驱动力控制操作。
11.根据权利要求7所述的存储器系统，其中，当作为解析的结果，所述命令集对应于所述存储器装置时，所述接口电路控制所述命令集的定时，并且根据所控制的定时将所述命令集输出到所述存储器装置。
12.根据权利要求7所述的存储器系统，其中所述接口电路根据所接收的命令集中包括的地址来确定所述命令集是对应于所述接口电路还是所述存储器装置。
13.根据权利要求7所述的存储器系统，其中所述接口电路包括：
外部输入/输出驱动器，从所述控制器接收所述命令集；
处理器，解析所述命令集，当所述命令集对应于所述半导体存储器时生成定时控制信号，并且当所述命令集对应于所述接口电路时生成阻塞使能信号和内部操作控制信号；
定时控制电路，响应于所述定时控制信号而控制通过所述外部输入/输出驱动器接收的所述命令集的定时，并且输出所述命令集；
阻塞电路，响应于所述阻塞使能信号，在执行通过所述定时控制电路接收的所述命令集的阻塞操作的同时，传输来自所述定时控制电路的命令集；
内部输入/输出驱动器，将通过所述阻塞电路传输的所述命令集传送到所述半导体存储器；以及
片内终结电路，响应于所述内部操作控制信号，对所述外部输入/输出驱动器和所述内部输入/输出驱动器执行片内终结操作。
14.根据权利要求13所述的存储器系统，其中所述处理器包括寄存器，所述寄存器存储对应于所述半导体存储器的地址和对应于所述接口电路的地址。
15.一种操作存储器系统的方法，所述存储器系统包括控制器和半导体存储器，所述方法包括：
由所述控制器向接口电路传送命令集，所述接口电路协调所述控制器与所述半导体存储器之间的数据通信；
由所述接口电路确定所述命令集是对应于所述接口电路还是所述半导体存储器；
当确定所述命令集对应于所述接口电路时，在阻塞所述命令集向所述半导体存储器的传送之后，由所述接口电路在对应于所述命令集的所述接口电路上执行初始设置内部操作；并且
当确定所述命令集对应于所述半导体存储器时，由所述接口电路控制所述命令集的定时，并且由所述接口电路将所述命令集传送到所述半导体存储器。
16.根据权利要求15所述的方法，其中所述接口电路基于所述命令集中的地址来确定所述命令集是对应于所述接口电路还是所述半导体存储器。
17.根据权利要求15所述的方法，其中所述初始设置内部操作是片内终结操作、ZQ校准操作或输入/输出驱动器驱动力控制操作。
18.一种接口电路，在控制器与存储器装置之间传送信号，所述接口电路包括：
传输电路，电联接到所述控制器和所述存储器装置，并且在所述控制器与所述存储器装置之间传输信号；以及
调整电路：
响应于来自所述控制器的调整命令，阻塞所述信号的传输；以及
响应于所述调整命令，对所述传输电路执行ZQ校准、片内终结以及驱动强度调整中的一个或多个操作。
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