KR102612003B1 - 솔리드 스테이트 드라이브 장치 및 이를 포함하는 저장 시스템 - Google Patents

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Abstract

솔리드 스테이트 드라이브 장치는 제1 불휘발성 메모리 패키지, 제2 불휘발성 메모리 패키지, 및 컨트롤러를 포함한다. 제1 불휘발성 메모리 패키지는 제1 버퍼칩 및 복수의 제1 불휘발성 메모리 칩들을 포함한다. 제2 불휘발성 메모리 패키지는 복수의 제2 불휘발성 메모리 칩들을 포함한다. 컨트롤러는 제1 불휘발성 메모리 패키지 및 제2 불휘발성 메모리 패키지의 동작을 제어한다. 제1 버퍼칩은 컨트롤러와 제1 어드레스 신호 및 제1 데이터를 송수신하고, 제1 어드레스 신호에 기초하여 복수의 제1 불휘발성 메모리 칩들 및 복수의 제2 불휘발성 메모리 칩들 중의 하나와 제1 데이터를 선택적으로 송수신한다.

Description

솔리드 스테이트 드라이브 장치 및 이를 포함하는 저장 시스템 {SOLID STATE DRIVE DEVICE AND STORAGE SYSTEM HAVING THE SAME}
본 발명은 저장 시스템에 관한 것으로, 보다 상세하게는 솔리드 스테이트 드라이브(Solid State Drive; SSD) 장치 및 이를 포함하는 저장 시스템에 관한 것이다.
컴퓨터 시스템들과 같은 전자 시스템들의 데이터 저장 장치로서 자기 디스크들이 전통적으로 사용되었다. 그러나, 반도체 기술의 발전에 따라 컴퓨터 시스템들과 휴대용 장치들에서 자기 디스크 대신 플래시 메모리(예를 들어, NAND-타입 플래시 메모리)와 같은 불휘발성 메모리를 데이터 저장 장치로서 사용하는 솔리드 스테이트 드라이브(Solid State Drive; SSD) 장치가 점차 사용되는 추세이다.
솔리드 스테이트 드라이브 장치는 하드 디스크 드라이브(Hard Disk Drive; HDD) 장치에서 필수적으로 사용되는 모터와 같은 기계적인 구동 장치를 포함하고 있지 않으므로, 동작 시 열과 소음이 거의 발생하지 않는다. 또한, 솔리드 스테이트 드라이브 장치는 고속 액세스(fast access rate), 고집적도 및 외부 충격에 대한 안정성 때문에 데이터 저장 장치로서 선호되고 있다. 게다가, 솔리드 스테이트 드라이브 장치의 데이터 전송 속도는 하드 디스크 드라이브의 데이터 전송 속도 보다 상당히 빠르다.
일반적으로 솔리드 스테이트 드라이브 장치는 복수의 채널들 각각에 복수의 불휘발성 메모리 칩들이 연결되는데, 솔리드 스테이트 드라이브 장치의 저장 용량이 증가함에 따라, 복수의 채널들 각각에 연결되는 복수의 불휘발성 메모리 칩들의 개수가 증가한다. 그런데 복수의 채널들 각각에 연결되는 복수의 불휘발성 메모리 칩들의 개수가 증가하는 경우, 채널당 구동해야 하는 로드가 증가하여 솔리드 스테이트 드라이브 장치의 동작 속도가 저하되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 높은 저장 용량을 가지면서도 동작 속도를 증가시킬 수 있는 솔리드 스테이트 드라이브(Solid State Drive; SSD) 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 솔리드 스테이트 드라이브 장치를 포함하는 저장 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브(Solid State Drive; SSD) 장치는 제1 불휘발성 메모리 패키지, 제2 불휘발성 메모리 패키지, 및 컨트롤러를 포함한다. 상기 제1 불휘발성 메모리 패키지는 제1 버퍼칩 및 복수의 제1 불휘발성 메모리 칩들을 포함한다. 상기 제2 불휘발성 메모리 패키지는 복수의 제2 불휘발성 메모리 칩들을 포함한다. 상기 컨트롤러는 상기 제1 불휘발성 메모리 패키지 및 상기 제2 불휘발성 메모리 패키지의 동작을 제어한다. 상기 제1 버퍼칩은 상기 컨트롤러와 제1 어드레스 신호 및 제1 데이터를 송수신하고, 상기 제1 어드레스 신호에 기초하여 상기 복수의 제1 불휘발성 메모리 칩들 및 상기 복수의 제2 불휘발성 메모리 칩들 중의 하나와 상기 제1 데이터를 선택적으로 송수신한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 장치는 제1 불휘발성 메모리 패키지, 제2 불휘발성 메모리 패키지, 제3 불휘발성 메모리 패키지, 제4 불휘발성 메모리 패키지, 및 컨트롤러를 포함한다. 상기 제1 불휘발성 메모리 패키지는 제1 버퍼칩 및 복수의 제1 불휘발성 메모리 칩들을 포함한다. 상기 제2 불휘발성 메모리 패키지는 복수의 제2 불휘발성 메모리 칩들을 포함한다. 상기 제3 불휘발성 메모리 패키지는 제2 버퍼칩 및 복수의 제3 불휘발성 메모리 칩들을 포함한다. 상기 제4 불휘발성 메모리 패키지는 복수의 제4 불휘발성 메모리 칩들을 포함한다. 상기 컨트롤러는 상기 제1 내지 제4 불휘발성 메모리 패키지들의 동작을 제어한다. 상기 제1 버퍼칩은 상기 컨트롤러와 제1 어드레스 신호 및 제1 데이터를 송수신하고, 상기 제1 어드레스 신호에 기초하여 상기 복수의 제1 불휘발성 메모리 칩들 및 상기 복수의 제2 불휘발성 메모리 칩들 중의 하나와 상기 제1 데이터를 선택적으로 송수신한다. 상기 제2 버퍼칩은 상기 컨트롤러와 상기 제1 어드레스 신호 및 상기 제1 데이터를 송수신하고, 상기 제1 어드레스 신호에 기초하여 상기 복수의 제3 불휘발성 메모리 칩들 및 상기 복수의 제4 불휘발성 메모리 칩들 중의 하나와 상기 제1 데이터를 선택적으로 송수신한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 저장 시스템은 솔리드 스테이트 드라이브 장치 및 호스트를 포함한다. 상기 솔리드 스테이트 드라이브 장치는 제1 불휘발성 메모리 패키지, 제2 불휘발성 메모리 패키지, 및 컨트롤러를 포함한다. 상기 제1 불휘발성 메모리 패키지는 제1 버퍼칩 및 복수의 제1 불휘발성 메모리 칩들을 포함한다. 상기 제2 불휘발성 메모리 패키지는 복수의 제2 불휘발성 메모리 칩들을 포함한다. 상기 컨트롤러는 상기 제1 불휘발성 메모리 패키지 및 상기 제2 불휘발성 메모리 패키지의 동작을 제어한다. 상기 제1 버퍼칩은 상기 컨트롤러와 제1 어드레스 신호 및 제1 데이터를 송수신하고, 상기 제1 어드레스 신호에 기초하여 상기 복수의 제1 불휘발성 메모리 칩들 및 상기 복수의 제2 불휘발성 메모리 칩들 중의 하나와 상기 제1 데이터를 선택적으로 송수신한다.
본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 장치는 높은 저장 용량을 가지면서도 동작 속도를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 저장 시스템을 나타내는 블록도이다.
도 2는 도 1의 저장 시스템에 포함되는 솔리드 스테이트 드라이브 장치의 일 예를 나타내는 도면이다.
도 3은 도 2의 복수의 제1 불휘발성 메모리 칩들 각각 및 복수의 제2 불휘발성 메모리 칩들 각각에 포함되는 불휘발성 메모리 장치의 일 예를 나타내는 블록도이다.
도 4는 도 3의 불휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 5는 도 2의 제1 불휘발성 메모리 패키지에 포함되는 제1 버퍼칩의 일 예를 나타내는 블록도이다.
도 6은 도 5의 제2 리시버 및 제3 리시버의 일 예를 나타내는 회로도이다.
도 7은 도 1의 저장 시스템에 포함되는 솔리드 스테이트 드라이브 장치의 다른 예를 나타내는 도면이다.
도 8은 도 7의 제3 불휘발성 메모리 패키지에 포함되는 제2 버퍼칩의 일 예를 나타내는 블록도이다.
도 9는 도 8의 제2 리시버 및 제3 리시버의 일 예를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 저장 시스템을 나타내는 블록도이다.
도 11은 도 10의 저장 시스템에 포함되는 솔리드 스테이트 드라이브 장치의 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 저장 시스템을 나타내는 블록도이다.
도 1을 참조하면, 저장 시스템(1000a)은 호스트(1100) 및 솔리드 스테이트 드라이브 장치(1200)를 포함한다.
솔리드 스테이트 드라이브 장치(1200)는 복수의 불휘발성 메모리 패키지들(100) 및 컨트롤러(200)를 포함할 수 있다.
복수의 불휘발성 메모리 패키지들(100)은 솔리드 스테이트 드라이브 장치(1200)의 저장 매체로서 사용될 수 있다.
일 실시예에 있어서, 복수의 불휘발성 메모리 패키지들(100) 각각은 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 이 경우, 상기 복수의 불휘발성 메모리 칩들 각각은 플래시 메모리 장치를 포함할 수 있다.
컨트롤러(200)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 불휘발성 메모리 패키지들(100)과 연결될 수 있다.
일 실시예에 있어서, 도 1에 도시된 바와 같이, 복수의 불휘발성 메모리 패키지들(100) 각각은 하나의 채널을 통해 컨트롤러(200)와 연결될 수 있다.
컨트롤러(200)는 신호 커넥터(210)를 통해 호스트(1100)와 신호(SGL)를 송수신할 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 컨트롤러(200)는 호스트(1100)의 커맨드에 따라 복수의 불휘발성 메모리 패키지들(100)에 데이터를 기입하거나 복수의 불휘발성 메모리 패키지들(100)로부터 데이터를 독출할 수 있다.
솔리드 스테이트 드라이브 장치(1200)는 보조 전원 장치(300)를 더 포함할 수 있다. 보조 전원 장치(300)는 전원 커넥터(310)를 통해 호스트(1100)로부터 전원(PWR)을 입력받아 컨트롤러(200)에 전원을 공급할 수 있다.
한편, 보조 전원 장치(300)는 솔리드 스테이트 드라이브 장치(1200) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브 장치(1200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(300)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브 장치(1200)에 보조 전원을 제공할 수도 있다.
일 실시예에 있어서, 복수의 불휘발성 메모리 패키지들(100) 및 컨트롤러(200)는 동일한 인쇄 회로 기판(Printed Circuit Board; PCB) 상에 배치될 수 있다. 이 경우, 복수의 불휘발성 메모리 패키지들(100) 및 컨트롤러(200)는 상기 인쇄 회로 기판 상에 형성되는 배선들을 통해 서로 연결될 수 있다.
이하, 상기 인쇄 회로 기판 상에서 복수의 불휘발성 메모리 패키지들(100)과 컨트롤러(200) 사이의 연결 관계에 대해 설명한다.
도 2는 도 1의 저장 시스템에 포함되는 솔리드 스테이트 드라이브 장치의 일 예를 나타내는 도면이다.
설명의 편의를 위하여 도 2에는 컨트롤러(200) 및 하나의 동일한 채널을 통해 컨트롤러(200)와 연결되는 복수의 불휘발성 메모리 패키지들(100-1, 100-2) 만이 도시된다.
도 2에 도시된 바와 같이, 제1 불휘발성 메모리 패키지(100-1), 제2 불휘발성 메모리 패키지(100-2), 및 컨트롤러(200)는 동일한 인쇄 회로 기판(PCB)(1210) 상에 배치될 수 있다.
제1 불휘발성 메모리 패키지(100-1)는 복수의 제1 불휘발성 메모리 칩들(NVM)(110) 및 제1 버퍼칩(BC)(160)을 포함할 수 있다. 일 실시예에 있어서, 복수의 제1 불휘발성 메모리 칩들(110)은 서로 적층되어 형성될 수 있다.
제2 불휘발성 메모리 패키지(100-2)는 복수의 제2 불휘발성 메모리 칩들(NVM)(120)을 포함할 수 있다. 제2 불휘발성 메모리 패키지(100-2)는 버퍼칩을 포함하지 않을 수 있다. 일 실시예에 있어서, 복수의 제2 불휘발성 메모리 칩들(120)은 서로 적층되어 형성될 수 있다.
복수의 제1 불휘발성 메모리 칩들(110) 각각 및 복수의 제2 불휘발성 메모리 칩들(120) 각각은 불휘발성 메모리 장치를 포함할 수 있다.
컨트롤러(200)는 하나의 채널을 통해 제1 불휘발성 메모리 패키지(100-1) 및 제2 불휘발성 메모리 패키지(100-2)를 제어할 수 있다.
예를 들어, 프로그램 동작 시, 컨트롤러(200)는 어드레스 신호 및 프로그램 데이터를 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160)에 제공하고, 제1 버퍼칩(160)은 상기 어드레스 신호에 기초하여 상기 프로그램 데이터를 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제1 불휘발성 메모리 칩들(110) 및 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제2 불휘발성 메모리 칩들(120) 중의 하나에 선택적으로 제공할 수 있다.
예를 들어, 독출 동작 시, 컨트롤러(200)는 어드레스 신호를 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160)에 제공하고, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제1 불휘발성 메모리 칩들(110) 및 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제2 불휘발성 메모리 칩들(120) 중에서 상기 어드레스 신호에 상응하는 불휘발성 메모리 칩에 상기 어드레스 신호를 제공할 수 있다. 상기 어드레스 신호를 수신한 상기 불휘발성 메모리 칩은 독출 데이터를 제1 버퍼칩(160)에 제공하고, 제1 버퍼칩(160)은 상기 독출 데이터를 컨트롤러(200)에 제공할 수 있다.
도 3은 도 2의 복수의 제1 불휘발성 메모리 칩들 각각 및 복수의 제2 불휘발성 메모리 칩들 각각에 포함되는 불휘발성 메모리 장치의 일 예를 나타내는 블록도이다.
복수의 제1 불휘발성 메모리 칩들(110) 각각 및 복수의 제2 불휘발성 메모리 칩들(120) 각각에 포함되는 상기 불휘발성 메모리 장치는 도 3에 도시된 불휘발성 메모리 장치(400)로 구현될 수 있다.
도 3을 참조하면, 불휘발성 메모리 장치(400)는 메모리 셀 어레이(410), 어드레스 디코더(420), 페이지 버퍼 회로(430), 데이터 입출력 회로(440), 전압 생성기(450) 및 제어 회로(460)를 포함할 수 있다.
메모리 셀 어레이(410)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(420)와 연결될 수 있다. 또한, 메모리 셀 어레이(410)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(430)와 연결될 수 있다.
메모리 셀 어레이(410)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(410)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(410)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 삼차원 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
다른 실시예에 있어서, 메모리 셀 어레이(410)는 기판 상에 이차원 구조(또는 수평 구조)로 형성되는 이차원(two dimensional) 메모리 셀 어레이일 수 있다.
도 4는 도 3의 불휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 4에 도시된 메모리 셀 어레이(410)는 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 셀 어레이를 나타낸다. 예를 들어, 메모리 셀 어레이(410)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 4를 참조하면, 메모리 셀 어레이(410)는 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
도 4에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다.
도 4에는 메모리 셀 어레이(410)가 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
다시 도 3을 참조하면, 제어 회로(460)는 제1 버퍼칩(160)으로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 불휘발성 메모리 장치(400)의 프로그램 동작, 독출 동작 및 소거 동작을 제어할 수 있다.
예를 들어, 제어 회로(600)는 커맨드 신호(CMD)에 기초하여 전압 생성기(450)를 제어하기 위한 제어 신호들(CONs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(460)는 로우 어드레스(R_ADDR)를 어드레스 디코더(420)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(440)에 제공할 수 있다.
어드레스 디코더(420)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(410)와 연결될 수 있다.
프로그램 동작 또는 독출 동작 시, 어드레스 디코더(420)는 제어 회로(460)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드 라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 상기 선택 워드 라인을 제외한 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
전압 생성기(450)는 제어 회로(460)로부터 제공되는 제어 신호들(CONs)에 기초하여 불휘발성 메모리 장치(400)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(450)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(420)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
프로그램 동작 시, 전압 생성기(450)는 프로그램 전압 및 프로그램 패스 전압을 생성할 수 있다. 상기 프로그램 전압은 어드레스 디코더(420)를 통해 상기 선택 워드 라인에 인가되고, 상기 프로그램 패스 전압은 어드레스 디코더(420)를 통해 상기 비선택 워드 라인들에 인가될 수 있다.
또한, 독출 동작 시, 전압 생성기(450)는 독출 전압 및 독출 패스 전압을 생성할 수 있다. 상기 독출 전압은 어드레스 디코더(420)를 통해 상기 선택 워드 라인에 인가되고, 상기 독출 패스 전압은 어드레스 디코더(420)를 통해 상기 비선택 워드 라인들에 인가될 수 있다.
페이지 버퍼 회로(430)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(410)와 연결될 수 있다.
페이지 버퍼 회로(430)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(430)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(440)는 데이터 라인(DL)을 통해 페이지 버퍼 회로(430)와 연결될 수 있다.
프로그램 동작 시, 데이터 입출력 회로(440)는 제1 버퍼칩(160)으로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(460)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(430)에 제공할 수 있다.
독출 동작 시, 데이터 입출력 회로(440)는 제어 회로(460)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(430)에 저장된 독출 데이터(DATA)를 제1 버퍼칩(160)에 제공할 수 있다.
다시 도 2를 참조하면, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1)의 제1 패드(111) 및 인쇄 회로 기판(1210)에 형성되는 제1 배선(1211)을 통해 컨트롤러(200)와 연결될 수 있다.
또한, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1) 내부에서 와이어 본딩을 통해 복수의 제1 불휘발성 메모리 칩들(110)과 연결될 수 있다.
또한, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1)의 제2 패드(112), 인쇄 회로 기판(1210)에 형성되는 제2 배선(1212), 및 제2 불휘발성 메모리 패키지(100-2)의 제1 패드(121)를 통해 복수의 제2 불휘발성 메모리 칩들(120)과 연결될 수 있다.
도 5는 도 2의 제1 불휘발성 메모리 패키지에 포함되는 제1 버퍼칩의 일 예를 나타내는 블록도이다.
도 2 및 5를 참조하면, 제1 버퍼칩(160)은 제1 포트(161), 제2 포트(162), 제3 포트(163), 및 제어 로직(164)을 포함할 수 있다.
제1 포트(161)는 제1 불휘발성 메모리 패키지(100-1)의 제1 패드(111) 및 인쇄 회로 기판(1210)에 형성되는 제1 배선(1211)을 통해 컨트롤러(200)와 연결되어 컨트롤러(200)와 데이터(DATA)를 송수신할 수 있다.
제2 포트(162)는 제1 불휘발성 메모리 패키지(100-1) 내부에서 와이어 본딩을 통해 복수의 제1 불휘발성 메모리 칩들(110)과 연결되어 복수의 제1 불휘발성 메모리 칩들(110)과 데이터(DATA)를 송수신할 수 있다. 일 실시예에 있어서, 도 2 및 5에 도시된 바와 같이, 제2 포트(162)와 복수의 제1 불휘발성 메모리 칩들(110) 사이의 데이터 전송선들은 멀티-드롭 방식으로 연결될 수 있다.
제3 포트(163)는 제1 불휘발성 메모리 패키지(100-1)의 제2 패드(112), 인쇄 회로 기판(1210)에 형성되는 제2 배선(1212), 및 제2 불휘발성 메모리 패키지(100-2)의 제1 패드(121)를 통해 복수의 제2 불휘발성 메모리 칩들(120)과 연결되어 복수의 제2 불휘발성 메모리 칩들(120)과 데이터(DATA)를 송수신할 수 있다.
제어 로직(164)은 제1 포트(161)로부터 수신되는 데이터(DATA)를 제2 포트(162)를 통해 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제1 불휘발성 메모리 칩들(110)에 제공하거나 제3 포트(163)를 통해 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제2 불휘발성 메모리 칩들(120)에 제공할 수 있다.
또한, 제어 로직(164)은 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제1 불휘발성 메모리 칩들(110)로부터 제2 포트(162)를 통해 수신되는 데이터(DATA) 또는 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제2 불휘발성 메모리 칩들(120)로부터 제3 포트(163)를 통해 수신되는 데이터(DATA)를 제1 포트(161)를 통해 컨트롤러(200)에 제공할 수 있다.
일 실시예에 있어서, 제1 포트(161)는 컨트롤러(200)로부터 데이터(DATA)를 수신하는 제1 리시버(161-1) 및 데이터(DATA)를 컨트롤러(200)에 제공하는 제1 드라이버(161-2)를 포함할 수 있다.
일 실시예에 있어서, 제2 포트(162)는 복수의 제1 불휘발성 메모리 칩들(110)로부터 데이터(DATA)를 수신하는 제2 리시버(162-2) 및 데이터(DATA)를 복수의 제1 불휘발성 메모리 칩들(110)에 제공하는 제2 드라이버(162-1)를 포함할 수 있다.
일 실시예에 있어서, 제3 포트(163)는 복수의 제2 불휘발성 메모리 칩들(120)로부터 데이터(DATA)를 수신하는 제3 리시버(163-2) 및 데이터(DATA)를 복수의 제2 불휘발성 메모리 칩들(120)에 제공하는 제3 드라이버(163-1)를 포함할 수 있다.
상술한 바와 같이, 제1 포트(161)는 제1 불휘발성 메모리 패키지(100-1)의 제1 패드(111) 및 인쇄 회로 기판(1210)에 형성되는 제1 배선(1211)을 통해 컨트롤러(200)와 연결되고, 제2 포트(162)는 제1 불휘발성 메모리 패키지(100-1) 내부에서 와이어 본딩을 통해 복수의 제1 불휘발성 메모리 칩들(110)과 연결되고, 제3 포트(163)는 제1 불휘발성 메모리 패키지(100-1)의 제2 패드(112), 인쇄 회로 기판(1210)에 형성되는 제2 배선(1212), 및 제2 불휘발성 메모리 패키지(100-2)의 제1 패드(121)를 통해 복수의 제2 불휘발성 메모리 칩들(120)과 연결되므로, 제1 포트(161)의 최적 동작 파라미터, 제2 포트(162)의 최적 동작 파라미터, 및 제3 포트(163)의 최적 동작 파라미터는 서로 다를 수 있다.
따라서 제어 로직(164)은 제1 포트(161)의 동작 파라미터, 제2 포트(162)의 동작 파라미터, 및 제3 포트(163)의 동작 파라미터를 서로 독립적으로 설정할 수 있다.
예를 들어, 제2 포트(162)에 포함되는 제2 드라이버(162-1)는 제1 불휘발성 메모리 패키지(100-1) 내부에서 와이어 본딩을 통해 복수의 제1 불휘발성 메모리 칩들(110)과 연결됨에 반해, 제3 포트(163)에 포함되는 제3 드라이버(163-1)는 제1 불휘발성 메모리 패키지(100-1)의 제2 패드(112), 인쇄 회로 기판(1210)에 형성되는 제2 배선(1212), 및 제2 불휘발성 메모리 패키지(100-2)의 제1 패드(121)를 통해 복수의 제2 불휘발성 메모리 칩들(120)과 연결되므로, 제3 드라이버(163-1)의 구동 강도(drive strength)는 제2 드라이버(162-1)의 구동 강도보다 높게 설정될 수 있다.
도 6은 도 5의 제2 리시버 및 제3 리시버의 일 예를 나타내는 회로도이다.
도 6에 도시된 바와 같이, 제2 포트(162)에 포함되는 제2 리시버(162-2)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되는 온 다이 터미네이션(On-Die Termination; ODT) 저항(R1, R2)을 포함할 수 있다.
마찬가지로, 제3 포트(163)에 포함되는 제3 리시버(163-2)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되는 온 다이 터미네이션 저항(R3, R4)을 포함할 수 있다.
이 경우, 제2 포트(162)에 포함되는 제2 리시버(162-2)는 제1 불휘발성 메모리 패키지(100-1) 내부에서 와이어 본딩을 통해 복수의 제1 불휘발성 메모리 칩들(110)과 연결됨에 반해, 제3 포트(163)에 포함되는 제3 리시버(163-2)는 제1 불휘발성 메모리 패키지(100-1)의 제2 패드(112), 인쇄 회로 기판(1210)에 형성되는 제2 배선(1212), 및 제2 불휘발성 메모리 패키지(100-2)의 제1 패드(121)를 통해 복수의 제2 불휘발성 메모리 칩들(120)과 연결되므로, 제2 리시버(162-2)의 온 다이 터미네이션 저항(R1, R2)의 크기는 제3 리시버(163-2)의 온 다이 터미네이션 저항(R3, R4)의 크기와 서로 독립적으로 설정될 수 있다.
도 1 내지 6을 참조하여 상술한 바와 같이, 컨트롤러(200)는 제1 버퍼칩(160)의 로드만을 구동함으로써 제1 불휘발성 메모리 패키지(100-1) 및 제2 불휘발성 메모리 패키지(100-2)에 대해 상기 프로그램 동작 및 상기 독출 동작을 수행할 수 있다. 따라서 본 발명에 따른 솔리드 스테이트 드라이브 장치(1200)는 높은 저장 용량을 가지면서도 동작 속도를 증가시킬 수 있다.
도 7은 도 1의 저장 시스템에 포함되는 솔리드 스테이트 드라이브 장치의 다른 예를 나타내는 도면이다.
설명의 편의를 위하여 도 7에는 컨트롤러(200) 및 하나의 동일한 채널을 통해 컨트롤러(200)와 연결되는 복수의 불휘발성 메모리 패키지들(100-1, 100-2, 100-3, 100-4) 만이 도시된다.
도 7에 도시된 바와 같이, 제1 불휘발성 메모리 패키지(100-1), 제2 불휘발성 메모리 패키지(100-2), 제3 불휘발성 메모리 패키지(100-3), 제4 불휘발성 메모리 패키지(100-4), 및 컨트롤러(200)는 동일한 인쇄 회로 기판(PCB)(1210) 상에 배치될 수 있다.
제1 불휘발성 메모리 패키지(100-1)는 복수의 제1 불휘발성 메모리 칩들(NVM)(110) 및 제1 버퍼칩(BC)(160)을 포함할 수 있다. 일 실시예에 있어서, 복수의 제1 불휘발성 메모리 칩들(110)은 서로 적층되어 형성될 수 있다.
제2 불휘발성 메모리 패키지(100-2)는 복수의 제2 불휘발성 메모리 칩들(NVM)(120)을 포함할 수 있다. 제2 불휘발성 메모리 패키지(100-2)는 버퍼칩을 포함하지 않을 수 있다. 일 실시예에 있어서, 복수의 제2 불휘발성 메모리 칩들(120)은 서로 적층되어 형성될 수 있다.
제3 불휘발성 메모리 패키지(100-3)는 복수의 제3 불휘발성 메모리 칩들(NVM)(130) 및 제2 버퍼칩(BC)(170)을 포함할 수 있다. 일 실시예에 있어서, 복수의 제3 불휘발성 메모리 칩들(130)은 서로 적층되어 형성될 수 있다.
제4 불휘발성 메모리 패키지(100-4)는 복수의 제4 불휘발성 메모리 칩들(NVM)(140)을 포함할 수 있다. 제4 불휘발성 메모리 패키지(100-4)는 버퍼칩을 포함하지 않을 수 있다. 일 실시예에 있어서, 복수의 제4 불휘발성 메모리 칩들(140)은 서로 적층되어 형성될 수 있다.
복수의 제1 불휘발성 메모리 칩들(110) 각각, 복수의 제2 불휘발성 메모리 칩들(120) 각각, 복수의 제3 불휘발성 메모리 칩들(130) 각각, 및 복수의 제4 불휘발성 메모리 칩들(140) 각각은 불휘발성 메모리 장치를 포함할 수 있다.
컨트롤러(200)는 하나의 채널을 통해 제1 불휘발성 메모리 패키지(100-1), 제2 불휘발성 메모리 패키지(100-2), 제3 불휘발성 메모리 패키지(100-3), 및 제4 불휘발성 메모리 패키지(100-4)를 제어할 수 있다.
예를 들어, 프로그램 동작 시, 컨트롤러(200)는 어드레스 신호 및 프로그램 데이터를 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160) 및 제3 불휘발성 메모리 패키지(100-3)에 포함되는 제2 버퍼칩(170)에 동시에 제공할 수 있다. 상기 어드레스 신호에 기초하여, 제1 버퍼칩(160)이 상기 프로그램 데이터를 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제1 불휘발성 메모리 칩들(110) 및 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제2 불휘발성 메모리 칩들(120) 중의 하나에 제공하거나, 제2 버퍼칩(170)이 상기 프로그램 데이터를 제3 불휘발성 메모리 패키지(100-3)에 포함되는 복수의 제3 불휘발성 메모리 칩들(130) 및 제4 불휘발성 메모리 패키지(100-4)에 포함되는 복수의 제4 불휘발성 메모리 칩들(140) 중의 하나에 제공할 수 있다.
예를 들어, 독출 동작 시, 컨트롤러(200)는 어드레스 신호를 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160) 및 제3 불휘발성 메모리 패키지(100-3)에 포함되는 제2 버퍼칩(170)에 동시에 제공할 수 있다. 상기 어드레스 신호에 기초하여, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제1 불휘발성 메모리 칩들(110) 및 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제2 불휘발성 메모리 칩들(120) 중에서 상기 어드레스 신호에 상응하는 불휘발성 메모리 칩에 상기 어드레스 신호를 제공하거나, 제2 버퍼칩(170)은 제3 불휘발성 메모리 패키지(100-3)에 포함되는 복수의 제3 불휘발성 메모리 칩들(130) 및 제4 불휘발성 메모리 패키지(100-4)에 포함되는 복수의 제4 불휘발성 메모리 칩들(140) 중에서 상기 어드레스 신호에 상응하는 불휘발성 메모리 칩에 상기 어드레스 신호를 제공할 수 있다. 상기 어드레스 신호를 수신한 상기 불휘발성 메모리 칩은 독출 데이터를 제1 버퍼칩(160) 또는 제2 버퍼칩(170)에 제공하고, 제1 버퍼칩(160) 또는 제2 버퍼칩(170)은 상기 독출 데이터를 컨트롤러(200)에 제공할 수 있다.
도 7에 도시된 바와 같이, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1)의 제1 패드(111) 및 인쇄 회로 기판(1210)에 형성되는 제1 배선(1211)을 통해 컨트롤러(200)와 연결될 수 있다.
또한, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1) 내부에서 와이어 본딩을 통해 복수의 제1 불휘발성 메모리 칩들(110)과 연결될 수 있다.
또한, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1)의 제2 패드(112), 인쇄 회로 기판(1210)에 형성되는 제2 배선(1212), 및 제2 불휘발성 메모리 패키지(100-2)의 제1 패드(121)를 통해 복수의 제2 불휘발성 메모리 칩들(120)과 연결될 수 있다.
한편, 제2 버퍼칩(170)은 제3 불휘발성 메모리 패키지(100-3)의 제1 패드(131) 및 인쇄 회로 기판(1210)에 형성되는 제1 배선(1211)을 통해 컨트롤러(200)와 연결될 수 있다.
또한, 제2 버퍼칩(170)은 제3 불휘발성 메모리 패키지(100-3) 내부에서 와이어 본딩을 통해 복수의 제3 불휘발성 메모리 칩들(130)과 연결될 수 있다.
또한, 제2 버퍼칩(170)은 제3 불휘발성 메모리 패키지(100-3)의 제2 패드(132), 인쇄 회로 기판(1210)에 형성되는 제3 배선(1213), 및 제4 불휘발성 메모리 패키지(100-4)의 제1 패드(141)를 통해 복수의 제4 불휘발성 메모리 칩들(140)과 연결될 수 있다.
도 7의 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160)은 도 2의 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160)과 동일할 수 있다. 따라서 도 7의 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160)은 도 5에 도시된 제1 버퍼칩(160)과 동일하게 구현될 수 있다.
도 8은 도 7의 제3 불휘발성 메모리 패키지에 포함되는 제2 버퍼칩의 일 예를 나타내는 블록도이다.
도 7 및 8을 참조하면, 제2 버퍼칩(170)은 제1 포트(171), 제2 포트(172), 제3 포트(173), 및 제어 로직(174)을 포함할 수 있다.
제1 포트(171)는 제3 불휘발성 메모리 패키지(100-3)의 제1 패드(131) 및 인쇄 회로 기판(1210)에 형성되는 제1 배선(1211)을 통해 컨트롤러(200)와 연결되어 컨트롤러(200)와 데이터(DATA)를 송수신할 수 있다.
제2 포트(172)는 제3 불휘발성 메모리 패키지(100-3) 내부에서 와이어 본딩을 통해 복수의 제3 불휘발성 메모리 칩들(130)과 연결되어 복수의 제3 불휘발성 메모리 칩들(130)과 데이터(DATA)를 송수신할 수 있다. 일 실시예에 있어서, 도 7 및 5에 도시된 바와 같이, 제2 포트(172)와 복수의 제3 불휘발성 메모리 칩들(130) 사이의 데이터 전송선들은 멀티-드롭 방식으로 연결될 수 있다.
제3 포트(173)는 제3 불휘발성 메모리 패키지(100-3)의 제2 패드(132), 인쇄 회로 기판(1210)에 형성되는 제3 배선(1213), 및 제4 불휘발성 메모리 패키지(100-4)의 제1 패드(141)를 통해 복수의 제4 불휘발성 메모리 칩들(140)과 연결되어 복수의 제4 불휘발성 메모리 칩들(140)과 데이터(DATA)를 송수신할 수 있다.
제어 로직(174)은 제1 포트(171)로부터 수신되는 데이터(DATA)를 제2 포트(172)를 통해 제3 불휘발성 메모리 패키지(100-3)에 포함되는 복수의 제3 불휘발성 메모리 칩들(130)에 제공하거나 제3 포트(173)를 통해 제4 불휘발성 메모리 패키지(100-4)에 포함되는 복수의 제4 불휘발성 메모리 칩들(140)에 제공할 수 있다.
또한, 제어 로직(174)은 제3 불휘발성 메모리 패키지(100-3)에 포함되는 복수의 제3 불휘발성 메모리 칩들(130)로부터 제2 포트(172)를 통해 수신되는 데이터(DATA) 또는 제4 불휘발성 메모리 패키지(100-4)에 포함되는 복수의 제4 불휘발성 메모리 칩들(140)로부터 제3 포트(173)를 통해 수신되는 데이터(DATA)를 제1 포트(171)를 통해 컨트롤러(200)에 제공할 수 있다.
일 실시예에 있어서, 제1 포트(171)는 컨트롤러(200)로부터 데이터(DATA)를 수신하는 제1 리시버(171-1) 및 데이터(DATA)를 컨트롤러(200)에 제공하는 제1 드라이버(171-2)를 포함할 수 있다.
일 실시예에 있어서, 제2 포트(172)는 복수의 제3 불휘발성 메모리 칩들(130)로부터 데이터(DATA)를 수신하는 제2 리시버(172-2) 및 데이터(DATA)를 복수의 제3 불휘발성 메모리 칩들(130)에 제공하는 제2 드라이버(172-1)를 포함할 수 있다.
일 실시예에 있어서, 제3 포트(173)는 복수의 제4 불휘발성 메모리 칩들(140)로부터 데이터(DATA)를 수신하는 제3 리시버(173-2) 및 데이터(DATA)를 복수의 제4 불휘발성 메모리 칩들(140)에 제공하는 제3 드라이버(173-1)를 포함할 수 있다.
상술한 바와 같이, 제1 포트(171)는 제3 불휘발성 메모리 패키지(100-3)의 제1 패드(131) 및 인쇄 회로 기판(1210)에 형성되는 제1 배선(1211)을 통해 컨트롤러(200)와 연결되고, 제2 포트(172)는 제3 불휘발성 메모리 패키지(100-3) 내부에서 와이어 본딩을 통해 복수의 제3 불휘발성 메모리 칩들(130)과 연결되고, 제3 포트(173)는 제3 불휘발성 메모리 패키지(100-3)의 제2 패드(132), 인쇄 회로 기판(1210)에 형성되는 제3 배선(1213), 및 제4 불휘발성 메모리 패키지(100-4)의 제1 패드(141)를 통해 복수의 제4 불휘발성 메모리 칩들(140)과 연결되므로, 제1 포트(171)의 최적 동작 파라미터, 제2 포트(172)의 최적 동작 파라미터, 및 제3 포트(173)의 최적 동작 파라미터는 서로 다를 수 있다.
따라서 제어 로직(174)은 제1 포트(171)의 동작 파라미터, 제2 포트(172)의 동작 파라미터, 및 제3 포트(173)의 동작 파라미터를 서로 독립적으로 설정할 수 있다.
예를 들어, 제2 포트(172)에 포함되는 제2 드라이버(172-1)는 제3 불휘발성 메모리 패키지(100-3) 내부에서 와이어 본딩을 통해 복수의 제3 불휘발성 메모리 칩들(130)과 연결됨에 반해, 제3 포트(173)에 포함되는 제3 드라이버(173-1)는 제3 불휘발성 메모리 패키지(100-3)의 제2 패드(132), 인쇄 회로 기판(1210)에 형성되는 제3 배선(1213), 및 제4 불휘발성 메모리 패키지(100-4)의 제1 패드(141)를 통해 복수의 제4 불휘발성 메모리 칩들(140)과 연결되므로, 제3 드라이버(173-1)의 구동 강도(drive strength)는 제2 드라이버(172-1)의 구동 강도보다 높게 설정될 수 있다.
도 9는 도 8의 제2 리시버 및 제3 리시버의 일 예를 나타내는 회로도이다.
도 9에 도시된 바와 같이, 제2 포트(172)에 포함되는 제2 리시버(172-2)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되는 온 다이 터미네이션(On-Die Termination; ODT) 저항(R5, R6)을 포함할 수 있다.
마찬가지로, 제3 포트(173)에 포함되는 제3 리시버(173-2)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되는 온 다이 터미네이션 저항(R7, R8)을 포함할 수 있다.
이 경우, 제2 포트(172)에 포함되는 제2 리시버(172-2)는 제3 불휘발성 메모리 패키지(100-3) 내부에서 와이어 본딩을 통해 복수의 제3 불휘발성 메모리 칩들(130)과 연결됨에 반해, 제3 포트(173)에 포함되는 제3 리시버(173-2)는 제3 불휘발성 메모리 패키지(100-3)의 제2 패드(132), 인쇄 회로 기판(1210)에 형성되는 제3 배선(1213), 및 제4 불휘발성 메모리 패키지(100-4)의 제1 패드(141)를 통해 복수의 제4 불휘발성 메모리 칩들(140)과 연결되므로, 제2 리시버(172-2)의 온 다이 터미네이션 저항(R5, R6)의 크기는 제3 리시버(173-2)의 온 다이 터미네이션 저항(R7, R8)의 크기와 서로 독립적으로 설정될 수 있다.
상술한 바와 같이, 제1 내지 제4 불휘발성 메모리 패키지들(100-1, 100-2, 100-3, 100-4)은 하나의 동일한 채널을 통해 컨트롤러(200)에 연결되므로, 컨트롤러(200)는 선택적으로 제1 버퍼칩(160)을 통해 복수의 제1 불휘발성 메모리 칩들(110) 및 복수의 제2 불휘발성 메모리 칩들(120)에 대해 프로그램 동작 및 독출 동작을 수행하거나, 제2 버퍼칩(170)을 통해 복수의 제3 불휘발성 메모리 칩들(130) 및 복수의 제4 불휘발성 메모리 칩들(140)에 대해 프로그램 동작 및 독출 동작을 수행할 수 있다.
도 1 및 7 내지 9를 참조하여 상술한 바와 같이, 컨트롤러(200)는 제1 버퍼칩(160)의 로드 및 제2 버퍼칩(170)의 로드만을 구동함으로써 제1 불휘발성 메모리 패키지(100-1), 제2 불휘발성 메모리 패키지(100-2), 제3 불휘발성 메모리 패키지(100-3), 및 제4 불휘발성 메모리 패키지(100-4)에 대해 상기 프로그램 동작 및 상기 독출 동작을 수행할 수 있다. 따라서 본 발명에 따른 솔리드 스테이트 드라이브 장치(1200)는 높은 저장 용량을 가지면서도 동작 속도를 증가시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 저장 시스템을 나타내는 블록도이다.
도 10을 참조하면, 저장 시스템(1000b)은 호스트(1100) 및 솔리드 스테이트 드라이브 장치(1200)를 포함한다.
솔리드 스테이트 드라이브 장치(1200)는 복수의 불휘발성 메모리 패키지들(100) 및 컨트롤러(200)를 포함할 수 있다.
복수의 불휘발성 메모리 패키지들(100)은 솔리드 스테이트 드라이브 장치(1200)의 저장 매체로서 사용될 수 있다.
일 실시예에 있어서, 복수의 불휘발성 메모리 패키지들(100) 각각은 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 이 경우, 상기 복수의 불휘발성 메모리 칩들 각각은 플래시 메모리 장치를 포함할 수 있다.
컨트롤러(200)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 불휘발성 메모리 패키지들(100)과 연결될 수 있다.
도 1의 솔리드 스테이트 드라이브 장치(1200)에 포함되는 복수의 불휘발성 메모리 패키지들(100) 각각은 하나의 채널을 통해 컨트롤러(200)와 연결됨에 반해, 도 10의 솔리드 스테이트 드라이브 장치(1200)에 포함되는 복수의 불휘발성 메모리 패키지들(100) 각각은 두 개의 채널들을 통해 컨트롤러(200)와 연결된다는 사항을 제외하고는, 도 10의 솔리드 스테이트 드라이브 장치(1200)는 도 1의 솔리드 스테이트 드라이브 장치(1200)와 동일하다. 따라서 중복되는 설명은 생략한다.
도 11은 도 10의 저장 시스템에 포함되는 솔리드 스테이트 드라이브 장치의 일 예를 나타내는 도면이다.
설명의 편의를 위하여 도 11에는 컨트롤러(200) 및 두 개의 채널을 통해 컨트롤러(200)와 연결되는 복수의 불휘발성 메모리 패키지들(100-1, 100-2) 만이 도시된다.
도 11에 도시된 바와 같이, 제1 불휘발성 메모리 패키지(100-1), 제2 불휘발성 메모리 패키지(100-2), 및 컨트롤러(200)는 동일한 인쇄 회로 기판(PCB)(1210) 상에 배치될 수 있다.
제1 불휘발성 메모리 패키지(100-1)는 복수의 제1 불휘발성 메모리 칩들(NVM)(110), 제1 버퍼칩(BC)(160), 및 복수의 제3 불휘발성 메모리 칩들(NVM)(130)을 포함할 수 있다.
제2 불휘발성 메모리 패키지(100-2)는 복수의 제2 불휘발성 메모리 칩들(NVM)(120), 복수의 제4 불휘발성 메모리 칩들(NVM)(140), 및 제2 버퍼칩(BC)(180)을 포함할 수 있다.
복수의 제1 불휘발성 메모리 칩들(110) 각각, 복수의 제2 불휘발성 메모리 칩들(120) 각각, 복수의 제3 불휘발성 메모리 칩들(130) 각각, 및 복수의 제4 불휘발성 메모리 칩들(140) 각각은 불휘발성 메모리 장치를 포함할 수 있다.
컨트롤러(200)는 제1 채널을 통해 복수의 제1 불휘발성 메모리 칩들(110) 및 복수의 제2 불휘발성 메모리 칩들(120)을 제어하고, 제2 채널을 통해 복수의 제3 불휘발성 메모리 칩들(130) 및 복수의 제4 불휘발성 메모리 칩들(140)을 제어할 수 있다.
예를 들어, 프로그램 동작 시, 컨트롤러(200)는 제1 어드레스 신호 및 제1 프로그램 데이터를 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160)에 제공하고, 제1 버퍼칩(160)은 상기 제1 어드레스 신호에 기초하여 상기 제1 프로그램 데이터를 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제1 불휘발성 메모리 칩들(110) 및 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제2 불휘발성 메모리 칩들(120) 중의 하나에 선택적으로 제공할 수 있다. 이와 독립적으로, 컨트롤러(200)는 제2 어드레스 신호 및 제2 프로그램 데이터를 제2 불휘발성 메모리 패키지(100-2)에 포함되는 제2 버퍼칩(180)에 제공하고, 제2 버퍼칩(180)은 상기 제2 어드레스 신호에 기초하여 상기 제2 프로그램 데이터를 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제3 불휘발성 메모리 칩들(130) 및 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제4 불휘발성 메모리 칩들(140) 중의 하나에 선택적으로 제공할 수 있다.
예를 들어, 독출 동작 시, 컨트롤러(200)는 제1 어드레스 신호를 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160)에 제공하고, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제1 불휘발성 메모리 칩들(110) 및 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제2 불휘발성 메모리 칩들(120) 중에서 상기 제1 어드레스 신호에 상응하는 불휘발성 메모리 칩에 상기 제1 어드레스 신호를 제공할 수 있다. 상기 제1 어드레스 신호를 수신한 상기 불휘발성 메모리 칩은 제1 독출 데이터를 제1 버퍼칩(160)에 제공하고, 제1 버퍼칩(160)은 상기 제1 독출 데이터를 컨트롤러(200)에 제공할 수 있다. 이와 독립적으로, 컨트롤러(200)는 제2 어드레스 신호를 제2 불휘발성 메모리 패키지(100-2)에 포함되는 제2 버퍼칩(180)에 제공하고, 제2 버퍼칩(180)은 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제3 불휘발성 메모리 칩들(130) 및 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제4 불휘발성 메모리 칩들(140) 중에서 상기 제2 어드레스 신호에 상응하는 불휘발성 메모리 칩에 상기 제2 어드레스 신호를 제공할 수 있다. 상기 제2 어드레스 신호를 수신한 상기 불휘발성 메모리 칩은 제2 독출 데이터를 제2 버퍼칩(180)에 제공하고, 제2 버퍼칩(180)은 상기 제2 독출 데이터를 컨트롤러(200)에 제공할 수 있다.
도 11에 도시된 바와 같이, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1)의 제1 패드(111) 및 인쇄 회로 기판(1210)에 형성되는 제1 배선(1211)을 통해 컨트롤러(200)와 연결될 수 있다.
또한, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1) 내부에서 와이어 본딩을 통해 복수의 제1 불휘발성 메모리 칩들(110)과 연결될 수 있다.
또한, 제1 버퍼칩(160)은 제1 불휘발성 메모리 패키지(100-1)의 제2 패드(112), 인쇄 회로 기판(1210)에 형성되는 제2 배선(1212), 및 제2 불휘발성 메모리 패키지(100-2)의 제1 패드(121)를 통해 복수의 제2 불휘발성 메모리 칩들(120)과 연결될 수 있다.
한편, 제2 버퍼칩(180)은 제2 불휘발성 메모리 패키지(100-2)의 제2 패드(122) 및 인쇄 회로 기판(1210)에 형성되는 제3 배선(1213)을 통해 컨트롤러(200)와 연결될 수 있다.
또한, 제2 버퍼칩(180)은 제2 불휘발성 메모리 패키지(100-2) 내부에서 와이어 본딩을 통해 복수의 제4 불휘발성 메모리 칩들(140)과 연결될 수 있다.
또한, 제2 버퍼칩(180)은 제2 불휘발성 메모리 패키지(100-2)의 제3 패드(123), 인쇄 회로 기판(1210)에 형성되는 제4 배선(1214), 및 제1 불휘발성 메모리 패키지(100-1)의 제3 패드(113)를 통해 복수의 제3 불휘발성 메모리 칩들(130)과 연결될 수 있다.
도 11의 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160) 및 도 11의 제2 불휘발성 메모리 패키지(100-2)에 포함되는 제2 버퍼칩(180)은 도 2의 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160)과 동일할 수 있다. 따라서 도 11의 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160) 및 도 11의 제2 불휘발성 메모리 패키지(100-2)에 포함되는 제2 버퍼칩(180)은 도 5에 도시된 제1 버퍼칩(160)과 동일하게 구현될 수 있다.
도 5에 도시된 제1 버퍼칩(160)의 구성 및 동작에 대해서는 도 1 내지 6을 참조하여 상술하였으므로, 여기서는 도 11의 제1 불휘발성 메모리 패키지(100-1)에 포함되는 제1 버퍼칩(160) 및 도 11의 제2 불휘발성 메모리 패키지(100-2)에 포함되는 제2 버퍼칩(180)에 대한 상세한 설명은 생략한다.
상술한 바와 같이, 복수의 제1 불휘발성 메모리 칩들(110) 및 복수의 제2 불휘발성 메모리 칩들(120)은 하나의 동일한 채널을 통해 컨트롤러(200)에 연결되고, 복수의 제3 불휘발성 메모리 칩들(130) 및 복수의 제4 불휘발성 메모리 칩들(140)은 다른 하나의 동일한 채널을 통해 컨트롤러(200)에 연결되므로, 컨트롤러(200)는 제1 버퍼칩(160)을 통해 복수의 제1 불휘발성 메모리 칩들(110) 및 복수의 제2 불휘발성 메모리 칩들(120)에 대해 프로그램 동작 및 독출 동작을 수행하고, 이와 독립적으로 제2 버퍼칩(180)을 통해 복수의 제3 불휘발성 메모리 칩들(130) 및 복수의 제4 불휘발성 메모리 칩들(140)에 대해 프로그램 동작 및 독출 동작을 수행할 수 있다.
도 10 및 11을 참조하여 상술한 바와 같이, 컨트롤러(200)는 제1 버퍼칩(160)의 로드 및 제2 버퍼칩(180)의 로드만을 구동함으로써 제1 불휘발성 메모리 패키지(100-1)에 포함되는 복수의 제1 불휘발성 메모리 칩들(110) 및 복수의 제3 불휘발성 메모리 칩들(130)과 제2 불휘발성 메모리 패키지(100-2)에 포함되는 복수의 제3 불휘발성 메모리 칩들(130) 및 복수의 제4 불휘발성 메모리 칩들(140)에 대해 상기 프로그램 동작 및 상기 독출 동작을 수행할 수 있다. 따라서 본 발명에 따른 솔리드 스테이트 드라이브 장치(1200)는 높은 저장 용량을 가지면서도 동작 속도를 증가시킬 수 있다.
본 발명은 불휘발성 메모리를 사용하여 데이터를 저장하는 데이터 저장 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 플래시 메모리를 사용하여 구현되는 솔리드 스테이트 드라이브 장치에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 제1 버퍼칩 및 복수의 제1 불휘발성 메모리 칩들을 포함하는 제1 불휘발성 메모리 패키지;
    복수의 제2 불휘발성 메모리 칩들을 포함하며 상기 제1 불휘발성 메모리 패키지와는 다른 제2 불휘발성 메모리 패키지; 및
    상기 제1 불휘발성 메모리 패키지 및 상기 제2 불휘발성 메모리 패키지의 동작을 제어하고, 제1 배선을 통하여 상기 제1 버퍼 칩에 직접 연결되는 컨트롤러를 포함하고,
    상기 복수의 제2 불휘발성 메모리 칩들은 제2 배선을 통하여 상기 제1 버퍼 칩에 직접 연결되고,
    상기 제1 버퍼칩은 상기 컨트롤러와 제1 어드레스 신호 및 제1 데이터를 송수신하고, 상기 제1 어드레스 신호에 기초하여 상기 복수의 제1 불휘발성 메모리 칩들 및 상기 복수의 제2 불휘발성 메모리 칩들 중의 하나와 상기 제1 데이터를 선택적으로 송수신하고,
    상기 컨트롤러는 상기 버퍼 칩의 로드만을 구동하여 상기 제1 불휘발성 메모리 패키지 및 상기 제2 불휘발성 메모리 패키지에 대한 프로그램 동작과 독출 동작을 수행하는 솔리드 스테이트 드라이브(Solid State Drive; SSD) 장치.
  2. 제1 항에 있어서, 상기 제1 불휘발성 메모리 패키지, 상기 제2 불휘발성 메모리 패키지, 및 상기 컨트롤러는 동일한 인쇄 회로 기판 상에 배치되는 솔리드 스테이트 드라이브 장치.
  3. 제2 항에 있어서, 상기 제1 버퍼칩은,
    상기 컨트롤러와 연결되어 상기 컨트롤러와 상기 제1 데이터를 송수신하는 제1 포트;
    상기 복수의 제1 불휘발성 메모리 칩들과 연결되어 상기 복수의 제1 불휘발성 메모리 칩들과 상기 제1 데이터를 송수신하는 제2 포트; 및
    상기 복수의 제2 불휘발성 메모리 칩들과 연결되어 상기 복수의 제2 불휘발성 메모리 칩들과 상기 제1 데이터를 송수신하는 제3 포트를 포함하는 솔리드 스테이트 드라이브 장치.
  4. 제3 항에 있어서, 상기 제1 포트는 상기 제1 불휘발성 메모리 패키지의 제1 패드 및 상기 인쇄 회로 기판에 형성되는 상기 제1 배선을 통해 상기 컨트롤러와 연결되고,
    상기 제2 포트는 상기 제1 불휘발성 메모리 패키지 내부에서 와이어 본딩을 통해 상기 복수의 제1 불휘발성 메모리 칩들과 연결되고,
    상기 제3 포트는 상기 제1 불휘발성 메모리 패키지의 제2 패드, 상기 인쇄 회로 기판에 형성되는 상기 제2 배선, 및 상기 제2 불휘발성 메모리 패키지의 제1 패드를 통해 상기 복수의 제2 불휘발성 메모리 칩들과 연결되는 솔리드 스테이트 드라이브 장치.
  5. 제3 항에 있어서, 상기 제1 포트는 상기 컨트롤러로부터 상기 제1 데이터를 수신하는 제1 리시버 및 상기 제1 데이터를 상기 컨트롤러에 제공하는 제1 드라이버를 포함하고,
    상기 제2 포트는 상기 복수의 제1 불휘발성 메모리 칩들로부터 상기 제1 데이터를 수신하는 제2 리시버 및 상기 제1 데이터를 상기 복수의 제1 불휘발성 메모리 칩들에 제공하는 제2 드라이버를 포함하고,
    상기 제3 포트는 상기 복수의 제2 불휘발성 메모리 칩들로부터 상기 제1 데이터를 수신하는 제3 리시버 및 상기 제1 데이터를 상기 복수의 제2 불휘발성 메모리 칩들에 제공하는 제3 드라이버를 포함하는 솔리드 스테이트 드라이브 장치.
  6. 제5 항에 있어서, 상기 제3 드라이버의 구동 강도(drive strength)는 상기 제2 드라이버의 구동 강도보다 높은 솔리드 스테이트 드라이브 장치.
  7. 제5 항에 있어서, 상기 제3 리시버의 온 다이 터미네이션(On-Die Termination; ODT) 저항의 크기는 상기 제2 리시버의 온 다이 터미네이션 저항의 크기와 서로 독립적으로 설정되는 솔리드 스테이트 드라이브 장치.
  8. 제2 항에 있어서, 상기 제1 불휘발성 메모리 패키지는 복수의 제3 불휘발성 메모리 칩들을 더 포함하고,
    상기 제2 불휘발성 메모리 패키지는 제2 버퍼칩 및 복수의 제4 불휘발성 메모리 칩들을 더 포함하고,
    상기 제2 버퍼칩은 상기 컨트롤러와 제2 어드레스 신호 및 제2 데이터를 송수신하고, 상기 제2 어드레스 신호에 기초하여 상기 복수의 제3 불휘발성 메모리 칩들 및 상기 복수의 제4 불휘발성 메모리 칩들 중의 하나와 상기 제2 데이터를 선택적으로 송수신하는 솔리드 스테이트 드라이브 장치.
  9. 인쇄 회로 기판 상에 배치되는 제1 버퍼칩 및 복수의 제1 불휘발성 메모리 칩들을 포함하는 제1 불휘발성 메모리 패키지;
    상기 인쇄 회로 기판 상에 배치되는 복수의 제2 불휘발성 메모리 칩들을 포함하며 상기 제1 불휘발성 메모리 패키지와는 다른 제2 불휘발성 메모리 패키지;
    상기 인쇄 회로 기판 상에 배치되는 제2 버퍼칩 및 복수의 제3 불휘발성 메모리 칩들을 포함하는 제3 불휘발성 메모리 패키지; 및
    상기 인쇄 회로 기판 상에 배치되는 복수의 제4 불휘발성 메모리 칩들을 포함하며 상기 제3 불휘발성 메모리 패키지와는 다른 제4 불휘발성 메모리 패키지; 및
    상기 인쇄 회로 기판 상에 배치되며 상기 제1 내지 제4 불휘발성 메모리 패키지들의 동작을 제어하는 컨트롤러를 포함하고,
    상기 복수의 제2 불휘발성 메모리 칩들은 상기 제1 버퍼 칩에 직접 연결되고,
    상기 복수의 제4 불휘발성 메모리 칩들은 상기 제2 버퍼 칩에 직접 연결되고,
    상기 제1 버퍼칩은 상기 컨트롤러와 제1 어드레스 신호 및 제1 데이터를 송수신하고, 상기 제1 어드레스 신호에 기초하여 상기 복수의 제1 불휘발성 메모리 칩들 및 상기 복수의 제2 불휘발성 메모리 칩들 중의 하나와 상기 제1 데이터를 선택적으로 송수신하고,
    상기 제2 버퍼칩은 상기 컨트롤러와 상기 제1 어드레스 신호 및 상기 제1 데이터를 송수신하고, 상기 제1 어드레스 신호에 기초하여 상기 복수의 제3 불휘발성 메모리 칩들 및 상기 복수의 제4 불휘발성 메모리 칩들 중의 하나와 상기 제1 데이터를 선택적으로 송수신하고,
    상기 컨트롤러는
    상기 제1 버퍼 칩의 로드만을 구동하여 상기 제1 불휘발성 메모리 패키지 및 상기 제2 불휘발성 메모리 패키지에 대한 프로그램 동작과 독출 동작을 수행하고,
    상기 제2 버퍼 칩의 로드만을 구동하여 상기 제3 불휘발성 메모리 패키지 및 상기 제4 불휘발성 메모리 패키지에 대한 프로그램 동작과 독출 동작을 수행하는 솔리드 스테이트 드라이브 장치.
  10. 제9 항에 있어서, 상기 제1 버퍼칩은,
    상기 컨트롤러와 연결되어 상기 컨트롤러와 상기 제1 데이터를 송수신하는 제1 포트;
    상기 복수의 제1 불휘발성 메모리 칩들과 연결되어 상기 복수의 제1 불휘발성 메모리 칩들과 상기 제1 데이터를 송수신하는 제2 포트; 및
    상기 복수의 제2 불휘발성 메모리 칩들과 연결되어 상기 복수의 제2 불휘발성 메모리 칩들과 상기 제1 데이터를 송수신하고,
    상기 제2 버퍼칩은,
    상기 컨트롤러와 연결되어 상기 컨트롤러와 상기 제1 데이터를 송수신하는 제4 포트;
    상기 복수의 제3 불휘발성 메모리 칩들과 연결되어 상기 복수의 제3 불휘발성 메모리 칩들과 상기 제1 데이터를 송수신하는 제5 포트; 및
    상기 복수의 제4 불휘발성 메모리 칩들과 연결되어 상기 복수의 제4 불휘발성 메모리 칩들과 상기 제1 데이터를 송수신하는 제6 포트를 포함하는 솔리드 스테이트 드라이브 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9384152B2 (en) * 2010-02-23 2016-07-05 Rambus Inc. Coordinating memory operations using memory-device generated reference signals
KR102612003B1 (ko) * 2016-07-11 2023-12-08 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 이를 포함하는 저장 시스템
KR102535627B1 (ko) * 2018-03-28 2023-05-24 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR102519572B1 (ko) 2018-05-11 2023-04-07 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN112400163B (zh) 2018-09-13 2024-03-12 铠侠股份有限公司 存储器系统及控制方法
KR20200137548A (ko) 2019-05-30 2020-12-09 에스케이하이닉스 주식회사 메모리 장치 및 이의 테스트 동작 방법
KR20200126666A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200124045A (ko) 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
KR20200126678A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11139010B2 (en) 2018-12-11 2021-10-05 SK Hynix Inc. Memory system and operating method of the memory system
KR20210034784A (ko) * 2019-09-23 2021-03-31 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 그 제조 방법
KR20210097406A (ko) * 2020-01-30 2021-08-09 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11810638B2 (en) * 2020-09-29 2023-11-07 Samsung Electronics Co., Ltd. Memory device including multiple memory chips and data signal lines and a method of operating the memory device
KR20220067572A (ko) * 2020-11-16 2022-05-25 삼성전자주식회사 메모리 패키지 및 이를 포함하는 저장 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177810B1 (en) * 1998-12-17 2001-01-23 Siemens Aktiengesellschaft Adjustable strength driver circuit and method of adjustment
KR100564621B1 (ko) 2004-04-08 2006-03-28 삼성전자주식회사 버퍼형 메모리 모듈 패키지 및 이를 포함하는 버퍼형메모리 모듈 스택 패키지
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
JP5242397B2 (ja) 2005-09-02 2013-07-24 メタラム インコーポレイテッド Ｄｒａｍをスタックする方法及び装置
US9123409B2 (en) * 2009-06-11 2015-09-01 Micron Technology, Inc. Memory device for a hierarchical memory architecture
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US9153296B2 (en) * 2010-06-28 2015-10-06 Intel Corporation Methods and apparatuses for dynamic memory termination
US20130119542A1 (en) 2011-11-14 2013-05-16 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
KR102084553B1 (ko) 2013-01-03 2020-03-04 삼성전자주식회사 메모리 시스템
US9430324B2 (en) 2013-05-24 2016-08-30 Rambus Inc. Memory repair method and apparatus based on error code tracking
KR20140147218A (ko) 2013-06-19 2014-12-30 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 시스템
US9361254B2 (en) 2013-08-09 2016-06-07 Nvidia Corporation Memory device formed with a semiconductor interposer
KR102185284B1 (ko) * 2013-12-12 2020-12-01 삼성전자 주식회사 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법
KR102612003B1 (ko) * 2016-07-11 2023-12-08 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 이를 포함하는 저장 시스템

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
한국공개특허 제10-2010-0133288호(2010.12.21.) 1부.*
한국공개특허 제10-2014-0088730호(2014.07.11.) 1부.*
한국공개특허 제10-2015-0068780호(2015.06.22.) 1부.*
한국등록특허 제10-0582911호(2006.05.24.) 1부.*

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