KR20170112289A - 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 구동 방법 - Google Patents

비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 구동 방법 Download PDF

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Abstract

비휘발성 메모리 장치는 제1 메모리 구조를 포함한다. 제1 메모리 구조는 제1 채널을 통해 외부의 메모리 컨트롤러와 연결되는 제1 내지 제N(N은 2 이상의 자연수) 메모리 다이들을 포함한다. 제1 내지 제N 메모리 다이들 중 적어도 하나는 제1 대표 다이로 미리 결정된다. 제1 대표 다이는 제1 내지 제N 메모리 다이들 중 하나에 대한 데이터 기입 동작이 수행되는 동안에 온-다이 터미네이션(on-die termination: ODT)을 수행한다.

Description

비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 구동 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND METHOD OF OPERATING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치, 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템 및 상기 비휘발성 메모리 장치의 구동 방법에 관한 것이다.
반도체 메모리 장치는 외부로 신호를 송신하거나 외부로부터 신호를 수신하기 위한 입출력 버퍼를 포함한다. 이 때, 임피던스 미스매칭(impedance mismatching)으로 인해 신호의 반사(reflection)가 발생할 수 있으며, 상기 신호의 반사는 송수신되는 신호에 노이즈를 야기할 수 있다. 반도체 메모리 장치는 임피던스 매칭(impedance matching)을 위해 신호의 전송 라인에 터미네이션 저항 성분을 제공하는 온 다이 터미네이션(on-die termination: ODT) 회로를 포함할 수 있다. ODT 기능에 의해 신호의 반사를 억제함으로써, 송수신되는 신호의 충실도(signal integrity)를 향상시킬 수 있다. 최근에는 ODT 기능을 효율적으로 제어하기 위한 다양한 방식들이 연구되고 있다.
본 발명의 일 목적은 ODT 기능을 효율적으로 수행할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 비휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 제1 메모리 구조를 포함한다. 상기 제1 메모리 구조는 제1 채널을 통해 외부의 메모리 컨트롤러와 연결되는 제1 내지 제N(N은 2 이상의 자연수) 메모리 다이들을 포함한다. 상기 제1 내지 제N 메모리 다이들 중 적어도 하나는 제1 대표 다이로 미리 결정된다. 상기 제1 대표 다이는 상기 제1 내지 제N 메모리 다이들 중 하나에 대한 데이터 기입 동작이 수행되는 동안에 온-다이 터미네이션(on-die termination: ODT)을 수행한다.
일 실시예에서, 상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 커맨드를 수신하는 경우에, 상기 제1 대표 다이는 상기 ODT를 수행하기 위한 ODT 모드로 진입할 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들은 상기 메모리 컨트롤러로부터 제1 칩 인에이블 신호를 공통으로 수신할 수 있다. 상기 데이터 기입 동작 및 상기 ODT를 수행하기 위해 상기 제1 칩 인에이블 신호가 활성화될 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들 각각은 상기 메모리 컨트롤러로부터 제1 내지 제N 칩 인에이블 신호들 중 하나를 수신할 수 있다. 상기 제1 내지 제N 메모리 다이들 중 제K(K는 1 이상 N 이하의 자연수) 메모리 다이에 대한 상기 데이터 기입 동작을 수행하기 위해 제K 칩 인에이블 신호가 활성화될 수 있다. 상기 제1 대표 다이로 미리 결정된 제L(L은 1 이상 N 이하의 자연수) 메모리 다이가 상기 ODT를 수행하기 위해 제L 칩 인에이블 신호가 활성화될 수 있다.
일 실시예에서, 상기 데이터 기입 커맨드에 기초하여 상기 데이터 기입 동작이 수행된 이후에, 상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 완료 커맨드가 수신된 경우에, 상기 제1 대표 다이는 상기 ODT 모드를 종료할 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들은 상기 메모리 컨트롤러로부터 제1 ODT 제어 신호를 공통으로 수신할 수 있다. 상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 커맨드를 수신하는 경우 및 상기 제1 ODT 제어 신호가 활성화되는 경우에, 상기 제1 대표 다이는 상기 ODT를 수행하기 위한 ODT 모드로 진입할 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들은 순차적으로 적층될 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들 각각은, 상기 제1 내지 제N 메모리 다이들 각각의 일 모서리에 인접하여 배열되는 입출력 패드들을 포함할 수 있다. 상기 제1 내지 제N 메모리 다이들은 상기 입출력 패드들이 노출되도록 계단 형태로 적층되며, 상기 입출력 패드들을 통해 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들 각각은, 상기 제1 내지 제N 메모리 다이들 각각을 관통하여 형성되는 관통 실리콘 비아(through silicon via: TSV)들을 포함할 수 있다. 상기 제1 내지 제N 메모리 다이들은 상기 TSV들을 통해 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 대표 다이는 상기 제1 내지 제N 메모리 다이들 중 하나에 대한 데이터 독출 동작이 수행되는 동안에 상기 ODT를 수행할 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치는 제2 메모리 구조를 더 포함할 수 있다. 상기 제2 메모리 구조는 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제(N+1) 내지 제2N 메모리 다이들을 포함할 수 있다. 상기 제(N+1) 내지 제2N 메모리 다이들 중 적어도 하나는 제2 대표 다이로 미리 결정될 수 있다. 상기 제2 대표 다이는 상기 데이터 기입 동작이 수행되는 동안에 상기 ODT를 수행할 수 있다.
일 실시예에서, 상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 커맨드를 수신하는 경우에, 상기 제1 및 제2 대표 다이들은 상기 ODT를 수행하기 위한 ODT 모드로 진입할 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들은 상기 메모리 컨트롤러로부터 제1 칩 인에이블 신호를 공통으로 수신할 수 있다. 상기 제(N+1) 내지 제2N 메모리 다이들은 상기 메모리 컨트롤러로부터 제2 칩 인에이블 신호를 공통으로 수신할 수 있다. 상기 데이터 기입 동작 및 상기 ODT를 수행하기 위해 상기 제1 칩 인에이블 신호 및 상기 제2 칩 인에이블 신호가 활성화될 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들 각각은 상기 메모리 컨트롤러로부터 제1 내지 제N 칩 인에이블 신호들 중 하나를 수신할 수 있다. 상기 제(N+1) 내지 제2N 메모리 다이들 각각은 상기 메모리 컨트롤러로부터 상기 제1 내지 제N 칩 인에이블 신호들 중 하나를 수신할 수 있다. 상기 제1 내지 제N 메모리 다이들 중 제K(K는 1 이상 N 이하의 자연수) 메모리 다이에 대한 상기 데이터 기입 동작을 수행하기 위해 제K 칩 인에이블 신호가 활성화될 수 있다. 상기 제1 대표 다이로 미리 결정된 제I(I는 1 이상 N 이하의 자연수) 메모리 다이 및 상기 제2 대표 다이로 미리 결정된 제J(J는 (N+1) 이상 2N 이하의 자연수) 메모리 다이가 상기 ODT를 수행하기 위해 제I 칩 인에이블 신호 및 제(J-N) 칩 인에이블 신호가 활성화될 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들 각각은 상기 메모리 컨트롤러로부터 제1 내지 제N 칩 인에이블 신호들 중 하나를 수신할 수 있다. 상기 제(N+1) 내지 제2N 메모리 다이들 각각은 상기 메모리 컨트롤러로부터 제(N+1) 내지 제2N 칩 인에이블 신호들 중 하나를 수신할 수 있다. 상기 제1 내지 제N 메모리 다이들 중 제K(K는 1 이상 N 이하의 자연수) 메모리 다이에 대한 상기 데이터 기입 동작을 수행하기 위해 제K 칩 인에이블 신호가 활성화될 수 있다. 상기 제1 대표 다이로 미리 결정된 제I(I는 1 이상 N 이하의 자연수) 메모리 다이 및 상기 제2 대표 다이로 미리 결정된 제J(J는 (N+1) 이상 2N 이하의 자연수) 메모리 다이가 상기 ODT를 수행하기 위해 제I 칩 인에이블 신호 및 제J 칩 인에이블 신호가 활성화될 수 있다.
일 실시예에서, 상기 제1 내지 제2N 메모리 다이들은 상기 메모리 컨트롤러로부터 제1 ODT 제어 신호를 공통으로 수신할 수 있다. 상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 커맨드를 수신하는 경우 및 상기 제1 ODT 제어 신호가 활성화되는 경우에, 상기 제1 및 제2 대표 다이들은 상기 ODT를 수행하기 위한 ODT 모드로 진입할 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들은 상기 메모리 컨트롤러로부터 제1 ODT 제어 신호를 공통으로 수신할 수 있다. 상기 제(N+1) 내지 제2N 메모리 다이들은 상기 메모리 컨트롤러로부터 제2 ODT 제어 신호를 공통으로 수신할 수 있다. 상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 커맨드를 수신하는 경우 및 상기 제1 및 제2 ODT 제어 신호들이 활성화되는 경우에, 상기 제1 및 제2 대표 다이들은 상기 ODT를 수행하기 위한 ODT 모드로 진입할 수 있다.
일 실시예에서, 상기 제1 내지 제N 메모리 다이들은 순차적으로 적층될 수 있다. 상기 제(N+1) 내지 제2N 메모리 다이들은 순차적으로 적층될 수 있다.
일 실시예에서, 상기 제2 메모리 구조는 상기 제1 메모리 구조 상에 적층될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 컨트롤러 및 상기 메모리 컨트롤러에 의해 제어되는 제1 비휘발성 메모리 장치를 포함한다. 상기 제1 비휘발성 메모리 장치는 제1 메모리 구조를 포함한다. 상기 제1 메모리 구조는 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 내지 제N(N은 2 이상의 자연수) 메모리 다이들을 포함한다. 상기 제1 내지 제N 메모리 다이들 중 적어도 하나는 제1 대표 다이로 미리 결정된다. 상기 제1 대표 다이는 상기 제1 내지 제N 메모리 다이들 중 하나에 대한 데이터 기입 동작이 수행되는 동안에 온-다이 터미네이션(on-die termination: ODT)을 수행한다.
일 실시예에서, 상기 메모리 시스템은 상기 메모리 컨트롤러에 의해 제어되는 제2 비휘발성 메모리 장치를 더 포함할 수 있다. 상기 제2 비휘발성 메모리 장치는 제2 메모리 구조를 포함할 수 있다. 상기 제2 메모리 구조는 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 내지 제M(M은 2 이상의 자연수) 메모리 다이들을 포함할 수 있다. 상기 제2 메모리 구조의 상기 제1 내지 제M 메모리 다이들 중 적어도 하나는 제2 대표 다이로 미리 결정될 수 있다. 상기 제2 대표 다이는 상기 데이터 기입 동작이 수행되는 동안에 상기 ODT를 수행할 수 있다.
일 실시예에서, 상기 제1 비휘발성 메모리 장치는 제3 메모리 구조를 더 포함할 수 있다. 상기 제3 메모리 구조는 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제(N+1) 내지 제2N 메모리 다이들을 포함할 수 있다. 상기 제2 비휘발성 메모리 장치는 제4 메모리 구조를 더 포함할 수 있다. 상기 제4 메모리 구조는 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제(M+1) 내지 제2M 메모리 다이들을 포함할 수 있다. 상기 제3 메모리 구조의 상기 제(N+1) 내지 제2N 메모리 다이들 중 적어도 하나 및 상기 제4 메모리 구조의 상기 제(M+1) 내지 제2M 메모리 다이들 중 적어도 하나는 각각 제3 대표 다이 및 제4 대표 다이로 미리 결정될 수 있다. 상기 제3 및 제4 대표 다이들은 상기 데이터 기입 동작이 수행되는 동안에 상기 ODT를 수행할 수 있다.
일 실시예에서, 상기 메모리 시스템은 상기 메모리 컨트롤러에 의해 제어되는 제2 비휘발성 메모리 장치를 더 포함할 수 있다. 상기 제2 비휘발성 메모리 장치는 제2 메모리 구조를 포함할 수 있다. 상기 제2 메모리 구조는 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 내지 제M(M은 2 이상의 자연수) 메모리 다이들을 포함할 수 있다. 상기 제2 메모리 구조의 상기 제1 내지 제M 메모리 다이들 중 적어도 하나는 제2 대표 다이로 미리 결정될 수 있다. 상기 제2 대표 다이는 상기 제2 메모리 구조의 상기 제1 내지 제M 메모리 다이들 중 하나에 대한 제2 데이터 기입 동작이 수행되는 동안에 상기 ODT를 수행할 수 있다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서, 상기 비휘발성 메모리 장치는 제1 내지 제N(N은 2 이상의 자연수) 메모리 다이들을 포함하는 제1 메모리 구조를 포함한다. 제1 채널을 통해 외부의 메모리 컨트롤러와 연결되는 상기 제1 내지 제N 메모리 다이들 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작을 수행한다. 상기 데이터 기입 동작 또는 상기 데이터 독출 동작을 수행하는 동안에, 상기 제1 내지 제N 메모리 다이들 중 미리 결정된 적어도 하나의 제1 대표 다이가 온-다이 터미네이션(on-die termination: ODT)을 수행한다.
일 실시예에서, 상기 ODT를 수행하는데 있어서, 상기 제1 채널을 통해 데이터 기입 커맨드 또는 데이터 독출 커맨드를 수신할 수 있다. 상기 제1 대표 다이가 상기 ODT를 수행하기 위한 ODT 모드로 진입할 수 있다. 상기 제1 채널을 통해 데이터 기입 완료 커맨드 또는 리셋 커맨드를 수신할 수 있다. 상기 제1 대표 다이가 상기 ODT 모드를 종료할 수 있다.
일 실시예에서, 상기 ODT를 수행하는데 있어서, 상기 제1 내지 제N 메모리 다이들이 제1 ODT 제어 신호를 공통으로 수신할 수 있다. 상기 제1 대표 다이는, 상기 데이터 기입 커맨드 또는 상기 데이터 독출 커맨드를 수신하는 경우 및 상기 제1 ODT 제어 신호가 활성화되는 경우에 상기 ODT 모드로 진입할 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치는 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제(N+1) 내지 제2N 메모리 다이들을 포함하는 제2 메모리 구조를 더 포함할 수 있다. 상기 데이터 기입 동작 또는 상기 데이터 독출 동작을 수행하는 동안에, 상기 제(N+1) 내지 제2N 메모리 다이들 중 미리 결정된 적어도 하나의 제2 대표 다이가 상기 ODT를 수행할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 미리 결정된 대표 다이가 데이터 기입 동작 또는 데이터 독출 동작과 직접적으로 관련된 커맨드들에 기초하여 ODT를 수행할 수 있다. 따라서, ODT 모드를 온/오프하기 위한 별도의 ODT 제어 신호 및/또는 추가적인 커맨드를 필요로 하지 않으며, 메모리에 액세스하기 위해 필요한 시간의 증가 없이 상기 ODT를 효율적으로 수행할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 미리 결정된 대표 다이가 데이터 기입 동작 또는 데이터 독출 동작과 직접적으로 관련된 커맨드들 및 ODT 제어 신호에 기초하여 ODT를 수행할 수 있다. 따라서, ODT 모드를 온/오프하기 위한 추가적인 커맨드를 필요로 하지 않으며, ODT 제어 신호가 메모리 다이들에 의해 공유됨에 따라 ODT 제어 신호의 배선이 상대적으로 간단하게 구현될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 다이를 나타내는 블록도이다.
도 4a 및 4b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 회로도들이다.
도 5a, 5b 및 5c는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 온-다이 터미네이션(on-die termination: ODT) 회로의 예들을 나타내는 회로도들이다.
도 6a 및 6b는 도 2의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 8a 및 8b는 도 7의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 9 및 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도들이다.
도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 12a 및 12b는 도 11의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 14a 및 14b는 도 13의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 16a 및 16b는 도 15의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 18a 및 18b는 도 17의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 19a, 19b, 20a 및 20b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도들이다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 22a 및 22b는 도 21의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 24a 및 24b는 도 23의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 26 및 27은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 28은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 29 및 30은 도 28의 ODT를 수행하는 단계의 예들을 나타내는 순서도들이다.
도 31은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(solid state drive: SSD)를 나타내는 블록도이다.
도 32는 본 발명의 실시예들에 따른 임베디드 멀티미디어 카드(embedded multimedia card: eMMC)를 나타내는 블록도이다.
도 33은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(universal flash storage: USF)를 나타내는 블록도이다.
도 34는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 비휘발성 메모리 장치(100)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 비휘발성 메모리 장치(100)를 전기적으로 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
비휘발성 메모리 장치(100)는 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 호스트(미도시)의 요청에 기초하여 비휘발성 메모리 장치(100)에 데이터를 기입(즉, 프로그램)하거나 비휘발성 메모리 장치(100)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 제어 신호 라인 및 데이터 입출력 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 제어 신호 라인을 통해 비휘발성 메모리 장치(100)에 제어 신호(CONT)를 전송할 수 있고, 상기 데이터 입출력 라인을 통해 비휘발성 메모리 장치(100)와 데이터(DQ)를 주고 받을 수 있다. 예를 들어, 제어 신호(CONT)는 칩 인에이블 신호(/CE), 기입 인에이블 신호(/WE), 독출 인에이블 신호(/RE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE) 등을 포함할 수 있다.
도시하지는 않았지만, 복수의 신호 라인들(30)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다. 상기 DQS 신호는 메모리 컨트롤러(20)와 비휘발성 메모리 장치(100) 사이에 교환되는 데이터(DQ)의 논리값을 결정하기 위한 기준 시점을 제공하기 위한 신호일 수 있다. 다만, 도 1에 도시된 것처럼, 상기 DQS 신호는 생략될 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터(DQ)가 전송되는 상기 데이터 입출력 라인, 커맨드 신호가 전송되는 커맨드 라인 및 어드레스 신호가 전송되는 어드레스 라인을 포괄하여 채널이라 부르기로 한다.
이하에서는 채널을 통한 메모리 컨트롤러와 비휘발성 메모리 장치의 연결 관계 및 그에 따른 비휘발성 메모리 장치의 구조 및 동작에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 제1 내지 제N(N은 2 이상의 자연수) 메모리 다이들(210a, 210b, ..., 210n)을 포함하는 제1 메모리 구조(200a)를 포함한다.
제1 내지 제N 메모리 다이들(210a~210n)은 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러(21a)와 연결된다. 다시 말하면, 제1 내지 제N 메모리 다이들(210a~210n)은 하나의 공통된 채널(CH1)을 통해 메모리 컨트롤러(21a)로부터 커맨드 신호 및 어드레스 신호를 수신할 수 있고 메모리 컨트롤러(21a)와 데이터를 주고 받을 수 있다.
제1 내지 제N 메모리 다이들(210a~210n) 각각은 제1 내지 제N 메모리 셀 어레이들(220a, 220b, ..., 220n) 중 하나 및 제1 내지 제N 온-다이 터미네이션(on-die termination: ODT) 회로들(280a, 280b, ..., 280n) 중 하나를 포함할 수 있다. 예를 들어, 제1 메모리 다이(210a)는 제1 메모리 셀 어레이(220a) 및 제1 ODT 회로(280a)를 포함할 수 있다. 메모리 다이, 메모리 셀 어레이 및 ODT 회로의 구체적인 예들은 도 3, 4a, 4b, 5a, 5b 및 5c를 참조하여 후술하도록 한다.
제1 내지 제N 메모리 다이들(210a~210n) 중 적어도 하나는 제1 대표 다이로 미리 결정된다. 제1 내지 제N 메모리 다이들(210a~210n) 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작이 수행되는 동안에, 상기 제1 대표 다이는 ODT를 수행한다.
상기 제1 대표 다이는 상기 데이터 기입 동작 또는 상기 데이터 독출 동작이 시작되기 이전에 미리 결정될 수 있다. 예를 들어, 상기 비휘발성 메모리 장치 및/또는 상기 비휘발성 메모리 장치를 포함하는 시스템이 파워온 되는 경우에, 상기 데이터 기입 동작 또는 상기 데이터 독출 동작 이전에 사용자 설정에 의해, 또는 상기 비휘발성 메모리 장치의 제조 시에 등과 같이, 데이터 기입 커맨드 또는 데이터 독출 커맨드가 수신되기 이전에 상기 제1 대표 다이가 이미 결정되어 있을 수 있다.
일 실시예에서, 상기 제1 대표 다이는 하드웨어적인 방식에 기초하여 설정될 수 있다. 예를 들어, 메모리 컨트롤러(21a) 또는 외부의 호스트(미도시)는 e-퓨즈와 같은 복수의 퓨즈들을 포함하는 퓨즈 박스를 포함할 수 있으며, 상기 복수의 퓨즈들 중 적어도 하나가 프로그램된 이후에 상기 퓨즈 박스에서 발생되는 제어 신호에 기초하여 상기 제1 대표 다이가 설정될 수 있다. 다른 실시예에서, 상기 제1 대표 다이는 소프트웨어적인 방식에 기초하여 설정될 수 있다. 예를 들어, 메모리 컨트롤러(21a) 또는 상기 호스트는 UIB 또는 Set Feature와 같은 설정 신호(또는 코드)를 발생할 수 있으며, 상기 설정 신호의 값에 기초하여 상기 제1 대표 다이가 설정될 수 있다. 또 다른 실시예에서, 상기 제1 대표 다이는 상기 하드웨어적인 방식 및 상기 소프트웨어적인 방식 모두에 기초하여 설정될 수 있다.
일 실시예에서, 상기 제1 대표 다이는 변경 가능할 수 있다. 예를 들어, 상기 제1 대표 다이는 상술한 하드웨어적인 방식 또는 소프트웨어적인 방식 중 적어도 하나에 기초하여 변경 가능할 수 있다.
일 실시예에서, 제1 내지 제N 메모리 다이들(210a~210n)은 메모리 컨트롤러(21a)로부터 제1 칩 인에이블 신호(/CEN)를 공통으로 수신할 수 있다. 다시 말하면, 도 2의 실시예에서, 동일한 메모리 구조(200a)에 포함되는 메모리 다이들(210a~210n)은 하나의 칩 인에이블 신호(/CEN)를 공유할 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 다이를 나타내는 블록도이다.
도 3을 참조하면, 메모리 다이(210)는 메모리 셀 어레이(220), 로우 디코더(230), 페이지 버퍼(240), 입출력 회로(250), 제어 회로(260), 전압 발생기(270), ODT 회로(280) 및 입출력 패드(290)를 포함할 수 있다. 메모리 다이(210)의 구성요소들은 반도체 기판 상에 집적될 수 있으며, 메모리 다이(210)는 하나의 비휘발성 메모리와 실질적으로 동일한 구조를 가질 수 있다.
메모리 셀 어레이(220)는 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결될 수 있다. 예를 들어, 상기 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 도 4a 및 4b를 참조하여 후술하는 바와 같이, 상기 복수의 메모리 셀들은 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
로우 디코더(230)는 상기 복수의 워드 라인들에 연결될 수 있고, 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다.
페이지 버퍼(240)는 상기 복수의 비트 라인들에 연결될 수 있고, 메모리 셀 어레이(220)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(220)로부터 감지된 독출 데이터를 저장할 수 있다. 즉, 페이지 버퍼(240)는 메모리 다이(210)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.
입출력 회로(250)는 입출력 패드(290)를 통해 수신된 상기 기입 데이터를 페이지 버퍼(240)를 거쳐서 메모리 셀 어레이(220)에 제공할 수 있고, 메모리 셀 어레이(220)로부터 페이지 버퍼(240)를 거쳐서 출력되는 상기 독출 데이터를 입출력 패드(290)를 통해 외부(예를 들어, 메모리 컨트롤러)에 제공할 수 있다. 입출력 회로(250)는 입출력 패드(290)를 통해 수신된 커맨드 신호, 어드레스 신호, 제어 신호 등을 제어 회로(260)에 제공할 수 있다.
제어 회로(260)는 메모리 셀 어레이(220)에 대한 데이터 저장, 소거 및 독출 동작을 수행하도록 로우 디코더(230), 페이지 버퍼(240), 입출력 회로(250) 및 전압 발생기(270)를 제어할 수 있다. 전압 발생기(270)는 전원 전압에 기초하여 구동 전압을 발생할 수 있다.
ODT 회로(280)는 입출력 패드(290) 및 입출력 회로(250)와 연결될 수 있다. ODT 회로(280)가 활성화되는 경우에 상기 ODT를 수행할 수 있다. 상기 ODT가 수행되는 경우에, 임피던스 매칭에 의해 신호의 반사를 억제함으로써, 송수신되는 신호의 충실도를 향상시킬 수 있다.
도 3에서는 하나의 입출력 패드(290) 및 하나의 ODT 회로(280)를 도시하였으나, 실시예에 따라서 메모리 다이(210)는 복수의 입출력 패드들 및 복수의 ODT 회로들을 포함할 수 있다.
도 4a 및 4b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 회로도들이다. 도 4a는 NAND 플래시 메모리에 포함되는 메모리 셀 어레이의 일 예를 나타내며, 도 4b는 수직형 NAND 플래시 메모리에 포함되는 메모리 셀 어레이의 일 예를 나타낸다.
도 4a를 참조하면, 메모리 셀 어레이(221)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC)들은 비트 라인들(BL(1)~BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC)들은 워드 라인들(WL(1)~WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(221)를 포함하는 비휘발성 메모리 장치는 페이지(page, 222) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(223) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아 가며 순차적으로 수행될 수 있다.
도 4b를 참조하면, 메모리 셀 어레이(225)는 수직 구조를 가지는 복수의 스트링(226)들을 포함할 수 있다. 스트링(226)은 제2 방향(D2)을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향(D3)을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(226)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향(D1)을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11~GSLi2) 및 스트링 선택 라인들(SSL11~SSLi2)은 제2 방향(D2)으로 연장되며 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1)~WL(n))은 제2 방향(D2)으로 연장되며 제1 방향(D1) 및 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1)~BL(m))은 제3 방향(D3)으로 연장되며 제2 방향(D2)을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC)들은 워드 라인들(WL(1)~WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(225)를 포함하는 비휘발성 메모리 장치는 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행할 수 있다.
실시예에 따라서, 하나의 스트링(226)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
플래시 메모리에 기초하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 설명하였으나, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
도 5a, 5b 및 5c는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 온-다이 터미네이션(on-die termination: ODT) 회로의 예들을 나타내는 회로도들이다.
도 5a를 참조하면, ODT 회로(281)는 제1 스위치(SW1), 제1 터미네이션 저항(R1), 제2 스위치(SW2) 및 제2 터미네이션 저항(R2)을 포함할 수 있다.
제1 스위치(SW1) 및 제1 터미네이션 저항(R1)은 제1 전원 전압(VDDQ)과 노드(N) 사이에 직렬로 연결될 수 있고, 풀업부를 형성할 수 있다. 제2 스위치(SW2) 및 제2 터미네이션 저항(R2)은 노드(N)와 제2 전원 전압(VSSQ) 사이에 직렬로 연결될 수 있고, 풀다운부를 형성할 수 있다. 노드(N)는 입출력 패드(290)와 연결될 수 있고, 입력 버퍼(IB)의 입력 단자 및 출력 버퍼(OB)의 출력 단자와 연결될 수 있다. 입력 버퍼(IB) 및 출력 버퍼(OB)는 입출력 회로(도 3의 250)에 포함될 수 있다.
제1 및 제2 스위치들(SW1, SW2)은 제어 신호(OC)에 응답하여 온/오프될 수 있고, 상기 온/오프 결과에 기초하여 제1 및 제2 터미네이션 저항들(R1, R2)이 노드(N)에 선택적으로 연결될 수 있다. 예를 들어, 제1 및 제2 스위치들(SW1, SW2) 각각은 적어도 하나의 트랜지스터를 포함하여 구현될 수 있다. 예를 들어, 제어 신호(OC)는 데이터 기입 커맨드(예를 들어, 도 6a의 WC) 또는 데이터 독출 커맨드(예를 들어, 도 6b의 RC1)에 상응하거나, ODT 제어 신호(예를 들어, 도 11의 ODT1)일 수 있다.
도 5b를 참조하면, ODT 회로(283)는 제3 스위치(SW3) 및 제3 터미네이션 저항(R3)을 포함할 수 있다.
제3 스위치(SW3) 및 제3 터미네이션 저항(R3)은 제1 전원 전압(VDDQ)과 노드(N) 사이에 직렬로 연결될 수 있고, 풀업부를 형성할 수 있다. 노드(N)는 입출력 패드(290)와 연결될 수 있고, 입력 버퍼(IB)의 입력 단자 및 출력 버퍼(OB)의 출력 단자와 연결될 수 있다. 제3 스위치(SW3)는 제어 신호(OC)에 응답하여 온/오프될 수 있고, 상기 온/오프 결과에 기초하여 제3 터미네이션 저항(R3)이 노드(N)에 선택적으로 연결될 수 있다.
도 5c를 참조하면, ODT 회로(285)는 제4 스위치(SW4) 및 제4 터미네이션 저항(R4)을 포함할 수 있다.
제4 스위치(SW4) 및 제4 터미네이션 저항(R4)은 노드(N)와 제2 전원 전압(VSSQ) 사이에 직렬로 연결될 수 있고, 풀다운부를 형성할 수 있다. 노드(N)는 입출력 패드(290)와 연결될 수 있고, 입력 버퍼(IB)의 입력 단자 및 출력 버퍼(OB)의 출력 단자와 연결될 수 있다. 제4 스위치(SW4)는 제어 신호(OC)에 응답하여 온/오프될 수 있고, 상기 온/오프 결과에 기초하여 제4 터미네이션 저항(R4)이 노드(N)에 선택적으로 연결될 수 있다.
도 5a, 5b 및 5c의 실시예들에서, 입력 버퍼(IB)는 입출력 패드(290)를 통해 입력되는 입력 신호를 기준 전압과 비교할 수 있고, 상기 비교 결과를 페이지 버퍼와 같은 내부 회로로 제공할 수 있다. 제2 전원 전압(VSSQ)을 전원 전압(즉, VSSQ=0V)이라고 가정하면, 도 5a의 실시예에서 상기 기준 전압은 약 VDDQ/2일 수 있고, 도 5b의 실시예에서 상기 기준 전압은 VDDQ와 VDDQ/2 사이의 레벨을 가질 수 있으며, 도 5c의 실시예에서 상기 기준 전압은 VDDQ/2와 VSSQ 사이의 레벨을 가질 수 있다. 도 5a의 실시예를 센터-탭 터미네이션(center-tapped termination: CTT) 방식으로 부를 수 있고, 도 5b 및 5c의 실시예들을 슈도-오픈 드레인(pseudo-open drain: POD) 방식으로 부를 수 있다.
한편, 도 5a, 5b 및 5c는 ODT 회로들(281, 283, 285)이 하나의 풀업부 및/또는 하나의 풀다운부를 포함하는 것으로 도시하였으나, 실시예에 따라서 ODT 회로는 복수의 풀업부들 및/또는 복수의 풀다운부들을 포함하여 구현될 수도 있다.
도 6a 및 6b는 도 2의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다. 도 6a는 데이터 기입 동작을 나타내며, 도 6b는 데이터 독출 동작을 나타낸다. 도 6a 및 6b에서, 제N 메모리 다이(210n)가 상기 데이터 기입 동작 또는 상기 데이터 독출 동작이 수행되는 목표(target) 다이일 수 있고, 제1 메모리 다이(210a)가 상기 제1 대표 다이일 수 있다.
도 2 및 6a를 참조하면, 상기 데이터 기입 동작 및 상기 ODT를 수행하기 위해, 제1 칩 인에이블 신호(/CEN)가 활성화되고, 커맨드 래치 인에이블 신호(CLE)가 활성화되며, 메모리 컨트롤러(21a)로부터 제1 채널(CH1)을 통해 데이터 기입 커맨드(WC)가 수신된다. 예를 들어, 데이터 기입 커맨드(WC)는 "80h"의 값을 가질 수 있다. 제1 메모리 다이(210a)는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1) 및 데이터 기입 커맨드(WC)에 기초하여 상기 ODT를 수행하기 위한 ODT 모드로 진입한다(도 6a의 ①). 예를 들어, 제1 메모리 다이(210a)는 상기 ODT를 위한 설정을 수행할 수 있다. 데이터 기입 커맨드(WC)의 수신이 완료되면, 커맨드 래치 인에이블 신호(CLE)가 비활성화된다.
이후에, 어드레스 래치 인에이블 신호(ALE)가 활성화되며, 메모리 컨트롤러(21a)로부터 제1 채널(CH1)을 통해 기입 어드레스들(WA1, WA2, WA3, WA4, WA5)이 수신된다. 제N 메모리 다이(210n)는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN), 데이터 기입 커맨드(WC) 및 기입 어드레스들(WA1~WA5)에 기초하여 상기 데이터 기입 동작을 준비한다. 기입 어드레스들(WA1~WA5)의 수신이 완료되면, 어드레스 래치 인에이블 신호(ALE) 및 제1 칩 인에이블 신호(/CEN)가 비활성화된다.
이후에, 제1 칩 인에이블 신호(/CEN)가 다시 활성화되고, 메모리 컨트롤러(21a)로부터 제1 채널(CH1)을 통해 기입 데이터(WD)가 수신된다. 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 기입 어드레스들(WA1~WA5)에 기초하여 기입 데이터(WD)가 제N 메모리 다이(210n)에 저장된다(도 6a의 ②). 제1 메모리 다이(210a)는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1)에 기초하여 상기 ODT를 수행한다. 예를 들어, 제1 ODT 회로(280a)에 포함되는 터미네이션 저항(예를 들어, 도 5a의 R1 및 R2, 도 5b의 R3, 또는 도 5c의 R4)이 제1 메모리 다이(210a)의 입출력 패드와 연결될 수 있다. 기입 데이터(WD)의 저장이 완료되면, 제1 칩 인에이블 신호(/CEN)가 비활성화된다.
이후에, 제1 칩 인에이블 신호(/CEN)가 다시 활성화되고, 커맨드 래치 인에이블 신호(CLE)가 활성화되며, 메모리 컨트롤러(21a)로부터 제1 채널(CH1)을 통해 데이터 기입 완료 커맨드(WCC)가 수신된다. 예를 들어, 데이터 기입 완료 커맨드(WCC)는 "10h"의 값을 가질 수 있다. 제1 메모리 다이(210a)는 데이터 기입 완료 커맨드(WCC)에 기초하여 상기 ODT 모드를 종료한다(도 6a의 ③). 데이터 기입 완료 커맨드(WCC)의 수신이 완료되면, 제1 칩 인에이블 신호(/CEN)가 비활성화된다. 한편, 실시예에 따라서, 데이터 기입 완료 커맨드(WCC)를 수신하는 동안에, 제1 메모리 다이(210a)는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1)에 기초하여 상기 ODT를 더 수행할 수 있다.
도 2 및 6b를 참조하면, 상기 데이터 독출 동작 및 상기 ODT를 수행하기 위해, 제1 칩 인에이블 신호(/CEN)가 활성화되고, 메모리 컨트롤러(21a)로부터 제1 채널(CH1)을 통해 제1 데이터 독출 커맨드(RC1), 독출 어드레스들(RA1, RA2, RA3, RA4, RA5) 및 제2 데이터 독출 커맨드(RC2)가 순차적으로 수신된다. 예를 들어, 제1 데이터 독출 커맨드(RC1)는 "00h" 또는 "05h"의 값을 가질 수 있고, 제2 데이터 독출 커맨드(RC2)는 "30h" 또는 "E0h"의 값을 가질 수 있다. 제N 메모리 다이(210n)는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN), 데이터 독출 커맨드들(RC1, RC2) 및 독출 어드레스들(RA1~RA5)에 기초하여 상기 데이터 독출 동작을 준비한다. 제1 메모리 다이(210a)는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1) 및 제1 데이터 독출 커맨드(RC1)에 기초하여 상기 ODT 모드로 진입한다(도 6b의 ④). 예를 들어, 제1 메모리 다이(210a)는 상기 ODT를 위한 설정을 수행할 수 있다. 제2 데이터 독출 커맨드(RC2)의 수신이 완료되면, 제1 칩 인에이블 신호(/CEN)가 비활성화된다.
이후에, 제1 칩 인에이블 신호(/CEN)가 다시 활성화되고, 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 독출 어드레스들(RA1~RA5)에 기초하여 독출 데이터(RD)가 제N 메모리 다이(210n)로부터 출력된다(도 6b의 ⑤). 독출 데이터(RD)는 제1 채널(CH1)을 통해 메모리 컨트롤러(21a)에 제공된다. 제1 메모리 다이(210a)는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1)에 기초하여 상기 ODT를 수행한다. 예를 들어, 제1 ODT 회로(280a)의 상기 터미네이션 저항이 제1 메모리 다이(210a)의 상기 입출력 패드와 연결될 수 있다. 독출 데이터(RD)의 출력이 완료되면, 제1 칩 인에이블 신호(/CEN)가 비활성화된다.
이후에, 제1 칩 인에이블 신호(/CEN)가 다시 활성화되고, 메모리 컨트롤러(21a)로부터 제1 채널(CH1)을 통해 리셋 커맨드(RSC)가 수신된다. 예를 들어, 리셋 커맨드(RSC)는 "9Bh"의 값을 가질 수 있다. 제1 메모리 다이(210a)는 리셋 커맨드(RSC)에 기초하여 상기 ODT 모드를 종료한다(도 6b의 ⑥). 리셋 커맨드(RSC)의 수신이 완료되면, 제1 칩 인에이블 신호(/CEN)가 비활성화된다. 한편, 리셋 커맨드(RSC)를 수신하는 동안에, 제1 메모리 다이(210a)는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1)에 기초하여 상기 ODT를 더 수행할 수 있다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
칩 인에이블 신호들(/CE1, /CE2, ..., /CEN)과 관련된 구성이 변경되는 것을 제외하면, 도 7의 비휘발성 메모리 장치는 도 2의 비휘발성 메모리 장치와 실질적으로 동일할 수 있다.
도 7을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 제1 내지 제N 메모리 다이들(210a~210n)을 포함하는 제1 메모리 구조(200a)를 포함한다. 제1 내지 제N 메모리 다이들(210a~210n)은 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러(21b)와 연결되고, 제1 내지 제N 메모리 다이들(210a~210n) 중 적어도 하나는 제1 대표 다이로 미리 결정되며, 제1 내지 제N 메모리 다이들(210a~210n) 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작이 수행되는 동안에, 상기 제1 대표 다이는 ODT를 수행한다.
일 실시예에서, 제1 내지 제N 메모리 다이들(210a~210n) 각각은 메모리 컨트롤러(21a)로부터 제1 내지 제N 칩 인에이블 신호들(/CE1~/CEN) 중 하나를 수신할 수 있다. 예를 들어, 제1 메모리 다이(210a)는 메모리 컨트롤러(21a)로부터 제1 칩 인에이블 신호(/CE1)를 수신할 수 있다. 다시 말하면, 도 7의 실시예에서, 메모리 다이들(210a~210n)에 인가되는 칩 인에이블 신호들은 서로 분리되어(split) 있을 수 있다.
도 8a 및 8b는 도 7의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다. 도 8a는 데이터 기입 동작을 나타내며, 도 8b는 데이터 독출 동작을 나타낸다. 도 6a 및 6b와 유사하게, 도 8a 및 8b에서, 제N 메모리 다이(210n)가 목표 다이일 수 있고, 제1 메모리 다이(210a)가 상기 제1 대표 다이일 수 있다.
제1 메모리 다이(210a) 및 제N 메모리 다이(210n)에 인가되는 칩 인에이블 신호들(/CE1, /CEN)이 분리되는 것을 제외하면, 도 8a 및 8b의 동작은 도 6a 및 6b의 동작과 각각 실질적으로 동일할 수 있다.
도 7 및 8a를 참조하면, 상기 데이터 기입 동작을 수행하기 위해 제N 칩 인에이블 신호(/CEN)가 활성화되고, 상기 ODT를 수행하기 위해 제1 칩 인에이블 신호(/CE1)가 활성화된다. 또한, 커맨드 래치 인에이블 신호(CLE)가 활성화되며, 제1 채널(CH1)을 통해 데이터 기입 커맨드(WC)가 수신된다. 제1 메모리 다이(210a)는 활성화된 제1 칩 인에이블 신호(/CE1) 및 데이터 기입 커맨드(WC)에 기초하여 상기 ODT 모드로 진입한다(도 8a의 ①). 데이터 기입 커맨드(WC)의 수신이 완료되면, 커맨드 래치 인에이블 신호(CLE) 및 제1 칩 인에이블 신호(/CE1)가 비활성화된다.
이후에, 어드레스 래치 인에이블 신호(ALE)가 활성화되며, 제1 채널(CH1)을 통해 기입 어드레스들(WA1~WA5)이 수신된다. 제N 메모리 다이(210n)는 활성화된 제N 칩 인에이블 신호(/CEN), 데이터 기입 커맨드(WC) 및 기입 어드레스들(WA1~WA5)에 기초하여 상기 데이터 기입 동작을 준비한다. 기입 어드레스들(WA1~WA5)의 수신이 완료되면, 어드레스 래치 인에이블 신호(ALE) 및 제1 칩 인에이블 신호(/CEN)가 비활성화된다.
이후에, 제1 및 제N 칩 인에이블 신호들(/CE1, /CEN)이 다시 활성화되고, 제1 채널(CH1)을 통해 기입 데이터(WD)가 수신된다. 활성화된 제N 칩 인에이블 신호(/CEN) 및 기입 어드레스들(WA1~WA5)에 기초하여 기입 데이터(WD)가 제N 메모리 다이(210n)에 저장된다(도 8a의 ②). 제1 메모리 다이(210a)는 활성화된 제1 칩 인에이블 신호(/CE1)에 기초하여 상기 ODT를 수행한다. 기입 데이터(WD)의 저장이 완료되면, 제1 및 제N 칩 인에이블 신호들(/CE1, /CEN)이 비활성화된다.
이후에, 제1 및 제N 칩 인에이블 신호들(/CE1, /CEN)이 다시 활성화되고, 커맨드 래치 인에이블 신호(CLE)가 활성화되며, 제1 채널(CH1)을 통해 데이터 기입 완료 커맨드(WCC)가 수신된다. 제1 메모리 다이(210a)는 데이터 기입 완료 커맨드(WCC)에 기초하여 상기 ODT 모드를 종료한다(도 8a의 ③). 데이터 기입 완료 커맨드(WCC)의 수신이 완료되면, 제1 및 제N 칩 인에이블 신호들(/CE1, /CEN)이 비활성화된다.
도 7 및 8b를 참조하면, 상기 데이터 독출 동작을 수행하기 위해 제N 칩 인에이블 신호(/CEN)가 활성화되고, 상기 ODT를 수행하기 위해 제1 칩 인에이블 신호(/CE1)가 활성화된다. 제1 채널(CH1)을 통해 제1 데이터 독출 커맨드(RC1), 독출 어드레스들(RA1~RA5) 및 제2 데이터 독출 커맨드(RC2)가 순차적으로 수신된다. 제N 메모리 다이(210n)는 활성화된 제N 칩 인에이블 신호(/CEN), 데이터 독출 커맨드들(RC1, RC2) 및 독출 어드레스들(RA1~RA5)에 기초하여 상기 데이터 독출 동작을 준비한다. 제1 메모리 다이(210a)는 활성화된 제1 칩 인에이블 신호(/CE1) 및 제1 데이터 독출 커맨드(RC1)에 기초하여 상기 ODT 모드로 진입한다(도 8b의 ④). 제1 데이터 독출 커맨드(RC1)의 수신이 완료되면, 제1 칩 인에이블 신호(/CE1)가 비활성화된다. 제2 데이터 독출 커맨드(RC2)의 수신이 완료되면, 제1 칩 인에이블 신호(/CEN)가 비활성화된다.
이후에, 제1 및 제N 칩 인에이블 신호들(/CE1, /CEN)이 다시 활성화되고, 활성화된 제N 칩 인에이블 신호(/CEN) 및 독출 어드레스들(RA1~RA5)에 기초하여 독출 데이터(RD)가 제N 메모리 다이(210n)로부터 출력된다(도 8b의 ⑤). 제1 메모리 다이(210a)는 활성화된 제1 칩 인에이블 신호(/CE1)에 기초하여 상기 ODT를 수행한다. 독출 데이터(RD)는 제1 채널(CH1)을 통해 메모리 컨트롤러(21b)에 제공된다. 독출 데이터(RD)의 출력이 완료되면, 제1 및 제N 칩 인에이블 신호들(/CE1, /CEN)이 비활성화된다.
이후에, 제1 및 제N 칩 인에이블 신호들(/CE1, /CEN)이 다시 활성화되고, 제1 채널(CH1)을 통해 리셋 커맨드(RSC)가 수신된다. 제1 메모리 다이(210a)는 리셋 커맨드(RSC)에 기초하여 상기 ODT 모드를 종료한다(도 8b의 ⑥). 리셋 커맨드(RSC)의 수신이 완료되면, 제1 칩 인에이블 신호(/CEN)가 비활성화된다.
도 6a 및 8a에서, 상기 ODT 모드는 데이터 기입 커맨드(WC)가 수신되는 시점부터 데이터 기입 완료 커맨드(WCC)가 수신되는 시점까지 활성화될 수 있다. 도 6b 및 8b에서, 상기 ODT 모드는 제1 데이터 독출 커맨드(RC1)가 수신되는 시점부터 리셋 커맨드(RSC)가 수신되는 시점까지 활성화될 수 있다. 도시하지는 않았지만, 도 6b 및 8b에서, 커맨드가 수신되는 동안에 커맨드 래치 인에이블 신호(CLE)가 활성화될 수 있고, 어드레스가 수신되는 동안에 어드레스 래치 인에이블 신호(ALE)가 활성화될 수 있다.
도 2 및 7을 참조하여 상술한 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서, 미리 결정된 상기 제1 대표 다이(예를 들어, 제1 메모리 다이(210a))는 상기 데이터 기입 동작 또는 상기 데이터 독출 동작과 직접적으로 관련된 커맨드들에 기초하여 상기 ODT를 수행할 수 있다. 예를 들어, 상기 제1 대표 다이는 데이터 기입 커맨드(WC) 또는 데이터 독출 커맨드(RC1)에 기초하여 상기 ODT를 수행하기 위한 상기 ODT 모드에 진입할 수 있고, 데이터 기입 완료 커맨드(WCC) 또는 리셋 커맨드(RSC)에 기초하여 상기 ODT 모드를 종료할 수 있다. 따라서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 상기 ODT 모드를 온/오프하기 위한 별도의 ODT 제어 신호 및 추가적인 커맨드를 필요로 하지 않으며, 메모리에 액세스하기 위해 필요한 시간의 증가 없이 상기 ODT를 효율적으로 수행하여 성능이 향상될 수 있다.
도 9 및 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도들이다.
도 2, 7 및 9를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 멀티 스택 칩 패키지(50a)의 형태로 구현될 수 있다.
멀티 스택 칩 패키지(50a)는 베이스 기판(52) 및 베이스 기판(52) 상에 형성되는 제1 메모리 구조(200a)를 포함할 수 있다. 제1 메모리 구조(200a)는 순차적으로 적층되는 제1 내지 제N 메모리 다이들(210a~210n)을 포함할 수 있다.
제1 내지 제N 메모리 다이들(210a~210n) 각각은 입출력 패드들(IOPAD)을 포함할 수 있다. 예를 들어, 입출력 패드들(IOPAD)은 데이터 입출력 패드들, 커맨드 패드들, 어드레스 패드들을 포함할 수 있다.
일 실시예에서, 제1 내지 제N 메모리 다이들(210a~210n)은 입출력 패드들(IOPAD)이 형성된 면이 위를 향하도록 적층될 수 있다. 일 실시예에서, 입출력 패드들(IOPAD)은 제1 내지 제N 메모리 다이들(210a~210n) 각각의 일 모서리에 인접하여 배열될 수 있다. 이 때, 입출력 패드들(IOPAD)이 노출되도록, 제1 내지 제N 메모리 다이들(210a~210n)은 도 9에 도시된 것처럼 계단 형태로 적층될 수 있다. 이와 같이 계단 형태로 적층된 상태에서, 제1 내지 제N 메모리 다이들(210a~210n)은 입출력 패드들(IOPAD) 및 본딩 와이어(BW)를 통해 서로 전기적으로 연결될 수 있고, 베이스 기판(52)과도 전기적으로 연결될 수 있다.
입출력 패드들(IOPAD) 및 본딩 와이어(BW)에 의해 제1 채널(CH1)이 형성될 수 있다. 한편, 도시하지는 않았지만, 제1 내지 제N 메모리 다이들(210a~210n) 각각은 칩 인에이블 신호들(/CE1~/CEN)을 수신하기 위한 입출력 패드들 및 본딩 와이어를 더 포함할 수 있다.
적층된 메모리 다이들(210a~210n)과 본딩 와이어(BW)는 밀봉 부재(56)로 고정될 수 있고, 메모리 다이들(210a~210n) 사이에는 접착 부재(57)가 개재될 수 있다. 베이스 기판(52)의 하면에는 외부 장치와의 전기적인 연결을 위한 도전성 범프들(54)이 형성될 수 있다.
도 2, 7 및 10을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 멀티 스택 칩 패키지(50b)의 형태로 구현될 수 있다.
멀티 스택 칩 패키지(50b)는 베이스 기판(52) 및 베이스 기판(52) 상에 형성되는 제1 메모리 구조(200a)를 포함할 수 있다. 제1 메모리 구조(200a)는 순차적으로 적층되는 제1 내지 제N 메모리 다이들(210a~210n)을 포함할 수 있다.
제1 내지 제N 메모리 다이들(210a~210n) 각각은 관통 실리콘 비아(through silicon via: TSV)들(58)을 포함할 수 있다. TSV들(58) 각각은 제1 내지 제N 메모리 다이들(210a~210n) 중 하나의 일부 또는 전부를 관통하여 형성될 수 있다. 예를 들어, TSV들(58)은 데이터 입출력 TSV들, 커맨드 TSV들, 어드레스 TSV들을 포함할 수 있다.
일 실시예에서, TSV들(58)은 제1 내지 제N 메모리 다이들(210a~210n) 내의 동일한 위치에 형성될 수 있다. 이 때, 제1 내지 제N 메모리 다이들(210a~210n)은 도 10에 도시된 것처럼 TSV들(58)이 완전히 중첩되도록 적층될 수 있다. 이와 같이 적층된 상태에서, 제1 내지 제N 메모리 다이들(210a~210n)은 TSV들(58) 및 도전성 물질(59)을 통해 서로 전기적으로 연결될 수 있고, 베이스 기판(52)과도 전기적으로 연결될 수 있다. 한편, 도시하지는 않았지만, 메모리 다이들(210a~210n) 사이에는 접착 부재 또는 절연 물질이 개재될 수도 있다.
도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
ODT 제어 신호(ODT1)와 관련된 구성이 추가되는 것을 제외하면, 도 11의 비휘발성 메모리 장치는 도 2의 비휘발성 메모리 장치와 실질적으로 동일할 수 있다.
도 11을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 제1 내지 제N 메모리 다이들(210a', 210b', ..., 210n')을 포함하는 제1 메모리 구조(200b)를 포함한다. 제1 내지 제N 메모리 다이들(210a'~210n')은 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러(21b)와 연결되고, 제1 내지 제N 메모리 다이들(210a'~210n') 중 적어도 하나는 제1 대표 다이로 미리 결정되며, 제1 내지 제N 메모리 다이들(210a'~210n') 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작이 수행되는 동안에, 상기 제1 대표 다이는 ODT를 수행한다.
일 실시예에서, 제1 내지 제N 메모리 다이들(210a'~210n') 각각은 메모리 컨트롤러(21c)로부터 제1 칩 인에이블 신호(/CEN) 및 제1 ODT 제어 신호(ODT1)를 공통으로 수신할 수 있다. 다시 말하면, 도 11의 실시예에서, 하나의 메모리 구조(200b)에 포함되는 메모리 다이들(210a'~210n')은 하나의 칩 인에이블 신호(/CEN) 및 하나의 ODT 제어 신호(ODT1)를 공유할 수 있다.
도 12a 및 12b는 도 11의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다. 도 12a는 데이터 기입 동작을 나타내며, 도 12b는 데이터 독출 동작을 나타낸다. 도 6a 및 6b와 유사하게, 도 12a 및 12b에서, 제N 메모리 다이(210n')가 목표 다이일 수 있고, 제1 메모리 다이(210a')가 상기 제1 대표 다이일 수 있다.
제1 ODT 제어 신호(ODT1)가 추가되는 것을 제외하면, 도 12a 및 12b의 동작은 도 6a 및 6b의 동작과 각각 유사할 수 있다.
도 11 및 12a를 참조하면, 상기 데이터 기입 동작 및 상기 ODT를 수행하기 위해, 제1 칩 인에이블 신호(/CEN)가 활성화된다. 커맨드 래치 인에이블 신호(CLE)가 활성화되며, 제1 채널(CH1)을 통해 데이터 기입 커맨드(WC)가 수신된다. 또한, 어드레스 래치 인에이블 신호(ALE)가 활성화되며, 제1 채널(CH1)을 통해 기입 어드레스들(WA1~WA5)이 수신된다. 제N 메모리 다이(210n')는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN), 데이터 기입 커맨드(WC) 및 기입 어드레스들(WA1~WA5)에 기초하여 상기 데이터 기입 동작을 준비한다. 데이터 기입 커맨드(WC)의 수신이 완료되면, 커맨드 래치 인에이블 신호(CLE)가 비활성화된다. 기입 어드레스들(WA1~WA5)의 수신이 완료되면, 어드레스 래치 인에이블 신호(ALE) 및 제1 칩 인에이블 신호(/CEN)가 비활성화된다.
이후에, 제1 칩 인에이블 신호(/CEN)가 다시 활성화되고, 제1 채널(CH1)을 통해 기입 데이터(WD)가 수신되며, 제1 ODT 제어 신호(ODT1)가 활성화된다. 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 기입 어드레스들(WA1~WA5)에 기초하여 기입 데이터(WD)가 제N 메모리 다이(210n')에 저장된다(도 12a의 ②). 제1 메모리 다이(210a')는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1) 및 활성화된 제1 ODT 제어 신호(ODT1)에 기초하여 상기 ODT 모드에 진입하고 상기 ODT를 수행한다(도 12a의 ①). 기입 데이터(WD)의 저장이 완료되면, 제1 칩 인에이블 신호(/CEN) 및 제1 ODT 제어 신호(ODT1)가 비활성화된다. 제1 메모리 다이(210a')는 비활성화된 제1 ODT 제어 신호(ODT1)에 기초하여 상기 ODT 모드를 종료한다.
이후에, 제1 칩 인에이블 신호(/CEN)가 다시 활성화되고, 커맨드 래치 인에이블 신호(CLE)가 활성화되며, 제1 채널(CH1)을 통해 데이터 기입 완료 커맨드(WCC)가 수신된다. 데이터 기입 완료 커맨드(WCC)의 수신이 완료되면, 제1 칩 인에이블 신호(/CEN)가 비활성화된다.
도 11 및 12b를 참조하면, 상기 데이터 독출 동작 및 상기 ODT를 수행하기 위해, 제1 칩 인에이블 신호(/CEN)가 활성화되고, 제1 채널(CH1)을 통해 제1 데이터 독출 커맨드(RC1), 독출 어드레스들(RA1~RA5) 및 제2 데이터 독출 커맨드(RC2)가 순차적으로 수신된다. 제N 메모리 다이(210n')는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN), 데이터 독출 커맨드들(RC1, RC2) 및 독출 어드레스들(RA1~RA5)에 기초하여 상기 데이터 독출 동작을 준비한다. 제2 데이터 독출 커맨드(RC2)의 수신이 완료되면, 제1 칩 인에이블 신호(/CEN)가 비활성화된다.
이후에, 제1 칩 인에이블 신호(/CEN)가 다시 활성화되고, 제1 ODT 제어 신호(ODT1)가 활성화된다. 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 독출 어드레스들(RA1~RA5)에 기초하여 독출 데이터(RD)가 제N 메모리 다이(210n')로부터 출력된다(도 12b의 ④). 독출 데이터(RD)는 제1 채널(CH1)을 통해 메모리 컨트롤러(21c)에 제공된다. 제1 메모리 다이(210a')는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1) 및 활성화된 제1 ODT 제어 신호(ODT1)에 기초하여 상기 ODT 모드에 진입하고 상기 ODT를 수행한다(도 12b의 ③). 독출 데이터(RD)의 출력이 완료되면, 제1 칩 인에이블 신호(/CEN) 및 제1 ODT 제어 신호(ODT1)가 비활성화된다. 제1 메모리 다이(210a')는 비활성화된 제1 ODT 제어 신호(ODT1)에 기초하여 상기 ODT 모드를 종료한다.
도 12a 및 12b에서, 상기 ODT 모드는 제1 ODT 제어 신호(ODT1)가 활성화되어 있는 구간 동안에 활성화될 수 있다. 도시하지는 않았지만, 도 12b에서, 커맨드가 수신되는 동안에 커맨드 래치 인에이블 신호(CLE)가 활성화될 수 있고, 어드레스가 수신되는 동안에 어드레스 래치 인에이블 신호(ALE)가 활성화될 수 있다.
도 11을 참조하여 상술한 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서, 미리 결정된 상기 제1 대표 다이(예를 들어, 제1 메모리 다이(210a'))는 상기 데이터 기입 동작 또는 상기 데이터 독출 동작과 직접적으로 관련된 커맨드들(예를 들어, 데이터 기입 커맨드(WC) 또는 데이터 독출 커맨드(RC1)) 및 ODT 제어 신호(ODT1)에 기초하여 상기 ODT를 수행할 수 있다. 또한, 메모리 다이들(210a'~210n')은 하나의 ODT 제어 신호(ODT1)를 공유할 수 있다. 따라서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 상기 ODT 모드를 온/오프하기 위한 추가적인 커맨드를 필요로 하지 않으며, ODT 제어 신호(ODT1)를 수신하기 위한 배선이 상대적으로 간단하게 구현될 수 있다.
도 11에서는 메모리 다이들(210a'~210n')이 하나의 칩 인에이블 신호(/CEN)를 공통으로 수신하는 것으로 도시하였으나, 도 7, 8a 및 8b를 참조하여 상술한 것처럼 메모리 다이들(210a'~210n')에 인가되는 칩 인에이블 신호들은 서로 분리되어 있을 수도 있다.
도 6a, 6b, 8a, 8b, 12a 및 12b에서는 제N 메모리 다이(210n 또는 210n')가 상기 목표 다이이고 제1 메모리 다이(210a 또는 210a')가 상기 제1 대표 다이인 경우에 기초하여 비휘발성 메모리 장치의 동작을 설명하였으나, 실시예에 따라서 상기 목표 다이는 제K(K는 1 이상 N 이하의 자연수) 메모리 다이일 수 있고, 상기 제1 대표 다이는 제L(L은 1 이상 N 이하의 자연수) 메모리 다이일 수 있다. 상기 목표 다이와 상기 제1 대표 다이가 동일한 경우에 수행되는 ODT를 셀프(self) 터미네이션이라 부를 수 있고, 상기 목표 다이와 상기 제1 대표 다이가 서로 다른 경우에 수행되는 ODT를 아더(other) 터미네이션이라 부를 수 있다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
제2 메모리 구조(300a)를 더 포함하는 것을 제외하면, 도 13의 비휘발성 메모리 장치는 도 2의 비휘발성 메모리 장치와 유사할 수 있다.
도 13을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 제1 내지 제N 메모리 다이들(210a~210n)을 포함하는 제1 메모리 구조(200a) 및 제(N+1) 내지 제2N 메모리 다이들(310a~310n)을 포함하는 제2 메모리 구조(300a)를 포함한다.
제1 내지 제N 메모리 다이들(210a~210n) 및 제(N+1) 내지 제2N 메모리 다이들(310a~310n)은 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러(22a)와 연결된다. 다시 말하면, 제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n)은 하나의 공통된 채널(CH1)을 통해 메모리 컨트롤러(22a)로부터 커맨드 신호 및 어드레스 신호를 수신할 수 있고 메모리 컨트롤러(22a)와 데이터를 주고 받을 수 있다.
제1 내지 제N 메모리 다이들(210a~210n) 각각은 제1 내지 제N 메모리 셀 어레이들(220a~220n) 중 하나 및 제1 내지 제N ODT 회로들(280a~280n) 중 하나를 포함할 수 있다. 이와 유사하게, 제(N+1) 내지 제2N 메모리 다이들(310a~310n) 각각은 제(N+1) 내지 제2N 메모리 셀 어레이들(320a, 320b, ..., 320n) 중 하나 및 제1 내지 제N ODT 회로들(380a, 380b, ..., 380n) 중 하나를 포함할 수 있다.
제1 내지 제N 메모리 다이들(210a~210n) 중 적어도 하나는 제1 대표 다이로 미리 결정되고, 제(N+1) 내지 제2N 메모리 다이들(310a~310n) 중 적어도 하나는 제2 대표 다이로 미리 결정된다. 제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n) 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작이 수행되는 동안에, 상기 제1 및 제2 대표 다이들은 ODT를 수행한다.
일 실시예에서, 제1 내지 제N 메모리 다이들(210a~210n)은 메모리 컨트롤러(22a)로부터 제1 칩 인에이블 신호(/CEN)를 공통으로 수신할 수 있고, 제(N+1) 내지 제2N 메모리 다이들(310a~310n)은 메모리 컨트롤러(22a)로부터 제2 칩 인에이블 신호(/CE2N)를 공통으로 수신할 수 있다.
도 14a 및 14b는 도 13의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다. 도 14a는 데이터 기입 동작을 나타내며, 도 14b는 데이터 독출 동작을 나타낸다. 도 14a 및 14b에서, 제N 메모리 다이(210n)가 목표 다이일 수 있고, 제1 메모리 다이(210a)가 상기 제1 대표 다이일 수 있으며, 제(N+1) 메모리 다이(310a)가 상기 제2 대표 다이일 수 있다.
도 13 및 14a를 참조하면, 상기 데이터 기입 동작 및 상기 ODT를 수행하기 위해, 제1 채널(CH1)을 통해 데이터 기입 커맨드(WC)가 수신된다. 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1), 활성화된 제2 칩 인에이블 신호(/CE2N_AT_MD(N+1)) 및 데이터 기입 커맨드(WC)에 기초하여 상기 ODT 모드로 진입한다(도 14a의 ①).
이후에, 제1 채널(CH1)을 통해 기입 어드레스들(WA1~WA5)이 수신되고, 기입 데이터(WD)가 수신된다. 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 기입 어드레스들(WA1~WA5)에 기초하여 기입 데이터(WD)가 제N 메모리 다이(210n)에 저장된다(도 14a의 ②). 기입 데이터(WD)가 저장되는 동안에, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 상기 ODT를 수행한다.
이후에, 제1 채널(CH1)을 통해 데이터 기입 완료 커맨드(WCC)가 수신된다. 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 데이터 기입 완료 커맨드(WCC)에 기초하여 상기 ODT 모드를 종료한다(도 14a의 ③).
도 13 및 14b를 참조하면, 상기 데이터 독출 동작 및 상기 ODT를 수행하기 위해, 제1 채널(CH1)을 통해 제1 데이터 독출 커맨드(RC1), 독출 어드레스들(RA1~RA5) 및 제2 데이터 독출 커맨드(RC2)가 순차적으로 수신된다. 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1), 활성화된 제2 칩 인에이블 신호(/CE2N_AT_MD(N+1)) 및 제1 데이터 독출 커맨드(RC1)에 기초하여 상기 ODT 모드로 진입한다(도 14b의 ④).
이후에, 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 독출 어드레스들(RA1~RA5)에 기초하여 독출 데이터(RD)가 제N 메모리 다이(210n)로부터 출력된다(도 14b의 ⑤). 독출 데이터(RD)는 제1 채널(CH1)을 통해 메모리 컨트롤러(22a)에 제공된다. 독출 데이터(RD)가 출력되는 동안에, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 상기 ODT를 수행한다.
이후에, 제1 채널(CH1)을 통해 리셋 커맨드(RSC)가 수신된다. 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 리셋 커맨드(RSC)에 기초하여 상기 ODT 모드를 종료한다(도 14b의 ⑥).
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
칩 인에이블 신호들(/CE1, /CE2, ..., /CEN)과 관련된 구성이 변경되는 것을 제외하면, 도 15의 비휘발성 메모리 장치는 도 13의 비휘발성 메모리 장치와 실질적으로 동일할 수 있다.
도 15를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 제1 메모리 구조(200a) 및 제2 메모리 구조(300a)를 포함한다 제1 메모리 구조(200a) 내의 제1 내지 제N 메모리 다이들(210a~210n) 및 제2 메모리 구조(300a) 내의 제(N+1) 내지 제2N 메모리 다이들(310a~310n)은 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러(22b)와 연결된다. 제1 내지 제N 메모리 다이들(210a~210n) 중 적어도 하나는 제1 대표 다이로 미리 결정되고, 제(N+1) 내지 제2N 메모리 다이들(310a~310n) 중 적어도 하나는 제2 대표 다이로 미리 결정된다. 제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n) 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작이 수행되는 동안에, 상기 제1 및 제2 대표 다이들은 ODT를 수행한다.
일 실시예에서, 제1 내지 제N 메모리 다이들(210a~210n) 각각은 메모리 컨트롤러(22b)로부터 제1 내지 제N 칩 인에이블 신호들(/CE1~/CEN) 중 하나를 수신할 수 있고, 제(N+1) 내지 제2N 메모리 다이들(310a~310n) 각각은 메모리 컨트롤러(22b)로부터 제1 내지 제N 칩 인에이블 신호들(/CE1~/CEN) 중 하나를 수신할 수 있다. 이 때, 제1 및 제(N+1) 메모리 다이들(210a, 310a)은 제1 칩 인에이블 신호(/CE1)를 공통으로 수신할 수 있고, 제2 및 제(N+2) 메모리 다이들(210b, 310b)은 제2 칩 인에이블 신호(/CE2)를 공통으로 수신할 수 있으며, 제N 및 제2N 메모리 다이들(210n, 310n)은 제N 칩 인에이블 신호(/CEN)를 공통으로 수신할 수 있다. 다시 말하면, 도 15의 실시예에서, 메모리 구조들(200a, 300a) 내의 동일한 위치에 배치되는 메모리 다이들(예를 들어, 210a 및 310a)은 하나의 칩 인에이블 신호(예를 들어, /CE1)를 공유할 수 있다.
도 16a 및 16b는 도 15의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다. 도 16a는 데이터 기입 동작을 나타내며, 도 16b는 데이터 독출 동작을 나타낸다. 도 14a 및 14b와 유사하게, 도 16a 및 16b에서, 제N 메모리 다이(210n)가 목표 다이일 수 있고, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)가 각각 상기 제1 및 제2 대표 다이들일 수 있다.
제1 메모리 다이(210a) 및 제N 메모리 다이(210n)에 인가되는 칩 인에이블 신호들(/CE1, /CEN)이 분리되는 것을 제외하면, 도 16a 및 16b의 동작은 도 14a 및 14b의 동작과 각각 실질적으로 동일할 수 있다.
도 15 및 16a를 참조하면, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 활성화된 제1 칩 인에이블 신호(/CE1_AT_MD1 및 /CE1_AT_MD(N+1)) 및 데이터 기입 커맨드(WC)에 기초하여 상기 ODT 모드로 진입한다(도 16a의 ①). 이후에, 활성화된 제N 칩 인에이블 신호(/CEN_AT_MDN) 및 기입 어드레스들(WA1~WA5)에 기초하여 기입 데이터(WD)가 제N 메모리 다이(210n)에 저장된다(도 16a의 ②). 기입 데이터(WD)가 저장되는 동안에, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 상기 ODT를 수행한다. 이후에, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 데이터 기입 완료 커맨드(WCC)에 기초하여 상기 ODT 모드를 종료한다(도 16a의 ③).
도 15 및 16b를 참조하면, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 활성화된 제1 칩 인에이블 신호(/CE1_AT_MD1 및 /CE1_AT_MD(N+1)) 및 제1 데이터 독출 커맨드(RC1)에 기초하여 상기 ODT 모드로 진입한다(도 16b의 ④). 이후에, 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 독출 어드레스들(RA1~RA5)에 기초하여 독출 데이터(RD)가 제N 메모리 다이(210n)로부터 출력된다(도 16b의 ⑤). 독출 데이터(RD)는 제1 채널(CH1)을 통해 메모리 컨트롤러(22b)에 제공된다. 독출 데이터(RD)가 출력되는 동안에, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 상기 ODT를 수행한다. 이후에, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 리셋 커맨드(RSC)에 기초하여 상기 ODT 모드를 종료한다(도 16b의 ⑥).
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
칩 인에이블 신호들(/CE1, /CE2, ..., /CEN, /CE(N+1), /CE(N+2), ..., /CE2N)과 관련된 구성이 변경되는 것을 제외하면, 도 17의 비휘발성 메모리 장치는 도 13의 비휘발성 메모리 장치와 실질적으로 동일할 수 있다.
도 17을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 제1 메모리 구조(200a) 및 제2 메모리 구조(300a)를 포함한다 제1 메모리 구조(200a) 내의 제1 내지 제N 메모리 다이들(210a~210n) 및 제2 메모리 구조(300a) 내의 제(N+1) 내지 제2N 메모리 다이들(310a~310n)은 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러(22c)와 연결된다. 제1 내지 제N 메모리 다이들(210a~210n) 중 적어도 하나는 제1 대표 다이로 미리 결정되고, 제(N+1) 내지 제2N 메모리 다이들(310a~310n) 중 적어도 하나는 제2 대표 다이로 미리 결정된다. 제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n) 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작이 수행되는 동안에, 상기 제1 및 제2 대표 다이들은 ODT를 수행한다.
일 실시예에서, 제1 내지 제N 메모리 다이들(210a~210n) 각각은 메모리 컨트롤러(22c)로부터 제1 내지 제N 칩 인에이블 신호들(/CE1~/CEN) 중 하나를 수신할 수 있고, 제(N+1) 내지 제2N 메모리 다이들(310a~310n) 각각은 메모리 컨트롤러(22c)로부터 제(N+1) 내지 제2N 칩 인에이블 신호들(/CE(N+1)~/CE2N) 중 하나를 수신할 수 있다. 다시 말하면, 도 17의 실시예에서, 메모리 다이들(210a~210n, 310a~310n)에 인가되는 칩 인에이블 신호들은 서로 분리되어 있을 수 있다.
도 18a 및 18b는 도 17의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다. 도 18a는 데이터 기입 동작을 나타내며, 도 18b는 데이터 독출 동작을 나타낸다. 도 14a 및 14b와 유사하게, 도 18a 및 18b에서, 제N 메모리 다이(210n)가 목표 다이일 수 있고, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)가 각각 상기 제1 및 제2 대표 다이들일 수 있다.
제1 메모리 다이(210a), 제N 메모리 다이(210n) 및 제(N+1) 메모리 다이(310a)에 인가되는 칩 인에이블 신호들(/CE1, /CEN, /CE(N+1))이 분리되는 것을 제외하면, 도 18a 및 18b의 동작은 도 14a 및 14b의 동작과 각각 실질적으로 동일할 수 있다.
도 17 및 18a를 참조하면, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 활성화된 제1 칩 인에이블 신호(/CE1), 활성화된 제(N+1) 칩 인에이블 신호(/CE(N+1)) 및 데이터 기입 커맨드(WC)에 기초하여 상기 ODT 모드로 진입한다(도 18a의 ①). 이후에, 활성화된 제N 칩 인에이블 신호(/CEN) 및 기입 어드레스들(WA1~WA5)에 기초하여 기입 데이터(WD)가 제N 메모리 다이(210n)에 저장된다(도 18a의 ②). 기입 데이터(WD)가 저장되는 동안에, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 상기 ODT를 수행한다. 이후에, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 데이터 기입 완료 커맨드(WCC)에 기초하여 상기 ODT 모드를 종료한다(도 18a의 ③).
도 17 및 18b를 참조하면, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 활성화된 제1 칩 인에이블 신호(/CE1), 활성화된 제(N+1) 칩 인에이블 신호(/CE(N+1)) 및 제1 데이터 독출 커맨드(RC1)에 기초하여 상기 ODT 모드로 진입한다(도 18b의 ④). 이후에, 활성화된 제N 칩 인에이블 신호(/CEN) 및 독출 어드레스들(RA1~RA5)에 기초하여 독출 데이터(RD)가 제N 메모리 다이(210n)로부터 출력된다(도 18b의 ⑤). 독출 데이터(RD)는 제1 채널(CH1)을 통해 메모리 컨트롤러(22c)에 제공된다. 독출 데이터(RD)가 출력되는 동안에, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 상기 ODT를 수행한다. 이후에, 제1 메모리 다이(210a) 및 제(N+1) 메모리 다이(310a)는 리셋 커맨드(RSC)에 기초하여 상기 ODT 모드를 종료한다(도 18b의 ⑥).
도 13, 15 및 17을 참조하여 상술한 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서, 미리 결정된 상기 제1 및 제2 대표 다이들은 상기 데이터 기입 동작 또는 상기 데이터 독출 동작과 직접적으로 관련된 커맨드들에 기초하여 상기 ODT를 수행할 수 있다. 따라서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 상기 ODT 모드를 온/오프하기 위한 별도의 ODT 제어 신호 및 추가적인 커맨드를 필요로 하지 않으며, 메모리에 액세스하기 위해 필요한 시간의 증가 없이 상기 ODT를 효율적으로 수행하여 성능이 향상될 수 있다.
도 19a, 19b, 20a 및 20b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도들이다.
도 13, 15, 17 및 19a를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 멀티 스택 칩 패키지(60a)의 형태로 구현될 수 있다.
멀티 스택 칩 패키지(60a)는 베이스 기판(62) 및 베이스 기판(62) 상에 형성되는 제1 메모리 구조(200a) 및 제2 메모리 구조(300a)를 포함할 수 있다. 제1 메모리 구조(200a)는 순차적으로 적층되는 제1 내지 제N 메모리 다이들(210a~210n)을 포함할 수 있다. 제2 메모리 구조(300a)는 순차적으로 적층되는 제(N+1) 내지 제2N 메모리 다이들(310a~310n)을 포함할 수 있다.
제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n)은 입출력 패드들(IOPAD1, IOPAD2)을 포함할 수 있다. 예를 들어, 입출력 패드들(IOPAD1, IOPAD2)은 제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n) 각각의 일 모서리에 인접하여 배열될 수 있으며, 입출력 패드들(IOPAD1, IOPAD2)이 노출되도록 제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n)은 도 19a에 도시된 것처럼 계단 형태로 적층될 수 있다.
제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n)은 입출력 패드들(IOPAD1, IOPAD2) 및 본딩 와이어들(BW1, BW2)을 통해 서로 전기적으로 연결될 수 있다. 입출력 패드들(IOPAD1, IOPAD2) 및 본딩 와이어들(BW1, BW2)에 의해 제1 채널(CH1)이 형성될 수 있다.
적층된 메모리 다이들(210a~210n, 310a~310n)과 본딩 와이어들(BW1, BW2)은 밀봉 부재(66)로 고정될 수 있고, 메모리 다이들(210a~210n, 310a~310n) 사이에는 접착 부재(67)가 개재될 수 있다. 베이스 기판(62)의 하면에는 외부 장치와의 전기적인 연결을 위한 도전성 범프들(64)이 형성될 수 있다.
도 13, 15, 17 및 19b를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 멀티 스택 칩 패키지(60b)의 형태로 구현될 수 있다.
제2 메모리 구조(300a)가 제1 메모리 구조(200a) 상에 적층되는 것을 제외하면, 도 19b의 멀티 스택 칩 패키지(60b)는 도 19a의 멀티 스택 칩 패키지(60a)와 실질적으로 동일할 수 있다.
입출력 패드들(IOPAD1)이 노출되도록, 제1 내지 제N 메모리 다이들(210a~210n)은 도 19b에 도시된 것처럼 계단 형태로 적층될 수 있다. 또한, 입출력 패드들(IOPAD2)이 노출되도록, 제(N+1) 내지 제2N 메모리 다이들(310a~310n)은 도 19b에 도시된 것처럼 제1 메모리 구조(200a) 상에 제1 내지 제N 메모리 다이들(210a~210n)과는 다른 계단 형태로 적층될 수 있다.
도 13, 15, 17 및 20a를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 멀티 스택 칩 패키지(60c)의 형태로 구현될 수 있다.
멀티 스택 칩 패키지(60c)는 베이스 기판(62) 및 베이스 기판(62) 상에 형성되는 제1 메모리 구조(200a) 및 제2 메모리 구조(300a)를 포함할 수 있다. 제1 메모리 구조(200a)는 순차적으로 적층되는 제1 내지 제N 메모리 다이들(210a~210n)을 포함할 수 있다. 제2 메모리 구조(300a)는 순차적으로 적층되는 제(N+1) 내지 제2N 메모리 다이들(310a~310n)을 포함할 수 있다.
제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n)은 TSV들(68a, 68b)을 포함할 수 있다. 예를 들어, TSV들(68a)은 제1 내지 제N 메모리 다이들(210a~210n) 내의 동일한 위치에 형성될 수 있으며, 제1 내지 제N 메모리 다이들(210a~210n)은 도 20a에 도시된 것처럼 TSV들(68a)이 완전히 중첩되도록 적층될 수 있다. 이와 유사하게, TSV들(68b)은 제(N+1) 내지 제2N 메모리 다이들(310a~310n) 내의 동일한 위치에 형성될 수 있으며, 제(N+1) 내지 제2N 메모리 다이들(310a~310n)은 도 20a에 도시된 것처럼 TSV들(68b)이 완전히 중첩되도록 적층될 수 있다.
제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n)은 TSV들(68a, 68b) 및 도전성 물질(69)을 통해 서로 전기적으로 연결될 수 있다. TSV들(68a, 68b), 도전성 물질(69) 및 TSV들(68a, 68b)을 연결하는 와이어에 의해 제1 채널(CH1)이 형성될 수 있다.
도 13, 15, 17 및 20b를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 멀티 스택 칩 패키지(60d)의 형태로 구현될 수 있다.
제2 메모리 구조(300a)가 제1 메모리 구조(200a) 상에 적층되는 것을 제외하면, 도 20b의 멀티 스택 칩 패키지(60d)는 도 20a의 멀티 스택 칩 패키지(60c)와 실질적으로 동일할 수 있다.
제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n)은 도 20b에 도시된 것처럼 TSV들(68a, 68b)이 완전히 중첩되도록 적층될 수 있다.
한편, 멀티 스택 칩 패키지 내에서 제1 메모리 구조(200a) 및 제2 메모리 구조(300a)의 적층 방식과 제1 내지 제2N 메모리 다이들(210a~210n, 310a~310n)의 적층 방식은 실시예에 따라서 다양하게 변경될 수 있다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
ODT 제어 신호(ODT1)와 관련된 구성이 추가되는 것을 제외하면, 도 21의 비휘발성 메모리 장치는 도 13의 비휘발성 메모리 장치와 실질적으로 동일할 수 있다.
도 21을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 제1 메모리 구조(200b) 및 제2 메모리 구조(300b)를 포함한다 제1 메모리 구조(200b) 내의 제1 내지 제N 메모리 다이들(210a', 210b', ..., 210n') 및 제2 메모리 구조(300b) 내의 제(N+1) 내지 제2N 메모리 다이들(310a', 310b', ..., 310n')은 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러(22d)와 연결된다. 제1 내지 제N 메모리 다이들(210a'~210n') 중 적어도 하나는 제1 대표 다이로 미리 결정되고, 제(N+1) 내지 제2N 메모리 다이들(310a'~310n') 중 적어도 하나는 제2 대표 다이로 미리 결정된다. 제1 내지 제2N 메모리 다이들(210a'~210n', 310a'~310n') 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작이 수행되는 동안에, 상기 제1 및 제2 대표 다이들은 ODT를 수행한다.
일 실시예에서, 제1 내지 제N 메모리 다이들(210a'~210n')은 메모리 컨트롤러(22d)로부터 제1 칩 인에이블 신호(/CEN)를 공통으로 수신할 수 있고, 제(N+1) 내지 제2N 메모리 다이들(310a'~310n')은 메모리 컨트롤러(22d)로부터 제2 칩 인에이블 신호(/CE2N)를 공통으로 수신할 수 있으며, 제1 내지 제2N 메모리 다이들(210a'~210n', 310a'~310n')은 메모리 컨트롤러(22d)로부터 제1 ODT 제어 신호(ODT1)를 공통으로 수신할 수 있다. 다시 말하면, 도 21의 실시예에서, 모든 메모리 다이들(210a'~210n', 310a'~310n')은 하나의 ODT 제어 신호(ODT1)를 공유할 수 있다.
도 22a 및 22b는 도 21의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다. 도 22a는 데이터 기입 동작을 나타내며, 도 22b는 데이터 독출 동작을 나타낸다. 도 14a 및 14b와 유사하게, 도 22a 및 22b에서, 제N 메모리 다이(210n')가 목표 다이일 수 있고, 제1 메모리 다이(210a') 및 제(N+1) 메모리 다이(310a')가 각각 상기 제1 및 제2 대표 다이들일 수 있다.
제1 ODT 제어 신호(ODT1)가 추가되는 것을 제외하면, 도 22a 및 22b의 동작은 도 14a 및 14b의 동작과 각각 유사할 수 있다.
도 21 및 22a를 참조하면, 상기 데이터 기입 동작 및 상기 ODT를 수행하기 위해, 제1 채널(CH1)을 통해 데이터 기입 커맨드(WC) 및 기입 어드레스들(WA1~WA5)이 수신된다. 이후에, 제1 채널(CH1)을 통해 기입 데이터(WD)가 수신되며, 제1 ODT 제어 신호(ODT1)가 활성화된다. 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 기입 어드레스들(WA1~WA5)에 기초하여 기입 데이터(WD)가 제N 메모리 다이(210n')에 저장된다(도 22a의 ②). 기입 데이터(WD)가 저장되는 동안에, 제1 메모리 다이(210a') 및 제(N+1) 메모리 다이(310a')는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1), 활성화된 제2 칩 인에이블 신호(/CE2N_AT_MD(N+1)) 및 활성화된 제1 ODT 제어 신호(ODT1)에 기초하여 상기 ODT 모드에 진입하고 상기 ODT를 수행한다(도 22a의 ①). 기입 데이터(WD)의 저장이 완료되면, 제1 메모리 다이(210a') 및 제(N+1) 메모리 다이(310a')는 비활성화된 제1 ODT 제어 신호(ODT1)에 기초하여 상기 ODT 모드를 종료한다.
도 21 및 22b를 참조하면, 상기 데이터 독출 동작 및 상기 ODT를 수행하기 위해, 제1 채널(CH1)을 통해 제1 데이터 독출 커맨드(RC1), 독출 어드레스들(RA1~RA5) 및 제2 데이터 독출 커맨드(RC2)가 순차적으로 수신된다. 이후에, 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 독출 어드레스들(RA1~RA5)에 기초하여 독출 데이터(RD)가 제N 메모리 다이(210n')로부터 출력된다(도 22b의 ④). 독출 데이터(RD)는 제1 채널(CH1)을 통해 메모리 컨트롤러(22d)에 제공된다. 또한, 제1 ODT 제어 신호(ODT1)가 활성화된다. 제1 메모리 다이(210a') 및 제(N+1) 메모리 다이(310a')는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1), 활성화된 제2 칩 인에이블 신호(/CE2N_AT_MD(N+1)) 및 활성화된 제1 ODT 제어 신호(ODT1)에 기초하여 상기 ODT 모드에 진입하고 상기 ODT를 수행한다(도 22b의 ③). 독출 데이터(RD)의 출력이 완료되면, 제1 메모리 다이(210a') 및 제(N+1) 메모리 다이(310a')는 비활성화된 제1 ODT 제어 신호(ODT1)에 기초하여 상기 ODT 모드를 종료한다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
ODT 제어 신호들(ODT1, ODT2)과 관련된 구성이 추가되는 것을 제외하면, 도 23의 비휘발성 메모리 장치는 도 13의 비휘발성 메모리 장치와 실질적으로 동일할 수 있다.
도 23을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 제1 메모리 구조(200b) 및 제2 메모리 구조(300b)를 포함한다 제1 메모리 구조(200b) 내의 제1 내지 제N 메모리 다이들(210a'~210n') 및 제2 메모리 구조(300b) 내의 제(N+1) 내지 제2N 메모리 다이들(310a'~310n')은 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러(22e)와 연결된다. 제1 내지 제N 메모리 다이들(210a'~210n') 중 적어도 하나는 제1 대표 다이로 미리 결정되고, 제(N+1) 내지 제2N 메모리 다이들(310a'~310n') 중 적어도 하나는 제2 대표 다이로 미리 결정된다. 제1 내지 제2N 메모리 다이들(210a'~210n', 310a'~310n') 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작이 수행되는 동안에, 상기 제1 및 제2 대표 다이들은 ODT를 수행한다.
일 실시예에서, 제1 내지 제N 메모리 다이들(210a'~210n')은 메모리 컨트롤러(22e)로부터 제1 칩 인에이블 신호(/CEN) 및 제1 ODT 제어 신호(ODT1)를 공통으로 수신할 수 있고, 제(N+1) 내지 제2N 메모리 다이들(310a'~310n')은 메모리 컨트롤러(22e)로부터 제2 칩 인에이블 신호(/CE2N) 및 제2 ODT 제어 신호(ODT2)를 공통으로 수신할 수 있으며, 다시 말하면, 도 23의 실시예에서, 하나의 메모리 구조(예를 들어, 200b)에 포함되는 메모리 다이들(예를 들어, 210a'~210n')은 하나의 칩 인에이블 신호(예를 들어, /CEN) 및 하나의 ODT 제어 신호(예를 들어, ODT1)를 공유할 수 있고, 메모리 구조들(200b, 300b)에 인가되는 ODT 제어 신호들은 서로 분리되어 있을 수 있다.
도 24a 및 24b는 도 23의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다. 도 24a는 데이터 기입 동작을 나타내며, 도 24b는 데이터 독출 동작을 나타낸다. 도 14a 및 14b와 유사하게, 도 24a 및 24b에서, 제N 메모리 다이(210n')가 목표 다이일 수 있고, 제1 메모리 다이(210a') 및 제(N+1) 메모리 다이(310a')가 각각 상기 제1 및 제2 대표 다이들일 수 있다.
제1 및 제2 ODT 제어 신호들(ODT1, ODT2)이 추가되는 것을 제외하면, 도 24a 및 24b의 동작은 도 14a 및 14b의 동작과 각각 유사할 수 있다.
도 23 및 24a를 참조하면, 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 기입 어드레스들(WA1~WA5)에 기초하여 기입 데이터(WD)가 제N 메모리 다이(210n')에 저장된다(도 24a의 ③). 기입 데이터(WD)가 저장되는 동안에, 제1 메모리 다이(210a')는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1) 및 활성화된 제1 ODT 제어 신호(ODT1)에 기초하여 상기 ODT 모드에 진입하고 상기 ODT를 수행하며(도 24a의 ①), 제(N+1) 메모리 다이(310a')는 활성화된 제2 칩 인에이블 신호(/CE2N_AT_MD(N+1)) 및 활성화된 제2 ODT 제어 신호(ODT2)에 기초하여 상기 ODT 모드에 진입하고 상기 ODT를 수행한다(도 24a의 ②). 기입 데이터(WD)의 저장이 완료되면, 제1 메모리 다이(210a') 및 제(N+1) 메모리 다이(310a')는 비활성화된 제1 및 제2 ODT 제어 신호들(ODT1, ODT2)에 기초하여 상기 ODT 모드를 종료한다.
도 23 및 24b를 참조하면, 활성화된 제1 칩 인에이블 신호(/CEN_AT_MDN) 및 독출 어드레스들(RA1~RA5)에 기초하여 독출 데이터(RD)가 제N 메모리 다이(210n')로부터 출력된다(도 24b의 ⑥). 독출 데이터(RD)는 제1 채널(CH1)을 통해 메모리 컨트롤러(22e)에 제공된다. 독출 데이터(RD)가 출력되는 동안에, 제1 메모리 다이(210a')는 활성화된 제1 칩 인에이블 신호(/CEN_AT_MD1) 및 활성화된 제1 ODT 제어 신호(ODT1)에 기초하여 상기 ODT 모드에 진입하고 상기 ODT를 수행하며(도 24b의 ④), 제(N+1) 메모리 다이(310a')는 활성화된 제2 칩 인에이블 신호(/CE2N_AT_MD(N+1)) 및 활성화된 제2 ODT 제어 신호(ODT2)에 기초하여 상기 ODT 모드에 진입하고 상기 ODT를 수행한다(도 24a의 ⑤). 독출 데이터(RD)의 출력이 완료되면, 제1 메모리 다이(210a') 및 제(N+1) 메모리 다이(310a')는 비활성화된 제1 및 제2 ODT 제어 신호들(ODT1, ODT2)에 기초하여 상기 ODT 모드를 종료한다.
도 22 및 24를 참조하여 상술한 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서, 미리 결정된 상기 제1 및 제2 대표 다이들은 상기 데이터 기입 동작 또는 상기 데이터 독출 동작과 직접적으로 관련된 커맨드들 및 ODT 제어 신호들(ODT1, ODT2)에 기초하여 상기 ODT를 수행할 수 있다. 따라서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 상기 ODT 모드를 온/오프하기 위한 추가적인 커맨드를 필요로 하지 않으며, ODT 제어 신호들(ODT1, ODT2)이 복수의 메모리 다이들에 의해 공유됨에 따라 ODT 제어 신호들(ODT1, ODT2)을 수신하기 위한 배선이 상대적으로 간단하게 구현될 수 있다.
도 22 및 24에서는 하나의 메모리 구조에 포함되는 메모리 다이들이 하나의 칩 인에이블 신호를 공통으로 수신하는 것으로 도시하였으나, 메모리 다이들에 인가되는 칩 인에이블 신호들은 도 15 및 17을 참조하여 상술한 것처럼 구현될 수도 있다.
도 14a, 14b, 16a, 16b, 18a, 18b, 22a, 22b, 24a 및 24b에서는 제N 메모리 다이(210n 또는 210n')가 상기 목표 다이이고 제1 메모리 다이(210a 또는 210a')가 상기 제1 대표 다이이며 제(N+1) 메모리 다이(310 또는 310a')가 상기 제2 대표 다이인 경우에 기초하여 비휘발성 메모리 장치의 동작을 설명하였으나, 실시예에 따라서 상기 목표 다이는 제P(P는 1 이상 2N 이하의 자연수) 메모리 다이일 수 있고, 상기 제1 대표 다이는 제 I(I는 1 이상 N 이하의 자연수) 메모리 다이일 수 있으며, 상기 제2 대표 다이는 제J(J는 (N+1) 이상 2N 이하의 자연수) 메모리 다이일 수 있다.
또한, 상기 제1 대표 다이 및/또는 상기 제2 대표 다이가 하나인 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 실시예에 따라서 상기 제1 대표 다이 및 상기 제2 대표 다이 중 적어도 하나는 복수 개일 수 있다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 25를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 복수의 메모리 구조들(200, 300, 400)을 포함한다. 메모리 구조(200)는 메모리 다이들(MD1, MD2, ..., MDN)을 포함하고, 메모리 구조(300)는 메모리 다이들(MD(N+1), MD(N+2), ..., MD2N)을 포함하며, 메모리 구조(400)는 메모리 다이들(MDA, MDB, ..., MDX)을 포함한다. 메모리 다이들(MD1~MDN, MD(N+1)~MD2N, MDA~MDX)은 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러(23)와 연결된다. 메모리 구조들(200, 300, 400) 각각은 미리 결정된 적어도 하나의 대표 다이를 포함하며, 데이터 기입 동작 또는 데이터 독출 동작이 수행되는 동안에, 상기 대표 다이는 ODT를 수행한다.
일 실시예에서, 메모리 다이들(MD1~MDN, MD(N+1)~MD2N, MDA~MDX) 각각은 다양한 형태로 공유 또는 분리되는 칩 인에이블 신호 및/또는 ODT 제어 신호를 수신할 수 있다. 일 실시예에서, 메모리 구조들(200, 300, 400)은 메모리 다이들(MD1~MDN, MD(N+1)~MD2N, MDA~MDX)이 다양한 형태로 적층되는 멀티 스택 구조로 구현될 수 있다.
도 26 및 27은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 26을 참조하면, 메모리 시스템(10a)은 메모리 컨트롤러(20a) 및 복수의 비휘발성 메모리 장치들(100a, 100b, ..., 100m)을 포함한다. 메모리 시스템(10a)은 메모리 컨트롤러(20a)와 비휘발성 메모리 장치들(100a~100m)을 전기적으로 연결하는 복수의 신호 라인들(30a)을 더 포함할 수 있다.
비휘발성 메모리 장치들(100a~100m) 각각은 메모리 컨트롤러(20a)에 의해 제어된다. 복수의 신호 라인들(30a)은 제어 신호들(CONT1, CONT2, ..., CONTm)을 전송하기 위한 제어 신호 라인들 및 데이터(DQ)를 주고 받기 위한 데이터 입출력 라인을 포함할 수 있다. 상기 데이터 입출력 라인이 제1 채널을 형성할 수 있다.
비휘발성 메모리 장치들(100a~100m) 각각은 본 발명의 실시예들에 따른 비휘발성 메모리 장치일 수 있다.
일 실시예에서, 도 2, 7 및 11을 참조하여 상술한 것처럼, 비휘발성 메모리 장치(100a)는 상기 제1 채널을 통해 메모리 컨트롤러(20a)와 연결되는 제1 내지 제N 메모리 다이들을 포함하는 제1 메모리 구조를 포함한다. 비휘발성 메모리 장치(100b)는 상기 제1 채널을 통해 메모리 컨트롤러(20a)와 연결되는 제1 내지 제M(M은 2 이상의 자연수) 메모리 다이들을 포함하는 제2 메모리 구조를 포함한다. 상기 제1 메모리 구조의 제1 내지 제N 메모리 다이들 중 적어도 하나는 제1 대표 다이로 미리 결정되며, 상기 제2 메모리 구조의 상기 제1 내지 제M 메모리 다이들 중 적어도 하나는 제2 대표 다이로 미리 결정된다. 상기 제1 및 제2 대표 다이들은 데이터 기입 동작 또는 데이터 독출 동작이 수행되는 동안에 ODT를 수행한다.
다른 실시예에서, 도 13, 15, 17, 21 및 23을 참조하여 상술한 것처럼, 비휘발성 메모리 장치(100a)는 상기 제1 채널을 통해 메모리 컨트롤러(20a)와 연결되는 제(N+1) 내지 제2N 메모리 다이들을 포함하는 제3 메모리 구조를 더 포함할 수 있다. 비휘발성 메모리 장치(100b)는 상기 제1 채널을 통해 메모리 컨트롤러(20a)와 연결되는 제(M+1) 내지 제2M 메모리 다이들을 포함하는 제4 메모리 구조를 더 포함할 수 있다. 상기 제3 메모리 구조의 제(N+1) 내지 제2N 메모리 다이들 중 적어도 하나는 제3 대표 다이로 미리 결정될 수 있으며, 상기 제2 메모리 구조의 상기 제(M+1) 내지 제2M 메모리 다이들 중 적어도 하나는 제4 대표 다이로 미리 결정된다. 상기 제3 및 제4 대표 다이들은 상기 데이터 기입 동작 또는 상기 데이터 독출 동작이 수행되는 동안에 ODT를 수행할 수 있다.
일 실시예에서, 비휘발성 메모리 장치들(100a~100m) 각각은 멀티 스택 칩 패키지의 형태로 구현될 수 있다. 즉, 비휘발성 메모리 장치들(100a~100m) 각각은 별개로 패키징될 수 있다.
도 26의 실시예에서, 비휘발성 메모리 장치들(100a~100m)이 하나의 채널을 통해 메모리 컨트롤러(23)와 연결됨에 따라, 비휘발성 메모리 장치들(100a~100m)에 포함되는 메모리 구조들 각각의 미리 결정된 대표 다이가 상기 데이터 기입 동작 또는 상기 데이터 독출 동작이 수행되는 동안에 ODT를 수행한다. 이 때, ODT 모드를 온/오프하기 위한 별도의 ODT 제어 신호 및 추가적인 커맨드가 요구되지 않거나, ODT 제어 신호가 요구되더라도 상기 ODT 제어 신호가 공유될 수 있다. 따라서, 비휘발성 메모리 장치들(100a~100m) 및 이를 포함하는 메모리 시스템(10a)의 성능이 향상될 수 있다.
도 27을 참조하면, 메모리 시스템(10b)은 메모리 컨트롤러(20b) 및 복수의 비휘발성 메모리 장치들(100a~100m)을 포함한다. 메모리 시스템(10b)은 메모리 컨트롤러(20b)와 비휘발성 메모리 장치들(100a~100m)을 전기적으로 연결하는 복수의 신호 라인들(30b)을 더 포함할 수 있다.
비휘발성 메모리 장치들(100a~100m) 각각은 메모리 컨트롤러(20b)에 의해 제어된다. 복수의 신호 라인들(30b)은 제어 신호들(CONT1~CONTm)을 전송하기 위한 제어 신호 라인들 및 데이터들(DQ1, DQ2, ..., DQm)를 주고 받기 위한 데이터 입출력 라인들을 포함할 수 있다. 상기 데이터 입출력 라인들이 복수의 채널들을 형성할 수 있다.
도 27의 실시예에서, 비휘발성 메모리 장치들(100a~100m) 각각이 하나의 채널을 통해 메모리 컨트롤러(23)와 연결됨에 따라, 비휘발성 메모리 장치들(100a~100m) 중 하나에 포함되는 메모리 구조들 각각의 미리 결정된 대표 다이가 상기 데이터 기입 동작 또는 상기 데이터 독출 동작이 수행되는 동안에 ODT를 수행한다. 이 때, ODT 모드를 온/오프하기 위한 별도의 ODT 제어 신호 및 추가적인 커맨드가 요구되지 않거나, ODT 제어 신호가 요구되더라도 상기 ODT 제어 신호가 공유될 수 있다. 따라서, 비휘발성 메모리 장치들(100a~100m) 및 이를 포함하는 메모리 시스템(10b)의 성능이 향상될 수 있다.
도 28은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 2 및 28을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서, 상기 비휘발성 메모리 장치는 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러와 연결되는 제1 내지 제N 메모리 다이들(210a~210n)을 포함하는 제1 메모리 구조(200a)를 포함한다. 이 때, 제1 내지 제N 메모리 다이들(210a~210n) 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작을 수행하며(단계 S100), 상기 데이터 기입 동작 또는 상기 데이터 독출 동작을 수행하는 동안에, 제1 내지 제N 메모리 다이들(210a~210n) 중 미리 결정된 적어도 하나의 제1 대표 다이가 ODT를 수행한다(단계 S200).
도 29 및 30은 도 28의 ODT를 수행하는 단계의 예들을 나타내는 순서도들이다.
도 2, 6a, 6b, 28 및 29를 참조하면, ODT를 수행하는데 있어서(단계 S200), 제1 채널(CH1)을 통해 데이터 기입 커맨드(WC) 또는 데이터 독출 커맨드(RC1)를 수신할 수 있고(단계 S210), 데이터 기입 커맨드(WC) 또는 데이터 독출 커맨드(RC1)에 기초하여 상기 제1 대표 다이(예를 들어, 제1 메모리 다이(210a))가 상기 ODT 모드로 진입할 수 있다(단계 S220). 상기 제1 대표 다이는 기입 데이터(WD)가 저장되거나 독출 데이터(RD)가 출력되는 동안에 상기 ODT를 수행할 수 있다. 기입 데이터(WD)의 저장 또는 독출 데이터(RD)의 출력이 완료되면, 제1 채널(CH1)을 통해 데이터 기입 완료 커맨드(WCC) 또는 리셋 커맨드(RSC)를 수신할 수 있고(단계 S230), 데이터 기입 완료 커맨드(WCC) 또는 리셋 커맨드(RSC)에 기초하여 상기 제1 대표 다이가 상기 ODT 모드를 종료할 수 있다(단계 S240).
도 2, 12a, 12b, 28 및 30을 참조하면, ODT를 수행하는데 있어서(단계 S200), 제1 채널(CH1)을 통해 데이터 기입 커맨드(WC) 또는 데이터 독출 커맨드(RC1)를 수신할 수 있고(단계 S215), 제1 ODT 제어 신호(ODT1)를 수신할 수 있다(단계 S225). 제1 ODT 제어 신호(ODT1)가 활성화되는 경우에, 상기 제1 대표 다이가 상기 ODT 모드로 진입할 수 있다(단계 S235). 상기 제1 대표 다이는 기입 데이터(WD)가 저장되거나 독출 데이터(RD)가 출력되는 동안에 상기 ODT를 수행할 수 있다. 기입 데이터(WD)의 저장 또는 독출 데이터(RD)의 출력이 완료되고 제1 ODT 제어 신호(ODT1)가 비활성화되는 경우에, 상기 제1 대표 다이가 상기 ODT 모드를 종료할 수 있다(단계 S245). 이후에, 데이터 기입 완료 커맨드(WCC) 또는 리셋 커맨드(RSC)가 수신될 수 있다.
한편, 도 13 등을 참조하여 상술한 것처럼, 상기 비휘발성 메모리 장치는 제1 채널(CH1)을 통해 외부의 메모리 컨트롤러와 연결되는 제(N+1) 내지 제2N 메모리 다이들(310a~310n)을 포함하는 제2 메모리 구조(300a)를 더 포함할 수 있다. 도 14a 및 14b 등을 참조하여 상술한 것처럼, 상기 데이터 기입 동작 또는 상기 데이터 독출 동작을 수행하는 동안에, 제(N+1) 내지 제2N 메모리 다이들(310a~310n) 중 미리 결정된 적어도 하나의 제2 대표 다이가 ODT를 수행할 수 있다.
도 31은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(solid state drive: SSD)를 나타내는 블록도이다.
도 31을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
SSD 제어기(1200)는 적어도 하나의 채널(CH)을 통하여 비휘발성 메모리 장치들(1100)에 연결될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(error correction circuit: ECC)(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 SSD 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 파인 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 도 31에서 버퍼 메모리(1220)는 SSD 제어기(1200) 내부에 존재하는 것으로 도시하였으나, 실시예에 따라서 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도로 존재할 수도 있다.
에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시하지는 않았지만, SSD 제어기(1200)는 SSD 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리를 더 포함할 수 있다. 상기 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
일 실시예에서, 비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받을 수 있다. 일 실시예에서, 비휘발성 메모리 장치들(1100)은 하나의 칩으로 패키징되거나 복수의 분리된 칩들로 패키징될 수 있다.
비휘발성 메모리 장치들(1100)은 본 발명의 실시예들에 따른 비휘발성 메모리 장치일 수 있다. 비휘발성 메모리 장치들(1100)의 일부 또는 전부가 하나의 채널을 통해 SSD 제어기(1200)와 연결됨에 따라, 비휘발성 메모리 장치들(1100)에 포함되는 메모리 구조들 각각의 미리 결정된 대표 다이가 상기 데이터 기입 동작 또는 상기 데이터 독출 동작이 수행되는 동안에 ODT를 수행한다. 이 때, ODT 모드를 온/오프하기 위한 별도의 ODT 제어 신호 및 추가적인 커맨드가 요구되지 않거나, ODT 제어 신호가 요구되더라도 상기 ODT 제어 신호가 공유될 수 있다. 따라서, 비휘발성 메모리 장치들(1100) 및 이를 포함하는 SSD(1000)의 성능이 향상될 수 있다.
도 32는 본 발명의 실시예들에 따른 임베디드 멀티미디어 카드(embedded multimedia card: eMMC)를 나타내는 블록도이다.
도 32를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 메모리 제어기(2200)를 포함한다.
메모리 제어기(2200)는 적어도 하나 채널(CH)을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함할 수 있다. 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트(2010)의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제 메모리 제어기(2200)의 인터페이싱을 수행할 수 있다.
일 실시예에서, eMMC(2000)의 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시예에서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트(2010)로부터 전원 전압들(VCC, VCCq)을 제공받는다. 예를 들어, 제1 전원 전압(VCC, 예를 들어 약 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제2 전원 전압(VCCq, 예를 들어 약 1.8V/3.3V)은 메모리 제어기(2200)에 제공될 수 있다. 일 실시예에서, eMMC(2000)는 외부 고전압(VPP)을 옵션적으로 제공받을 수 있다.
낸드 플래시 메모리 장치(2100)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치와 같이 구현될 수 있다. 따라서, 낸드 플래시 메모리 장치(2100) 및 이를 포함하는 eMMC(2000)의 성능이 향상될 수 있다.
도 33은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(universal flash storage: USF)를 나타내는 블록도이다.
도 33을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함한다.
UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다.
UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300) 및 착탈형 UFS 카드(3400) 중 적어도 하나는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하도록 구현될 수 있다. 따라서, UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400) 및 이를 포함하는 UFS 시스템(3000)의 성능이 향상될 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
도 34는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 34를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어할 수 있다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어할 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받을 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장할 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장할 수 있다.
일 실시예에서, 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하도록 구현될 수 있다. 따라서, 저장 장치(4400) 및 이를 포함하는 모바일 장치(4000)의 성능이 향상될 수 있다.
본 발명의 실시예들에 따른 메모리 장치 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 일 실시예에서, 본 발명의 실시예들에 따른 메모리 장치 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 그 구동 방법은 다양한 장치 및 시스템에 유용하게 적용될 수 있다. 특히 고성능 및 고속 동작이 요구되는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 제1 채널을 통해 외부의 메모리 컨트롤러와 연결되는 제1 내지 제N(N은 2 이상의 자연수) 메모리 다이들을 포함하는 제1 메모리 구조를 포함하고,
    상기 제1 내지 제N 메모리 다이들 중 적어도 하나는 제1 대표 다이로 미리 결정되며,
    상기 제1 대표 다이는 상기 제1 내지 제N 메모리 다이들 중 하나에 대한 데이터 기입 동작이 수행되는 동안에 온-다이 터미네이션(on-die termination: ODT)을 수행하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 커맨드를 수신하는 경우에, 상기 제1 대표 다이는 상기 ODT를 수행하기 위한 ODT 모드로 진입하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 내지 제N 메모리 다이들은 상기 메모리 컨트롤러로부터 제1 칩 인에이블 신호를 공통으로 수신하고,
    상기 데이터 기입 동작 및 상기 ODT를 수행하기 위해 상기 제1 칩 인에이블 신호가 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 내지 제N 메모리 다이들 각각은 상기 메모리 컨트롤러로부터 제1 내지 제N 칩 인에이블 신호들 중 하나를 수신하고,
    상기 제1 내지 제N 메모리 다이들 중 제K(K는 1 이상 N 이하의 자연수) 메모리 다이에 대한 상기 데이터 기입 동작을 수행하기 위해 제K 칩 인에이블 신호가 활성화되며,
    상기 제1 대표 다이로 미리 결정된 제L(L은 1 이상 N 이하의 자연수) 메모리 다이가 상기 ODT를 수행하기 위해 제L 칩 인에이블 신호가 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 데이터 기입 커맨드에 기초하여 상기 데이터 기입 동작이 수행된 이후에, 상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 완료 커맨드가 수신된 경우에, 상기 제1 대표 다이는 상기 ODT 모드를 종료하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 내지 제N 메모리 다이들은 상기 메모리 컨트롤러로부터 제1 ODT 제어 신호를 공통으로 수신하고,
    상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 커맨드를 수신하는 경우 및 상기 제1 ODT 제어 신호가 활성화되는 경우에, 상기 제1 대표 다이는 상기 ODT를 수행하기 위한 ODT 모드로 진입하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 내지 제N 메모리 다이들은 순차적으로 적층되는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 내지 제N 메모리 다이들 각각은, 상기 제1 내지 제N 메모리 다이들 각각의 일 모서리에 인접하여 배열되는 입출력 패드들을 포함하고,
    상기 제1 내지 제N 메모리 다이들은 상기 입출력 패드들이 노출되도록 계단 형태로 적층되며, 상기 입출력 패드들을 통해 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제1 내지 제N 메모리 다이들 각각은, 상기 제1 내지 제N 메모리 다이들 각각을 관통하여 형성되는 관통 실리콘 비아(through silicon via: TSV)들을 포함하고,
    상기 제1 내지 제N 메모리 다이들은 상기 TSV들을 통해 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제1 대표 다이는 상기 제1 내지 제N 메모리 다이들 중 하나에 대한 데이터 독출 동작이 수행되는 동안에 상기 ODT를 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제(N+1) 내지 제2N 메모리 다이들을 포함하는 제2 메모리 구조를 더 포함하고,
    상기 제(N+1) 내지 제2N 메모리 다이들 중 적어도 하나는 제2 대표 다이로 미리 결정되며,
    상기 제2 대표 다이는 상기 데이터 기입 동작이 수행되는 동안에 상기 ODT를 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 커맨드를 수신하는 경우에, 상기 제1 및 제2 대표 다이들은 상기 ODT를 수행하기 위한 ODT 모드로 진입하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제1 내지 제N 메모리 다이들은 상기 메모리 컨트롤러로부터 제1 칩 인에이블 신호를 공통으로 수신하고,
    상기 제(N+1) 내지 제2N 메모리 다이들은 상기 메모리 컨트롤러로부터 제2 칩 인에이블 신호를 공통으로 수신하며,
    상기 데이터 기입 동작 및 상기 ODT를 수행하기 위해 상기 제1 칩 인에이블 신호 및 상기 제2 칩 인에이블 신호가 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제1 내지 제N 메모리 다이들 각각은 상기 메모리 컨트롤러로부터 제1 내지 제N 칩 인에이블 신호들 중 하나를 수신하고,
    상기 제(N+1) 내지 제2N 메모리 다이들 각각은 상기 메모리 컨트롤러로부터 상기 제1 내지 제N 칩 인에이블 신호들 중 하나를 수신하며,
    상기 제1 내지 제N 메모리 다이들 중 제K(K는 1 이상 N 이하의 자연수) 메모리 다이에 대한 상기 데이터 기입 동작을 수행하기 위해 제K 칩 인에이블 신호가 활성화되고,
    상기 제1 대표 다이로 미리 결정된 제I(I는 1 이상 N 이하의 자연수) 메모리 다이 및 상기 제2 대표 다이로 미리 결정된 제J(J는 (N+1) 이상 2N 이하의 자연수) 메모리 다이가 상기 ODT를 수행하기 위해 제I 칩 인에이블 신호 및 제(J-N) 칩 인에이블 신호가 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제1 내지 제N 메모리 다이들 각각은 상기 메모리 컨트롤러로부터 제1 내지 제N 칩 인에이블 신호들 중 하나를 수신하고,
    상기 제(N+1) 내지 제2N 메모리 다이들 각각은 상기 메모리 컨트롤러로부터 제(N+1) 내지 제2N 칩 인에이블 신호들 중 하나를 수신하며,
    상기 제1 내지 제N 메모리 다이들 중 제K(K는 1 이상 N 이하의 자연수) 메모리 다이에 대한 상기 데이터 기입 동작을 수행하기 위해 제K 칩 인에이블 신호가 활성화되고,
    상기 제1 대표 다이로 미리 결정된 제I(I는 1 이상 N 이하의 자연수) 메모리 다이 및 상기 제2 대표 다이로 미리 결정된 제J(J는 (N+1) 이상 2N 이하의 자연수) 메모리 다이가 상기 ODT를 수행하기 위해 제I 칩 인에이블 신호 및 제J 칩 인에이블 신호가 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제 11 항에 있어서,
    상기 제1 내지 제2N 메모리 다이들은 상기 메모리 컨트롤러로부터 제1 ODT 제어 신호를 공통으로 수신하고,
    상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 커맨드를 수신하는 경우 및 상기 제1 ODT 제어 신호가 활성화되는 경우에, 상기 제1 및 제2 대표 다이들은 상기 ODT를 수행하기 위한 ODT 모드로 진입하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 11 항에 있어서,
    상기 제1 내지 제N 메모리 다이들은 상기 메모리 컨트롤러로부터 제1 ODT 제어 신호를 공통으로 수신하고,
    상기 제(N+1) 내지 제2N 메모리 다이들은 상기 메모리 컨트롤러로부터 제2 ODT 제어 신호를 공통으로 수신하며,
    상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 데이터 기입 커맨드를 수신하는 경우 및 상기 제1 및 제2 ODT 제어 신호들이 활성화되는 경우에, 상기 제1 및 제2 대표 다이들은 상기 ODT를 수행하기 위한 ODT 모드로 진입하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 메모리 컨트롤러; 및
    상기 메모리 컨트롤러에 의해 제어되는 제1 비휘발성 메모리 장치를 포함하고,
    상기 제1 비휘발성 메모리 장치는,
    제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 내지 제N(N은 2 이상의 자연수) 메모리 다이들을 포함하는 제1 메모리 구조를 포함하고,
    상기 제1 내지 제N 메모리 다이들 중 적어도 하나는 제1 대표 다이로 미리 결정되며,
    상기 제1 대표 다이는 상기 제1 내지 제N 메모리 다이들 중 하나에 대한 데이터 기입 동작이 수행되는 동안에 온-다이 터미네이션(on-die termination: ODT)을 수행하는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 메모리 컨트롤러에 의해 제어되는 제2 비휘발성 메모리 장치를 더 포함하고,
    상기 제2 비휘발성 메모리 장치는,
    상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 내지 제M(M은 2 이상의 자연수) 메모리 다이들을 포함하는 제2 메모리 구조를 포함하고,
    상기 제2 메모리 구조의 상기 제1 내지 제M 메모리 다이들 중 적어도 하나는 제2 대표 다이로 미리 결정되며,
    상기 제2 대표 다이는 상기 데이터 기입 동작이 수행되는 동안에 상기 ODT를 수행하는 것을 특징으로 하는 메모리 시스템.
  20. 제1 내지 제N(N은 2 이상의 자연수) 메모리 다이들을 포함하는 제1 메모리 구조를 포함하는 비휘발성 메모리 장치를 구동하는데 있어서,
    제1 채널을 통해 외부의 메모리 컨트롤러와 연결되는 상기 제1 내지 제N 메모리 다이들 중 하나에 대한 데이터 기입 동작 또는 데이터 독출 동작을 수행하는 단계; 및
    상기 데이터 기입 동작 또는 상기 데이터 독출 동작을 수행하는 동안에, 상기 제1 내지 제N 메모리 다이들 중 미리 결정된 적어도 하나의 제1 대표 다이가 온-다이 터미네이션(on-die termination: ODT)을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 구동 방법.
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