KR20200078676A - 온-다이 메모리 종단을 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들 - Google Patents
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Abstract
온-다이 종단(on-die termination; ODT)을 갖는 메모리 동작과 관련된 방법들, 시스템들, 및 장치들이 제공된다. 메모리 디바이스는 제 2 부분(예를 들어 랭크)에서의 통신들 동안 제 1 부분(예를 들어, 랭크)에서 ODT를 제공하도록 구성될 수 있다. 예를 들어, 메모리 디바이스는 제 1 부분이 제 1 통신을 수행하게끔 지시하는 제 1 명령을 수신할 수 있다. 디바이스는, 제 1 부분으로부터, 제 2 부분이 ODT 모드에 진입하게끔 지시하는 명령을 송신할 수 있다. 디바이스는, 제 2 부분이 ODT 모드에 있는 동안 제 1 부분을 가지고 호스트와의 제 1 통신을 수행할 수 있다. 신호는, 제 2 부분의 ODT I/O 단자에 결합된 제 1 부분의 ODT I/O 단자에 제공될 수 있다.
Description
관련 출원들에 대한 상호 참조
본 출원은 2017년 11월 22일자로 출원된 미국 가특허 출원 번호 제62/590,116호에 대한 이익을 주장하며, 이는 그 전체가 본원에 참조로서 포함된다.
기술분야
본 개시는 전반적으로 온-다이 메모리 종단(on-die memory termination) 및 이를 이용하는 메모리 디바이스들 및 시스템들에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스들과 관련된 정보를 저장하기 위하여 널리 사용된다. 정보는 메모리 셀의 상이한 상태들을 프로그래밍함으로써 저장된다. 하드 디스크들, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read only memory; ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 및 다른 것들을 포함하는 다양한 유형들의 메모리가 존재한다. 메모리 디바이스들은 휘발성이거나 또는 비-휘발성일 수 있다. 메모리 디바이스들을 개선하는 것은 일반적으로, 다른 메트릭(metric)들 중에서도 특히, 메모리 셀 밀도를 증가시키는 것, 판독/기입 속도를 증가시키거나 또는 달리 동작 레이턴시(latency)를 감소시키는 것, 신뢰성을 증가시키는 것, 데이터 유지를 증가시키는 것, 전력 소모를 감소시키는 것, 또는 제조 비용을 감소시키는 것을 포함할 수 있다.
도 1은 본 기술의 일 실시예에 따른 메모리 디바이스를 개략적으로 예시하는 간략화된 블록도이다.
도 2 및 도 3은 본 기술의 실시예들에 따른 메모리 시스템들의 동작을 개략적으로 예시하는 간략화된 타이밍도들이다.
도 4는 본 기술의 일 실시예에 따른 메모리 시스템을 개략적으로 예시하는 간략화된 블록도이다.
도 5는 본 기술의 일 실시예에 따른 메모리 시스템을 동작시키는 방법을 예시하는 순서도이다.
도 2 및 도 3은 본 기술의 실시예들에 따른 메모리 시스템들의 동작을 개략적으로 예시하는 간략화된 타이밍도들이다.
도 4는 본 기술의 일 실시예에 따른 메모리 시스템을 개략적으로 예시하는 간략화된 블록도이다.
도 5는 본 기술의 일 실시예에 따른 메모리 시스템을 동작시키는 방법을 예시하는 순서도이다.
메모리 디바이스들 및 메모리 시스템들은 다수의 개별적으로-어드레스가능한 메모리 어레이들, 랭크들, 뱅크들, 채널, 또는 메모리 용량의 다른 서브-디비전들을 포함할 수 있다. 일부 이러한 디바이스들 및 시스템들에 있어서, 다수의 개별적으로-어드레스가능한 부분들은 하나 이상의 공통 버스들(예를 들어, 데이터 버스, 통신/어드레스 버스, 클럭 신호 버스, 등)에 연결된 단자들을 가질 수 있다. 개별적으로-어드레스가능한 부분들을 이용하는 통신 동안 버스 상의 신호 품질을 개선하기 위하여, 다른 비-통신 메모리 부분의 하나 이상의 단자들은 "온-다이 종단(on-die termination)"(ODT) 모드에 진입할 수 있으며, 여기에서 비-통신 부분의 하나 이상의 단자들에서의 임피던스는 (예를 들어, 신호 반사 또는 다른 잠재적인 신호-품질저하 또는 잡음-기여 효과들을 최소화하기 위하여) 증가된다.
일부 메모리 시스템들에 있어서, 연결된 호스트 디바이스는, 특히 비-목표된 메모리 부분으로 어드레싱되는 (예를 들어, 명령/어드레스 버스 상의) 명령을 가지고 비-통신(예를 들어, 비-목표된) 메모리 부분이 온-다이 종단 모드에 진입하게끔 지시할 수 있다. ODT 모드에 진입하기 위한 각각의 명령은 비-목표된 메모리 부분의 명령 디코더가 명령을 디코딩하는데 전력을 소비하게끔 할 수 있으며, 이는 메모리 시스템의 전력 소비의 상당한 증가에 기여할 수 있다. 따라서, 더 큰 전력 효율을 가지고 메모리 시스템의 ODT 모드들을 관리하기 위한 방식을 제공하는 것이 바람직하다.
따라서, 본 기술의 몇몇 실시예들은, 메모리 디바이스들, 메모리 디바이스들을 포함하는 시스템들, 및 메모리 디바이스들을 동작시키는 방법들에 관한 것으로서, 여기에서 온-다이 종단은, 제 2 부분에 제공될 또는 이에 의해 디코딩될 온-다이 종단 명령들을 요구하지 않으면서 제 1 부분에서의 통신들 동안 제 2 부분에 제공될 수 있다. 일 실시예에 있어서, 방법은, 메모리 시스템의 제 1 부분이 메모리 호스트와 제 1 통신을 수행하게끔 지시하는 제 1 명령을 수신하는 단계, 메모리 시스템의 제 1 부분으로부터 메모리 시스템의 제 2 부분으로 제 2 부분이 온-다이 종단 모드에 진입하게끔 지시하는 신호를 송신하는 단계, 및 적어도 부분적으로 신호에 기초하여 제 2 부분이 온-다이 종단 모드에 있는 동안 제 1 부분을 가지고 제 1 통신을 수행하는 단계를 포함할 수 있다.
도 1은 본 기술의 일 실시예에 따른 메모리 디바이스(100)를 개략적으로 예시하는 블록도이다. 메모리 디바이스(100)는 메모리 어레이(150)와 같은 메모리 셀들의 어레이를 포함할 수 있다. 메모리 어레이(150)는 복수의 뱅크들(예를 들어, 도 1의 예에서 뱅크들(0-15)을 포함할 수 있으며, 각각의 뱅크는 복수의 워드 라인(WL)들, 복수의 비트 라인(BL)들, 및 워드 라인들 및 비트 라인들의 교차부들에 배열된 복수의 메모리 셀들을 포함할 수 있다. 워드 라인(WL)의 선택은 로우 디코더(140)에 의해 수행될 수 있으며, 비트 라인(BL)의 선택은 컬럼(column) 디코더(145)에 의해 수행될 수 있다. 센싱 증폭기(Sense amplifier; SAMP)들이 대응하는 비트 라인(BL)에 대하여 제공될 수 있으며, 적어도 하나의 개별적인 로컬 I/O 쌍(LIOT/B)에 연결될 수 있고, 이는 결과적으로 스위치들로서 기능할 수 있는 전송 게이트(transfer gate; TG)를 통해 적어도 개별적인 하나의 메인 I/O 라인 쌍(MIOT/B)에 결합될 수 있다.
메모리 디바이스(100)는, 각기 명령 신호(CMD)들 및 어드레스 신호(ADDR)들을 수신하기 위하여 명령 버스 및 어드레스 버스에 결합된 명령 및 어드레스 단자들을 포함하는 복수의 외부 단자들을 이용할 수 있다. 메모리 디바이스는 칩 선택 신호(CS)를 수신하기 위한 칩 선택 단자, 클럭 신호들(CK 및 CKF)을 수신하기 위한 클럭 단자들, 데이터 클럭 신호들(WCK 및 WCKF)을 수신하기 위한 데이터 클럭 단자들, 데이터 단자들(DQ, RDQS, DBI, 및 DMI), 전원 공급 단자들(VDD, VSS, VDDQ, 및 VSSQ), 및 온-다이 종단 단자(들)(ODT)를 더 포함할 수 있다.
명령 단자들 및 어드레스 단자들에는 외부로부터 어드레스 신호 및 뱅크 어드레스 신호가 공급될 수 있다. 어드레스 단자들에 공급되는 어드레스 신호 및 뱅크 어드레스 신호는, 명령/어드레스 입력 회로(105)를 통해 어드레스 디코더(110)로 전송될 수 있다. 어드레스 디코더(110)는 어드레스 신호들을 수신하고, 디코딩된 로우 어드레스 신호(XADD)를 로우 디코더(140)에 그리고 디코딩된 컬럼 어드레스 신호(YADD)를 컬럼 디코더(145)로 공급할 수 있다. 어드레스 디코더(110)는 또한 뱅크 어드레스 신호(BADD)를 수신하고, 뱅크 어드레스 신호를 로우 디코더(140) 및 컬럼 디코더(145) 둘 모두에 공급할 수 있다.
명령 및 어드레스 단자들에는 메모리 제어기로부터 명령 신호들(CMD), 어드레스 신호들(ADDR) 및 칩 선택 신호들(CS)이 공급될 수 있다. 명령 신호들은 (예를 들어, 판독 명령들 및 기입 명령들을 포함할 수 있는 액세스 명령들을 포함하는) 메모리 제어기로부터의 다양한 메모리 명령들을 나타낼 수 있다. 선택 신호(CS)는 명령 및 어드레스 신호들에 제공되는 명령들 및 어드레스들에 응답하여 메모리 디바이스(100)를 선택하기 위해 사용될 수 있다. 메모리 디바이스(100)에 활성 CS 신호가 제공될 때, 명령들 및 어드레스들이 디코딩될 수 있으며 메모리 동작들이 수행될 수 있다. 명령 신호들(CMD)은 명령/어드레스 입력 회로(105)를 통해 명령 디코더(115)에 내부 명령 신호들(ICMD)로서 제공될 수 있다. 명령 디코더(115)는, 메모리 동작들을 수행하기 위한 다양한 내부 신호들 및 명령들, 예를 들어, 워드 라인을 선택하기 위한 로우 명령 신호 및 비트 라인을 선택하기 위한 컬럼 명령 신호를 생성하기 위하여 내부 명령 신호들(ICMD)을 디코딩하기 위한 회로를 포함할 수 있다. 내부 명령 신호들은 또한 클러킹된(clocked) 명령(CMDCK)과 같은 출력 및 입력 활성화 명령들을 포함할 수 있다.
판독 명령이 발행되고, 로우 어드레스 및 컬럼 어드레스가 시기 적절하게 판독 명령과 함께 공급될 때, 이러한 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 어레이(150) 내의 메모리 셀들로부터 판독 데이터가 판독될 수 있다. 판독 명령은 명령 디코더(115)에 의해 수신될 수 있으며, 이는, RDQS 클럭 신호들에 따라 판독/기입 증폭기들(155) 및 입력/출력 회로(160)를 통해 데이터 단자들(DQ, RDQS, DBI, 및 DMI)로부터 판독 데이터가 출력될 수 있도록 입력/출력 회로(160)에 내부 명령들을 제공할 수 있다. 판독 데이터는, 메모리 디바이스(100) 내에, 예를 들어, 모드 레지스터(도 1에 미도시됨) 내에 프로그래밍될 수 있는 판독 레이턴시 정보(RL)에 의해 정의된 시간에 제공될 수 있다. 판독 레이턴시 정보(RL)는 CK 클럭 신호의 클럭 사이클들과 관련하여 정의될 수 있다. 예를 들어, 판독 레이턴시 정보(RL)는, 연관된 판독 데이터가 제공될 때의 메모리 디바이스(100)에 의해 판독 명령이 수신된 이후의 CK 신호의 클럭 사이클들의 수일 수 있다.
기입 명령이 발행되고, 로우 어드레스 및 컬럼 어드레스가 시기 적절하게 그 명령과 함께 공급될 때, 기입 데이터가 WCK 및 WCKF 클럭 신호들에 따라서 데이터 단자들(DQ, DBI, 및 DMI)에 공급될 수 있다. 기입 명령은 명령 디코더(115)에 의해 수신될 수 있으며, 이는, 기입 데이터가 입력/출력 회로(160) 내의 데이터 수신기들에 의해 수신되고 입력/출력 회로(160) 및 판독/기입 증폭기들(155)을 통해 메모리 어레이(150)에 공급될 수 있도록 입력/출력 회로(160)에 내부 명령들을 제공할 수 있다. 기입 데이터는 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀 내에 기입될 수 있다. 기입 데이터는, 기입 레이턴시(WL) 정보에 의해 정의된 시간에 데이터 단자들에 제공될 수 있다. 기입 레이턴시(WL) 정보는 메모리 디바이스(100) 내에, 예를 들어, 모드 레지스터(도 1에 미도시) 내에 프로그래밍될 수 있다. 기입 레이턴시(WL) 정보는 CK 클럭 신호의 클럭 사이클들과 관련하여 정의될 수 있다. 예를 들어, 기입 레이턴시 정보(WL)는, 연관된 기입 데이터가 수신될 때의 메모리 디바이스(100)에 의해 기입 명령이 수신된 이후의 CK 신호의 클럭 사이클들의 수일 수 있다.
전원 공급 단자들에는 전원 공급 전위들(VDD 및 VSS)이 공급될 수 있다. 이러한 전원 공급 전위들(VDD 및 VSS)은 내부 전압 생성기 회로(170)에 공급될 수 있다. 내부 전압 생성기 회로(170)는 전원 공급 전위들(VDD 및 VSS)에 기초하여 다양한 내부 전위들(VPP, VOD, VARY, VPERI, 등)을 생성할 수 있다. 내부 전위(VPP)는 로우 디코더(140)에서 사용될 수 있으며, 내부 전위들(VOD 및 VARY)은 메모리 어레이(150) 내에 포함된 센싱 증폭기들에서 사용될 수 있고, 내부 전위(VPERI)는 다수의 다른 회로 블록들에서 사용될 수 있다.
전원 공급 단자에는 또한 전원 공급 전위(VDDQ)가 공급될 수 있다. 전원 공급 전위(VDDQ)는 전원 공급 전위(VSS)와 함께 입력/출력 회로(160)에 공급될 수 있다. 전원 공급 전위(VDDQ)는 본 기술의 일 실시예에 있어서 전원 공급 전위(VDD)와 동일한 전위일 수 있다. 전원 공급 전위(VDDQ)는 본 기술의 다른 실시예에 있어서 전원 공급 전위(VDD)와 상이한 전위일 수 있다. 그러나, 전용 전원 공급 전위(VDDQ)는, 입력/출력 회로(160)에 의해 생성되는 전원 공급 잡음이 다른 회로 블록들로 전파되지 않도록 입력/출력 회로(160)에 대해 사용될 수 있다.
온-다이 종단 단자(들)에는 온-다이 종단 신호(ODT)가 공급될 수 있다. 온-다이 종단 신호(ODT)는, 메모리 디바이스(100)가 (예를 들어, 메모리 디바이스(100)의 다른 단자들 중 하나 이상에서 미리 결정된 수의 임피던스 레벨들 중 하나를 제공하기 위하여) 온-다이 종단 모드에 진입하게끔 지시하기 위해 입력/출력 회로(160)에 공급될 수 있다.
클럭 단자들 및 데이터 클럭 단자들에는 외부 클럭 신호들 및 상보적인 외부 클럭 신호들이 공급될 수 있다. 외부 클럭 신호들(CK, CKF, WCK, WCKF)은 클럭 입력 회로(120)에 공급될 수 있다. CK 및 CKF 신호들은 상보적일 수 있으며, WCK 및 WCKF 신호들이 또한 상보적일 수 있다. 상보적인 클럭 신호들은 반대되는 클럭 레벨들을 가질 수 있으며, 동시에 반대되는 클럭 레벨들 사이에서 천이할 수 있다. 예를 들어, 클럭 신호가 낮은 로우(low) 레벨일 때 상보적인 클럭 신호는 하이(high) 레벨이며, 클럭 신호가 하이 클럭 레벨일 때 상보적인 클럭 신호는 로우 클럭 레벨이다. 또한, 클럭 신호가 로우 클럭 레벨로부터 하이 클럭 레벨로 천이할 때 상보적인 클럭 신호는 하이 클럭 레벨로부터 로우 클럭 레벨로 천이하며, 클럭 신호가 하이 클럭 레벨로부터 로우 클럭 레벨로 천이할 때 상보적인 클럭 신호는 로우 클럭 레벨로부터 하이 클럭 레벨로 천이한다.
클럭 입력 회로(120) 내에 포함된 입력 버퍼들은 외부 클럭 신호들을 수신할 수 있다. 예를 들어, 명령 디코더(115)로부터의 CKE 신호에 의해 인에이블(enable)될 때, 입력 버퍼는 CK 및 CKF 신호들과 WCK 및 WCKF 신호들을 수신할 수 있다. 클럭 입력 회로(120)는 내부 클럭 신호들(ICLK)을 생성하기 위해 외부 클럭 신호들을 수신할 수 있다. 내부 클럭 신호들(ICLK)은 내부 클럭 회로(130)에 공급될 수 있다. 내부 클럭 회로(130)는 명령/어드레스 입력 회로(105)로부터 수신된 내부 클럭 신호들(ICLK) 및 클럭 인에이블 신호(CKE)에 기초하여 위상 및 주파수 제어된 내부 클럭 신호를 제공할 수 있다. 예를 들어, 내부 클럭 회로(130)는, 내부 클럭 신호(ICLK)를 수신하고 다양한 클럭 신호들을 명령 디코더(115)로 제공하는 클럭 경로(도 1에 미도시)를 포함할 수 있다. 내부 클럭 회로(130)는 입력/출력(IO) 클럭 신호들을 더 제공할 수 있다. IO 클럭 신호들은 입력/출력 회로(160)에 공급될 수 있으며, 판독 데이터의 출력 타이밍 및 기입 데이터의 입력 타이밍을 결정하기 위한 타이밍 신호로서 사용될 수 있다. IO 클럭 신호들은, 데이터가 상이한 데이터 레이트로 메모리 디바이스(100)로부터 출력되고 이로 입력될 수 있도록 다수의 클럭 주파수들로 제공될 수 있다. 높은 메모리 속도가 희망될 때 더 높은 클럭 주파수가 바람직할 수 있다. 더 낮은 전력 소비가 희망될 때 더 낮은 클럭 주파수가 바람직할 수 있다. 내부 클럭 신호들(ICLK)은 또한 타이밍 생성기(135)에 공급될 수 있으며, 그에 따라서 다양한 내부 클럭 신호들이 생성될 수 있다.
도 1의 메모리 디바이스(100)와 같은 메모리 디바이스들은, 복수의 개별적으로-어드레스가능한 부분들로(예를 들어, 다수의 채널들, 뱅크들, 랭크들, 등으로) 분할되는 단일 어레이를 가지거나 또는 다수의 메모리 어레이들을 갖는 메모리 용량을 제공할 수 있다. 대안적으로, 메모리 시스템은 도 1의 메모리 디바이스(100)와 같은 다수의 메모리 디바이스들을 포함할 수 있으며, 여기에서 각각의 메모리 디바이스는 시스템의 메모리 용량의 개별적으로-어드레스가능한 서브-디비전(예를 들어, 랭크, 등)을 나타낸다. 따라서, 메모리 디바이스 또는 다수의 메모리 디바이스들, 랭크들, 채널들, 뱅크들 또는 유사한 것을 갖는 메모리 시스템은, 전부는 아니지만 하나 이상의 개별적으로-어드레스가능한 부분들에 전용되는 다수의 단자들(예를 들어, 클럭 단자들, CMD/ADD 단자들, I/O 단자들, 등)을 포함할 수 있다. 예를 들어, 다중-채널 메모리 디바이스는 다수의 단자들을 포함할 수 있으며, 그 각각은 메모리의 다수의 채널들 중 하나에 대응한다. 이러한 메모리 디바이스를 동작시킬 때, 공통 신호 경로(예를 들어, 클럭 경로, 데이터 버스, 등) 상의 바람직하지 않은 잡음을 감소시키기 위하여, 메모리 디바이스는, 공통 신호 경로 상에서 통신하고 있지 않은 메모리의 개별적으로-어드레스가능한 부분들에 대응하는 메모리 디바이스의 이러한 단자들에서 높은 임피던스를 제공하기 위해 온-다이 종단을 사용할 수 있다. 예를 들어, 연결된 호스트 또는 메모리 제어기가 메모리 디바이스의 제 1 채널을 액세스할 때, 제 2 채널에 대응하는 메모리 디바이스의 단자들에는 (예를 들어, 대응하는 i/o 회로(160), 클럭 입력 회로(120), 또는 유사한 것에 일체화된) 온-다이 종단 회로부에 의해 높은 임피던스가 제공될 수 있다.
온-다이 종단을 개시하기 위한 하나의 접근 방식은, 목표된 부분에 의해 수행되는 통신 동안 종단을 제공하기 위하여 메모리 시스템 또는 디바이스의 비-목표된 부분으로 (예를 들어, 전용 또는 공유 핀 또는 단자, 예컨대 온-다이 종단 단자(ODT)를 통해) 신호를 제공하는 호스트를 포함한다. 그러나, 일부 메모리 호스트들(예를 들어, DDR5 메모리 디바이스와 같은, 메모리 디바이스 내에 호스트-액세스가능 온-다이 종단 단자를 포함하지 않는 메모리 표준을 따르는 메모리 호스트들)은 온-다이 종단 신호를 제공하도록 구성되지 않는다. 따라서, 온-다이 종단을 개시하기 위한 다른 접근 방식은, 목표된 부분에 의해 수행되는 통신 동안 종단을 제공하기 위하여 메모리 시스템 또는 디바이스의 비-목표된 부분으로 (예를 들어, 명령/어드레스 버스를 통해) 명령을 제공하는 호스트를 포함한다. 예를 들어, 공유된 명령/어드레스 버스 상의 명령은 통신(예를 들어, 판독 동작, 기입 동작, 소거 동작, 상태 질의 동작, 등)이 수행되는 목표된 부분 및 비-목표된 부분 둘 모두를 나타낼 수 있으며, 반면 각각의 부분에 대한 전용 칩 선택 단자들은 (예를 들어, 단일 클럭 사이클을 지속하는 펄스에 의해) 어느 부분이 목표되는지를 그리고 (예를 들어, 2개의 클럭 사이클들을 지속하는 펄스에 의해) 어느 부분이 비-목표되는지를 나타낼 수 있다. 본 기술의 일 측면에 따른 이러한 접근 방식이 도 2의 타이밍도(200)에서 개략적으로 예시된다.
도 2를 참조하여 보여질 수 있는 바와 같이, 2개의 개별적으로-어드레스가능한 부분들(예를 들어, 메모리 디바이스의 2개의 채널들, 메모리 시스템의 2개의 메모리 디바이스들, 등)을 갖는 메모리 디바이스 또는 시스템에 있어서, 공통 명령/어드레스 버스(220)는 (예를 들어, 판독 명령을 통해) 부분들 중 하나에 의해 통신이 수행될 것을 부분들에 나타내기 위해 사용될 수 있다. 각각의 부분(예를 들어, CS_A(230) CS_B(240))에 대한 전용 칩 선택 단자는 각각의 부분으로 이것이 통신을 위해 목표되는지 또는 비-목표되는지 여부의 표시를 제공하기 위해 사용될 수 있다. 통신을 위한 명령의 목표가 아니라는 표시를 수신하는 것에 응답하여, 비-목표된 부분은 통신의 지속기간 동안 온-다이 종단 모드에 진입할 수 있다. 이와 관련하여, 도 2의 타이밍도(200)는 메모리 디바이스의 상이한 채널들을 목표로 하는 판독 명령들의 시퀀스를 예시한다.
예시된 바와 같이, (예를 들어, 목표된 부분을 나타내기 위한 클럭(210)의 하나의 사이클 동안 그리고 비-목표된 부분을 나타내기 위하여 클럭(210)의 2개의 사이클 동안 칩 선택 라인을 로우(low)로 펄싱함으로써) 제 1 판독 명령의 목표가 메모리 디바이스의 제 1 채널(250)에 대응한다는 대응하는 표시들(231 및 241)을 갖는 제 1 판독 명령(221)이 칩 선택 단자들(230 및 240) 상에 전송된다. 따라서, 메모리 디바이스의 제 2 채널(260)은 제 1 채널(250)의 통신(251)의 지속기간 동안 온-다이 종단 모드(261)에 진입한다. 통신(251) 다음에, 제 2 채널(260)은 임피던스의 디폴트 또는 "파킹된(parked)" 모드로 복귀한다. 제 2 판독 명령(222)은, 제 2 판독 명령의 목표가 메모리 디바이스의 제 1 채널(250)에 대응한다는 대응하는 표시들(232 및 242)과 함께 유사하게 칩 선택 단자들(230 및 240) 상에 전송된다. 따라서, 메모리 디바이스의 제 2 채널(260)은 제 1 채널(250)의 통신(252)의 지속기간 동안 온-다이 종단 모드(262)에 진입한다. 통신(252) 다음에, 제 2 채널(260)은 임피던스의 파킹된 모드로 복귀한다. 제 3 판독 명령(223)은, 제 3 판독 명령의 목표가 메모리 디바이스의 제 2 채널(260)에 대응한다는 대응하는 표시들(233 및 243)과 함께 칩 선택 단자들(230 및 240) 상에 전송된다. 따라서, 메모리 디바이스의 제 1 채널(250)은 제 2 채널(260)의 통신(263)의 지속기간 동안 온-다이 종단 모드(253)에 진입한다. 통신(263) 다음에, 제 1 채널(250)은 임피던스의 파킹된 모드로 복귀한다.
(예를 들어, 칩 선택 단자 상에 대응하는 표시와 함께) 목표된 부분으로 각각의 명령과 함께 비-목표된 메모리 부분으로 온-다이 종단 명령들을 제공하는 이러한 접근 방식에 대한 단점은, 비-목표된 메모리 부분이 각각의 명령을 디코딩할 때 전력을 소비한다는 점이다. 이와 관련하여, 메모리 디바이스의 명령 디코더(예를 들어, 명령 디코더(115))는 (예를 들어, 1개 또는 2개의 클럭 사이클들 동안) 대응하는 칩 선택 라인을 로우로 펄싱하는 것에 응답하여 (예를 들어, 이전에 무-전력, 저-전력, 또는 신호-분리된 상태에 있던 하나 이상의 컴포넌트들에 전력 또는 신호 전압들을 전달하기 위하여) "웨이크 업(wake up)"하도록 구성될 수 있다. 또한, 파킹된 모드로부터 종단 모드(예를 들어, 판독 종단 모드, 기입 종단 모드, 등)로 그리고 역으로 임피던스를 교번시키는 것이 추가로 추가적인 전력을 소비할 수 있다. 따라서, 본 기술의 실시예들은, 비-목표된 통신(예를 들어, 판독, 기입, 상태, 등) 명령을 디코딩함으로써 초래되는 전력 소비 없이 비-목표된 메모리 부분에서 온-다이 종단을 제공함으로써 전술한 문제들을 해결할 수 있다. 오히려, 일 실시예에 있어서, 비-목표된 메모리 부분은, 비-목표된 메모리 부분의 온-다이 종단 단자에서 목표된 메모리 부분으로부터 수신되는 온-다이 종단 신호에 응답하여 온-다이 종단을 제공하도록 구성될 수 있다.
이제 도 3을 참조하면, 간략화된 타이밍도(300)는 본 기술의 일 실시예에 따른 메모리 시스템의 동작을 개략적으로 예시한다.
도 3을 참조하여 보여질 수 있는 바와 같이, 2개의 개별적으로-어드레스가능한 부분들(예를 들어, 메모리 디바이스의 2개의 채널들, 메모리 시스템의 2개의 메모리 디바이스들)을 갖는 메모리 디바이스 또는 시스템에 있어서, 공통 명령/어드레스 버스(320)는 (예를 들어, 판독 명령을 통해) 부분들 중 하나에 의해 통신이 수행될 것을 부분들에 나타내기 위해 사용될 수 있다. 그런, 도 2에 예시된 접근 방식과는 달리, 도 3에 예시된 접근 방식에 있어서, 비-목표된 메모리 부분은 그것의 칩 선택 단자 상에서 호스트로부터 표시를 수신하지 않는다. 오히려, 목표된 메모리 부분은, 이것이 통신을 수행하게끔 지시하는 명령에 응답하여, 이것이 온-다이 종단을 제공하게끔 지시하는 신호를 제 2 메모리 부분으로(예를 들어, 제 1 부분의 제 1 ODT 단자로부터 제 2 부분의 제 2 ODT 단자로) 송신한다. 이와 관련하여, (예를 들어, 목표된 부분을 나타내기 위한 클럭(310)의 하나의 사이클 동안 칩 선택 라인을 로우로 펄싱함으로써) 제 1 판독 명령의 목표가 메모리 디바이스의 제 1 채널(350)에 대응한다는 대응하는 표시들(331)을 갖는 제 1 판독 명령(321)이 칩 선택 단자들(330) 상에 전송된다. 메모리 디바이스의 제 1 채널(350)은, 제 1 판독 명령(321)에 응답하여, 통신(351)을 수행하기 이전에 연결된 온-다이 종단 단자(345)를 통해 메모리 디바이스의 제 2 채널(360)로 온-다이 종단 신호(346)를 송신한다.
본 기술의 일 측면에 따르면, 명령/어드레스 버스(320) 상에서 수신되는 명령과는 달리, 온-다이 종단 신호(346)는 제 2 채널(360)이 에너지-집중 디코딩을 수행하도록 트리거하지 않고, 그 대신에 통신(351)의 지속기간 동안 제 2 채널의 대응하는 회로부가 온-다이 종단 모드(361)(예를 들어, 비-목표된 판독 종단 모드)에 진입하도록 직접적으로 트리거할 수 있다. 통신(351) 다음에, 제 2 채널(360)은 임피던스의 디폴트(default) 또는 "파킹된(parked)" 모드로 복귀한다.
도 3을 참조하여 확인될 수 있는 바와 같이, 온-다이 종단 신호(346)는 비-목표된 메모리 부분에 온-다이 종단 모드에 진입할 것을 표시할 뿐만 아니라, 온-다이 종단 모드에 진입한 비-목표된 메모리 부분에 표시할 수 있다. 이와 관련하여, 온-다이 종단 신호(346)는, 온-다이 종단 단자(345)에서의 전압을 하이로 드라이브함으로써 온-다이 종단 모드(361)가 비-목표 판독 종단 모드라는 것을 나타낸다. 그러나, 판독 동작에 대하여, 상이한 온-다이 종단 모드가 희망될 수 있다. 예를 들어, 기입 명령(322)은, 기입 명령의 목표가 메모리 디바이스의 제 1 채널(350)에 대응한다는 대응하는 표시(332)와 함께 칩 선택 단자(330) 상에 전송된다. 따라서, 메모리 디바이스의 제 1 채널(350)은, 기입 명령(322)에 응답하여, 연결된 온-다이 종단 단자(345)를 통해 메모리 디바이스의 제 2 채널(360)에 온-다이 종단 신호(347)를 송신한다. 온-다이 종단 신호(347)는, 온-다이 종단 단자(345)에서의 전압을 로우로 드라이브함으로써 온-다이 종단 모드(362)가 비-목표 기입 온-다이 종단 모드라는 것을 나타낸다. 따라서, 메모리 디바이스의 제 2 채널(360)은, 온-다이 종단 신호(347)에 응답하여, 제 1 채널(350)이 통신(352)을 수행하는 동안 온-다이 종단 모드(362)에 진입한다. 통신(352) 다음에, 제 2 채널(360)은 임피던스의 파킹된 모드로 복귀한다.
본 기술의 일 실시예에 있어서, 제 1 메모리 부분의 온-다이 종단 단자(345)는, 제 2 메모리 부분이 온-다이 종단을 제공하게끔 지시하는 제 1 표시를 제 2 메모리 부분을 송신하는 것뿐만 아니라 제 1 메모리 부분이 온-다이 종단을 제공하게끔 지시하는 제 2 표시를 제 2 메모리 부분으로부터 수신하는 것 둘 모두를 위해 구성된 입력/출력 단자일 수 있다. 이와 관련하여, 도 3을 참조하여 보여질 수 있는 바와 같이, 제 2 판독 명령(323)은, 제 2 판독 명령의 목표가 메모리 디바이스의 제 2 채널(360)에 대응한다는 대응하는 표시(343)와 함께 칩 선택 단자(340) 상에 전송된다. 따라서, 메모리 디바이스의 제 2 채널(360)은, 제 2 판독 명령(323)에 응답하여, 연결된 온-다이 종단 단자(345)를 통해 메모리 디바이스의 제 1 채널(350)로 온-다이 종단 신호(348)(예를 들어, 온-다이 종단 단자(345)에서의 고 전압에 대응하는 비-목표 판독 온-다이 종단 신호)를 송신한다. 온-다이 종단 신호(348)에 응답하여, 메모리 디바이스의 제 1 채널(350)은, 제 2 채널(360)이 통신(353)을 수행하는 동안 온-다이 종단 모드(예를 들어, 온-목표(on-target) 온-다이 종단 모드)로의 진입을 제공한다. 통신(353) 다음에, 제 1 채널(350)은 임피던스의 파킹된 모드로 복귀한다.
전술한 실시예들에 있어서, 온-다이 종단 신호는 전압 레벨(예를 들어, 종단의 비-목표 판독 레벨에 대응하는 높은 전압, 및 종단의 비-목표 기입 레벨에 대응하는 낮은 전압)을 갖는 희망되는 온-다이 종단 모드를 나타내는 것으로서 설명되고 예시되었지만, 본 기술의 다른 실시예들에 있어서, 온-다이 종단의 희망되는 모드를 나타내기 위한 다른 접근 방식들이 사용될 수 있다. 예를 들어, 온-다이 종단 신호는 상이한 지속기간들을 갖는 온-다이 종단의 상이한 모드들을 나타낼 수 있다(예를 들어, 하나의 클럭 사이클은 제 1 모드에 대응하며, 2개의 클럭 사이클들은 제 2 모드에 대응하는 등). 또 다른 실시예들에 있어서, 온-다이 종단 신호의 전압, 지속기간, 및/또는 다른 속성들의 조합들은 유사하게 희망되는 온-다이 종단 모드, 지속기간, 또는 유사한 것에 관한 정보를 통신할 수 있다.
본 기술의 일 측면에 따르면, 2개의 메모리 부분들(예를 들어, 메모리 디바이스들, 채널들, 뱅크들, 랭크들, 등)의 각각 상에 단일 온-다이 종단 I/O 단자를 전기적으로 결합하는 것은, 온-다이 종단에 대한 전술한 접근 방식이 부분 당 단일 단자를 가지고 기능하는 것을 가능하게 할 수 있다. 그러나, 다른 실시예들에 있어서, 다수의 단자들이 유사한 기능을 제공하도록 구성될 수 있다(예를 들어, 각각의 부분 내의 2개의 단자들이 ODT 입력 신호 및 ODT 출력 신호에 대응한다).
본 기술의 일 실시예에 있어서, 온-다이 종단 단자는 전용 단자(예를 들어, 그들의 기능이 오로지 온-다이 종단 신호를 통신하는 것인 단자)일 수 있다. 그러나, 다른 실시예에 있어서, 온-다이 종단 단자는 다기능 단자(예를 들어, 제 1 및 제 2 메모리 부분 사이의 통신을 위한 추가적인 기능을 제공할 수 있는 단자)일 수 있다.
전술한 예시적인 실시예들에 있어서, 단지 2개의 메모리 부분들을 갖는 메모리 디바이스들 및 시스템들이 예시되었지만, 온-다이 종단에 대한 전술한 접근 방식들은 3개 이상의 채널들 또는 서브-어드레스가능 부분들을 갖는 메모리 디바이스들 및 시스템들에 대한 애플리케이션을 갖는다. 당업자들에 의해 용이하게 이해될 바와 같이, 이러한 접근 방식들의 전력-절감 장점들은, 단일 통신 명령에 대응하는 더 많은 온-다이 종단 명령들이 생략될 수 있는 디바이스들에 대하여 훨씬 더 클 것이다.
전술한 예시적인 실시예들에 있어서, 다른 메모리 부분이 온-다이 종단 모드에 있는 동안 하나의 메모리 부분에 의해 수행되는 통신들이 (예를 들어, 온-다이 종단의 대응하는 판독 및 기입 레벨들을 갖는) 판독 및 기입 동작들로서 설명되고 예시되었지만, 본 기술의 다른 실시예들에 있어서, 전술한 그리고 다음의 접근 방식들은 유사하게, 대응하는 종단 레벨들(예를 들어, 비-목표된 상태 레벨 종단, 등)을 갖는, 다른 통신들(예를 들어, 상태 동작들, 등)에 적용될 수 있다.
도 4는 본 기술의 일 실시예에 따른 메모리 시스템(400)을 개략적으로 예시하는 간략화된 블록도이다. 메모리 시스템(400)은 메모리 모듈(예를 들어, 듀얼 인-라인 메모리 모듈(420)(dual in-line memory module; DIMM))에 동작가능하게 결합된 호스트 디바이스(410)를 포함한다. 메모리 모듈(420)은 버스(440)에 의해 복수의 메모리 디바이스들(450)에 동작가능하게 연결된 제어기(430)를 포함할 수 있다. 본 개시의 일 실시예에 따르면, 호스트 디바이스(410)는 (예를 들어, 버스(440)를 통해 통신되는 판독 명령, 기입 명령, 등을 통해) 메모리 디바이스들(450) 중 제 1 메모리 디바이스와 통신할 수 있으며, 이는 제 1 메모리 디바이스가 (예를 들어, 버스(440)를 통해, 또는 버스(440)와는 별개의 하나 이상의 전용 단자들을 통해) 다른 메모리 디바이스들(450) 중 하나 이상으로 (예를 들어, 타이밍도(300)의 온-다이 종단 신호(346)와 같은) 온-다이 종단 신호를 송신하게끔 트리거한다. 대안적인 실시예에 있어서, 제어기(430)는 (예를 들어, 버스(440)를 통해 통신되는 판독 명령, 기입 명령, 등을 통해) 메모리 디바이스들(450) 중 제 1 메모리 디바이스와 통신할 수 있으며, 이는 제 1 메모리 디바이스가 (예를 들어, 버스(440)를 통해, 또는 버스(440)와는 별개의 하나 이상의 전용 단자들을 통해) 다른 메모리 디바이스들(450) 중 하나 이상으로 (예를 들어, 타이밍도(300)의 온-다이 종단 신호(346)와 같은) 온-다이 종단 신호를 송신하게끔 트리거한다. 이와 관련하여, 제어기(430)는, 이상에서 더 상세하게 기술된 바와 같이 ODT 명령을 제공하기 위하여 다른 메모리 디바이스들로 ODT 명령을 제공하지 않고 그 대신에 목표된 메모리 디바이스에 의존하는, 목표된 메모리 디바이스로 명령을 제공하기 위한 메모리 디바이스들(450)과 (예를 들어, 이는 비-목표된 메모리 디바이스들로 보내지는 ODT 명령과 동시에 목표된 메모리 디바이스로 통신(예를 들어, 판독, 기입, 등) 명령을 전송할 수 있는) 호스트 디바이스(410) 사이를 중개할 수 있다.
도 5는 본 기술의 일 실시예에 따른 메모리 시스템을 동작시키는 방법을 예시하는 순서도이다. 방법은, 메모리 시스템의 제 1 부분이 메모리 호스트와 통신을 수행하게끔 지시하는 제 1 명령을 수신하는 단계(박스(510))를 포함한다. 본 개시의 일 측면에 따르면, 박스(510)의 명령을 수신하는 특징들은, 이상에서 도 1에서 더 상세하게 예시된 바와 같은, 명령/어드레스 입력 회로(105) 및/또는 거기에 연결된 단자들을 가지고 구현될 수 있다.
방법은, 제 2 부분이 온-다이 종단 모드에 진입하게끔 지시하는 신호를 메모리 시스템의 제 1 부분으로부터 메모리 시스템의 부분 디바이스로 송신하는 단계(박스(520))를 더 포함한다. 본 개시의 일 측면에 따르면, 박스(520)의 신호를 송신하는 특징들은, 이상에서 도 1에서 더 상세하게 예시된 바와 같은, 입력/출력 회로(160) 및/또는 거기에 연결된 단자들을 가지고 구현될 수 있다.
방법은, 적어도 부분적으로 신호에 기초하여 제 2 부분이 온-다이 종단 모드에 있는 동안 제 1 부분을 가지고 제 1 통신을 수행하는 단계(박스(530))를 더 포함한다. 본 개시의 일 측면에 따르면, 박스(530)의 통신 특징들은, 이상에서 도 1에서 더 상세하게 예시된 바와 같은, 메모리 어레이(150), 거기에 연결된 디코더들(예를 들어, 어드레스 디코더(110), 명령 디코더(115), 로우 디코더(140), 컬럼 디코더(145), 등), 및/또는 IO 회로(160)를 가지고 구현될 수 있다.
이상에서 설명된 방법들은 가능한 구현예들을 설명한다는 것, 및 동작들 및 단계들이 재배열되거나 또는 달리 수정될 수 있다는 것, 그리고 다른 구현예들이 가능하다는 것을 주의해야 한다. 추가로, 방법들 중 2개 이상으로부터의 실시예들이 조합될 수 있다.
본원에서 설명되는 정보 및 신호들은 다양하고 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 이상의 설명 전체에 걸쳐 언급되는 데이터, 명령어들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학적 필드들 또는 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 일부 도면들은 신호들을 단일 신호로서 예시할 수 있지만; 그러나, 당업자는, 신호가 신호들의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭들을 가질 수 있다는 것을 이해할 것이다.
메모리 디바이스를 포함하는 본원에서 논의된 디바이스들은, 반도체 기판 또는 다이, 예컨대 실리콘, 게르마늄, 실리콘-게르마늄 합금, 비화 갈륨, 질화 갈륨, 등 상에 형성될 수 있다. 일부 경우들에 있어서, 기판은 반도체 웨이퍼이다. 다른 경우들에 있어서, 기판은 실리콘-온-절연체(silicon-on-insulator; SOI) 기판, 예컨대 실리콘-온-유리(silicon-on-glass; SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire; SOP), 또는 다른 기판 상의 반도체 재료들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브-영역들의 전도율은, 비제한적으로, 인, 붕소, 또는 비소를 포함하는 다양한 화학 종을 사용한 도핑을 통해 제어될 수 있다. 도핑은, 이온-주입에 의해, 또는 임의의 다른 도핑 수단에 의해 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
본원에서 설명된 기능들은, 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 예들 및 구현예들은 본 개시 및 첨부된 청구항들의 범위 내에 속한다. 기능들을 구현하는 특징부들은 또한, 기능들의 부분들이 상이한 물리적인 위치들에서 구현되도록 분산되는 것을 포함하여 다양한 위치들에 물리적으로 위치될 수 있다.
청구항들을 포함하여 본원에서 사용되는 바와 같은, 아이템들의 리스트(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구절이 붙는 아이템들의 리스트)에서 사용되는 "또는"은, 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 본원에서 사용되는 바와 같은, 구절 "에 기초하여"는 조건들의 폐쇄된 세트에 대한 언급으로서 이해되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 예시적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본원에서 사용되는 바와 같은, 구절 "에 기초하여"는 구절 "에 적어도 부분적으로 기초하여"와 동일한 방식으로 이해되어야 한다.
이상의 내용으로부터, 본 발명의 특정 실시예들이 본원에서 예시의 목적들을 위하여 설명되었지만, 본 발명의 범위로부터 벗어나지 않고 다양한 수정들이 이루어질 수 있다는 것이 이해될 것이다. 오히려, 이상의 설명에 있어서, 다수의 특정 세부사항들은 본 기술의 실시예들에 대한 철저하고 가능하게 하는 이해를 제공하기 위하여 논의된다. 그러나, 당업자는 본 개시가 특정한 세부사항들 중 하나 이상이 없는 상태로 실시될 수 있다는 것을 용이하게 인식할 것이다. 다른 사례들에 있어, 보통 메모리 시스템들 및 디바이스들과 연관된 잘-알려진 구조들 또는 동작들은 본 기술의 다른 측면들을 모호하게 하는 것을 방지하게 위하여 상세하게 도시되지 않거나 또는 설명되지 않는다. 일반적으로, 본원에 개시된 이러한 특정 실시예들에 더하여 다양한 다른 디바이스들, 시스템들, 및 방법들이 본 기술의 범위 내에 속할 수 있음이 이해되어야 한다.
Claims (23)
- 메모리 시스템을 동작시키는 방법으로서,
상기 메모리 시스템의 제 1 부분이 메모리 호스트와 제 1 통신을 수행하게끔 지시하는 제 1 명령을 수신하는 단계;
상기 메모리 시스템의 상기 제 1 부분으로부터 상기 메모리 시스템의 제 2 부분으로, 상기 제 2 부분이 온-다이 종단(on-die termination) 모드에 진입하게끔 지시하는 신호를 송신하는 단계; 및
상기 제 2 부분이 상기 온-다이 종단 모드에 있는 동안 상기 제 1 부분을 가지고 상기 제 1 통신을 수행하는 단계를 포함하는, 방법. - 청구항 1에 있어서, 상기 신호의 전압은 상기 온-다이 종단 모드의 임피던스 레벨을 나타내는, 방법.
- 청구항 1에 있어서, 상기 신호의 지속기간은 상기 온-다이 종단 모드의 임피던스 레벨을 나타내는, 방법.
- 청구항 1에 있어서, 상기 제 2 부분은 상기 제 1 통신이 완료된 이후에 상기 온-다이 종단 모드를 이탈하는, 방법.
- 청구항 1에 있어서, 상기 신호를 송신하는 단계는 상기 제 2 부분의 제 2 온-다이 종단 단자에 전기적으로 연결된 상기 제 1 부분의 제 1 온-다이 종단 단자 상에서 발생하는, 방법.
- 청구항 5에 있어서, 상기 제 1 및 제 2 온-다이 종단 단자는 입력/출력 단자들인, 방법.
- 청구항 1에 있어서, 상기 제 1 명령은, 상기 제 1 부분이 상기 제 1 명령에 의해 목표된다는 제 1 표시를 상기 제 1 메모리 디바이스의 제 1 칩 선택 단자 상에 포함하는, 방법.
- 청구항 1에 있어서, 상기 제 1 명령은, 상기 제 2 부분이 상기 제 1 명령에 의해 목표되지 않는다는 제 2 표시를 상기 제 2 메모리 디바이스의 제 2 칩 선택 단자 상에 포함하지 않는, 방법.
- 청구항 1에 있어서, 상기 제 1 통신은 판독 또는 기입 동작 중 하나인, 방법.
- 메모리 시스템으로서,
제 1 온-다이 종단 단자를 포함하는 제 1 메모리 디바이스; 및
상기 제 1 온-다이 종단 단자에 전기적으로 결합된 제 2 온-다이 종단 단자를 포함하는 제 2 메모리 디바이스를 포함하며,
상기 제 1 메모리 디바이스는 제 1 회로부를 포함하고, 상기 제 1 회로부는,
상기 제 1 메모리 디바이스가 메모리 호스트와 제 1 통신을 수행하게끔 지시하는 제 1 명령을 수신하고;
적어도 부분적으로 상기 제 1 명령에 기초하여, 상기 제 2 메모리 디바이스가 온-다이 종단 모드에 진입하게끔 지시하는 신호를 상기 제 1 온-다이 종단 단자에서 송신하도록 구성되는, 메모리 시스템. - 청구항 10에 있어서, 상기 제 2 메모리 디바이스는 제 2 회로부를 포함하며, 상기 제 2 회로부는,
적어도 부분적으로 상기 제 2 온-다이 종단 단자에서 상기 신호를 수신하는 것에 기초하여 상기 온-다이 종단 모드에 진입하도록 구성되는, 메모리 시스템. - 청구항 11에 있어서, 상기 제 2 회로부는 상기 제 1 통신이 완료된 이후에 상기 온-다이 종단 모드를 이탈하도록 더 구성되는, 메모리 시스템.
- 청구항 10에 있어서, 상기 신호의 전압은 상기 온-다이 종단 모드의 임피던스 레벨을 나타내는, 메모리 시스템.
- 청구항 10에 있어서, 상기 신호의 지속기간은 상기 온-다이 종단 모드의 임피던스 레벨을 나타내는, 메모리 시스템.
- 청구항 10에 있어서, 상기 제 1 및 제 2 온-다이 종단 단자는 입력/출력 단자들인, 메모리 시스템.
- 청구항 10에 있어서, 단일 반도체 다이가 상기 제 1 메모리 디바이스 및 상기 제 2 메모리 디바이스를 포함하는, 메모리 시스템.
- 청구항 10에 있어서, 제 1 반도체 다이가 상기 제 1 메모리 디바이스를 포함하며, 제 2 반도체 다이가 상기 제 2 메모리 디바이스를 포함하는, 메모리 시스템.
- 메모리 시스템을 동작시키는 방법으로서,
상기 메모리 시스템의 제 1 부분이 메모리 호스트와 제 1 통신을 수행하게끔 지시하는 제 1 명령을 송신하는 단계; 및
상기 메모리 시스템의 상기 제 1 부분으로부터 상기 메모리 시스템의 제 2 부분으로 송신된 신호에 적어도 부분적으로 기초하여 상기 메모리 시스템의 상기 제 2 부분이 온-다이 종단 모드로 동작하는 동안 상기 메모리 시스템의 상기 제 1 부분을 가지고 상기 제 1 통신을 수행하는 단계를 포함하는, 방법. - 청구항 18에 있어서, 상기 신호의 전압은 상기 온-다이 종단 모드의 임피던스 레벨을 나타내는, 방법.
- 청구항 18에 있어서, 상기 신호의 지속기간은 상기 온-다이 종단 모드의 임피던스 레벨을 나타내는, 방법.
- 청구항 18에 있어서, 상기 제 1 명령은, 상기 제 1 부분이 상기 제 1 명령에 의해 목표된다는 제 1 표시를 상기 제 1 부분의 제 1 칩 선택 단자에서 포함하는, 방법.
- 청구항 18에 있어서, 상기 제 1 명령은 상기 제 2 부분의 제 2 칩 선택 단자 상에서의 표시를 배제(exclusive)하는, 방법.
- 청구항 18에 있어서, 상기 제 1 통신은 판독 동작 또는 기입 동작 중 적어도 하나를 포함하는, 방법.
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