KR102578171B1 - 반도체 시스템 - Google Patents

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반도체 시스템은 CA(COMMAND/ADDRESS)채널, 제1 및 제2데이터 채널을 포함하는 외부 채널; 및 상기 CA 채널에 공통으로 접속되고, 상기 제1 및 제2데이터 채널 중 서로 다른 데이터 채널과 접속되고, 각각 접속 정보 패드를 포함하는 제1 및 제2반도체 칩을 포함하고, 상기 제1 및 제2반도체 칩 중 상기 제1데이터 채널에 접속된 반도체 칩의 상기 접속 정보 패드로 제1값, 상기 제2데이터 채널에 접속된 반도체 칩의 상기 접속 정보 패드로 제2값이 입력되고, 상기 제1 및 제2반도체 칩은 상기 CA 채널로 인가된 CA 정보 및 자신의 접속 정보 패드로 입력된 값을 이용해 선택적으로 설정 정보를 저장할 수 있다.

Description

반도체 시스템{SEMICONDUCTOR SYSTEM}
본 특허문헌은 반도체 시스템에 관한 것이다.<4:6
반도체 시스템(semiconductor system) 또는 반도체 패키지(semiconductor package)는 보통 2개 이상의 반도체 칩(semiconductor chip)을 포함할 수 있다. 이때 하나의 반도체 시스템에 포함된 2개 이상의 반도체 칩은 동일한 CA(COMMAND ADDRESS) 정보 및 CS 신호(CS)에 응답하여 동작하지만 그 특성은 서로 상이할 수 있다.
도 1은 반도체 시스템(100)의 구성도이다.
도 1을 참조하면, 반도체 시스템(100)는 제1반도체 칩(110) 및 제2반도체 칩(120)을 포함할 수 있다.
제1 및 제2반도체 칩(110, 120)은 각각 CA패드 그룹(CAG1, CAG2), 다운 데이터 패드 그룹(DDG1, DDG2), 업 데이터 패드 그룹(DUG1, DUG2)를 포함할 수 있다. 여기서 각각의 패드 그룹은 외부와 접속되며 신호가 입출력되는 통로인 다수의 패드를 포함할 수 있다.
제1 및 제2반도체 칩(110, 120)은 자신의 CA패드 그룹(CAG1, CAG2)을 통해 입력되는 CA 정보(CA) 및 CS 신호(CS)를 통해 제어되며, CA 정보(CA) 및 CS 신호(CS)는 다수의 커맨드 신호(Command Signal) 및 다수의 어드레스 신호(Address Signal)를 포함할 수 있다. 제1 및 제2반도체 칩(110, 120)에 인가되는 CA 정보(CA) 및 CS 신호(CS)는 동일하기 때문에 제1 및 제2반도체 칩(110, 120)은 동일한 동작을 하도록 제어될 수 있다.
또한 반도체 시스템(100)에서 제1 및 제2반도체 칩(110, 120)의 데이터 패드 그룹들(DDG1, DDG2, DUG1, DUG2)은 모두 사용되지 않고, 일부만 사용될 수 있다. 예를 들어, 제1반도체 칩(110)의 경우 다운 데이터 패드 그룹(DDG1)만 사용되고, 제2반도체 칩(120)의 업 데이터 패드 그룹(DDG2)만 사용될 수 있다. 이러한 경우 사용되는 데이터 패드 그룹만 외부와 접속될 수 있다.
한편, 반도체 시스템(100)의 동작을 최적화 시키기 위해 반도체 칩의 동작 환경을 설정하는 트레이닝 동작(training operation)이 수행될 수 있다. 트레이닝 동작은 예를 들어, 하나의 반도체 칩에 다양한 CA 정보 패턴을 입력하면서 CA 정보의 데이터 윈도우가 최대가 되도록 하는 CA 기준 전압을 설정하는 동작일 수 있다. 이때 반도체 칩이 트레이닝 동작을 통해 검출된 최적화된 CA 기준 전압을 사용하도록 설정하기 위해서는 반도체 칩에 설정 정보를 저장해주어야 할 수 있다.
이러한 설정 정보는 각 반도체 칩의 CA 패드 그룹(CAG1, CAG2)을 통해 입력되는데, 각 반도체 칩은 그 특성이 다르므로 각 반도체 칩에 저장해주어야 하는 설정 정보의 값이 다를 수 있다. 그런데 상술한 바와 같이, 반도체 시스템(100)에 포함된 제1 및 제2반도체 칩(110, 120)은 동일한 CA 정보(CA) 및 CS 신호(CS)만을 입력받을 수 있기 때문에 각 반도체 칩(110, 120)에 서로 다른 CA 정보(CA) 및 CS 신호(CS)를 저장하는 방법이 필요하다.
본 발명의 일 실시예는 CA 정보 및 CS 신호를 공유하는 2개 이상의 반도체 칩에 서로 다른 설정 정보를 저장할 수 있도록 하는 반도체 시스템을 제공할 수 있다.
또한 본 발명의 일 실시예는 각 반도체 칩과 연결된 외부 데이터 채널과 각 반도체 칩에서 사용된 데이터 패드 그룹에 따라 동작 모드를 적절하게 설정하는 반도체 시스템을 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은, CA(COMMAND/ADDRESS)채널, 제1 및 제2데이터 채널을 포함하는 외부 채널; 및 상기 CA 채널에 공통으로 접속되고, 상기 제1 및 제2데이터 채널 중 서로 다른 데이터 채널과 접속되고, 각각 접속 정보 패드를 포함하는 제1 및 제2반도체 칩을 포함하고, 상기 제1 및 제2반도체 칩 중 상기 제1데이터 채널에 접속된 반도체 칩의 상기 접속 정보 패드로 제1값, 상기 제2데이터 채널에 접속된 반도체 칩의 상기 접속 정보 패드로 제2값이 입력되고, 상기 제1 및 제2반도체 칩은 상기 CA 채널로 인가된 CA 정보 및 자신의 접속 정보 패드로 입력된 값을 이용해 선택적으로 설정 정보를 저장할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은, CA(COMMAND/ADDRESS)채널, 제1 및 제2데이터 채널을 포함하는 외부 채널; 및 상기 CA 채널에 공통으로 접속되고, 상기 제1 및 제2데이터 채널 중 서로 다른 데이터 채널과 접속되고, 각각 접속 정보 패드 및 다수의 모드 레지스터 셋을 포함하는 제1 및 제2반도체 칩을 포함하고, 상기 제1 및 제2반도체 칩 중 상기 제1데이터 채널에 접속된 반도체 칩의 상기 접속 정보 패드로 제1값, 상기 제2데이터 채널에 접속된 반도체 칩의 상기 접속 정보 패드로 제2값이 입력되고, 상기 제1 및 제2반도체 칩은 상기 CA 채널로 인가된 CA 정보 및 자신의 접속 정보 패드로 입력된 값을 이용해 선택적으로 설정 정보를 상기 모드 레지스터 셋 중 하나의 모드 레지스터 셋에 저장할 수 있다.
본 기술은 반도체 시스템에서 CA 정보를 공유하는 2개 이상의 반도체 칩에 서로 다른 설정 정보를 저장할 수 있다.
또한 본 기술은 각 반도체 칩과 연결된 외부 데이터 채널과 각 반도체 칩에서 외부 데이터 채널과 접속된 데이터 패드 그룹에 따라 동작 모드를 적절하게 설정할 수 있다.
도 1은 반도체 시스템(100)의 구성도,
도 2는 본 발명의 일 실시예에 따른 반도체 시스템(200)의 구성도,
도 3은 제1반도체 칩(210)의 각 패드 그룹(CAG1, DDG1, DUG1)을 나타낸 도면,
도 4a는 본 발명의 일 실시예에 따른 제1반도체 칩(210)의 구성도,
도 4b는 본 발명의 다른 일 실시예에 따른 제1반도체 칩(210)의 구성도,
도 5는 제1반도체 칩(210)의 각 버퍼 그룹(410 - 430)을 나타낸 도면,
도 6은 제1모드 설정부(461)의 구성도,
도 7은 모드 레지스터 셋(MRS0)의 구성도,
도 8은 제어신호 생성부(450)의 구성도,
도 9는 제1제어신호 생성부(810)의 구성도,
도 10은 반전신호(INV)에 대해 설명하기 위한 도면,
도 11은 제2제어신호 생성부(820)의 구성도,
도 12는 제3제어신호 생성부(830)의 구성도,
도 13은 온-다이 터미네이션 제어부(470)의 구성도,
도 14는 제1CA 트레이닝 동작을 설명하기 위한 순서도,
도 15는 제2CA 트레이닝 동작을 설명하기 위한 순서도,
도 16은 라이트 트레이닝 동작을 설명하기 위한 순서도,
도 17은 온-다이 터미네이션 기능 비활성화에 대해 설명하기 위한 도면.
도 18은 본 발명의 일 실시예에 따른 반도체 시스템(1800)의 구성도,
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 시스템(200)의 구성도이다.
도 2를 참조하면, 반도체 시스템(200)은 제1반도체 칩(210), 제2반도체 칩(220), 접속부(230)를 포함할 수 있다.
제1 및 제2반도체 칩(210, 220)은 각각 CA 패드 그룹(CAG1, CAG2), 클럭 패드(CK1, CK2), 칩선택 패드(CS1, CS2), 다운 데이터 패드 그룹(DDG1, DDG2), 업 데이터 패드 그룹(DUG1, DUG2), 접속 정보 패드(BTS1, BTS2), X8패드(X8A, X8B), XS8패드(XS8A, XS8B)를 포함할 수 있다. 이때 패드 그룹은 하나 이상의 패드를 포함하는 그룹(group)을 나타낼 수 있다.
이하에서 다운 및 업 데이터 버퍼 그룹(410, 420)에서 버퍼링되어 출력된 데이터는 각각 DDI, DUI이고, DDO, DUO는 각각 데이터 출력 제어부(491, 492)를 통해 출력되는 데이터일 수 있다. 각 패드들(X8A, X8SA, BTS1, CS1, CK1, DQS)를 통해 입력된 신호는 대응하는 패드와 동일한 기호를 가질 수 있다. CA 버퍼 그룹(420)을 통해 버퍼링되어 출력된 신호들은 CA1일 수 있다.
도 3은 제1반도체 칩(210)의 각 패드 그룹(CAG1, DDG1, DUG1)을 나타낸 도면이다. 도 3를 참조하면, CA 패드 그룹(CAG1)은 다수의 CA 패드(CA0 - CA5)를 포함하고, 다운 데이터 패드 그룹(DDG1)은 다수의 다운 데이터 패드(DQ0 - DQ7)를 포함하고, 업 데이터 패드 그룹(DUG1)은 다수의 업 데이터 패드(DQ8 - DQ15)를 포함할 수 있다. 제2반도체 칩(220)의 각 패드 그룹(CAG2, DDG2, DUG2)도 도 3과 동일한 패드들을 포함할 수 있다. 패드 그룹에 포함된 패드의 개수는 설계에 따라 달라질 수 있다.
접속부(230)는 제1 및 제2반도체 칩(210, 220)과 반도체 시스템(200)의 외부를 연결하기 위한 구성으로 CA 접속부(CA), CS 접속부(CS), CK 접속부(CS), 다운 데이터 접속부(DD), 업 데이터 접속부(DU)를 포함할 수 있다. CS 접속부(CS) 및 CK 접속부(CS)는 각각 반도체 시스템(200)의 외부와 연결되어 칩 선택 신호(chip select signal) 및 클록 신호(clock signal)을 전달하기 위한 하나의 볼(ball)을 포함할 수 있다. CA 접속부(CA), 다운 데이터 접속부(DD), 업 데이터 접속부(DU)는 각각 반도체 시스템(200) 외부와 연결되어 다수의 CA 신호, 다수의 데이터 신호를 전달하기 위한 다수의 볼을 포함할 수 있다.
반도체 시스템(200)의 외부와 CA 접속부(CA), CS 접속부(CS), CK 접속부(CK) 그리고 제1 및 제2반도체 칩(210, 220)의 패드들(CAG1, CAG2, CS1, CS2, CK1, CK2)이 연결되어 반도체 시스템(200)의 외부와 제1 및 제2반도체 칩(210, 220) 사이에 CA 정보(CA 신호들 및 CS, CK신호를 포함함)를 전달하는 경로를 CA 채널(CA_CH)로 나타낼 수 있다. 반도체 시스템(200)의 외부와 다운 데이터 접속부(DD) 그리고 제1반도체 칩(210)의 다운 데이터 패드 그룹(DDG1)이 연결되어 반도체 시스템(200)의 외부와 제1반도체 칩(210) 사이에 데이터를 전달하는 경로를 제1데이터 채널(D1_CH)로 나타낼 수 있다. 반도체 시스템(200)의 외부와 업 데이터 접속부(DU) 그리고 제2반도체 칩(220)의 다운 데이터 패드 그룹(DDG2)이 연결되어 반도체 시스템(200)의 외부와 제2반도체 칩(220) 사이에 데이터를 전달하는 경로를 제2데이터 채널(D2_CH)로 나타낼 수 있다.
접속 정보 패드(BTS1, BTS2)는 각각 제1 및 제2반도체 칩(210, 220)이 제1 및 제2데이터 채널(D1_CH, D2_CH) 중 어떤 데이터 채널을 통해 반도체 시스템(200)의 외부와 데이터를 주고 받는지 설정하기 위한 패드일 수 있다. 반도체 칩이 제1데이터 채널(D1_CH)을 통해 반도체 시스템(200)의 외부와 데이터를 주고 받는 경우 접속 정보 패드(BTS1 또는 BTS2)에는 기저전압(VSS), 즉 로우 레벨이 인가될 수 있다. 반도체 칩이 제2데이터 채널(D2_CH)을 통해 반도체 시스템(200)의 외부와 데이터를 주고 받는 경우 접속 정보 패드(BTS1 또는 BTS2)에는 전원전압(VDD), 즉 하이 레벨이 인가될 수 있다. 따라서 도 2의 반도체 시스템(200)에서 접속 정보 패드(BTS1)에는 기저 전압(VSS)이 인가되고, 접속 정보 패드(BTS2)에는 전원 전압(VDD)이 인가될 수 있다.
X8패드(X8A, X8B)는 각각 제1 및 제2반도체 칩(210, 220)의 리드 레이턴시를 설정하기 위한 패드일 수 있다. X8패드(X8A, X8B)에 기저전압(VSS), 즉 로우 레벨이 인가된 경우 반도체 칩은 제1리드 레이턴시로 동작하고, X8패드(X8A, X8B)에 전원전압(VDD), 즉 하이 레벨이 인가된 경우 반도체 칩은 제1리드 레이턴시 보다 긴 제2리드 레이턴시로 동작할 수 있다. 따라서 도 2의 반도체 시스템(200)에서 제1 및 제2반도체 칩(210, 220) 모두 제2리드 레이턴시로 동작할 수 있다. 참고로, 레이턴시는 반도체 시스템(200)에 CA 채널(CA_CH)을 통해 리드 명령(read command)이 인가된 시점부터 제1 및 제2데이터 채널들(D1_CH, D2_CH)을 통해 데이터가 출력되기 시작하는 시점 사이의 시간 간격을 나타낼 수 있다.
X8S패드(X8SA, X8SB)는 각각 제1 및 제2반도체 칩(210, 220)이 다운 데이터 패드 그룹(DDG1, DDG2) 및 업 데이터 패드 그룹(DUG1, DUG2) 중 어떤 데이터 패드 그룹을 통해 데이터를 입출력하는지 설정하기 위한 패드일 수 있다. 반도체 칩이 다운 데이터 패드 그룹(DDG1, DDG2)를 통해 데이터를 입출력하는 경우 X8S패드(X8SA, X8SB)에는 기저전압(VSS), 즉 로우 레벨이 인가될 수 있다. 반도체 칩이 업 데이터 패드 그룹(DUG1, DUG2)를 통해 데이터를 입출력하는 경우 X8S패드(X8SA, X8SB)에는 전원전압(VDD), 즉 하이 레벨이 인가될 수 있다. 따라서 도 2의 반도체 시스템(200)에서 X8S패드(X8SA)에는 기저 전압(VSS)이 인가되고, X8S패드(X8SB)에는 전원 전압(VDD)이 인가될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 제1반도체 칩(210)의 구성도이다.
도 4a를 참조하면, 제1반도체 칩(210)은 CA 버퍼 그룹(410), 다운 데이터 버퍼 그룹(420), 업 데이터 버퍼 그룹(430), 커맨드 디코더(440), 제어신호 생성부(450), 제1모드 설정부(461), 제2모드 설정부(462), 온-다이 터미네이션 제어부(470), 기준전압 생성부(480), 데이터 출력 제어부(491, 492), 내부 회로(401)를 포함할 수 있다. 제1반도체 칩(210)은 스트로브 신호 패드(DQS)를 통해 스트로브 신호(DQS)를 입력받을 수 있다. 제1반도체 칩(210)는 선택부(402)를 포함할 수 있다.
도 5는 제1반도체 칩(210)의 각 버퍼 그룹(410 - 430)을 나타낸 도면이다. 도 5를 참조하면, CA 버퍼 그룹(410)은 다수의 CA 버퍼(CB0 - CB5)를 포함하고, 다운 데이터 버퍼 그룹(420)은 다수의 다운 데이터 버퍼(DB0 - DB7)를 포함하고, 업 데이터 버퍼 그룹(430)은 다수의 업 데이터 버퍼(DB8 - DB15)를 포함할 수 있다.
각각의 CA 버퍼(CB0 - CB5)들은 다수의 CA 신호(CI0 - CI5) 중 대응하는 CA 신호를 버퍼링하여 출력(CO0 - CO5)할 수 있다. 보다 자세히 살펴보면 각각의 CA 버퍼(CB0 - CB5)는 입력된 CA 신호(CI0 - CI5)가 CA 기준 전압(VREF_CA)보다 낮은 경우 로우 레벨을 출력하고, 높은 경우 하이 레벨을 출력할 수 있다.
각각의 데이터 버퍼(DB0 - DB15)들은 대응하는 데이터(DI0 - DI15)를 버퍼링하여 출력(D00 - D015)할 수 있다. 보다 자세히 살펴보면 각각의 데이터 버퍼(DB0 - DB15)는 입력된 데이터가 데이터 기준 전압(VREF_DQ)보다 낮은 경우 로우 레벨을 출력하고, 높은 경우 하이 레벨을 출력할 수 있다. 여기서 CA 기준 전압(VREF_CA)과 데이터 기준 전압(VREF_DQ)의 레벨은 제1모드 설정부(461)의 설정에 따라 조절될 수 있다.
참고로, 도 4a의 DDG1으로 입력된 데이터들이 각각 DI0 - DI7에 대응하고, 도 4a의 DDI는 도 5의 D00 - D07에 대응하고, 도 4a의 DUG1으로 입력된 데이터들이 각각 DI8 - DI15에 대응하고, 도 4a의 DUI는 도 5의 D08 - D015에 대응하고, 도 4a의 CAG1으로 입력된 CA 신호들은 각각 CI0 - CI7에 대응하고, 도 4a의 CA1은 도 5의 C00 - C07에 대응할 수 있다.
커맨드 디코더(440)는 CS 패드(CS1)를 통해 입력된 칩 선택 신호가 활성화된 경우 CA 패드 그룹(CAG1)을 통해 입력된 CA 신호들 및 CK 패드(CK1)를 통해 입력된 클록 신호에 응답하여 내부 커맨드(ACT, PRE, WT, RD, MRW11, MRW12, MRW14, MRW15, MRW20, MRW22, MRW31, MPC)를 생성할 수 있다. 액티브 커맨드(ACT)는 내부 회로(401)의 셀 어레이(ARRAY)에 포함된 워드라인(도 4a에 미도시 됨)을 액티브시키기 위한 커맨드이고, 프리차지 커맨드(PRE)는 액티브된 워드라인을 프리차지 시키기 위한 커맨드이고, 라이트 커맨드(WT)는 셀 어레이(ARRAY)에 데이터를 라이트하기 위한 커맨드이고, 리드 커맨드(RD)는 셀 어레이(ARRAY)의 데이터를 리드하기 위한 커맨드일 수 있다.
내부 커맨드들 중 모드 설정을 위한 커맨드들(MRW11, MRW12, MRW14, MRW15, MRW20, MRW22, MRW31, MPC, 이하 설정 커맨드라 함)이 활성화되면 제1 또는 제2모드 설정부(461, 462)에 CA 신호들을 저장할 수 있게 되며, 제1 또는 제2모드 설정부(461, 462)에 따라 동작 모드를 설정할 수 있다.
제1모드 설정부(461)는 설정 커맨드들 및 제어신호들(MRW12C, MRW14C, MRW15C, MRW20C, MRW22, MRW31) 중 하나의 설정 커맨드가 활성화되면, 설정 가능한 상태가 되며 설정 가능한 상태에서 입력되는 CA 신호들을 저장하여 모드를 설정할 수 있다.
도 6은 제1모드 설정부(461)의 구성도이다.
도 6을 참조하면, 제1모드 설정부(461)는 다수의 모드 레지스터 셋(MRS0 - MRS31)을 포함할 수 있다. 모드 레지스터 셋들(MRS0 - MRS31)은 반도체 칩의 특정한 동작 모드를 설정하기 위한 것이며, 각 모드 레지스터 셋들(MRS0 - MRS31)에 저장된 값에 따라 해당 모드 레지스터 셋(MRS0 - MRS31)에 대응하는 동작 모드가 설정될 수 있다. 모드 레지스터 셋(MRS11, MRS12, MRS14, MRS15, MRS20, MRS22, MRS31) 각각은 대응하는 설정 커맨드 또는 제어신호들(MRW12C, MRW14C, MRW15C, MRW20C, MRW22, MRW31)가 활성화되면, 설정 가능한 상태가 될 수 있다. 예를 들어, 제어신호(MRW14C)가 활성화되면, 모드 레지스터 셋(MRS14)는 설정 가능한 상태가되며 이후 CA 패드 그룹(CAG1)을 통해 입력된 CA 신호들이 설정 정보로서 모드 레지스터 셋(MRS14)에 저장될 수 있다.
제2CA 트레이닝 동작의 경우 커맨드 디코더(440)와 제1모드 설정부(461)는 위와 다르게 동작할 수 있다. 먼저 제2CA 트레이닝 동작이 설정되면 CBT2신호가 활성화될 수 있다.
선택부(402)는 CBT2 신호가 활성화된 경우 X8S패드(X8SA)로 입력된 신호가 로우 레벨이면 스트로브 신호(DQS)의 활성화와 함께 다운 데이터 패드들(DQ0 - DQ7)로 입력된 신호(DDI)를 커맨드 디코더(440)로 출력(S1)하고, 스트로브 신호(DQS)의 활성화 없이 다운 데이터 패드들(DQ0 - DQ7)로 입력된 신호(DDI)를 제1모드 설정부(461)로 출력(S2)할 수 있다. 또한 선택부(402)는 CBT2 신호가 활성화된 경우 X8S패드(X8SA)로 입력된 신호가 하이 레벨이면 스트로브 신호(DQS)의 활성화와 함께 업 데이터 패드들(DQ8 - DQ15)로 입력된 신호(DUI)를 커맨드 디코더(440)로 출력(S1)하고, 스트로브 신호(DQS)의 활성화 없이 업 데이터 패드들(DQ8 - DQ15)로 입력된 신호(DUI)를 제1모드 설정부(461)로 출력(S2)할 수 있다.
커맨드 디코더(440)는 CBT2 신호가 활성화된 경우 선택부(402)에서 출력된 신호(S1)들에 응답하여 설정 커맨드(MRW12)를 활성화할 수 있다. 선택부(601)는 CBT2 신호가 비활성화된 경우 CA 신호들(CA1)을 선택하여 모드 레지스터 셋(MRS12)으로 출력하고, CBT2 신호가 활성화된 경우 선택부(402)에서 출력된 신호들(S1)을 선택하여 출력할 수 있다. 따라서 모드 레지스터 셋(MRS12)은 CBT2 신호가 비활성화된 경우 제어신호(MRW12C)가 활성화되면 CA 신호들(CA1)을 설정 정보로 저장할 수 있고, CBT2 신호가 활성화된 경우 제어신호(MRW12C)가 활성화되면 선택부(402)에서 출력된 신호들(S1), 즉 다운 데이터 패드들(DQ0 - DQ7) 또는 업 데이터 패드들(DQ8 - DQ15)로 입력된 신호들(DDI 또는 DUI)을 설정 정보로 저장할 수 있다.
도 7은 모드 레지스터 셋(MRS0)의 구성도이다.
도 7을 참조하면, 모드 레지스터 셋(MRS0)은 설정 정보를 저장하기 위한 다수의 레지스터(REG0 - REG7)를 포함할 수 있다. 설정 커맨드(MRW0)가 활성화되면, 모드 레지스터 셋(MRS0)의 각각의 레지스터(REG0 - REG7)에 설정 정보를 저장할 수 있는 상태가 될 수 있다. 모드 레지스터 셋(MRS0)의 각각의 레지스터(REG0 - REG7)에 저장된 값은 모드 레지스터 셋(MRS0)의 외부로 출력(OP0<0:7>)될 수 있다. 이때 OP0<0> - OP0<7>은 각각 REG0 - REG7에 저장된 값일 수 있다. 나머지 모드 레지스터 셋(MRS1 - MRS31)의 구성 및 동작은 모드 레지스터 셋(MRS0)과 동일할 수 있다.
각 모드 레지스터 셋(MRS11, MRS12, MRS14, MRS15, MRS20, MRS22, MRS31)은 설정이 완료된 후 저장된 값을 출력(OP11<0:7>, OP12<0:7>, OP14<0:7>, OP15<0:7>, OP20<0:7>, OP22<0:7>, OP31<0:7>)할 수 있다. 이하에서는 각 모드 레지스터 셋(MRS11, MRS12, MRS14, MRS15, MRS20, MRS22, MRS31)에서 출력된 값을 중 본 발명을 동작을 설명하는데 필요한 일부 값들에 대해서만 도시 및 설명한다.
모드 레지스터 셋(MRS12)은 CA 기준 전압(VREF_CA)의 레벨을 설정하기 위한 정보를 저장 및 출력할 수 있다. CA 기준 전압(VREF_CA)의 레벨은 설정 정보(OP12<0:6>)의 값에 따라 조절될 수 있다. 설정 정보(OP12<0:6>)의 값이 증가하면 CA 기준 전압(VREF_CA)의 레벨이 높아지고, 설정 정보(OP12<0:6>)의 값이 감소하면 CA 기준 전압(VREF_CA)의 레벨이 낮아질 수 있다. 설정 정보(OP12<0:6>)의 값과 CA 기준 전압(VREF_CA)의 특정 레벨은 1:1로 대응할 수 있다. 모드 레지스터 셋(MRS12)은 CA 기준전압의 모드를 설정하기 위한 CA 기준전압 모드 레지스터 셋일 수 있다.
모드 레지스터 셋(MRS14)은 데이터 기준 전압(VREF_DQ)의 레벨을 설정하기 위한 정보를 저장 및 출력할 수 있다. 데이터 기준 전압(VREF_DQ)의 레벨은 설정 정보(OP14<0:6>)의 값에 따라 조절될 수 있다. 설정 정보(OP14<0:6>)의 값이 증가하면 데이터 기준 전압(VREF_DQ)의 레벨이 높아지고, 설정 정보(OP14<0:6>)의 값이 감소하면 데이터 기준 전압(VREF_DQ)의 레벨이 낮아질 수 있다. 설정 정보(OP14<0:6>)의 값과 데이터 기준 전압(VREF_DQ)의 특정 레벨은 1:1로 대응할 수 있다. 모드 레지스터 셋(MRS14)은 데이터 기준전압의 모드를 설정하기 위한 데이터 기준전압 모드 레지스터 셋일 수 있다.
모드 레지스터 셋(MRS15)은 다운 데이터 패드(DQ0 - DQ7)로 출력되는 데이터의 반전 모드를 설정하기 위한 정보를 출력할 수 있다. 모드 레지스터 셋(MRS15)에서 출력된 설정 정보의 각 비트(OP15<0> - OP15<7>)는 각각의 다운 데이터 패드(DQ0 - DQ7)에 대응할 수 있다. 다운 데이터 패드(DQ0 - DQ7) 중 대응하는 설정 정보의 비트의 값이 '0'인 다운 데이터 패드로 출력되는 데이터는 반전되지 않고 출력되고, '1'인 다운 데이터 패드로 출력되는 데이터는 반전되어 출력될 수 있다. 모드 레지스터 셋(MRS15)는 다운 데이터 패드들(DQ0 - DQ7)의 반전 모드를 설정하기 위한 제1출력 데이터 반전 모드 레지스터 셋일 수 있다.
모드 레지스터 셋(MRS20)은 업 데이터 패드(DQ8 - DQ15)로 출력되는 데이터의 반전 모드를 설정하기 위한 정보를 출력할 수 있다. 모드 레지스터 셋(MRS20)에서 출력된 설정 정보의 각 비트(OP20<0> - OP20<7>)는 각각의 업 데이터 패드(DQ8 - DQ15)에 대응할 수 있다. 다운 데이터 패드(DQ8 - DQ15) 중 대응하는 설정 정보의 비트의 값이 '0'인 다운 데이터 패드로 출력되는 데이터는 반전되지 않고 출력되고, '1'인 다운 데이터 패드로 출력되는 데이터는 반전되어 출력될 수 있다. 모드 레지스터 셋(MRS20)는 다운 데이터 패드들(DQ8 - DQ15)의 반전 모드를 설정하기 위한 제2출력 데이터 반전 모드 레지스터 셋일 수 있다.
설정 정보의 값 반전 여부 원래 데이터 출력 데이터
OP15<0> 1 반전 DQ0 = 0 DQ0 = 1
OP15<1> 0 비반전 DQ1 = 0 DQ1 = 0
OP15<2> 1 반전 DQ2 = 0 DQ2 = 1
OP15<3> 1 반전 DQ3 = 0 DQ3 = 1
OP15<4> 0 비반전 DQ4 = 0 DQ4 = 0
OP15<5> 0 비반전 DQ5 = 0 DQ5 = 0
OP15<6> 1 반전 DQ6 = 0 DQ6 = 1
OP15<7> 0 비반전 DQ7 = 0 DQ7 = 0
OP20<0> 0 비반전 DQ8 = 0 DQ8 = 0
OP20<1> 1 반전 DQ9 = 0 DQ9 = 1
OP20<2> 0 비반전 DQ10 = 0 DQ10 = 0
OP20<3> 0 비반전 DQ11 = 0 DQ11 = 0
OP20<4> 1 반전 DQ12 = 0 DQ12 = 1
OP20<5> 1 반전 DQ13 = 0 DQ13 = 1
OP20<6> 0 비반전 DQ14 = 0 DQ14 = 0
OP20<7> 1 반전 DQ15 = 0 DQ15 = 1
[표 1]은 데이터 패드들(DQ0 - DQ15)를 통해 원래 출력되어야 하는 데이터가 모두 '0'인 경우 설정 정보(OP15<0:7>, OP20<0:7>)의 값에 따라 실제 출력 데이터가 어떻게 바뀌는지 나타낸 것이다.
모드 레지스터 셋(MRS11, MRS22)은 온-다이 터미네이션 기능을 설정하기 위한 정보를 저장 및 출력할 수 있다. 온-다이 터미네이션 기능은 출력 패드의 저항값을 설정해주는 기능일 수 있다. 설정 정보(OP11<0:7>) 중 OP11<4:6>는 온-다이 터미네이션 기능이 활성화된 패드의 터미네이션 저항값을 설정해주기 위한 정보일 수 있다. OP11<4:6>의 값과 터미네이션 저항값은 1:1로 대응할 수 있다. 설정 정보(OP22<0:7>) 중 OP22<3>은 CK 패드(CK1)의 터미네이션 모드를 설정해주기 위한 정보일 수 있다.
CK 패드(CK1)의 터미네이션 기능은 OP22<3>의 값이 '0'이면 비활성화되고, '1'인 경우 활성화될 수 있다. CS 패드(CS1)의 터미네이션 기능은 OP22<4>의 값이 '0'이면 비활성화되고, '1'인 경우 활성화될 수 있다. CA 패드 그룹(CAG1)의 터미네이션 기능은 OP22<5>의 값이 '0'이면 비활성화되고, '1'인 경우 활성화될 수 있다.
OP22<6>은 X8패드(X8A)에 하이 레벨이 인가되고, 접속 정보 패드(BTS1)에 로우 레벨이 인가되는 반도체 칩에서 CK 패드(CK1), CS 패드(CS1), CA 패드 그룹(CAG1)의 터미네이션 기능을 일괄적으로 제어하기 위한 설정 정보일 수 있다. OP22<6>의 값이 '0'이면 X8A = 1(하이 레벨)이고, BTS1 = 0(로우 레벨)인 반도체 칩에서 CK 패드(CK1), CS 패드(CS1), CA 패드 그룹(CAG1)의 터미네이션 기능이 OP22<3:5>의 값에 의해 제어되고, '1'이면 모두 비활성화될 수 있다.
OP22<7>은 X8패드(X8A)에 하이 레벨이 인가되고, 접속 정보 패드(BTS1)에 하이 레벨이 인가되는 반도체 칩에서 CK 패드(CK1), CS 패드(CS1), CA 패드 그룹(CAG1)의 터미네이션 기능을 일괄적으로 제어하기 위한 설정 정보일 수 있다. OP22<7>의 값이 '0'이면 X8A = 1(하이 레벨)이고, BTS1 = 1(하이 레벨)인 반도체 칩에서 CK 패드(CK1), CS 패드(CS1), CA 패드 그룹(CAG1)의 터미네이션 기능이 OP22<3:5>의 값에 의해 제어되고, '1'이면 모두 비활성화될 수 있다.
모드 레지스터 셋(MRS11, MRS22)은 온-다이 터미네이션 기능을 설정하기 위한 온-다이 터미네이션 모드 레지스터 셋일 수 있다.
모드 레지스터 셋(MRS31)은 기준전압의 레벨을 설정할 반도체 칩을 선택하는 기능을 설정하기 위한 정보를 저장 및 출력할 수 있다. OP31<6>은 X8패드(X8A)에 하이 레벨이 인가되고, 접속 정보 패드(BTS1)에 로우 레벨이 인가되는 반도체 칩에서 기준전압의 레벨을 설정하는 기능을 제어하기 위한 설정 정보일 수 있다. OP31<6>의 값이 '0'이면 X8A = 1(하이 레벨)이고, BTS1 = 0(로우 레벨)인 반도체 칩에서 기준전압(VREF_CA, VREF_DQ)의 레벨을 설정하는 기능이 활성화되어, 이를 위한 설정 정보를 입력받아 저장할 수 있고, '1'인 경우 이 기능이 비활성화되어 이를 위한 설정 정보를 입력받아 저장할 수 없다.
즉, OP31<6>의 값이 '0'이면 BTS1 = 0(로우 레벨)인 반도체 칩은 설정 커맨드(MRW12, MRW14)가 활성화되면 CA 기준 전압(VREF_CA) 또는 데이터 기준 전압(VREF_DQ)의 레벨을 설정할 수 있다. 그러나 OP31<6>의 값이 '1'이면 X8A = 1(하이 레벨)이고, BTS1 = 0(로우 레벨)인 반도체 칩은 설정 커맨드(MRW12, MRW14)가 활성화되어도, CA 기준 전압(VREF_CA) 또는 데이터 기준 전압(VREF_DQ)의 레벨을 설정할 수 없다(입력된 설정 정보를 모드 레지스터 셋(MRS12 또는 MRS14)에 저장할 수 없음).
OP31<7>은 접속 정보 패드(BTS1)에 하이 레벨이 인가되는 반도체 칩에서 기준전압의 레벨을 설정하는 기능을 제어하기 위한 설정 정보일 수 있다. OP31<7>의 값이 '0'이면 BTS1 = 1(하이 레벨)인 반도체 칩에서 기준전압(VREF_CA, VREF_DQ)의 레벨을 설정하는 기능이 활성화되어, 이를 위한 설정 정보를 입력받아 저장할 수 있고, '1'인 경우 이 기능이 비활성화되어 이를 위한 설정 정보를 입력받아도 저장하지 않는다.
즉, OP31<7>의 값이 '0'이면 X8A = 1(하이 레벨)이고, BTS1 = 1(하이 레벨)인 반도체 칩은 설정 커맨드(MRW12, MRW14)가 활성화되면 CA 기준 전압(VREF_CA) 또는 데이터 기준 전압(VREF_DQ)의 레벨을 설정할 수 있다. 그러나 OP31<7>의 값이 '1'이면 X8A = 1(하이 레벨)이고, BTS1 = 1(하이 레벨)인 반도체 칩은 설정 커맨드(MRW12, MRW14)가 활성화되어도, CA 기준 전압(VREF_CA) 또는 데이터 기준 전압(VREF_DQ)의 레벨을 설정할 수 없다(입력된 설정 정보를 모드 레지스터 셋(MRS12 또는 MRS14)에 저장할 수 없음).
모드 레지스터 셋(MRS31)은 기준전압 셋팅 모드 셋팅 기능을 설정하기 위한 기준전압 셋팅 모드 레지스터 셋일 수 있다.
제2모드 설정부(462)는 설정 커맨드(MPC)가 활성화되면, 설정 가능한 상태가 되며 CA 패드 그룹(CAG1)을 통해 입력된 CA 신호들이 설정 정보로서 제2모드 설정부(462)에 저장될 수 있다. 제2모드 설정부(462)는 설정 정보를 이용해 입력된 CA 신호 또는 데이터를 내부 회로(401)의 셀 어레이(ARRAY)가 아닌 부분에 라이트하는 동작 모드(이하 WR FIFO 모드)를 설정할 수 있다. 제2모드 설정부(462)는 WR FIFO 모드가 설정되면 WRFIFO신호를 활성화하고, 설정되지 않은 경우 WRFIFO신호를 비활성화할 수 있다. 내부 회로(401)는 WRFIFO신호가 비활성화된 경우 입력된 데이터를 셀 어레이(ARRAY)에 라이트하고, WRFIFO신호가 활성화된 경우 입력된 데이터를 셀 어레이(ARRAY)가 아닌 셀 어레이(ARRAY) 주변의 회로(peripheral circuit, 도 4a에 미도시 됨)에 라이트할 수 있다.
일반적으로 셀 어레이(ARRAY)에 데이터를 라이트하고 리드하는 것보다 주변 회로에 데이터를 라이트하고 리드하는 것이 더 빠르기 때문에 셀 어레이(401)와 관련 없는 테스트 동작을 수행하는 경우 WR FIFO 모드를 이용해 테스트 동작에 소요되는 시간을 줄일 수 있다.
제어신호 생성부(450)는 접속 정보 패드(BTS1), X8패드(X8A), X8S패드(X8SA)로 입력된 신호들(BTS1, X8A, X8SA), 커맨드 디코더(440)에서 출력된 설정 커맨드들(MRW12, MRW14, MRW15, MRW20) 및 설정 정보(OP31<6>, OP31<7>)에 응답하여 다수의 제어신호(A, B, C, MRW12C, MRW14C, MRW15C, MRW20C)를 생성할 수 있다.
도 8은 제어신호 생성부(450)의 구성도이다. 도 8을 참조하면, 제어신호 생성부(450)는 제1제어신호 생성부(810), 제2제어신호 생성부(820), 제3제어신호 생성부(830)를 포함할 수 있다.
도 9는 제1제어신호 생성부(810)의 구성도이다. 도 9를 참조하면, 제1제어신호 생성부(450)는 다수의 게이트들(901 - 909)을 포함할 수 있다. 제1제어신호 생성부(810)는 신호들(BTS1, X8A, X8SA) 및 접속신호(INV)에 응답하여 제어신호(A, B, C)를 생성할 수 있다. 참고로 /A, /BTS1는 각각 A신호 BTS1신호의 논리값을 반전시킨 신호일 수 있다.
도 10은 반전신호(INV)에 대해 설명하기 위한 도면이다.
도 10을 참조하면, 반도체 시스템(200)에서 제1 및 제2반도체 칩(210, 220)과 제1 및 제2데이터 채널(D1_CH, D2_CH)의 관계는 2가지 중 하나로 결정될 수 있다.
첫번째 경우(CASE1)는 제1반도체 칩(210)의 다운 데이터 패드 그룹(DDG1)이 제1데이터 채널(D1_CH)과 접속되고, 제2반도체 칩(220)의 업 데이터 패드 그룹(DUG2)이 제2데이터 채널(D2_CH)과 접속될 수 있다. 이 경우 접속신호(INV)의 값은 '0'일 수 있다. 이하에서는 첫번째 경우(CASE1)를 '제1연결상태'로 나타낼 수 있다.
두번째 경우(CASE2)는 제1반도체 칩(210)의 다운 데이터 패드 그룹(DDG1)이 제2데이터 채널(D2_CH)과 접속되고, 제2반도체 칩(220)의 업 데이터 패드 그룹(DUG2)이 제2데이터 채널(D1_CH)과 접속될 수 있다. 이 경우 접속신호(INV)의 값은 '1'일 수 있다. 이하에서는 두번째 경우(CASE2)를 '제2연결상태'로 나타낼 수 있다.
이하에서 '제1연결상태' 및 '제2연결상태' 모두 X8패드(X8A, X8B)에 하이 레벨이 인가될 수 있다. '제1연결상태'의 경우 X8S패드(X8SA)에 로우 레벨이 인가되고, 접속 정보 패드(BTS1)로 로우 레벨이 인가되고, X8S패드(X8SB)에 하이 레벨이 인가되고, 접속 정보 패드(BTS2)로 하이 레벨이 인가될 수 있다. '제2연결상태'의 경우 X8S패드(X8SA)에 로우 레벨이 인가되고, 접속 정보 패드(BTS1)로 하이 레벨이 인가되고, X8S패드(X8SB)에 하이 레벨이 인가되고, 접속 정보 패드(BTS2)로 로우 레벨이 인가될 수 있다.
INV X8A X8SA BTS1 A B C
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 0 0
0 0 1 1 0 0 1
0 1 0 0 0 1 0
0 1 0 1 1 0 1
0 1 1 0 0 1 1
0 1 1 1 1 0 0
1 0 0 0 0 0 1
1 0 0 1 0 0 0
1 0 1 0 0 0 1
1 0 1 1 0 0 0
1 1 0 0 0 1 0
1 1 0 1 1 0 1
1 1 1 0 0 1 1
1 1 1 1 1 0 0
[표 2]는 제1제어신호 생성부(810)로 입력되는 신호들의 논리값에 따른 제1제어신호 생성부(810)의 출력 신호(A, B, C)의 논리값을 나타낸 것이다. [표 2]를 참조하면, '제1연결상태'인 경우 제1반도체 칩(210)의 제어신호들(A, B, C)은 각각 0, 1, 0이 되고, 제2반도체 칩(220)의 제어신호들(A, B, C)은 각각 1, 0, 0이 될 수 있다. '제2연결상태'인 경우 제1반도체 칩(210)의 제어신호들(A, B, C)은 각각 1, 0, 1이 되고, 제2반도체 칩(220)의 제어신호들(A, B, C)은 각각 0, 1, 1이 될 수 있다.
도 11은 제2제어신호 생성부(820)의 구성도이다. 도 11을 참조하면, 제2제어신호 생성부(820)는 다수의 게이트들(1101 - 1105)을 포함할 수 있다. 제2제어신호 생성부(820)는 신호들(A, B), 설정 정보(OP31<6:7>) 및 설정 커맨드(MRW12, MRW14)에 응답하여 제어신호들(MRW12C, MRW14C)를 생성할 수 있다.
A B OP31<6> OP31<7> MRW12C MRW14C
0 0 0 0 MRW12와 동일 MRW14와 동일
0 0 0 1 MRW12와 동일 MRW14와 동일
0 0 1 0 MRW12와 동일 MRW14와 동일
0 0 1 1 MRW12와 동일 MRW14와 동일
0 1 0 0 MRW12와 동일 MRW14와 동일
0 1 0 1 MRW12와 동일 MRW14와 동일
0 1 1 0 0 0
0 1 1 1 0 0
1 0 0 0 MRW12와 동일 MRW14와 동일
1 0 0 1 0 0
1 0 1 0 MRW12와 동일 MRW14와 동일
1 0 1 1 0 0
1 1 0 0 MRW12와 동일 MRW14와 동일
1 1 0 1 0 0
1 1 1 0 0 0
1 1 1 1 0 0
[표 3]는 제1제어신호 생성부(810)로 입력되는 신호들(A, B, OP31<6:7>)의 논리값에 따른 출력신호(MRW12C, MRW14C)의 논리값을 나타낸 것이다.
도 12는 제3제어신호 생성부(830)의 구성도이다. 도 12를 참조하면, 제3제어신호 생성부(830)는 제1 및 제2선택부(1201, 1202)를 포함할 수 있다.
제1선택부(1201)는 제어신호(C)가 '0'이면, 설정 커맨드(MRW15)를 선택하여 제어신호(MRW15C)로 출력하고, 제어신호(C)가 '1'이면 설정 커맨드(MRW20)을 선택하여 제어신호(MRW15C)로 출력할 수 있다. 제2선택부(1202)는 제어신호(C)가 '0'이면, 설정 커맨드(MRW20)를 선택하여 제어신호(MRW20C)로 출력하고, 제어신호(C)가 '1'이면 설정 커맨드(MRW15)를 선택하여 제어신호(MRW20C)로 출력할 수 있다.
온-다이 터미네이션 제어부(470)는 설정 정보(OP11<4:6>, OP22<6:7>), 제어신호들(A, B, ODT, MR_CA, MR_CS, MR_CK)에 응답하여 CS 패드(CS1), CK 패드(CK1) 및 CA 패드들(CA0 - CA1)의 터미네이션 저항값을 조절할 수 있다.
도 13은 온-다이 터미네이션 제어부(470)의 구성도이다. 도 13을 참조하면, 온-다이 터미네이션 제어부(470)는 제1 내지 제3터미네이션부(1310, 1320, 1330) 및 다수의 게이트(1301 - 1306)를 포함할 수 있다.
제1터미네이션부(1310)는 CA 패드들(CA0 - CA5)과 각각 연결되며, 게이트(1304)의 출력신호가 하이 레벨인 경우 CA 패드들(CA0 - CA5)의 터미네이션 저항을 조절할 수 있다. 제1터미네이션부(1310)는 게이트(1304)의 출력 신호가 로우 레벨인 경우 비활성화될 수 있다.
제2터미네이션부(1320)는 CS 패드(CS1)과 각각 연결되며, 게이트(1305)의 출력신호가 하이 레벨인 경우 CS 패드(CS1)의 터미네이션 저항을 조절할 수 있다. 제2터미네이션부(1320)는 게이트(1305)의 출력 신호가 로우 레벨인 경우 비활성화될 수 있다.
제3터미네이션부(1330)는 CK 패드(CK1)과 각각 연결되며, 게이트(1306)의 출력신호가 하이 레벨인 경우 CK 패드(CK1)의 터미네이션 저항을 조절할 수 있다. 제3터미네이션부(1330)는 게이트(1306)의 출력 신호가 로우 레벨인 경우 비활성화될 수 있다.
참고로, 제1내지 제3터미네이션부(1310 - 1330)가 활성화된 경우 터미네이션 저항값은 설정 정보(OP11<4:6>)에 의해 결정될 수 있다.
ODT 신호는 반도체 시스템(200) 외부에서 온-다이 터미네이션 기능을 제어하기 위해 인가되는 신호로써 ODT 신호가 로우 레벨인 경우 제1 내지 제3터미네이션부(1310 - 1330)는 모두 비활성화될 수 있다. ODT 신호가 하이 레벨인 경우 제1 내지 제3터미네이션부(1310 - 1330)의 활성화/비활성화는 설정 정보(OP22<6:7>) 및 제어신호들(A, B, MR_CA, MR_CS, MR_CK)에 의해 결정될 수 있다.
제어신호(MR_CA)는 제1터미네이션 제어부(1310)의 동작을 개별적으로 제어하기 위한 신호로써 제어신호(MR_CA)가 로우 레벨인 경우 제1터미네이션부(1310)의 활성화/비활성화는 게이트(1303)의 출력신호에 의해 결정될 수 있다. 제어신호(MR_CS)는 제2터미네이션부(1320)의 동작을 개별적으로 제어하기 위한 신호로써 제어신호(MR_CS)가 로우 레벨인 경우 제2터미네이션부(1320)의 활성화/비활성화는 게이트(1303)의 출력신호에 의해 결정될 수 있다. 제어신호(MR_CK)는 제3터미네이션부(1330)의 동작을 개별적으로 제어하기 위한 신호로써 제어신호(MR_CK)가 로우 레벨인 경우 제3터미네이션부(1330)의 활성화/비활성화는 게이트(1303)의 출력신호에 의해 결정될 수 있다.
A B OP22<6> OP22<7> 1303의 출력
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
[표 4]는 제어신호 및 설정 정보(A, B, OP22<6:7>)의 논리값에 따른 게이트(1303)의 출력신호의 논리값을 나타낸 것이다. [표 4]는 ODT신호가 하이 레벨인 경우를 나타낸 것이다. 게이트(1303)의 출력신호가 로우 레벨인 경우 제1 내지 제3터미네이션부(1310 - 1330)의 활성화/비활성화는 각각 대응하는 제어신호들(MR_CA, MR_CS, MR_CK)에 의해 결정될 수 있다. 게이트(1303)의 출력신호가 하이 레벨인 경우 제1 내지 제3터미네이션부(1310 - 1330)는 모두 비활성화될 수 있다.
제1 내지 제3터미네이션부(1310 - 1330)가 활성화된 경우 그 저항값은 설정 정보(OP<4:6>)의 값에 따라 조절될 수 있다.
기준전압 생성부(480)는 설정 정보(OP12<0:6>)의 값에 대응하는 레벨을 가지는 CA 기준전압(VREF_CA)을 생성하고, 설정 정보(OP14<0:6>)의 값에 대응하는 레벨을 가지는 데이터 기준전압(VERF_DQ)을 생성할 수 있다.
데이터 출력 제어부(491)는 다운 데이터 패드들(DQ0 - DQ7)을 통해 입출력 되는 데이터를 정렬하되, 데이터 출력 동작시 설정 정보(OP15<0:7>)에 응답하여 DQ0 - DQ7로 출력될 데이터들을 반전시킬 수 있다. 데이터 출력 제어부(492)는 업 데이터 패드들(DQ8 - DQ15)을 통해 입출력 되는 데이터를 정렬하되, 데이터 출력 동작시 설정 정보(OP20<0:7>)에 응답하여 DQ8 - DQ15로 출력될 데이터들을 반전시킬 수 있다.
제2반도체 칩(220)은 데이터 채널과의 연결 상태만 다를 뿐 제1반도체 칩(210)과 동일한 구성을 가지고 동일하게 동작할 수 있다. 데이터 채널과의 연결 상태가 다르다는 것은 제1반도체 칩(210)의 다운 데이터 패드(DQ0 - DQ7)가 제1데이터 채널(D1_CH)과 연결된 경우 제2반도체 칩(220)의 업 데이터 패드(DQ8 - 15)가 제2데이터 채널(D2_CH)과 연결된 상태이고, 제1반도체 칩(210)의 다운 데이터 패드(DQ0 - DQ7)가 제2데이터 채널(D2_CH)과 연결된 경우 제2반도체 칩(220)의 업 데이터 패드(DQ8 - 15)가 제1데이터 채널(D1_CH)과 연결된 상태라는 것을 나타낼 수 있다.
도 14는 제1CA 트레이닝 동작을 설명하기 위한 순서도이다.
도 14를 참조하면, 제1CA 트레이닝 동작은 CA 기준전압 설정 단계(S1410), 테스트 모드 진입 단계(S1420), CA 신호 입력 단계(S1430), CA 신호 출력 단계(S1440), 테스트 모드 퇴장 단계(S1450), 제1기준전압 셋팅 선택 단계(S1460), 제1설정값 저장 단계(S1470), 제2기준전압 셋팅 선택 단계(S1480) 및 제2설정값 저장 단계(S1490)을 포함할 수 있다. 제1CA 트레이닝 동작은 CA 기준전압(VREF_CA)을 최적화하기 위한 동작일 수 있다. 초기 상태에서 OP31<6:7>의 값은 '00'으로 설정되어 있을 수 있다.
CA 기준전압 설정 단계(S1410)에서는 CA 패드 그룹(CAG1, CAG2)를 통해 입력받은 CA 신호들에 응답하여 제1 및 제2반도체 칩(210, 220)에서 설정 커맨드(MRW12) 및 제어신호(MRW12C)가 활성화되고, 모드 레지스터 셋(MRS12)이 설정 가능한 상태가 될 수 있다. 이 상태에서 CA 패드 그룹(CAG1, CAG2)를 통해 입력받은 CA 신호들에 응답하여 제1 및 제2반도체 칩(210, 220)의 모드 레지스터 셋(MRS12)에 동일한 값의 설정 정보가 저장되고, 따라서 제1 및 제2반도체 칩(210, 220)의 CA 기준전압(VREF_CA)이 동일한 레벨로 설정될 수 있다. 이 동작은 '제1연결상태'인지 '제2연결상태'인지 여부에 관계없이 동일할 수 있다.
테스트 모드 진입 단계(S1420)에서 제1 및 제2반도체 칩(210, 220)은 CA 패드 그룹(CAG1, CAG2)를 통해 입력받은 CA 신호들에 응답하여 테스트 모드로 진입할 수 있다.
CA 신호 입력 단계(S1430)에서 제1 및 제2반도체 칩(210, 220)은 CA 패드 그룹(CAG1, CAG2)를 통해 설정된 패턴의 CA 신호들을 입력받아 CA 버퍼(CB0 - CB5)를 통해 버퍼링하여, 모드 레지스터 셋 또는 내부 회로(401)에 저장할 수 있다. 이하에서는 CA 신호 입력 단계(S1430)에서 입력된 설정된 패턴의 CA 신호들을 '테스트 CA 신호'라 나타낸다.
CA 신호 출력 단계(S1440)에서는 저장된 '테스트 CA 신호'들을 데이터 패드들을 통해 외부로 출력할 수 있다. '제1연결상태'인 경우 제1반도체 칩(210)은 다운 데이터 패드들(DQ0 - DQ7) 및 제1데이터 채널(D1_CH)을 통해 '테스트 CA 신호'를 반도체 시스템(200) 외부로 출력하고, 제2반도체 칩(220)은 업 데이터 패드들(DQ8 - DQ15) 및 제2데이터 채널(D2_CH)을 통해 '테스트 CA 신호'를 반도체 시스템(200) 외부로 출력할 수 있다. '제2연결상태'인 경우 제1반도체 칩(210)은 다운 데이터 패드들(DQ0 - DQ7) 및 제2데이터 채널(D2_CH)을 통해 '테스트 CA 신호'를 반도체 시스템(200) 외부로 출력하고, 제2반도체 칩(220)은 업 데이터 패드들(DQ8 - DQ15) 및 제1데이터 채널(D1_CH)을 통해 '테스트 CA 신호'를 반도체 시스템(200) 외부로 출력할 수 있다.
'테스트 CA 신호'의 출력이 완료되면 테스트 모드 퇴장 단계(S1450)에서 제1 및 제2반도체 칩(210, 220)은 CA 패드 그룹(CAG1, CAG2)를 통해 입력받은 CA 신호들에 응답하여 테스트 모드에서 퇴장할 수 있다.
이후 S1401에서 모든 트레이닝 동작이 완료된 경우 제1기준전압 셋팅 선택 단계(S1460)로 진행하고(YES), 모든 트레이닝 동작이 완료되지 않은 경우 CA 기준전압 설정 단계(S1410)부터 다시 진행(NO)될 수 있다. 이때 반도체 시스템(200)에 연결된 테스트 장비(도 2에 미도시 됨)에서는 제1 및 제2반도체 칩(210, 220)에 입력한 '테스트 CA 신호'와 제1 및 제2반도체 칩(210, 220)에서 출력된 '테스트 CA 신호'를 비교하여 제1 및 제2반도체 칩(210, 220)에서 '테스트 CA 신호'의 버퍼링이 얼마나 정확하게 되었는지 검출할 수 있다.
하나의 레벨의 CA 기준전압(VREF_CA)의 유효 윈도우(valid window)가 얼마나 되는지 테스트하기 위해서는 CA 기준전압(VREF_CA)의 레벨을 고정하고, 다양한 패턴의 '테스트 CA 신호'를 제1 및 제2반도체 칩(210, 220)에 입력 및 출력하면서 입력된 '테스트 CA 신호'와 출력된 '테스트 CA 신호'가 얼마나 일치하는지 조사해야 한다. 이와 같은 동작을 CA 기준전압(VREF_CA)의 레벨을 변화시키면서 수행하면 다양한 레벨의 CA 기준전압(VREF_CA)에서 입력된 '테스트 CA 신호'와 출력된 '테스트 CA 신호'가 일치율을 검출할 수 있다. 여기서 CA 기준전압(VREF_CA)의 최적화 레벨이란 다양한 '테스트 CA 신호' 패턴에서 입력된 '테스트 CA 신호'와 출력된 '테스트 CA 신호'가 일치율 가장 높을 때의 CA 기준전압(VREF_CA)의 레벨로 정의될 수 있다. 또한 CA 기준전압(VREF_CA)의 최적화 레벨에 대응하는 설정 정보의 값(CA 기준전압 최적화 값)이 존재할 수 있다. 특히 CA 기준전압 최적화 값은 제1 및 제2반도체 칩(210, 220)에서 서로 다를 수 있다. 이하에서는 제1반도체 칩(210)의 CA 기준전압 최적화 값은 '제1최적 설정값'이라하고, 제2반도체 칩(220)의 CA 기준전압 최적화 값은 '제2최적 설정값'이라 하자.
이후 S1401에서 모든 트레이닝 동작이 완료된 경우 제1기준전압 셋팅 선택 단계(S1460)로 진행할 수 있다. 제1기준전압 셋팅 선택 단계(S1460)에서 CA 패드 그룹(CAG1, CAG2)를 통해 입력된 CA 신호들에 응답하여 설정 커맨드(MRW31)가 활성화되고, 설정 정보(OP31<6:7>)가 0, 1로 저장될 수 있다.
다음으로 제1설정값 저장 단계(S1470)에서 CA 패드 그룹(CAG1, CAG2)를 통해 입력된 CA 신호들에 응답하여 설정 커맨드(MRW12)가 활성화될 수 있다. 여기서 '제1연결상태'인 경우 제1반도체 칩(210)의 제어신호(A, B)는 0, 1이고, 설정 정보(OP31<6:7>)의 값은 0, 1이므로 설정 커맨드(MRW12)에 응답하여 제어신호(MRW12C)가 활성화될 수 있다. 그러나 제2반도체 칩(220)의 제어신호(A, B)는 1, 0이고, 설정 정보(OP31<6:7>)의 값은 0, 1이므로 설정 커맨드(MRW12)가 활성화되어도 제어신호(MRW12C)는 활성화되지 않는다. 따라서 제1설정값 저장 단계(S1470)에서 CA 패드 그룹(CAG1, CAG2)를 통해 제1 및 제2반도체 칩(210, 220)으로 입력된 설정 정보는 제1 반도체 칩(210)의 모드 레지스터 셋(MRS12)에만 저장될 수 있다.
'제2연결상태'인 경우 위와 반대로 제1설정값 저장 단계(S1470)에서 CA 패드 그룹(CAG1, CAG2)를 통해 제1 및 제2반도체 칩(210, 220)으로 입력된 설정 정보는 제2반도체 칩(220)의 모드 레지스터 셋(MRS12)에만 저장될 수 있다.
제1설정값의 저장 완료 후 제2기준전압 셋팅 선택 단계(S1480)로 진행할 수 있다. 제2기준전압 셋팅 선택 단계(S1480)에서 CA 패드 그룹(CAG1, CAG2)를 통해 입력된 CA 신호들에 응답하여 설정 커맨드(MRW31)가 활성화되고, 설정 정보(OP31<6:7>)가 1, 0로 저장될 수 있다.
다음으로 제2설정값 저장 단계(S1490)에서 CA 패드 그룹(CAG1, CAG2)를 통해 입력된 CA 신호들에 응답하여 설정 커맨드(MRW12)가 활성화될 수 있다. 여기서 '제1연결상태'인 경우 제1반도체 칩(220)의 제어신호(A, B)는 0, 1이고, 설정 정보(OP31<6:7>)의 값은 1, 0이므로 설정 커맨드(MRW12)가 활성화되어도 제어신호(MRW12C)는 활성화되지 않는다. 그러나 제2반도체 칩(220)의 제어신호(A, B)는 1, 0이고, 설정 정보(OP31<6:7>)의 값은 1, 0이므로 설정 커맨드(MRW12)에 응답하여 제어신호(MRW12C)가 활성화될 수 있다. 따라서 제2설정값 저장 단계(S1490)에서 CA 패드 그룹(CAG1, CAG2)를 통해 제1 및 제2반도체 칩(210, 220)으로 입력된 설정 정보는 제2반도체 칩(220)의 모드 레지스터 셋(MRS12)에만 저장될 수 있다.
'제2연결상태'인 경우 위와 반대로 제2설정값 저장 단계(S1490)에서 CA 패드 그룹(CAG1, CAG2)를 통해 제1 및 제2반도체 칩(210, 220)으로 입력된 설정 정보는 제1반도체 칩(220)의 모드 레지스터 셋(MRS12)에만 저장될 수 있다.
따라서 위와 같은 동작에 의할 때 '제1연결상태'인 경우 제1설정값 저장 단계(S1470)에서 '제1최적 설정값'을 제1 및 제2반도체 칩(210, 220)으로 입력하여 제1반도체 칩(210)에만 저장할 수 있고, 제2설정값 저장 단계(S1490)에서 '제2최적 설정값'을 제1 및 제2반도체 칩(210, 220)으로 입력하여 제2반도체 칩(220)에만 저장할 수 있다. '제2연결상태'인 경우 제1설정값 저장 단계(S1470)에서 '제2최적 설정값'을 제1 및 제2반도체 칩(210, 220)으로 입력하여 제2반도체 칩(220)에만 저장할 수 있고, 제2설정값 저장 단계(S1490)에서 '제1최적 설정값'을 제1 및 제2반도체 칩(210, 220)으로 입력하여 제1반도체 칩(210)에만 저장할 수 있다.
이와 같이, 도 2의 반도체 시스템(200)을 이용하여 CA 기준전압(VREF_CA)을 설정하는 경우 제1 및 제2반도체 칩(210, 220)이 CA 채널(CA_CH)을 공유하여 동일한 명령을 내릴 수 밖에 없음에도 제1 및 제2반도체 칩(210, 220)에 각각의 최적 설정값을 저장할 수 있다.
도 15는 제2CA 트레이닝 동작을 설명하기 위한 순서도이다.
도 15를 참조하면, 제2CA 트레이닝 동작은 테스트 모드 진입 단계(S1510), CA 기준전압 설정 단계(S1520), CA 신호 입력 단계(S1530), CA 신호 출력 단계(S1540), 테스트 모드 퇴장 단계(S1550), 제1기준전압 셋팅 선택 단계(S1560), 제1설정값 저장 단계(S1570), 제2기준전압 셋팅 선택 단계(S1580) 및 제2설정값 저장 단계(S1590)을 포함할 수 있다.
먼저 테스트 모드 진입 단계(S1510)에서는 제2CA 트레이닝 동작이 설정되고, CBT2 신호가 활성화될 수 있다.
제2CA 트레이닝 동작은 제1CA 트레이닝 동작과 달리 CA 기준전압 설정 단계(S1520)에서 설정 커맨드(MRW12)을 활성화하기 위한 신호와 모드 레지스터 셋(MRS12)에 저장하기 위한 설정 정보가 데이터 패드들(DQ0 - DQ7 또는 DQ8 - DQ15)를 통해 입력될 수 있다. '제1연결상태'인 경우 제1반도체 칩(210)은 제1데이터 채널(D1_CH) 및 다운 데이터 패드들(DQ0 - DQ7)을 통해, 제2반도체 칩(220)은 제2데이터 채널(D2_CH) 및 업 데이터 패드들(DQ8 - DQ15)을 통해 위 신호들을 입력받을 수 있다. '제2연결상태'인 경우 제1반도체 칩(210)은 제2데이터 채널(D2_CH) 및 다운 데이터 패드들(DQ0 - DQ7)을 통해, 제2반도체 칩(220)은 제1데이터 채널(D1_CH) 및 업 데이터 패드들(DQ8 - DQ15)을 통해 위 신호들을 입력받을 수 있다.
이로 인해 제2CA 트레이닝 동작은 테스트 모드 진입 단계(S1510) 및 테스트 모드 퇴장 단계(S1550)가 반복적으로 수행되지 않고 각각 제2CA 트레이닝 동작을 시작할 때와 테스트가 완료되었을 때 한번만 수행될 수 있다. 따라서 CA 기준전압 설정 단계(S1520), CA 신호 입력 단계(S1530), CA 신호 출력 단계(S1540)만 반복적을 수행될 수 있다. 따라서 트레이닝 동작에 필요한 시간을 줄일 수 있다.
CA 신호 출력 단계(S1540) 이후 S1501에서 모든 트레이닝 동작이 완료된 경우 테스트 모드 퇴장 단계(S1550)으로 진행하고(YES), 모든 트레이닝 동작이 완료되지 않은 경우 CA 기준전압 설정 단계(S1520)부터 다시 진행(NO)될 수 있다.
제1기준전압 셋팅 선택 단계(S1560), 제1설정값 저장 단계(S1570), 제2기준전압 셋팅 선택 단계(S1580) 및 제2설정값 저장 단계(S1590)는 도 14에서 대응하는 각각의 단계들(S1460 - S1490)과 동일할 수 있다.
도 16은 라이트 트레이닝 동작을 설명하기 위한 순서도이다.
도 16을 참조하면, 라이트 트레이닝 동작은 데이터 기준전압 설정 단계(S1610), WR FIFO 모드 설정 단계(S1620), 데이터 입력 단계(S1630), 데이터 출력 단계(S1640), 제1기준전압 셋팅 선택 단계(S1650), 제1설정값 저장 단계(S1660), 제2기준전압 셋팅 선택 단계(S1670) 및 제2설정값 저장 단계(S1680)을 포함할 수 있다. 라이트 트레이닝 동작은 데이터 기준전압(VREF_DQ)을 최적화하기 위한 동작일 수 있다. 초기 상태에서 OP31<6:7>의 값은 '00'으로 설정되어 있을 수 있다.
데이터 기준전압 설정 단계(S1610)에서는 CA 패드 그룹(CAG1, CAG2)를 통해 입력받은 CA 신호들에 응답하여 제1 및 제2반도체 칩(210, 220)에서 설정 커맨드(MRW14) 및 제어신호(MRW14C)가 활성화되고, 모드 레지스터 셋(MRS14)이 설정 가능한 상태가 될 수 있다. 이 상태에서 CA 패드 그룹(CAG1, CAG2)를 통해 입력받은 CA 신호들에 응답하여 제1 및 제2반도체 칩(210, 220)의 모드 레지스터 셋(MRS14)에 동일한 값의 설정 정보가 저장되고, 따라서 제1 및 제2반도체 칩(210, 220)의 데이터 기준전압(VREF_DQ)이 동일한 레벨로 설정될 수 있다. 이 동작은 '제1연결상태'인지 '제2연결상태'인지 여부에 관계없이 동일할 수 있다.
WR FIFO 모드 설정 단계(S1620)에서는 CA 패드 그룹(CAG1, CAG2)를 통해 입력받은 CA 신호들에 응답하여 제1 및 제2반도체 칩(210, 220)에서 설정 커맨드(MPC)가 활성화되고, 제2모드 설정부(462)가 설정 가능한 상태가 될 수 있다. 이 상태에서 CA 패드 그룹(CAG1, CAG2)를 통해 입력받은 CA 신호들에 응답하여 제1 및 제2반도체 칩(210, 220)이 WR FIFO 모드로 설정될 수 있다.
데이터 입력 단계(S1630)에서 제1 및 제2반도체 칩(210, 220)은 각각 데이터 패드들(DQ0 - DQ7, DQ8 - DQ15)를 통해 설정된 패턴의 데이터를 입력받아 데이터 버퍼들(DB0 - DB7, DB8 - DB15)를 통해 버퍼링하여, 내부 회로(401)의 셀 어레이(ARRAY)가 아닌 부분에 저장할 수 있다. 이하에서는 데이터 입력 단계(S1630)에서 입력된 설정된 패턴의 데이터를 '테스트 데이터'라 나타낸다.
데이터 출력 단계(S1640)에서는 저장된 '테스트 데이터'들을 데이터 패드(DQ0 - DQ7, DQ8 - DQ15)들을 통해 외부로 출력할 수 있다. '제1연결상태'인 경우 제1반도체 칩(210)은 다운 데이터 패드들(DQ0 - DQ7) 및 제1데이터 채널(D1_CH)을 통해 '테스트 데이터'를 반도체 시스템(200) 외부로 출력하고, 제2반도체 칩(220)은 업 데이터 패드들(DQ8 - DQ15) 및 제2데이터 채널(D2_CH)을 통해 '테스트 데이터'를 반도체 시스템(200) 외부로 출력할 수 있다. '제2연결상태'인 경우 제1반도체 칩(210)은 다운 데이터 패드들(DQ0 - DQ7) 및 제2데이터 채널(D2_CH)을 통해 '테스트 데이터'를 반도체 시스템(200) 외부로 출력하고, 제2반도체 칩(220)은 업 데이터 패드들(DQ8 - DQ15) 및 제1데이터 채널(D1_CH)을 통해 '테스트 데이터'를 반도체 시스템(200) 외부로 출력할 수 있다.
이후 S1601에서 모든 트레이닝 동작이 완료된 경우 제1기준전압 셋팅 선택 단계(S1650)로 진행하고(YES), 모든 트레이닝 동작이 완료되지 않은 경우 CA 기준전압 설정 단계(S1610)부터 다시 진행될 수 있다. 이때 반도체 시스템(200)에 연결된 테스트 장비(도 2에 미도시 됨)에서는 제1 및 제2반도체 칩(210, 220)에 입력한 '테스트 데이터'와 제1 및 제2반도체 칩(210, 220)에서 출력된 '테스트 데이터'를 비교하여 제1 및 제2반도체 칩(210, 220)에서 '테스트 데이터'의 버퍼링이 얼마나 정확하게 되었는지 검출할 수 있다.
하나의 레벨의 데이터 기준전압(VREF_DQ)의 유효 윈도우(valid window)가 얼마나 되는지 테스트하기 위해서는 데이터 기준전압(VREF_DQ)의 레벨을 고정하고, 다양한 패턴의 '테스트 데이터'를 다양한 데이터-스트로브 시간차로 제1 및 제2반도체 칩(210, 220)에 입력 및 출력하면서 입력된 '테스트 데이터'와 출력된 '테스트 데이터'가 얼마나 일치하는지 조사해야 한다. 이때 데이터-스트로브 시간차이란 데이터와 스트로브 신호(DQS)의 위상차이를 나타낼 수 있다. 이와 같은 동작을 데이터 기준전압(VREF_DQ)의 레벨을 변화시키면서 수행하면 다양한 레벨의 데이터 기준전압(VREF_DQ)에서 입력된 '테스트 데이터'와 출력된 '테스트 데이터'의 일치율을 검출할 수 있다.
여기서 데이터 기준전압(VREF_DQ)의 최적화 레벨이란 다양한 '테스트 데이터' 패턴 및 다양한 데이터-스트로브 시간차에서 입력된 '테스트 데이터'와 출력된 '테스트 데이터'의 일치율 가장 높을 때의 데이터 기준전압(VREF_DQ)의 레벨로 정의될 수 있다. 또한 데이터 기준전압(VREF_DQ)의 최적화 레벨에 대응하는 설정 정보의 값(데이터 기준전압 최적화 값)이 존재할 수 있다. 특히 데이터 기준전압 최적화 값은 제1 및 제2반도체 칩(210, 220)에서 서로 다를 수 있다. 이하에서는 제1반도체 칩(210)의 데이터 기준전압 최적화 값은 '제1최적 설정값'이라하고, 제2반도체 칩(220)의 데이터 기준전압 최적화 값은 '제2최적 설정값'이라 하자.
제1기준전압 셋팅 선택 단계(S1650), 제1설정값 저장 단계(S1660), 제2기준전압 셋팅 선택 단계(S1670) 및 제2설정값 저장 단계(S1680)는 도 14에서 대응하는 각각의 단계들(S1460 - S1490)과 유사할 수 있다. 다만 S1650 - S1680은 커맨드(MRW14)를 이용해 VREF_DQ에 관한 설정 정보를 MRS14에 저장하는 과정이고, S1460 - S1490은 커맨드(MRW12)를 이용해 VREF_CA에 관한 설정 정보를 MRS12에 저장하는 과정이라는 점만 상이하다.
도 17은 온-다이 터미네이션 기능 비활성화에 대해 설명하기 위한 도면이다.
도 17을 참조하면, 제1반도체 칩(210)과 제2반도체 칩(220)은 CA 채널(CA_CH)을 공유하며, 각각의 반도체 칩(210, 220)에서는 CA 패드 그룹(CAG1, CAG2), CS 패드(CS1, CS2), CK 패드(CK1, CK2)에 온-다이 터미네이션 제어부(TER_1, TER_2, 각각 도 4a의 온-다이 터미네이션 제어부(470)에 대응함)가 연결되어 터미네이션 동작을 수행할 수 있다.
그런데 트레이닝 동작시 제1 및 제2반도체 칩(210, 220)의 온-다이 터미네이션 제어부(TER_1, TER_2)를 모두 활성화하는 경우 CA 채널(CA_CH)이 공유로 인해 터미네이션 저항값이 트레이닝을 위해 필요한 저항값의 절반이 될 수 있다. 따라서 제1 및 제2반도체 칩(210, 220) 중 하나의 반도체 칩(210, 220)의 온-다이 터미네이션 기능을 비활성화해주어야 한다.
'제1연결상태' '제2연결상태'
OP22<6:7> = 1, 0 제1반도체 칩(210)의 온-다이 터미네이션 기능 비활성화 제2반도체 칩(220)의 온-다이 터미네이션 기능 비활성화
OP22<6:7> = 0, 1 제2반도체 칩(220)의 온-다이 터미네이션 기능 비활성화 제1반도체 칩(210)의 온-다이 터미네이션 기능 비활성화
[표 5]는 설정 정보(OP22<6:7>) 및 연결상태에 따라 어떤 반도체 칩의 온-다이 터미네이션 기능이 비활성화되는지 나타낸 것이다.
이하에서는 출력 데이터 반전 모드의 설정 동작에 대해 설명한다.
제1 및 제2반도체 칩(220)에서는 연결상태에 관계없이 모드 레지스터 셋(MRS15)에 저장된 설정 정보에 따라 제1출력 데이터 반전 모드를 설정하고, 모드 레지스터 셋(MRS20)에 저장된 설정 정보에 따라 제2출력 데이터 반전 모드를 설정할 수 있다.
한편, 반도체 시스템(200)의 외부의 콘트롤러는 반도체 시스템(200) 내부의 연결상태를 고려하지 않고, 제1데이터 채널(D1_CH)이 다운 데이터 패드(DQ0 - DQ7)들에 대응하고, 제2데이터 채널(D2_CH)이 업 데이터 패드들(DQ8 - DQ15)에 대응한다는 가정하에 출력 데이터 반전 모드를 설정한다.
즉, 콘트롤러는 제1데이터 채널(D1_CH)로 출력되는 데이터의 반전 모드를 설정하기 위해 CA 패드 그룹(CAG1, CAG2)을 통해 설정 커맨드(MRW15)를 활성화하기 위한 CA 신호들과 설정 정보를 인가할 수 있다. 또한 콘트롤러는 제2데이터 채널(D2_CH)로 출력되는 데이터의 반전 모드를 설정하기 위해 CA 패드 그룹(CAG1, CAG2)을 통해 설정 커맨드(MRW20)를 활성화하기 위한 CA 신호들과 설정 정보를 인가할 수 있다. '제1연결상태'는 콘트롤러에서 가정하고 있는 연결상태와 동일한 연결 상태이므로 문제가 없다.
그러나 '제2연결상태'는 제1반도체 칩(210)의 다운 데이터 패드(DQ0 - DQ7)가 제2데이터 채널(D2_CH)에 연결되어 있고, 제2반도체 칩(220)의 업 데이터 패드(DQ8 - DQ15)가 제1데이터 채널(D1_CH)에 연결되어 있어 문제가 발생할 수 있다.
종래의 반도체 시스템의 경우 연결 상태에 상관 없이 외부에서 입력된 CA 신호에 따라 설정 커맨드(MRW15, MRW20)가 발생하는데, 따라서 제2데이터 채널(D2_CH)에 접속된 제1반도체 칩(210)에서는 제2출력 데이터 반전 모드만 설정되고, 제1데이터 채널(D1_CH)에 접속된 제2반도체 칩(220)에서는 제1출력 데이터 반전 모드만 설정될 수 있다. 즉, 각 반도체 칩에서 데이터 채널과 접속되지 않은 데이터 패드들에 대해서만 출력 데이터 반전 모드가 설정되는 것이다.
그러나 도 2의 반도체 시스템(200) 및 도 4a의 반도체 칩(210)에서는 위와 같은 문제가 발생하지 않는다.
먼저 '제1연결상태'의 경우 제어신호(C)가 '0'이므로 설정 커맨드(MRW15)에 응답하여 제어신호(MRW15C)가 활성화되고, 설정 커맨드(MRW20)에 응답하여 제어신호(MRW20C)가 활성화됨으로써 종래와 같이 문제없이 출력 데이터 반전 모드가 설정될 수 있다.
또한 '제2연결상태'의 경우 제어신호(C)가 '1'이므로 설정 커맨드(MRW15)에 응답하여 제어신호(MRW20C)가 활성화되고, 설정 커맨드(MRW20)에 응답하여 제어신호(MRW15C)가 활성화될 수 있다. 이것은 제1데이터 채널(D1_CH)에 대응하는 데이터 패드들의 출력 데이터 반전 모드를 설정하는 CA 신호들이 입력되면, 제2반도체 칩(220)에서는 제2출력 데이터 반전 모드가 설정되고, 제2데이터 채널(D2_CH)에 대응하는 데이터 패드들의 출력 데이터 반전 모드를 설정하는 CA 신호들이 입력되면, 제1반도체 칩(210)에서는 제1출력 데이터 반전 모드가 설정된다는 것을 의미한다.
따라서 각 반도체 칩(210, 220)에서 대응하는 데이터 채널(D1_CH, D2_CH)과 접속된 데이터 패드들의 출력 데이터 반전 모드를 설정하기 때문에 종래와 같은 문제가 발생하지 않는다.
도 18은 본 발명의 일 실시예에 따른 반도체 시스템(1800)의 구성도이다.
도 18을 참조하면, 반도체 시스템(1800)은 제1 내지 제3반도체 칩(1810 - 1830) 및 접속부(1840)를 포함할 수 있다.
제1 내지 제3반도체 칩(1810 - 1830)은 각각 CA 패드 그룹(CAG1 - CAG3), 클럭 패드(CK1 - CK3), 칩선택 패드(CS1 - CS3), 다운 데이터 패드 그룹(DDG1 - DDG3), 업 데이터 패드 그룹(DUG1 - DUG3), 접속 정보 패드(BTS1 - BTS3), X8패드(X8A - X8C), XS8패드(XS8A - X8SC)를 포함할 수 있다. 이때 패드 그룹은 하나 이상의 패드를 포함하는 그룹(group)을 나타낼 수 있다. 제1 내지 제3반도체 칩은 도 2 내지 도 13에서 설명한 반도체 칩과 동일한 구성을 가질 수 있다. 제1 및 제2반도체 칩(1810, 1820)은 도 2의 제1 및 제2반도체 칩(210, 220)과 동일하게 동작할 수 있다.
접속부(1840)는 제1 내지 제3반도체 칩(1810 - 1830)과 반도체 시스템(1800)의 외부를 연결하기 위한 구성으로 CA 접속부(CA), CS 접속부(CS), CK 접속부(CS), 다운 데이터 접속부(DD), 업 데이터 접속부(DU)를 포함할 수 있다. CS 접속부(CS) 및 CK 접속부(CS)는 각각 반도체 시스템(200)의 외부와 연결되어 칩 선택 신호(chip select signal) 및 클록 신호(clock signal)을 전달하기 위한 하나의 볼(ball)을 포함할 수 있다. CA 접속부(CA), 다운 데이터 접속부(DD), 업 데이터 접속부(DU)는 각각 반도체 시스템(200) 외부와 연결되어 다수의 CA 신호, 다수의 데이터 신호를 전달하기 위한 다수의 볼을 포함할 수 있다.
다운 데이터 접속부(DD)는 제1데이터 채널(D1_CH)에 포함된 다수의 라인 중 일부의 라인들을 통해 제1반도체 칩(1810)의 다운 데이터 패드 그룹(DDG1)과 연결되고, 나머지의 라인들을 통해 제3반도체 칩(1830)의 다운 데이터 패드 그룹(DDG3)과 연결될 수 있다. 업 데이터 접속부(DU)는 제2데이터 채널(D2_CH)에 포함된 다수의 라인 중 일부의 라인들을 통해 제2반도체 칩(1820)의 업 데이터 패드 그룹(DUG2)과 연결되고, 나머지의 라인들을 통해 제3반도체 칩(1830)의 업 데이터 패드 그룹(DUG3)과 연결될 수 있다.
'X16'은 다운/업 데이터 접속부(DD, DU)에 각각 연결된 제1 및 제2데이터 채널(D1_CH, D2_CH)에 포함된 라인의 개수가 16개임을 나타내며, 'X8'은 다운/업 데이터 패드 그룹들(DDG1, DUG2, DDG3, DUG3)에 각각 연결된 라인의 개수가 8개임을 나타낼 수 있다.
제1 내지 제3반도체 칩(1810 - 1830)은 CA 채널(CA_CH)을 공유하여 모두 동일한 CA 정보(CA 신호들 및 CS, CK신호를 포함함)를 입력받아 동작할 수 있다. 제1 및 제2반도체 칩(1810, 1820)은 구비된 16개의 데이터 패드들 중 8개만을 이용하지만 제3반도체 칩(1830)은 16개의 데이터 패드들을 모두 이용할 수 있다. 이를 위해, X8패드(X8C)에 기저 전압(VSS)이 인가되고, X8S패드(X8SC)에 전원 전압(VDD)이 인가되고, 접속 정보 패드(BTS2)에는 기저 전압(VSS)이 인가될 수 있다.
제3반도체 칩(1830)은 X8패드(X8C)에 기저전압(VSS)이 인가되는 경우 원래는 반도체 칩이 제1리드 레이턴시로 동작해야 하지만, X8S패드(X8SC)에 전원 전압(VDD)이 인가되는 경우 즉, X8패드(X8C)와 X8S패드(X8SC)에 인가되는 신호들의 조합이 (로우, 하이)인 경우 반도체 칩은 다운/업 데이터 패드 그룹(DDG3, DUG3)을 모두 이용하여 데이터를 입력하거나 출력하되, 제2레이턴시로 동작하도록 설정될 수 있다. 따라서 제3반도체 칩(1830)은 제1 및 제2반도체 칩(1810, 1820)과 동일한 리드 레이턴시를 가지도록 설정될 수 있다.
상술한 바와 같이, 도 18의 반도체 시스템(1800)은 동일한 구성을 가지되, 설정에 따라 서로 다른 형태로 데이터를 입출력하는 3개의 반도체 칩(1810 - 1830)을 포함할 수 있다.
도 4b는 본 발명의 다른 일 실시예에 따른 제1반도체 칩(210')의 구성도이다.
도 4b에 도시된 반도체 칩(210')은 도 2의 제1반도체 칩(210)과 달리 접속 정보 패드(BTS1), X8패드(X8A), XS8패드(XS8A)를 통해 입력 받아야 하는 정보를 저장부(403)에 저장하고, 저장부(403)에서 출력된 정보(BTS1, X8A, XS8A)를 이용해 도 4a의 제1반도체 칩(210)과 동일한 동작을 수행할 수 있다. 저장부(403)는 퓨즈 회로(Fuse Circuit)를 비롯해 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등의 비휘발성 메모리 회로 또는 이와 비슷한 기능을 수행하여 데이터를 저장하는 다양한 회로들 중 하나일 수 있다.
전원전압(VDD)는 하이 레벨과 동일하고, 논리값 '1'과 동일할 수 있다. 기저전압(VSS)는 로우 레벨과 동일하고 논리값 '0'과 동일할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (29)

  1. CA(COMMAND/ADDRESS)채널, 제1 및 제2데이터 채널을 포함하는 외부 채널; 및
    상기 CA 채널에 공통으로 접속되고, 상기 제1 및 제2데이터 채널 중 서로 다른 데이터 채널과 접속되고, 각각 접속 정보 패드를 포함하는 제1 및 제2반도체 칩을 포함하고,
    상기 제1 및 제2반도체 칩 중 상기 제1데이터 채널에 접속된 반도체 칩의 상기 접속 정보 패드로 제1값, 상기 제2데이터 채널에 접속된 반도체 칩의 상기 접속 정보 패드로 제2값이 입력되고, 상기 제1 및 제2반도체 칩은 상기 CA 채널로 인가된 CA 정보 및 자신의 접속 정보 패드로 입력된 값을 이용해 선택적으로 설정 정보를 저장하며,
    상기 제1반도체 칩은
    상기 CA 채널에 접속되는 다수의 제1CA 패드; 및
    상기 다수의 제1CA 패드 중 대응하는 제1CA 패드로 입력된 신호를 제1CA 기준 전압을 이용하여 버퍼링하는 다수의 제1CA 버퍼를 더 포함하고,
    상기 제2반도체 칩은
    상기 CA 채널에 접속되는 다수의 제2CA 패드; 및
    상기 다수의 제2CA 패드 중 대응하는 제2CA 패드로 입력된 신호를 제2CA 기준 전압을 이용하여 버퍼링하는 다수의 제2CA 버퍼를 더 포함하는 반도체 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1 및 제2반도체 칩 중 하나의 반도체 칩은 상기 CA 정보 및 상기 자신의 접속 정보 패드로 입력된 값을 이용하여 자신의 온-다이 터미네이션(ON-DIE TERMINATION) 기능을 비활성화시키고,
    나머지 반도체 칩은 상기 CA 정보 및 상기 자신의 접속 정보 패드로 입력된 값을 이용하여 자신의 온-다이 터미네이션 기능을 활성화시키는 반도체 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    제1저장 모드가 설정된 경우 상기 제1 및 제2반도체 칩 중 자신의 접속 정보 패드로 상기 제1값을 입력받은 반도체 칩은 활성화되고, 상기 제2값을 입력받은 반도체 칩은 비활성화되고,
    제2저장 모드가 설정된 경우 상기 제1 및 제2반도체 칩 중 자신의 접속 정보 패드로 상기 제2값을 입력받은 반도체 칩은 활성화되고, 상기 제1값을 입력받은 반도체 칩은 비활성화되고,
    상기 CA 채널을 통해 상기 제1 및 제2반도체 칩으로 인가되는 상기 설정 정보는 상기 제1 및 제2반도체 칩 중 활성화된 반도체 칩에만 저장되는 반도체 시스템.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    제1CA트레이닝 동작은 상기 CA 정보의 유효 윈도우(valid window)가 최대가 되는 상기 제1 및 제2CA 기준 전압의 최적 레벨을 검출하는 동작으로,
    상기 제1CA트레이닝 동작시 상기 제1 및 제2반도체 칩은
    상기 설정 정보를 상기 CA 채널을 통해 입력받아 상기 제1 및 제2CA 기준 전압의 레벨을 설정하고, 테스트 모드로 진입(entry)하고, 상기 CA 정보를 입력받아 저장하고, 상기 저장된 CA 정보를 상기 제1 및 제2데이터 채널 중 자신과 접속된 데이터 채널로 출력하고, 상기 테스트 모드를 퇴장(exit)하는 동작을 반복적으로 수행하는 반도체 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 제1 및 제2반도체 칩은
    상기 CA 정보 및 자신의 접속 정보 패드로 입력된 값을 이용해 선택적으로 활성화되어 각각 상기 제1CA 기준 전압의 최적 레벨에 대응하는 제1설정 정보 및 상기 제2CA 기준 전압의 최적 레벨에 대응하는 제2설정 정보를 저장하는 반도체 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    제2CA트레이닝 동작은 상기 CA 정보의 유효 윈도우(valid window)가 최대가 되는 상기 제1 및 제2CA 기준 전압의 최적 레벨을 검출하는 동작으로,
    상기 제2CA트레이닝 동작시 상기 제1 및 제2반도체 칩은
    테스트 모드로 진입한 후,
    상기 설정 정보를 상기 제1 및 제2데이터 채널 중 자신과 접속된 데이터 채널을 통해 입력받아 상기 제1 및 제2CA 기준 전압의 레벨을 설정하고, 테스트 모드로 진입(entry)하고, 상기 CA 정보를 입력받아 저장하고, 상기 저장된 CA 정보를 상기 제1 및 제2데이터 채널 중 자신과 접속된 데이터 채널로 출력하는 동작을 반복적으로 수행하고, 테스트 모드를 퇴장하는 반도체 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 제1 및 제2반도체 칩은
    상기 CA 정보 및 자신의 접속 정보 패드로 입력된 값을 이용해 선택적으로 활성화되어 각각 상기 제1CA 기준 전압의 최적 레벨에 대응하는 제1설정 정보 및 상기 제2CA 기준 전압의 최적 레벨에 대응하는 제2설정 정보를 저장하는 반도체 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1반도체 칩은
    다수의 제1다운 및 제1업 데이터 패드; 및
    상기 다수의 제1다운 및 제1업 데이터 패드 중 대응하는 데이터 패드로 입력된 신호를 제1데이터 기준 전압을 이용하여 버퍼링하는 다수의 제1데이터 버퍼를 더 포함하고,
    상기 제2반도체 칩은
    다수의 제2다운 및 제2업 데이터 패드; 및
    상기 다수의 제2다운 및 제2업 데이터 패드 중 대응하는 데이터 패드로 입력된 신호를 제2데이터 기준 전압을 이용하여 버퍼링하는 다수의 제2데이터 버퍼를 더 포함하고,
    상기 다수의 제1다운 데이터 패드는 상기 제1데이터 채널에 접속되고 상기 다수의 제2업 데이터 패드는 상기 제2데이터 채널에 접속되거나, 상기 다수의 제1다운 데이터 패드는 상기 제2데이터 채널에 접속되고 상기 다수의 제2업 데이터 패드는 상기 제1데이터 채널에 접속되는 반도체 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    라이트 트레이닝 동작은 상기 제1 및 제2데이터 채널을 통해 상기 제1 및 제2반도체 칩으로 입력되는 데이터의 유효 윈도우(valid window)가 최대가 되는 상기 제1 및 제2데이터 기준 전압의 최적 레벨을 검출하는 동작으로,
    상기 라이트 트레이닝 동작시 상기 제1 및 제2반도체 칩은
    상기 설정 정보를 상기 CA 채널을 통해 입력받아 상기 제1 및 제2데이터 기준 전압의 레벨을 설정하고, 상기 데이터를 입력받아 저장하고, 상기 저장된 데이터를 상기 제1 및 제2데이터 채널 중 자신과 접속된 데이터 채널로 출력하고, 상기 데이터의 입력시점 또는 데이터 스트로브의 입력시점을 변경하는 동작을 반복적으로 수행하는 반도체 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 제1 및 제2반도체 칩은
    상기 CA 정보 및 자신의 접속 정보 패드로 입력된 값을 이용해 선택적으로 활성화되어 각각 상기 제1데이터 기준 전압의 최적 레벨에 대응하는 제1설정 정보 및 상기 제2데이터 기준 전압의 최적 레벨에 대응하는 제2설정 정보를 저장하는 반도체 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제1 및 제2반도체 칩은
    각각 제1 및 제2반전 정보를 저장하고,
    상기 제1반전 정보에 응답하여 상기 다수의 제1 및 제2다운 데이터 패드로 출력되는 데이터들의 반전 여부를 결정하고,
    상기 제2반전 정보에 응답하여 상기 다수의 제1 및 제2업 데이터 패드로 출력되는 데이터들의 반전 여부를 결정하는 반도체 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 다수의 제1다운 데이터 패드가 상기 제1데이터 채널에 접속되고 상기 다수의 제2업 데이터 패드가 상기 제2데이터 채널에 접속된 경우, 상기 제1 및 제2반도체 칩은 제1설정 명령과 함께 입력된 반전 정보를 상기 제1반전 정보로 저장하고, 제2설정 명령과 함께 입력된 상기 반전 정보를 상기 제2반전 정보로 저장하고,
    상기 다수의 제1다운 데이터 패드가 상기 제2데이터 채널에 접속되고 상기 다수의 제2업 데이터 패드가 상기 제1데이터 채널에 접속된 경우, 상기 제1 및 제2반도체 칩은 상기 제1설정 명령과 함께 입력된 상기 반전 정보를 상기 제2반전 정보로 저장하고, 상기 제2설정 명령과 함께 입력된 상기 반전 정보를 상기 제1반전 정보로 저장하는 반도체 시스템.
  14. CA(COMMAND/ADDRESS)채널, 제1 및 제2데이터 채널을 포함하는 외부 채널; 및
    상기 CA 채널에 공통으로 접속되고, 상기 제1 및 제2데이터 채널 중 서로 다른 데이터 채널과 접속되고, 각각 접속 정보 패드 및 다수의 모드 레지스터 셋을 포함하는 제1 및 제2반도체 칩을 포함하고,
    상기 제1 및 제2반도체 칩 중 상기 제1데이터 채널에 접속된 반도체 칩의 상기 접속 정보 패드로 제1값, 상기 제2데이터 채널에 접속된 반도체 칩의 상기 접속 정보 패드로 제2값이 입력되고, 상기 제1 및 제2반도체 칩은 상기 CA 채널로 인가된 CA 정보 및 자신의 접속 정보 패드로 입력된 값을 이용해 선택적으로 설정 정보를 상기 모드 레지스터 셋 중 하나의 모드 레지스터 셋에 저장하며,
    상기 제1반도체 칩은
    상기 CA 채널에 접속되는 다수의 제1CA 패드; 및
    상기 다수의 제1CA 패드 중 대응하는 제1CA 패드로 입력된 신호를 제1CA 기준 전압을 이용하여 버퍼링하는 다수의 제1CA 버퍼를 포함하고,
    상기 제2반도체 칩은
    상기 CA 채널에 접속되는 다수의 제2CA 패드; 및
    상기 다수의 제2CA 패드 중 대응하는 제2CA 패드로 입력된 신호를 제2CA 기준 전압을 이용하여 버퍼링하는 다수의 제2CA 버퍼를 포함하는 반도체 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서,
    상기 다수의 모드 레지스터 셋은
    온-다이 터미네이션 모드 레지스터 셋, CA 기준전압 모드 레지스터 셋, 데이터 기준 전압 모드 레지스터 셋, 기준전압 셋팅 모드 레지스터 셋, 제1출력 데이터 반전 모드 레지스터 셋 및 제2출력 데이터 반전 모드 레지스터 셋을 포함하는 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 제1 및 제2반도체 칩의 상기 온-다이 터미네이션 모드 레지스터 셋에 동일한 설정값이 저장되면, 상기 제 및 제2반도체 칩의 접속 정보 패드로 입력된 값에 따라 상기 제1 및 제2반도체 칩 중 하나의 반도체 칩의 온-다이 터미네이션 기능은 활성화되고, 나머지 반도체 칩의 온-다이 터미네이션 기능은 비활성화되는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 제1CA 기준 전압의 레벨은 상기 제1반도체 칩의 상기 CA 기준전압 모드 레지스터 셋에 저장된 값에 따라 조절되고,
    상기 제2CA 기준 전압의 레벨은 상기 제2반도체 칩의 상기 CA 기준전압 모드 레지스터 셋에 저장된 값에 따라 조절되는 반도체 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    제1CA트레이닝 동작은 상기 CA 정보의 유효 윈도우(valid window)가 최대가 되는 상기 제1 및 제2CA 기준 전압의 최적 레벨을 검출하는 동작으로,
    상기 제1CA트레이닝 동작시 상기 제1 및 제2반도체 칩은
    상기 설정 정보를 상기 CA 채널을 통해 입력받아 상기 CA 기준전압 모드 레지스터 셋에 저장하고, 테스트 모드로 진입(entry)하고, 상기 CA 정보를 입력받아 저장하고, 상기 저장된 CA 정보를 상기 제1 및 제2데이터 채널 중 자신과 접속된 데이터 채널로 출력하고, 상기 테스트 모드를 퇴장(exit)하는 동작을 반복적으로 수행하는 반도체 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서,
    상기 제1 및 제2반도체 칩은
    상기 기준전압 셋팅 모드 레지스터 셋에 제1셋팅값을 저장하고, 상기 제1셋팅값 및 상기 자신의 접속 정보 패드로 입력된 값을 이용해 선택되는 제1반도체 칩은 자신의 상기 CA 기준전압 모드 레지스터 셋에 제1설정 정보를 저장하고,
    상기 제1 및 제2반도체 칩은
    상기 기준전압 셋팅 모드 레지스터 셋에 제2셋팅값을 저장하고, 상기 제2셋팅값 및 상기 자신의 접속 정보 패드로 입력된 값을 이용해 선택되는 제2반도체 칩은 자신의 상기 CA 기준전압 모드 레지스터 셋에 제2설정 정보를 저장하는 반도체 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    제2CA트레이닝 동작은 상기 CA 정보의 유효 윈도우(valid window)가 최대가 되는 상기 제1 및 제2CA 기준 전압의 최적 레벨을 검출하는 동작으로,
    상기 제2CA트레이닝 동작시 상기 제1 및 제2반도체 칩은
    테스트 모드로 진입한 후,
    상기 설정 정보를 상기 제1 및 제2데이터 채널 중 자신과 접속된 데이터 채널을 통해 입력받아 상기 CA 기준전압 모드 레지스터 셋에 저장하고, 상기 CA 정보를 입력받아 저장하고, 상기 저장된 CA 정보를 상기 제1 및 제2데이터 채널 중 자신과 접속된 데이터 채널로 출력하는 동작을 반복적으로 수행하고, 테스트 모드를 퇴장하는 반도체 시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20항에 있어서,
    상기 제1 및 제2반도체 칩은
    상기 기준전압 셋팅 모드 레지스터 셋에 제1셋팅값을 저장하고, 상기 제1셋팅값 및 상기 자신의 접속 정보 패드로 입력된 값을 이용해 선택되는 제1반도체 칩은 자신의 상기 CA 기준전압 모드 레지스터 셋에 제1설정 정보를 저장하고,
    상기 제1 및 제2반도체 칩은
    상기 기준전압 셋팅 모드 레지스터 셋에 제2셋팅값을 저장하고, 상기 제2셋팅값 및 상기 자신의 접속 정보 패드로 입력된 값을 이용해 선택되는 제2반도체 칩은 자신의 상기 CA 기준전압 모드 레지스터 셋에 제2설정 정보를 저장하는 반도체 시스템.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 제1반도체 칩은
    다수의 제1다운 및 제1업 데이터 패드; 및
    상기 다수의 제1다운 및 제1업 데이터 패드 중 대응하는 데이터 패드로 입력된 신호를 제1데이터 기준 전압을 이용하여 버퍼링하는 다수의 제1데이터 버퍼를 더 포함하고,
    상기 제2반도체 칩은
    다수의 제2다운 및 제2업 데이터 패드; 및
    상기 다수의 제2다운 및 제2업 데이터 패드 중 대응하는 데이터 패드로 입력된 신호를 제2데이터 기준 전압을 이용하여 버퍼링하는 다수의 제2데이터 버퍼를 더 포함하고,
    상기 다수의 제1다운 데이터 패드는 상기 제1데이터 채널에 접속되고 상기 다수의 제2업 데이터 패드는 상기 제2데이터 채널에 접속되거나, 상기 다수의 제1다운 데이터 패드는 상기 제2데이터 채널에 접속되고 상기 다수의 제2업 데이터 패드는 상기 제1데이터 채널에 접속되는 반도체 시스템.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    라이트 트레이닝 동작은 상기 제1 및 제2데이터 채널을 통해 상기 제1 및 제2반도체 칩으로 입력되는 데이터의 유효 윈도우(valid window)가 최대가 되는 상기 제1 및 제2데이터 기준 전압의 최적 레벨을 검출하는 동작으로,
    상기 라이트 트레이닝 동작시 상기 제1 및 제2반도체 칩은
    상기 설정 정보를 상기 CA 채널을 통해 입력받아 상기 데이터 기준전압 모드 레지스터 셋에 저장하고, 테스트 모드로 진입(entry)하고, 상기 데이터를 입력받아 저장하고, 상기 저장된 데이터를 상기 제1 및 제2데이터 채널 중 자신과 접속된 데이터 채널로 출력하고, 상기 데이터의 입력시점 또는 데이터 스트로브의 입력시점을 변경하는 동작을 반복적으로 수행하는 반도체 시스템.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23항에 있어서,
    상기 제1 및 제2반도체 칩은
    상기 기준전압 셋팅 모드 레지스터 셋에 제1셋팅값을 저장하고, 상기 제1셋팅값 및 상기 자신의 접속 정보 패드로 입력된 값을 이용해 선택되는 제1반도체 칩은 자신의 상기 데이터 기준전압 모드 레지스터 셋에 제1설정 정보를 저장하고,
    상기 제1 및 제2반도체 칩은
    상기 기준전압 셋팅 모드 레지스터 셋에 제2셋팅값을 저장하고, 상기 제2셋팅값 및 상기 자신의 접속 정보 패드로 입력된 값을 이용해 선택되는 제2반도체 칩은 자신의 상기 데이터 기준전압 모드 레지스터 셋에 제2설정 정보를 저장하는 반도체 시스템.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 제1 및 제2반도체 칩은
    상기 제1 및 제2출력 데이터 반전 모드 레지스터 셋에 반전 정보를 저장하고,
    상기 제1출력 데이터 반전 모드 레지스터 셋에 저장된 값에 따라 상기 다수의 제1 및 제2다운 데이터 패드로 출력되는 데이터들의 반전 여부를 결정하고,
    상기 제2출력 데이터 반전 모드 레지스터 셋에 저장된 값에 따라 상기 다수의 제1 및 제2업 데이터 패드로 출력되는 데이터들의 반전 여부를 결정하는 반도체 시스템.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 25항에 있어서,
    상기 다수의 제1다운 데이터 패드가 상기 제1데이터 채널에 접속되고 상기 다수의 제2업 데이터 패드가 상기 제2데이터 채널에 접속된 경우, 상기 제1 및 제2반도체 칩은 제1설정 명령과 함께 입력된 상기 반전 정보를 상기 제1출력 데이터 반전 모드 레지스터 셋에 저장하고, 제2설정 명령과 함께 입력된 상기 제2출력 데이터 반전 모드 레지스터 셋에 저장하고,
    상기 다수의 제1다운 데이터 패드가 상기 제2데이터 채널에 접속되고 상기 다수의 제2업 데이터 패드가 상기 제1데이터 채널에 접속된 경우, 상기 제1 및 제2반도체 칩은 제1설정 명령과 함께 입력된 상기 반전 정보를 상기 제2출력 데이터 반전 모드 레지스터 셋에 저장하고, 제2설정 명령과 함께 입력된 상기 제1출력 데이터 반전 모드 레지스터 셋에 저장하는 반도체 시스템.
  27. CA(COMMAND/ADDRESS)채널, 제1 및 제2데이터 채널을 포함하는 외부 채널; 및
    상기 CA 채널에 공통으로 접속되고, 상기 제1 및 제2데이터 채널 중 서로 다른 데이터 채널과 접속되고, 각각 저장부를 포함하는 제1 및 제2반도체 칩을 포함하고,
    상기 제1 및 제2반도체 칩 중 상기 제1데이터 채널에 접속된 반도체 칩은 상기 저장부에 제1값인 접속 정보가 저장되고, 상기 제2데이터 채널에 접속된 반도체 칩은 상기 저장부에 제2값인 접속 정보가 저장되고, 상기 제1 및 제2반도체 칩은 상기 CA 채널로 인가된 CA 정보 및 자신의 상기 저장부에 저장된 접속 정보를 이용해 선택적으로 설정 정보를 저장하며,
    상기 제1반도체 칩은
    상기 CA 채널에 접속되는 다수의 제1CA 패드; 및
    상기 다수의 제1CA 패드 중 대응하는 제1CA 패드로 입력된 신호를 제1CA 기준 전압을 이용하여 버퍼링하는 다수의 제1CA 버퍼를 포함하고,
    상기 제2반도체 칩은
    상기 CA 채널에 접속되는 다수의 제2CA 패드; 및
    상기 다수의 제2CA 패드 중 대응하는 제2CA 패드로 입력된 신호를 제2CA 기준 전압을 이용하여 버퍼링하는 다수의 제2CA 버퍼를 포함하는 반도체 시스템.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 27항에 있어서,
    상기 제1 및 제2반도체 칩 중 하나의 반도체 칩은 상기 CA 정보 및 상기 자신의 저장부에 저장된 접속 정보를 이용하여 자신의 온-다이 터미네이션(ON-DIE TERMINATION) 기능을 비활성화시키고, 나머지 반도체 칩은 상기 CA 정보 및 상기 자신의 저장부에 저장된 접속 정보를 이용하여 자신의 온-다이 터미네이션 기능을 활성화시키는 반도체 시스템.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 27항에 있어서,
    제1저장 모드가 설정된 경우 상기 제1 및 제2반도체 칩 중 상기 자신의 저장부에 저장된 상기 접속 정보가 제1값인 반도체 칩은 활성화되고, 상기 제2값인 반도체 칩은 비활성화되고,
    제2저장 모드가 설정된 경우 상기 제1 및 제2반도체 칩 중 상기 자신의 저장부에 저장된 상기 접속 정보가 제2값인 반도체 칩은 활성화되고, 상기 제1값인 반도체 칩은 비활성화되고,
    상기 CA 채널을 통해 상기 제1 및 제2반도체 칩으로 인가되는 상기 설정 정보는 상기 제1 및 제2반도체 칩 중 활성화된 반도체 칩에만 저장되는 반도체 시스템.
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