KR100761755B1 - 입출력 비트구조를 조절할 수 있는 반도체 메모리 장치 - Google Patents

입출력 비트구조를 조절할 수 있는 반도체 메모리 장치 Download PDF

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Abstract

입출력 비트 구조를 조절할 수 있는 반도체 메모리 장치가 개시되어 있다. 반도체 메모리 장치는 제 1 단위 메모리 칩, 및 제 2 단위 메모리 칩을 구비한다.
제 1 단위 메모리 칩은 제 1 칩 선택신호와 커맨드 신호와 어드레스 신호와 클럭 신호에 응답하여 제 1 내지 제 N 데이터를 내부로 입력하거나 외부로 출력한다. 제 2 단위 메모리 칩은 제 1 단위 메모리 칩과 반도체 기판을 공유하고, 제 2 칩 선택신호와 커맨드 신호와 어드레스 신호와 클럭 신호에 응답하여 제 N+1 내지 제 2N 데이터를 내부로 입력하거나 외부로 출력한다. 제 1 단위 메모리 칩 및 제 2 단위 메모리 칩은 동일한 구성을 가진다. 따라서, 반도체 메모리 장치는 동일한 반도체 기판 위에 형성되는 단위 메모리 칩들을 칩 선택신호들에 응답하여 선택함으로써 입출력 비트구조를 조절할 수 있고, 멀티칩 패키지의 제조가 용이하다.

Description

입출력 비트구조를 조절할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF CONTROLLING AN INPUT/OUTPUT BIT ORGANIZATION}
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2a와 도 2b는 도 1에 도시된 반도체 메모리 장치의 타이밍도이다.
도 3은 시프트 배열(shift arrangement)로 배치된 한 쌍의 단위 칩을 나타내는 도면이다.
도 4는 미러 배열(mirror arrangement)로 배치된 한 쌍의 단위 칩을 나타내는 도면이다.
도 5는 도 1에 도시된 반도체 메모리 장치의 칩 배치의 일례를 나타내는 평면도이다.
도 6은 도 1에 도시된 반도체 메모리 장치의 칩 배치의 다른 일례를 나타내는 평면도이다.
도 7은 도 1에 도시된 반도체 메모리 장치의 칩 배치의 또 다른 일례를 나타내는 평면도이다.
도 8은 도 1에 도시된 반도체 메모리 장치가 집적회로로 구현된 반도체 칩들을 갖는 반도체 웨이퍼의 일부분을 나타내는 단면도이다.
도 9는 도 1에 도시된 반도체 메모리 장치의 칩 배치의 또 다른 일례를 나타내는 평면도이다.
도 10은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 11은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 12는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 13은 본 발명에 따른 반도체 메모리 장치가 집적회로로 구현된 반도체 칩들을 갖는 반도체 웨이퍼를 나타내는 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 20, 50, 60, 65, 110, 120, 130, 140 : 단위 메모리 칩
52 : 제 1 패드 그룹
54 : 칩 선택패드
56 : 제 2 패드 그룹
70 : 스크라이브 라인
80 : 패키지 기판
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입출력 비트구조를 조절할 수 있는 반도체 메모리 장치에 관한 것이다.
정보통신 기술이 발전함에 따라 전자 제품들은 신속한 그래픽 처리를 필요로 한다. 메모리 장치의 효율을 위해서 고속으로 처리해야 하는 소량의 데이터만 그래픽 메모리에 저장하고, 대부분의 데이터는 메인 메모리에 저장된다. 데이터를 고속으로 처리하는 방법 중에 데이터를 입출력하는 대역폭(band width)을 늘이는 방법이 있다. 최근에, 32 비트의 비트구조(bit organization)를 갖는 메모리 칩을 2 개 사용하여 64 비트의 비트구조를 갖는 메모리 장치를 구현하는 MCP(Multi-Chip Package)기술이 널리 사용되고 있다.
종래에는 하나의 패키지 프레임 위에 2 개의 구분된 단위 메모리 칩을 장착하고, 각 단위 메모리 칩에 동일한 신호가 입력되는 패드들끼리 와이어 본딩을 사용하여 연결하는 방식이 있었다.
본 발명과 동일 출원인에 의해 출원된 한국등록특허 제10-0422469호에는 웨이퍼 상의 2 개 또는 그 이상의 단위 메모리 칩들을 절단되지 않은 채로 패키징함으로써, 메모리 장치의 저장밀도를 조절할 수 있는 메모리 장치의 구성이 개시되어 있다. 한국등록특허 제10-0422469호에 개시되어 있는 메모리 장치는 단위 메모리 칩 사이에 있는 스크라이브 라인을 절단하지 않고 단위 메모리 칩들 간의 연결통로로 사용한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 입출력 비트구조를 조절할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 와이어 본딩을 사용하지 않고 2 개 이상의 단위 메모리 칩 내의 패드를 서로 연결할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 제 1 단위 메모리 칩, 및 제 2 단위 메모리 칩을 구비한다.
제 1 단위 메모리 칩은 제 1 칩 선택신호와 커맨드 신호와 어드레스 신호와 클럭 신호에 응답하여 제 1 내지 제 N 데이터를 내부로 입력하거나 외부로 출력한다. 제 2 단위 메모리 칩은 상기 제 1 단위 메모리 칩과 반도체 기판을 공유하고, 제 2 칩 선택신호와 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호에 응답하여 제 N+1 내지 제 2N 데이터를 내부로 입력하거나 외부로 출력한다.
상기 제 1 단위 메모리 칩 및 상기 제 2 단위 메모리 칩은 동일한 구성을 가질 수 있다.
상기 반도체 메모리 장치는 상기 제 1 칩 선택신호와 상기 제 2 칩 선택신호가 모두 인에이블 상태일 때, 2N 비트구조를 가지고, 상기 제 1 칩 선택신호와 상기 제 2 칩 선택신호 중 어느 하나의 신호가 디스에이블 상태에 있을 때는 N 비트구조를 갖는다.
상기 제 1 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들은 각각 반도체 제조공정에 의해 형성된 메탈 라인들을 통해 상기 제 2 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들과 연결된다.
상기 제 1 및 제 2 단위 메모리 칩은 각각 상기 메탈라인들을 절단할 수 있는 퓨즈 회로를 구비할 수 있다.
본 발명의 다른 하나의 실시형태에 따른 반도체 메모리 장치는 제 1 단위 메모리 칩, 제 2 단위 메모리 칩, 제 3 단위 메모리 칩, 및 제 4 단위 메모리 칩을 구비한다.
제 1 단위 메모리 칩은 제 1 칩 선택신호와 커맨드 신호와 어드레스 신호와 클럭 신호에 응답하여 제 1 내지 제 N 데이터를 내부로 입력하거나 외부로 출력한다.
제 2 단위 메모리 칩은 제 2 칩 선택신호와 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호에 응답하여 제 N+1 내지 제 2N 데이터를 내부로 입력하거나 외부로 출력한다.
제 3 단위 메모리 칩은 제 3 칩 선택신호와 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호에 응답하여 제 2N+1 내지 제 3N 데이터를 내부로 입력하거나 외부로 출력한다.
제 4 단위 메모리 칩은 제 4 칩 선택신호와 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호에 응답하여 제 3N+1 내지 제 4N 데이터를 내부로 입력하거나 외부로 출력한다.
상기 제 1 내지 제 4 단위 메모리 칩은 반도체 기판을 공유한다.
상기 제 1 내지 제 4 단위 메모리 칩은 동일한 구성을 가질 수 있다.
상기 반도체 메모리 장치는 상기 제 1 내지 제 4 칩 선택신호가 모두 인에이블 상태일 때 4N 비트구조를 가지고, 상기 제 1 칩 선택신호 내지 상기 제 4 칩 선택신호 중 3 개의 신호가 인에이블 상태에 있을 때 3N 비트구조를 가지고, 상기 제 1 칩 선택신호 내지 상기 제 4 칩 선택신호 중 2 개의 신호가 인에이블 상태에 있을 때 2N 비트구조를 가지고, 상기 제 1 칩 선택신호 내지 상기 제 4 칩 선택신호 중 1 개의 신호가 인에이블 상태에 있을 때 N 비트구조를 가진다.
상기 제 1 단위 메모리 칩과 상기 제 2 단위 메모리 칩 사이, 상기 제 3 단위 메모리 칩과 상기 제 4 단위 메모리 칩 사이, 상기 제 1 단위 메모리 칩과 상기 제 3 단위 메모리 칩 사이, 상기 제 2 단위 메모리 칩과 상기 제 4 단위 메모리 칩 사이 존재하는 스크라이브 라인들은 패키징 단계에서 슬라이스 되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 블록도이며, 32 비트의 입출력 비트구조를 가지는 2 개의 단위 메모리 칩을 구비한 반도체 메모리 장치를 예로서 보여주고 있다.
도 1을 참조하면, 반도체 메모리 장치는 단위 메모리 칩들(10, 20)을 구비한다. 제 1 단위 메모리 칩(10)은 제 1 칩 선택신호(CS0)와 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)에 응답하여 데이터들(DQ0 ~DQ31)을 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다.
제 2 단위 메모리 칩(20)은 제 2 칩 선택신호(CS1)와 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)에 응답하여 데이터들(DQ32 ~ DQ63)을 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다.
제 1 단위 메모리 칩(10)과 제 2 단위 메모리 칩(20) 사이의 공간은 스크라이브 라인으로서, 패키지 단계에서 절단되지 않는다.
도 2a와 도 2b는 도 1에 도시된 반도체 메모리 장치의 타이밍도이다.
이하, 도 1, 도 2a 및 도 2b를 참조하여 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
도 1의 반도체 메모리 장치는 32 비트의 입출력 비트구조를 갖는 단위 메모리 칩을 2 개 사용하여 구현한 64 비트의 비트구조를 갖는 메모리 장치이다. 제 1 단위 메모리 칩(10)과 제 2 단위 메모리 칩(20)은 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)를 공통으로 사용하고, 입출력 패드들(미도시)을 통해 데이터를 입력 또는 출력한다. 칩 선택신호들(CS0, CS1)의 로직 상태에 따라 도 1의 반도체 메모리 장치는 입출력 비트구조가 달라진다.
예를 들어, 제 1 칩 선택신호(CS0)와 제 2 칩 선택신호(CS1)가 모두 로직 "로우" 상태일 때, 제 1 단위 메모리 칩(10)과 제 2 단위 메모리 칩(20)은 모두 활성화되어 64 비트(DQ0 ~ DQ63)의 데이터를 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다. 즉, 제 1 칩 선택신호(CS0)와 제 2 칩 선택신호(CS1)가 모두 로직 "로우" 상태일 때, 도 1의 반도체 메모리 장치는 64 비트의 입출력 비트구조를 갖는다.
제 1 칩 선택신호(CS0)가 로직 "로우" 상태이고, 제 2 칩 선택신호(CS1)가 로직 "하이" 상태일 때, 제 1 단위 메모리 칩(10)은 활성화되고, 제 2 단위 메모리 칩(20)은 활성화되지 않는다. 이 경우는, 32 비트(DQ0 ~ DQ31)의 데이터를 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다. 즉, 제 1 칩 선택신호(CS0)가 로직 "로우" 상태이고, 제 2 칩 선택신호(CS1)가 로직 "하이" 상태일 때, 도 1의 반도체 메모리 장치는 32 비트의 입출력 비트구조를 갖는다.
제 1 칩 선택신호(CS0)가 로직 "하이" 상태이고, 제 2 칩 선택신호(CS1)가 로직 "로우" 상태일 때, 제 1 단위 메모리 칩(10)은 활성화되지 않고, 제 2 단위 메모리 칩(20)은 활성화된다. 이 경우는, 32 비트(DQ32 ~ DQ63)의 데이터를 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다. 즉, 제 1 칩 선택신호(CS0)가 "하이" 상태이고, 제 2 칩 선택신호(CS1)가 로직 "로우" 상태일 때, 도 1의 반도체 메모리 장치는 32 비트의 입출력 비트구조를 갖는다.
제 1 칩 선택신호(CS0)와 제 2 칩 선택신호(CS1)가 모두 로직 "하이" 상태일 때, 제 1 단위 메모리 칩(10)과 제 2 단위 메모리 칩(20)은 모두 활성화되지 않고, 데이터의 입출력이 이루어지지 않는다.
도 2a 및 도 2b의 타이밍도에는 클럭신호(CLK), 제 1 칩 선택신호(CS0)와 제 2 칩 선택신호(CS1), 및 입출력 데이터(DQ0 ~ DQ31, DQ32 ~ DQ63) 사이의 관계가 나타나 있다.
도 2a에 도시된 바와 같이,액티브 커맨드(ACT)가 발생할 때, 로우 어드레스(ADD0)가 입력되고, 라이트(write) 커맨드(WT)가 발생할 때, 칼럼 어드레스(ADD1)가 입력된다.
도 2b에 도시된 바와 같이,액티브 커맨드(ACT)가 발생할 때, 로우 어드레스(ADD0)가 입력되고, 라이트(write) 커맨드(WT)가 발생할 때, 칩 선택신호(CS0, CS1)에 응답하여 칼럼 어드레스(ADD1, ADD2)가 입력된다.
도 2a를 참조하면, 제 1 칩 선택신호(CS0)와 제 2 칩 선택신호(CS1)가 동시에 인에이블되고, 제 1 단위 메모리 칩(10)과 제 2 단위 메모리 칩(20)의 동일한 어드레스(ADD1)에 해당하는 메모리 셀의 위치에 데이터(DATA1)와 데이터(DATA2)가 각각 기입(write)된다. 도 2b를 참조하면, 제 1 칩 선택신호(CS0)가 인에이블된 후에 제 2 칩 선택신호(CS1)가 인에이블되고, 제 1 칩 선택신호(CS0)에 응답하여 제 1 단위 메모리 칩(10)의 어드레스(ADD1)에 해당하는 메모리 셀의 위치에 데이터(DATA1)가 기입되고, 제 2 칩 선택신호(CS0)에 응답하여 제 2 단위 메모리 칩(20)의 어드레스(ADD2)에 해당하는 메모리 셀의 위치에 데이터(DATA2)가 기입된다. 도 1의 반도체 메모리 장치는 도 2a에 도시된 바와 같이 제 1 단위 메모리 칩(10)과 제 2 단위 메모리 칩(20)의 동일한 어드레스(ADD1)에 해당하는 메모리 셀의 위치에 데이터들(DATA1, DATA2)을 기입할 수도 있고, 도 2b에 도시된 바와 같이 제 1 단위 메모리 칩(10)과 제 2 단위 메모리 칩(20)의 서로 다른 어드레스(ADD1, ADD2)에 해당하는 메모리 셀의 위치에 데이터들(DATA1, DATA2)을 기입할 수도 있다.
도 3은 시프트 배열(shift arrangement)로 배치된 한 쌍의 단위 칩(32, 34)을 나타내며, 도 4는 미러 배열(mirror arrangement)로 배치된 한 쌍의 단위 칩(42, 44)을 나타내고 있다. 도 3과 도 4에서 두 칩 사이의 공간은 스크라이브 라인들(36, 46)을 나타낸다. 도 3과 같이 반도체 웨이퍼 상에 시프트 배열로 단위 칩들을 배열시키면, 동일한 단위 메모리 칩들을 얻을 수 있고, 도 4와 같이 반도체 웨이퍼 상에 미러 배열로 단위 칩들을 배열시키면, 스크라이브 라인(46)을 중심으로 대칭인 단위 칩 쌍들을 얻을 수 있다.
도 5는 도 1에 도시된 반도체 메모리 장치의 칩 배치의 일례를 나타내는 평면도로서, 도 3에 도시된 바와 같은 시프트 배열로 배치된 반도체 장치를 나타내고 있다.
도 5를 참조하면, 반도체 메모리 장치는 제 1 단위 메모리 칩(50), 제 2 단위 메모리 칩(60), 및 패키지 기판(80)을 구비한다. 제 1 단위 메모리 칩(50)과 제 2 단위 메모리 칩(60) 사이에는 스크라이브 라인(70)이 존재한다. 스크라이브 라인(70), 제 1 단위 메모리 칩(50), 및 제 2 단위 메모리 칩(60)은 하나의 몸체로 이루어져 있으며, 반도체 기판을 공유한다. 제 1 단위 메모리 칩(50) 및 제 2 단위 메모리 칩(60)은 각각 제 1 패드 그룹(52), 제 2 패드 그룹(56), 및 칩 선택패드(54)를 구비한다. 제 1 패드 그룹(52)은 데이터의 입출력에 관계된 패드들을 포함하고, 제 2 패드 그룹(56)은 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)가 입력되는 패드들을 포함한다. 제 1 단위 메모리 칩(50) 내에 있는 칩 선택패드(54)에는 제 1 칩 선택신호(CS0)가 입력되고, 제 2 단위 메모리 칩(60) 내에 있는 칩 선택패드(54)에는 제 2 칩 선택신호(CS1)가 입력된다.
버스 메탈(BUS METAL)은 제 1 단위 메모리 칩(50) 내에 있는 제 2 패드 그룹(56) 근방으로부터 제 2 단위 메모리 칩(60) 내에 있는 제 2 패드 그룹(56) 근방까지 뻗어 있다. 제 1 단위 메모리 칩(50) 내에 있는 제 2 패드 그룹(56)을 구성하는 각 패드들은 버스 메탈(BUS METAL)을 통해 제 2 단위 메모리 칩(60) 내에 있는 제 2 패드 그룹(56)을 구성하는 각 패드들과 연결된다.
도 6은 도 1에 도시된 반도체 메모리 장치의 칩 배치의 다른 일례를 나타내는 평면도로서, 도 5에 도시된 반도체 메모리 장치의 칩 배치와 거의 유사하고 버스 메탈(BUS METAL)의 배치만 다르다.
도 6을 참조하면, 버스 메탈(BUS METAL)은 제 1 단위 메모리 칩(50)의 왼쪽 끝에서부터 스크라이브 라인(70)을 거쳐서 제 2 단위 메모리 칩(60)의 오른쪽 끝까지 뻗어 있다. 제 1 단위 메모리 칩(50) 내에 있는 제 2 패드 그룹(56)을 구성하는 각 패드들은 버스 메탈(BUS METAL)을 통해 제 2 단위 메모리 칩(60) 내에 있는 제 2 패드 그룹(56)을 구성하는 각 패드들과 연결된다.
도 7은 도 1에 도시된 반도체 메모리 장치의 칩 배치의 또 다른 일례를 나타내는 평면도로서, 도 4에 도시된 바와 같은 미러 배열로 배치된 반도체 장치를 나타내고 있다.
도 7을 참조하면, 반도체 메모리 장치는 제 1 단위 메모리 칩(50), 제 2 단위 메모리 칩(65), 및 패키지 기판(80)을 구비한다. 제 1 단위 메모리 칩(50)과 제 2 단위 메모리 칩(65) 사이에는 스크라이브 라인(70)이 존재한다. 스크라이브 라인(70), 제 1 단위 메모리 칩(50), 및 제 2 단위 메모리 칩(65)은 하나의 몸체로 이루어져 있으며, 반도체 기판을 공유한다. 제 1 단위 메모리 칩(50) 및 제 2 단위 메모리 칩(65)은 각각 제 1 패드 그룹(52), 제 2 패드 그룹(56), 및 칩 선택패드(54)를 구비한다. 제 1 패드 그룹(52)은 데이터의 입출력에 관계된 패드들을 포함하고, 제 2 패드 그룹(56)은 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)가 입력되는 패드들을 포함한다. 제 1 단위 메모리 칩(50) 내에 있는 칩 선택패드(54)에는 제 1 칩 선택신호(CS0)가 입력되고, 제 2 단위 메모리 칩(65) 내에 있는 칩 선택패드(54)에는 제 2 칩 선택신호(CS1)가 입력된다.
도 7에 도시된 반도체 메모리 장치의 칩 배치는 미러 배열로 배치되어 있으므로, 제 1 단위 메모리 칩(50)과 제 2 단위 메모리 칩(65)은 스크라이브 라인(70)을 중심으로 서로 대칭을 이룬다. 버스 메탈(BUS METAL)은 제 1 단위 메모리 칩(50) 내에 있는 제 2 패드 그룹(56) 근방으로부터 제 2 단위 메모리 칩(65) 내에 있는 제 2 패드 그룹(56) 근방까지 뻗어 있다. 제 1 단위 메모리 칩(50) 내에 있는 제 2 패드 그룹(56)을 구성하는 각 패드들은 버스 메탈(BUS METAL)을 통해 제 2 단위 메모리 칩(65) 내에 있는 제 2 패드 그룹(56)을 구성하는 각 패드들과 연결된다.
도 8은 도 1에 도시된 반도체 메모리 장치가 집적회로로 구현된 반도체 칩들을 갖는 반도체 웨이퍼의 일부분을 나타내는 단면도이다.
도 8을 참조하면, 단위 칩(CHIP1)과 단위 칩(CHIP2)이 한 쌍을 이루고, 단위 칩(CHIP3)과 단위 칩(CHIP4)이 한 쌍을 이룬다. 단위 칩(CHIP1)과 단위 칩(CHIP2) 사이에 존재하는 스크라이브 라인(SL1)은 단위 칩(CHIP1)과 단위 칩(CHIP2) 사이에서 메탈 라인이 지나는 통로이며, 패키징 단계에서 슬라이스 되지 않는다. 단위 칩(CHIP3)과 단위 칩(CHIP4) 사이에 존재하는 스크라이브 라인(SL1)은 단위 칩(CHIP3)과 단위 칩(CHIP4) 사이에서 메탈 라인이 지나는 통로이며, 패키징 단계에서 슬라이스 되지 않는다. 즉, 스크라이브 라인(SL1)은 잘리지(sawing) 않고 단위 칩(CHIP1)과 단위 칩(CHIP2)을 한 몸체로서 유지되도록 하고, 단위 칩(CHIP3)과 단위 칩(CHIP4)을 한 몸체로서 유지되도록 한다. 패키징 단계에서 단위 칩(CHIP2)과 단위 칩(CHIP3) 사이에 존재하는 스크라이브 라인(SL2)은 슬라이스되고, 단위 칩(CHIP2)과 단위 칩(CHIP3)은 분리된다.
도 9는 도 1에 도시된 반도체 메모리 장치의 칩 배치의 또 다른 일례를 나타 내며, 반도체 메모리 장치를 구성하는 단위 메모리 칩들(50, 65)은 퓨즈부(FUSE UNIT)를 구비한다.
도 9를 참조하면, 반도체 메모리 장치는 제 1 단위 메모리 칩(50), 제 2 단위 메모리 칩(65), 및 패키지 기판(80)을 구비한다. 제 1 단위 메모리 칩(50)과 제 2 단위 메모리 칩(65) 사이에는 스크라이브 라인(70)이 존재한다. 스크라이브 라인(70), 제 1 단위 메모리 칩(50), 및 제 2 단위 메모리 칩(65)은 하나의 몸체로 이루어져 있으며, 반도체 기판을 공유한다. 제 1 단위 메모리 칩(50) 및 제 2 단위 메모리 칩(65)은 각각 제 1 패드 그룹(52), 제 2 패드 그룹(56), 및 칩 선택패드(54)를 구비한다. 제 1 패드 그룹(52)은 데이터의 입출력에 관계된 패드들을 포함하고, 제 2 패드 그룹(56)은 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)가 입력되는 패드들을 포함한다. 제 1 단위 메모리 칩(50) 내에 있는 칩 선택패드(54)에는 제 1 칩 선택신호(CS0)가 입력되고, 제 2 단위 메모리 칩(65) 내에 있는 칩 선택패드(54)에는 제 2 칩 선택신호(CS1)가 입력된다.
도 9에 도시된 반도체 메모리 장치의 칩 배치는 미러 배열로 배치되어 있으므로, 제 1 단위 메모리 칩(50)과 제 2 단위 메모리 칩(65)은 스크라이브 라인(70)을 중심으로 서로 대칭을 이룬다. 버스 메탈(BUS METAL)은 제 1 단위 메모리 칩(50) 내에 있는 제 2 패드 그룹(56) 근방으로부터 제 2 단위 메모리 칩(65) 내에 있는 제 2 패드 그룹(56) 근방까지 뻗어 있다. 제 1 단위 메모리 칩(50) 내에 있는 제 2 패드 그룹(56)을 구성하는 각 패드들은 버스 메탈(BUS METAL)을 통해 제 2 단위 메모리 칩(60) 내에 있는 제 2 패드 그룹(56)을 구성하는 각 패드들과 연결된 다.
도 9에 도시된 반도체 메모리 장치의 칩 배치는 도 7의 반도체 메모리 장치의 칩 배치와 달리, 단위 메모리 칩들(50, 65) 내에 퓨즈부(FUSE UNIT)를 구비한다. 이 퓨즈부(FUSE UNIT)는 제 1 메모리 칩(50)과 제 2 메모리 칩(65) 사이의 스크라이브 라인을 절단하여 개별 칩으로 사용하고자 할 때 오프시킨다. 이와 같이, 퓨즈부(FUSE UNIT)를 절단하는 이유는 제 1 메모리 칩(50)과 제 2 메모리 칩(65) 개별 칩으로 사용하고자 할 때 제 1 단위 메모리 칩(50)과 제 2 단위 메모리 칩(50)에 배치되어 있는 메탈라인이 습기를 흡수하여 반도체 장치가 오동작하는 것을 방지하기 위함이다.
도 10은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 10을 참조하면, 반도체 메모리 장치는 단위 메모리 칩들(10, 20)을 구비한다. 제 1 단위 메모리 칩(10)은 제 1 칩 선택신호(CS0)와 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)에 응답하여 데이터들(DQ0 ~DQ31)을 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다. 또한, 제 1 단위 메모리 칩(10)은 제 1 파워다운 신호(CKE0)에 응답하여 파워다운 된다.
제 2 단위 메모리 칩(20)은 제 2 칩 선택신호(20)와 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)에 응답하여 데이터들(DQ32 ~ DQ63)을 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다. 또한, 제 2 단위 메모리 칩(20)은 제 2 파워다운 신호(CKE1)에 응답하여 파워다운 된다.
도 11은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 블록도이며, 32 비트의 입출력 비트구조를 가지는 4 개의 단위 메모리 칩을 구비한 반도체 메모리 장치를 예로서 보여주고 있다.
도 11을 참조하면, 반도체 메모리 장치는 단위 메모리 칩들(110, 120, 130, 140)을 구비한다. 제 1 단위 메모리 칩(110)은 제 1 칩 선택신호(CS0)와 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)에 응답하여 데이터들(DQ0 ~DQ31)을 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다.
제 2 단위 메모리 칩(120)은 제 2 칩 선택신호(CS1)와 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)에 응답하여 데이터들(DQ32 ~ DQ63)을 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다.
제 3 단위 메모리 칩(130)은 제 3 칩 선택신호(CS2)와 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)에 응답하여 데이터들(DQ64 ~ DQ95)을 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다.
제 4 단위 메모리 칩(140)은 제 4 칩 선택신호(CS3)와 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)에 응답하여 데이터들(DQ96 ~ DQ127)을 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다.
이하, 도 11을 참조하여 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
도 11의 반도체 메모리 장치는 32 비트의 입출력 비트구조를 갖는 단위 메모리 칩을 4 개 사용하여 구현한 128 비트의 비트구조를 갖는 메모리 장치이다. 제 1 단위 메모리 칩(110) 내지 제 4 단위 메모리 칩(140)은 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)를 공통으로 사용하고, 입출력 패드들(미도시)을 통해 데이터를 입력 또는 출력한다. 칩 선택신호들(CS0, CS1, CS2, CS3)의 로직 상태에 따라 도 1의 반도체 메모리 장치는 입출력 비트구조가 달라진다.
예를 들어, 제 1 칩 선택신호(CS0) 내지 제 4 칩 선택신호(CS3)가 모두 로직 "로우" 상태일 때, 제 1 단위 메모리 칩(110) 내지 제 4 단위 메모리 칩(140)은 모두 활성화되어 128 비트(DQ0 ~ DQ127)의 데이터를 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다. 즉, 제 1 칩 선택신호(CS0) 내지 제 4 칩 선택신호(CS3)가 모두 로직 "로우" 상태일 때, 도 11의 반도체 메모리 장치는 128 비트의 입출력 비트구조를 갖는다.
제 1 칩 선택신호(CS0)가 로직 "로우" 상태이고, 제 2 칩 선택신호(CS1) 내지 제 4 칩 선택신호(CS3)가 로직 "하이" 상태일 때, 제 1 단위 메모리 칩(110)은 활성화되고, 제 2 단위 메모리 칩(120) 내지 제 4 단위 메모리 칩(140)은 활성화되지 않는다. 이 경우는, 32 비트(DQ0 ~ DQ31)의 데이터를 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다. 즉, 제 1 칩 선택신호(CS0)가 로직 "로우" 상태이고, 제 2 칩 선택신호(CS1) 내지 제 4 칩 선택신호(CS3)가 로직 "하이" 상태일 때, 도 11의 반도체 메모리 장치는 32 비트의 입출력 비트구조를 갖는다.
제 1 칩 선택신호(CS0)와 제 2 칩 선택신호(CS1)가 로직 "로우" 상태이고, 제 3 칩 선택신호(CS1)와 제 4 칩 선택신호(CS3)가 로직 "하이" 상태일 때, 제 1 단위 메모리 칩(110)과 제 2 단위 메모리 칩(120)은 활성화되고, 제 3 단위 메모리 칩(130)과 제 4 단위 메모리 칩(140)은 활성화되지 않는다. 이 경우는, 64 비트(DQ0 ~ DQ63)의 데이터를 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다. 즉, 제 1 칩 선택신호(CS0)와 제 2 칩 선택신호(CS1)가 로직 "로우" 상태이고, 제 3 칩 선택신호(CS1)와 제 4 칩 선택신호(CS3)가 로직 "하이" 상태일 때, 도 11의 반도체 메모리 장치는 64 비트의 입출력 비트구조를 갖는다.
제 1 칩 선택신호(CS0) 내지 제 3 칩 선택신호(CS2)가 로직 "로우" 상태이고, 제 4 칩 선택신호(CS3)가 로직 "하이" 상태일 때, 제 1 단위 메모리 칩(110) 내지 제 3 단위 메모리 칩(130)은 활성화되고, 제 4 단위 메모리 칩(140)은 활성화되지 않는다. 이 경우는, 96 비트(DQ0 ~ DQ95)의 데이터를 반도체 장치의 내부로 입력하거나 반도체 장치의 외부로 출력한다. 즉, 제 1 칩 선택신호(CS0) 내지 제 3 칩 선택신호(CS2)가 로직 "로우" 상태이고, 제 4 칩 선택신호(CS3)가 로직 "하이" 상태일 때, 도 11의 반도체 메모리 장치는 96 비트의 입출력 비트구조를 갖는다. 실제로, 4 개의 단위 메모리 칩(110, 120, 130, 140) 중 임의의 1 개가 활성화되면 32 비트의 비트구조(X32 bit organization)를 가지며, 4 개의 단위 메모리 칩(110, 120, 130, 140) 중 임의의 2 개가 활성화되면 64 비트의 비트구조(X64 bit organization)를 가지며, 4 개의 단위 메모리 칩(110, 120, 130, 140) 중 임의의 3 개가 활성화되면 96 비트의 비트구조(X96 bit organization)를 가지며, 4 개의 단위 메모리 칩(110, 120, 130, 140) 이 모두 활성화되면 128 비트의 비트구조를 갖는다.
제 1 칩 선택신호(CS0) 내지 제 4 칩 선택신호(CS3)가 모두 로직 "하이" 상 태일 때, 제 1 단위 메모리 칩(110)과 제 4 단위 메모리 칩(140)은 모두 활성화되지 않고, 데이터의 입출력이 이루어지지 않는다.
도 12는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 12의 반도체 메모리 장치는 도 11에 도시된 본 발명의 제 3 실시예에 따른 반도체 메모리 장치와 유사하고, 단위 메모리 칩들(110, 120, 130, 140) 각각에 공급되는 파워를 다운시키는 파워다운 신호가 인가된다는 점이 다르다.
예를 들어, 제 1 내지 제 4 파워다운 신호(CKE0 ~ CKE3)가 모두 로직 "로우" 상태이면, 제 1 내지 제 4 단위 메모리 칩들(110, 120, 130, 140) 모두에 파워가 공급된다. 제 1 내지 제 3 파워다운 신호(CKE0 ~ CKE2)가 로직 "로우" 상태이고, 제 4 파워다운 신호(CKE3)가 로직 "하이" 상태이면, 제 1 내지 제 3 단위 메모리 칩들(110, 120, 130)에는 파워가 공급되고, 제 4 단위 메모리 칩(140)에는 파워가 공급되지 않는다. 제 1 파워다운 신호(CKE0)와 제 2 파워다운 신호(CKE1)가 로직 "로우" 상태이고, 제 3 파워다운 신호(CKE2)와 제 4 파워다운 신호(CKE3)가 로직 "하이" 상태이면, 제 1 단위 메모리 칩(110)과 제 2 단위 메모리 칩(120)에는 파워가 공급되고, 제 3 단위 메모리 칩(130)과 제 4 단위 메모리 칩(140)에는 파워가 공급되지 않는다. 제 1 파워다운 신호(CKE0)가 로직 "로우" 상태이고, 제 2 내지 제 4 파워다운 신호(CKE1 ~ CKE3)가 로직 "하이" 상태이면, 제 1 단위 메모리 칩(110)에는 파워가 공급되고, 제 2 내지 제 4 단위 메모리 칩들(120, 130, 140)에는 파워가 공급되지 않는다.
도 11과 도 12에 도시된 4 개의 단위 메모리 칩들을 갖는 반도체 메모리 장치의 경우에도, 도 3 내지 도 10에 도시된 바와 같은 2 개의 단위 메모리 칩들을 갖는 반도체 메모리 장치의 칩 배치 방법을 이용하여 단위 메모리 칩들을 배치할 수 있다.
이하, 도 12를 참조하여 4 개의 단위 메모리 칩들을 갖는 반도체 메모리 장치의 칩 배치에 대해 설명한다.
제 1 단위 메모리 칩(110)과 제 2 단위 메모리 칩(120) 사이, 제 3 단위 메모리 칩(130)과 상기 제 4 단위 메모리 칩(140) 사이, 제 1 단위 메모리 칩(110)과 제 3 단위 메모리 칩(130) 사이, 제 2 단위 메모리 칩(120)과 제 4 단위 메모리 칩(140) 사이에 존재하는 스크라이브 라인들은 패키징 단계에서 슬라이스 되지 않는다.
제 1 단위 메모리 칩(110) 내에 있는 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)를 위한 본딩 패드들(미도시)은 각각 반도체 제조공정에 의해 형성된 제 1 메탈 라인(미도시)을 통해 제 2 단위 메모리 칩(120) 내에 있는 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)를 위한 본딩 패드들(미도시)과 연결된다.
제 3 단위 메모리 칩(130) 내에 있는 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)를 위한 본딩 패드들(미도시)은 각각 제 1 메탈 라인(미도시)을 통해 제 4 단위 메모리 칩(140) 내에 있는 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)를 위한 본딩 패드들(미도시)과 연결된다.
제 1 단위 메모리 칩(110) 내에 있는 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)를 위한 본딩 패드들(미도시)은 각각 반도체 제조공정에 의해 형성된 제 2 메탈 라인(미도시)을 통해 제 3 단위 메모리 칩(130) 내에 있는 상기 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)를 위한 본딩 패드들(미도시)과 연결된다.
제 2 단위 메모리 칩(120) 내에 있는 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)를 위한 본딩 패드들(미도시)은 각각 제 2 메탈 라인(미도시)을 통해 제 4 단위 메모리 칩(140) 내에 있는 커맨드 신호(CMD)와 어드레스 신호(ADDR)와 클럭 신호(CLK)를 위한 본딩 패드들(미도시)과 연결된다.
도 13은 본 발명에 따른 반도체 메모리 장치가 집적회로로 구현된 반도체 칩들을 갖는 반도체 웨이퍼를 나타내는 평면도이다.
도 13을 참조하면, 서로 평행인 2 개의 수평 스크라이브 라인과 서로 평행인 2 개의 수직 스크라이브 라인에 의해 단위 메모리 칩(132)이 형성된다. 도 13의 예에서, 단위 메모리 칩(132)은 32 비트의 비트구조를 갖는 DRAM(X32 DRAM)이다. 64 비트의 비트구조를 갖는 DRAM(X64 DRAM)(134)은 2 개의 단위 메모리 칩으로 구성되고, 128 비트의 비트구조를 갖는 DRAM(X128 DRAM)(136)은 4 개의 단위 메모리 칩으로 구성되어 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명의 실시예들에 의한 반도체 메모리 장치는 동일한 반도체 기판 위에 형성되는 단위 메모리 칩들을 칩 선택신호들에 응답하여 선택함으로써 입출력 비트구조를 조절할 수 있다. 또한, 본 발명의 실시예들에 의한 반도체 메모리 장치는 반도체 제조공정에 의해 형성된 메탈라인을 반도체 웨이퍼 상의 스크라이브 라인을 통과하게 하여 단위 메모리 칩들 내에 형성된 패드들을 연결함으로써 멀티칩 패키지의 제조를 용이하게 할 수 있다.

Claims (22)

  1. 제 1 칩 선택신호와 커맨드 신호와 어드레스 신호와 클럭 신호에 응답하여 제 1 내지 제 N 데이터를 내부로 입력하거나 외부로 출력하는 제 1 단위 메모리 칩; 및
    상기 제 1 단위 메모리 칩과 반도체 기판을 공유하고, 제 2 칩 선택신호와 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호에 응답하여 제 N+1 내지 제 2N 데이터를 내부로 입력하거나 외부로 출력하는 제 2 단위 메모리 칩을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 단위 메모리 칩 및 상기 제 2 단위 메모리 칩은 동일한 구성을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 칩 선택신호와 상기 제 2 칩 선택신호가 모두 인에이블 상태일 때, 2N 비트구조를 가지고, 상기 제 1 칩 선택신호와 상기 제 2 칩 선택신호 중 어느 하나의 신호가 디스에이블 상태에 있을 때는 N 비트구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 단위 메모리 칩과 상기 제 2 단위 메모리 칩 사이에 존재하는 스크라이브 라인은 패키징 단계에서 슬라이스 되지 않은 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들은 각각 반도체 제조공정에 의해 형성된 메탈 라인들을 통해 상기 제 2 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2 단위 메모리 칩은 각각 상기 메탈라인들을 절단할 수 있는 퓨즈 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 제 1 단위 메모리 칩과 상기 제 2 단위 메모리 칩은 상기 스크라이브 라인을 중심으로 미러 배열되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 메탈 라인들은 상기 제 1 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들로부터 이에 대응하는 상기 제 2 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들까지 뻗어 있는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 메탈 라인들은 상기 제 1 단위 메모리 칩, 상기 스크라이브 라인, 및 상기 제 2 단위 메모리 칩 전체에 뻗어 있는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 4 항에 있어서,
    상기 제 1 단위 메모리 칩과 상기 제 2 단위 메모리 칩은 상기 스크라이브 라인을 중심으로 시프트 배열되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 4 항에 있어서,
    상기 제 1 단위 메모리 칩에 공급되는 파워는 제 1 파워다운 신호에 응답하여 다운되고, 상기 제 2 단위 메모리 칩에 공급되는 파워는 제 2 파워다운 신호에 응답하여 다운되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 3 항에 있어서,
    상기 N은 32인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1 칩 선택신호와 커맨드 신호와 어드레스 신호와 클럭 신호에 응답하여 제 1 내지 제 N 데이터를 내부로 입력하거나 외부로 출력하는 제 1 단위 메모리 칩;
    제 2 칩 선택신호와 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호에 응답하여 제 N+1 내지 제 2N 데이터를 내부로 입력하거나 외부로 출력하는 제 2 단위 메모리 칩;
    제 3 칩 선택신호와 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호에 응답하여 제 2N+1 내지 제 3N 데이터를 내부로 입력하거나 외부로 출력하는 제 3 단위 메모리 칩; 및
    제 4 칩 선택신호와 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호에 응답하여 제 3N+1 내지 제 4N 데이터를 내부로 입력하거나 외부로 출력하는 제 4 단위 메모리 칩을 구비하고,
    상기 제 1 내지 제 4 단위 메모리 칩은 반도체 기판을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 내지 제 4 단위 메모리 칩은 동일한 구성을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 내지 제 4 칩 선택신호가 모두 인에이블 상태일 때 4N 비트구조를 가지고, 상기 제 1 칩 선택신호 내지 상기 제 4 칩 선택신호 중 3 개의 신호가 인에이블 상태에 있을 때 3N 비트구조를 가지고, 상기 제 1 칩 선택신호 내지 상기 제 4 칩 선택신호 중 2 개의 신호가 인에이블 상태에 있을 때 2N 비트구조를 가지고, 상기 제 1 칩 선택신호 내지 상기 제 4 칩 선택신호 중 1 개의 신호가 인에이블 상태에 있을 때 N 비트구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제 1 단위 메모리 칩과 상기 제 2 단위 메모리 칩 사이, 상기 제 3 단위 메모리 칩과 상기 제 4 단위 메모리 칩 사이, 상기 제 1 단위 메모리 칩과 상기 제 3 단위 메모리 칩 사이, 상기 제 2 단위 메모리 칩과 상기 제 4 단위 메모리 칩 사이 존재하는 스크라이브 라인들은 패키징 단계에서 슬라이스 되지 않은 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제 1 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신 호와 상기 클럭 신호를 위한 본딩 패드들은 각각 반도체 제조공정에 의해 형성된 제 1 메탈 라인을 통해 상기 제 2 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 3 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들은 각각 상기 제 1 메탈 라인을 통해 상기 제 4 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들은 각각 반도체 제조공정에 의해 형성된 제 2 메탈 라인을 통해 상기 제 3 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 2 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신 호와 상기 클럭 신호를 위한 본딩 패드들은 각각 상기 제 2 메탈 라인을 통해 상기 제 4 단위 메모리 칩 내에 있는 상기 커맨드 신호와 상기 어드레스 신호와 상기 클럭 신호를 위한 본딩 패드들과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 16 항에 있어서,
    상기 제 1 단위 메모리 칩은 제 1 파워 다운 신호에 응답하여 상기 제 1 단위 메모리 칩에 공급되는 파워를 다운시키고, 상기 제 2 단위 메모리 칩은 제 2 파워 다운 신호에 응답하여 상기 제 2 단위 메모리 칩에 공급되는 파워를 다운시키고, 상기 제 3 단위 메모리 칩은 제 3 파워 다운 신호에 응답하여 상기 제 1 단위 메모리 칩에 공급되는 파워가 다운시키고, 상기 제 4 단위 메모리 칩은 제 4 파워 다운 신호에 응답하여 상기 제 4 단위 메모리 칩에 공급되는 파워를 다운시키는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 15 항에 있어서,
    상기 N은 32인 것을 특징으로 하는 반도체 메모리 장치.
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JP2006041380A JP2006244689A (ja) 2005-02-28 2006-02-17 入出力ビット構造を調節し得る半導体メモリ装置
DE102006008877A DE102006008877A1 (de) 2005-02-28 2006-02-21 Halbleiterspeicherbauelement und Herstellungsverfahren
US11/358,798 US7391634B2 (en) 2005-02-28 2006-02-21 Semiconductor memory devices having controllable input/output bit architectures

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Families Citing this family (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5235331B2 (ja) * 2007-05-18 2013-07-10 三菱電機株式会社 半導体集積回路
KR100907013B1 (ko) * 2007-12-28 2009-07-08 주식회사 하이닉스반도체 반도체 집적 회로
KR20090088640A (ko) * 2008-02-15 2009-08-20 삼성전자주식회사 반도체 패키지 제조 방법
US9577642B2 (en) * 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
JP5627197B2 (ja) * 2009-05-26 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US8400870B2 (en) * 2011-01-04 2013-03-19 Winbond Electronics Corp. Memory devices and accessing methods thereof
TWI489477B (zh) * 2011-03-07 2015-06-21 Winbond Electronics Corp 記憶體裝置以及其存取方法
CN102681943B (zh) * 2011-03-16 2015-07-08 华邦电子股份有限公司 内存装置以及其存取方法
KR20120132287A (ko) 2011-05-27 2012-12-05 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 패키지 및 반도체 메모리 장치의 집적도 증대 방법
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US9601456B2 (en) * 2014-01-20 2017-03-21 Etron Technology, Inc. System-in-package module and manufacture method for a system-in-package module
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
US20160307873A1 (en) * 2015-04-16 2016-10-20 Mediatek Inc. Bonding pad arrangment design for semiconductor package
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
KR102578171B1 (ko) * 2016-08-31 2023-09-14 에스케이하이닉스 주식회사 반도체 시스템
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
JP6368845B1 (ja) 2017-12-05 2018-08-01 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021372A (ko) * 1998-09-28 2000-04-25 김영환 반도체 메모리 장치용 어드레스 콘트롤 회로

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA948705A (en) * 1972-07-28 1974-06-04 Robert C. Cook Method for making an integrated circuit apparatus
JPS5766587A (en) * 1980-10-09 1982-04-22 Fujitsu Ltd Static semiconductor storage device
JPS6059588A (ja) * 1983-09-12 1985-04-05 Hitachi Ltd 半導体記憶装置
JPS62231495A (ja) * 1986-03-31 1987-10-12 Toshiba Corp 半導体記憶装置
JP3208590B2 (ja) * 1992-02-28 2001-09-17 ソニー株式会社 シリアル制御装置
US6885092B1 (en) * 1997-09-29 2005-04-26 Hitachi, Ltd. Semiconductor device and a memory system including a plurality of IC chips in a common package
JP2001036016A (ja) 1999-07-23 2001-02-09 Seiko Epson Corp 半導体集積回路装置及びその設計方法
JP3822768B2 (ja) * 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
JP4569913B2 (ja) * 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリモジュール
JP3711027B2 (ja) 2000-03-22 2005-10-26 三洋電機株式会社 半導体装置
JP3666649B2 (ja) 2001-01-12 2005-06-29 シャープ株式会社 半導体集積回路装置
US6594818B2 (en) * 2001-03-21 2003-07-15 Samsung Electronics Co., Ltd. Memory architecture permitting selection of storage density after fabrication of active circuitry
WO2002082540A1 (fr) * 2001-03-30 2002-10-17 Fujitsu Limited Dispositif a semi-conducteurs, son procede de fabrication et substrat semi-conducteur connexe
JP2003023138A (ja) * 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
US6621755B2 (en) * 2001-08-30 2003-09-16 Micron Technology, Inc. Testmode to increase acceleration in burn-in
US6813193B2 (en) * 2003-04-02 2004-11-02 Infineon Technologies, Ag Memory device and method of outputting data from a memory device
US20060285419A1 (en) * 2005-06-16 2006-12-21 Chi-Cheng Hung Flexible capacity memory IC

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021372A (ko) * 1998-09-28 2000-04-25 김영환 반도체 메모리 장치용 어드레스 콘트롤 회로

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Publication number Publication date
KR20060095621A (ko) 2006-09-01
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