KR20040066998A

KR20040066998A - 반도체 메모리 장치의 패드 배치구조 및 패드 배치방법

Info

Publication number: KR20040066998A
Application number: KR1020030003934A
Authority: KR
Inventors: 조법래; 김미조; 이상재
Original assignee: 삼성전자주식회사
Priority date: 2003-01-21
Filing date: 2003-01-21
Publication date: 2004-07-30

Abstract

클럭 대 데이터 출력 딜레이를 개선하기 위해 반도체 메모리 장치의 패드 배치구조 및 패드 배치방법이 개시된다. 칩의 중앙에 복수의 셀 어레이 블록들이 분할 배치되고 상기 셀 어레이 블록들의 가장자리에 위치된 주변회로 블록들내에 각종 패드들이 배치된 에지 패드 방식의 배치구조를 가지는 반도체 메모리 장치에 있어서, 상기 패드들 중에서 상기 주변회로 블록들중 데이터 출력회로에 클럭신호를 제공하기 위한 클럭 패드를 상기 데이터 출력회로의 근방에 배치되어 있는 데이터 출력패드들 사이에 배치한 것을 특징으로 한다.

Description

반도체 메모리 장치의 패드 배치구조 및 패드 배치방법{pad layout structure in semiconductor memory device and pad layout method}

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 메모리 장치의 패드 배치구조 및 패드 배치방법에 관한 것이다.

통상적으로, 디램(DRAM)등과 같은 반도체 메모리 장치의 칩내부에는 외부의 핀들과 연결되는 패드들이 배치되어 있다. 칩내부중 패드들이 배치되는 위치에 따라 센터 패드방식과 에지 패드방식으로 대별된다.

특히, 두 개 이상의 같거나 서로 다른 반도체 칩을 적층하여 하나의 패키지로 만드는 DDP(Dual Die Package), MCP(Multi Chip Package)제품에서는 에지 패드 방식을 사용한다. 에지 패드 방식을 사용하는 칩에서는 클럭 패드가 데이터 출력회로에서 비교적 멀리 떨어져 있기 때문에 클럭 대 데이터 출력(CLK to Dout)의 딜레이(Delay)가 센터 패드방식에 비해 증가한다.

최근에 많이 사용되고 있는 에지 패드방식을 채용한 DDP/MCP 제품의 패드 배치구조가 도 1에 도시되어 있다.

도면을 참조하면, 칩의 중앙에 복수의 셀 어레이 블록들(10-13)이 분할 배치되고, 상기 셀 어레이 블록들(10-13)의 좌측 가장자리(Edge Left)에 위치된 주변회로 블록(20)내에 클럭 패드(24) 및 어드레스/콘트롤 패드(Address/Control PAD)들(23,25)이 배치되어 있는 것이 보여진다. 상기 셀 어레이 블록들(10-13)의 우측 가장자리(Edge Right)에 위치된 주변회로 블록(21)내에는 패드들 중에서 데이터 출력패드(DQ PAD)들(27)이 배치되어 있다. 따라서, 각종 패드들은 칩의 좌측 및 우측 가장자리에 배치되어 있으므로 도 1의 칩은 에지 패드 방식을 취하게 된다. 한편, 센터 패드 방식으로의 전용에 대비하여 도 1의 칩은 에지 패드 방식을 갖지만, 주변회로블록(30)내의 좌측에 어드레스 패드 및 콘트롤 패드들(32)이 미사용 패드로서 배치되고, 우측에 데이터 출력 패드들(34)이 미사용 패드로서 배치되어 있다.

도 1과 같은 패드 배치구조에서, 상기 어드레스 패드 및 콘트롤 패드들(23,25)근방에 배치된 클럭 패드(24)는 외부의 전자적 제품 예컨대 메모리콘트롤러 또는 칩셋에서 제공되는 클럭신호를 받는 패드임을 알 수 있다. 여기서, 상기 클럭 패드(24)를 통해 인가된 클럭신호가 클럭버퍼(50)를 경유하여 상기 주변회로 블록(21)내에 위치한 데이터 출력회로(60,70,71)까지 도달되려면 라인들(L1,L2)을 거쳐야 하므로 필연적으로 전송경로 딜레이가 발생하게 된다.

결국 종래의 에지 패드방식에서, 클럭 패드(CLK PAD)와 데이터 출력 패드(DQ PAD)가 각기 칩의 양 단에 배치됨에 따라 발생되는 경로 딜레이는 클럭 대 데이터 출력 딜레이(CLK to Dout Delay)를 유발한다. 상기 클럭 대 데이터 출력 딜레이에 기인하여 반도체 메모리 장치의 스펙중 외부 클럭이 인가되고 나서 데이터가 출력되기 까지 걸리는 시간을 정의하는 tSAC 파라메타가 증가되는 문제점이 있어왔다. 반도체 메모리 장치의 고속화에 따라 tSAC 파라메타의 마진은 보다 타이트해지고 있으므로, 그러한 경로 딜레이를 최소화하기 위한 대책이 더욱 절실히 요망되는 실정이다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치의 패드 배치구조를 제공함에 있다.

본 발명의 다른 목적은 클럭 신호의 전송 딜레이를 감소시킬 수 있는 반도체 메모리 장치의 패드 배치구조 및 패드 배치방법을 제공함에 있다.

본 발명의 또 다른 목적은 에지 패드방식의 반도체 메모리 장치에 있어서 클럭 대 데이터 출력 딜레이를 감소 또는 최소화시킬 수 있는 반도체 메모리 장치의패드 배치구조 및 패드 배치방법을 제공함에 있다.

상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 칩의 중앙에 복수의 셀 어레이 블록들이 분할 배치되고 상기 셀 어레이 블록들의 가장자리에 위치된 주변회로 블록들내에 각종 패드들이 배치된 에지 패드 방식의 배치구조를 가지는 반도체 메모리 장치는, 상기 패드들 중에서 상기 주변회로 블록들중 데이터 출력회로에 클럭신호를 제공하기 위한 클럭 패드를 상기 데이터 출력회로의 근방에 배치되어 있는 데이터 출력패드들 사이에 배치한 것을 특징으로 한다.

바람직하기로, 상기 데이터 출력패드들은 칩의 우측 가장자리에 배치될 수 있으며, 이 경우에 콘트롤 패드 및 어드레스 패드들은 칩의 좌측 가장자리에 배치된다.

본 발명의 다른 양상에 따라, 칩의 중앙에 복수의 셀 어레이 블록들이 분할 배치되고 상기 셀 어레이 블록들의 제1,2 가장자리에 위치된 주변회로 블록들내에 각종 패드들이 배치된 에지 패드 방식의 배치구조를 가지는 반도체 메모리 장치는, 상기 패드들 중에서 상기 제1 가장자리에 위치된 콘트롤 패드 및 어드레스 패드들에 위치된 클럭 패드와는 별도로, 상기 주변회로 블록들 중 데이터 출력회로에 클럭신호를 제공하기 위한 클럭 패드를 상기 제2 가장자리에 위치된 데이터 출력패드들 근방에 더 배치한 것을 특징으로 한다.

본 발명의 또 다른 양상에 따라, 칩의 중앙에 복수의 셀 어레이 블록들이 분할 배치되고 상기 셀 어레이 블록들의 가장자리에 위치된 주변회로 블록들내에 각종 패드들이 배치된 에지 패드 방식의 배치구조를 가지는 반도체 메모리 장치에서의 클럭 패드 배치방법은, 상기 주변회로 블록들중 데이터 출력회로에 클럭신호를 제공하기 위한 상기 클럭 패드를 상기 데이터 출력회로의 근방에 배치되어 있는 데이터 출력패드들에 인접 배치한 것을 특징으로 한다.

도 1은 통상적인 반도체 메모리 장치의 패드 배치를 보인 도면

도 2는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 패드 배치를 보인 도면

도 3은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 패드 배치를 보인 도면

이하에서는 본 발명의 실시예에 따른 반도체 메모리 장치의 패드 배치구조 및 패드 배치방법이 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.

도 2는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 패드 배치를 보인 도면이다. 도면을 참조하면, 칩의 중앙에 복수의 셀 어레이 블록들(10-13)이 분할 배치되고, 상기 셀 어레이 블록들(10-13)의 좌측 가장자리(Edge Left)에 위치된 주변회로 블록(20)내에 어드레스/콘트롤 패드(Address/Control PAD)들(23)이 배치됨을 알 수 있다. 상기 셀 어레이 블록들(10-13)의 우측 가장자리(Edge Right)에 위치된 주변회로 블록(21)내에는 패드들 중에서 데이터 출력패드(DQ PAD)들(27,29)과, 클럭 패드(28a)가 배치되어 있다.

결국, 도 2에서 보여지는 바와 같이, 주변회로 블록들(20,21)중 데이터 출력회로(60,70,71)에 클럭신호를 제공하기 위한 클럭 패드(28a)는 상기 데이터 출력회로의 근방에 배치되어 있는 데이터 출력패드들(PD3,PD4)사이에 배치된다. 그러한배치구조에 의해, 상기 클럭 패드(28a)를 통해 인가된 클럭신호가 데이터 출력회로(60)에 바로 인가되므로, 도 1에서 보여지는 바와 같은 라인들(L1,L2)에 의한 전송경로 딜레이가 없게 된다. 따라서, 클럭 대 데이터 출력 딜레이를 감소 또는 최소화시킬 수 있게 된다. 결국, 본 발명의 제1 실시예에서는 칩의 양 끝에 서로 떨어져 위치되어 있던 클럭 패드를 데이터 출력 패드들 사이에 인접 배치하여 tSAC을 최소화하였다.

한편, 유사하게, 센터 패드 방식으로의 전용에 대비하여 도 2의 칩은 에지 패드 방식을 갖지만, 주변회로블록(30)내의 좌측에 어드레스 패드 및 콘트롤 패드들(32)이 미사용 패드로서 배치되고, 우측에 데이터 출력 패드들(34)이 미사용 패드로서 배치되어 있다. 여기서, 우측에 데이터 출력 패드들(34)의 근방에는 본 발명의 응용에 따라 미사용 클럭 패드가 배치될 수 있다.

도 3은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 패드 배치를 보인 도면으로서, 도 2의 배치구조와 다른 것은 기존의 클럭 패드를 제거함이 없이 그대로 두고, 별도의 클럭 패드(28)를 상기 데이터 출력회로의 근방에 배치되어 있는 데이터 출력패드들(PD3,PD4)사이에 배치한 것이다. 그러한 배치구조에 의해서도, 상기 클럭 패드(28)를 통해 인가된 클럭신호가 데이터 출력회로(60)에 바로 인가되므로, 도 1에서 보여지는 바와 같은 라인들(L1,L2)에 의한 전송경로 딜레이가 없게 된다. 따라서, 본 발명의 제2 실시예에서도 칩의 양 끝에 클럭 패드를 각기 배치하고, 데이터 출력회로의 클럭신호를 데이터 출력 패드들 사이에 인접 배치한 클럭 패드로부터 공급되도록 하여 tSAC을 최소화하였다.

상기한 바와 같이, 에지 패드 방식을 사용하는 디램의 경우에 종래에는 클럭 패드와 데이터 출력패드가 칩의 양 끝에 위치함에 따라 물리적인 딜레이의 발생에 기인하여 tSAC이 증가되었으나, 본 발명에서는 클럭 패드를 데이터 출력 패드에 인접 배치하여 클럭신호의 전송경로 딜레이에 의한 tSAC 증가를 제거 또는 최소화함을 알 수 있다.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 센터 패드방식을 사용하는 칩의 경우에 데이터 출력회로 근방에 클럭패드를 형성하거나 추가로 설치할 수 있음은 물론이다.

상기한 바와 같이, 주변회로 블록들중 데이터 출력회로에 클럭신호를 제공하기 위한 상기 클럭 패드를 상기 데이터 출력회로의 근방에 배치되어 있는 데이터 출력패드들에 인접 배치하는 본 발명에 따르면, 클럭 대 데이터 출력 딜레이를 감소 또는 최소화시킬 수 있는 효과가 있다. 따라서, 고속의 반도체 메모리 장치의 패드 배치구조로서 더욱 적합하게 채용되는 이점이 있다.

Claims

칩의 중앙에 복수의 셀 어레이 블록들이 분할 배치되고 상기 셀 어레이 블록들의 가장자리에 위치된 주변회로 블록들내에 각종 패드들이 배치된 에지 패드 방식의 배치구조를 가지는 반도체 메모리 장치에 있어서:

상기 패드들 중에서 상기 주변회로 블록들중 데이터 출력회로에 클럭신호를 제공하기 위한 클럭 패드를 상기 데이터 출력회로의 근방에 배치되어 있는 데이터 출력패드들 사이에 배치한 것을 특징으로 하는 반도체 메모리 장치의 패드 배치구조.
제1항에 있어서:

상기 데이터 출력패드들은 칩의 우측 가장자리에 배치됨을 특징으로 하는 반도체 메모리 장치의 패드 배치구조.
제2항에 있어서:

상기 패드들 중에서 콘트롤 패드 및 어드레스 패드들은 칩의 좌측 가장자리에 배치됨을 특징으로 하는 반도체 메모리 장치의 패드 배치구조.
칩의 중앙에 복수의 셀 어레이 블록들이 분할 배치되고 상기 셀 어레이 블록들의 제1,2 가장자리에 위치된 주변회로 블록들내에 각종 패드들이 배치된 에지 패드 방식의 배치구조를 가지는 반도체 메모리 장치에 있어서:

상기 패드들 중에서 상기 제1 가장자리에 위치된 콘트롤 패드 및 어드레스 패드들에 위치된 클럭 패드와는 별도로, 상기 주변회로 블록들 중 데이터 출력회로에 클럭신호를 제공하기 위한 클럭 패드를 상기 제2 가장자리에 위치된 데이터 출력패드들 근방에 더 배치한 것을 특징으로 하는 반도체 메모리 장치의 패드 배치구조.
제4항에 있어서:

상기 데이터 출력패드들이 칩의 우측 가장자리에 배치될 경우에 상기 제2 가장자리는 칩의 우측 가장자리임을 특징으로 하는 반도체 메모리 장치의 패드 배치구조.
제5항에 있어서:

상기 제1 가장자리는 상기 칩의 좌측 가장자리에 대응됨을 특징으로 하는 반도체 메모리 장치의 패드 배치구조.
칩의 중앙에 복수의 셀 어레이 블록들이 분할 배치되고 상기 셀 어레이 블록들의 가장자리에 위치된 주변회로 블록들내에 각종 패드들이 배치된 에지 패드 방식의 배치구조를 가지는 반도체 메모리 장치에서의 클럭 패드 배치방법에 있어서:

상기 주변회로 블록들중 데이터 출력회로에 클럭신호를 제공하기 위한 상기 클럭 패드를 상기 데이터 출력회로의 근방에 배치되어 있는 데이터 출력패드들에 인접 배치한 것을 특징으로 하는 반도체 메모리 장치의 패드 배치방법.