JP2005332407A - 半導体メモリ装置の改善されたミラーモード動作システム及びその装置、並びにその方法 - Google Patents

Abstract

【課題】追加的なパッドまたはピンを備えることなく、ミラーモードを設定することができるシステム及びその半導体メモリ装置、並びにその方法を提供する。
【解決手段】二つのメモリ装置に共通の命令信号と各装置に個別に供給される非共有命令信号のような既存の命令信号の組合せを用いることで、スタブ負荷による信号低下を防止しながらミラーモードの動作が可能である。本発明の実施例では、従来の技術と比べて付加的なピンまたはパッドを必要としないので、より小さいパッケージでミラーモード動作が可能である。
【選択図】 図6

Description

本発明は半導体装置に関するもので、特に、半導体メモリ装置の改善されたミラーモード動作に関する。

図１は、複数のメモリモジュールを有する従来のメモリシステム１００を示すブロック図である。メモリシステム１００は、２個のメモリモジュール１０５、１１０を含む。各メモリモジュール１０５、１１０は、複数のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置１２０と制御／アドレス（Ｃ／Ａ）バッファ１２５から構成される。ＤＲＡＭ装置１２０と制御／アドレスバッファ１２５はモジュール基板上に装着される。各メモリモジュール１０５、１１０に装着されたＤＲＡＭ装置１２０と制御／アドレスバッファ１２５は、マザーボード／モジュール基板に装着された（図示せず）ソケットまたはコネクタを通じて制御器１１５から伝送された信号を受信する。マザーボードのデータバス（ＤＱ）とクロックバス（ＣＬＫ）は、各メモリモジュール１０５、１１０のＤＲＡＭ装置１２０に共通に接続される。ＤＲＡＭ装置１２０は、データバス（ＤＱ）とクロックバス（ＣＬＫ）に対してスタブ負荷（ｓｔｕｂ ｌｏａｄｓ）である。よって、図１に示された構成は、「スタブ−バス（ｓｔｕｂ−ｂｕｓ）」構造とも呼ばれる。図１には、メモリモジュール１０５、１１０の一面だけを示してあるが、他のＤＲＡＭ装置１２０や制御／アドレスバッファ１２５が他の面に装着されることもある。この場合のメモリモジュール１０５、１１０は、一般的にＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）として知られている。

図２は、従来の一対のミラー配列における二つの集積回路を示す。第１の装置３１０のボンディングパッドに供給される外部信号は、第２の装置３２０のボンディングパッドに供給される外部信号とは対称的なものである。各集積回路のマルチプレクサ（ＭＵＸ）３１５、３２５に供給される選択ロジッグ（ＳＥＬ）によって内部のスイチング経路が適切に設けられる。例えば、図２の構成例では、信号Ａ２、Ａ１０、／ＲＡＳ、ＣＫ、／ＣＫ、／ＣＳ、Ａ９、及びＡ５は、ノーマル装置３１０のパッド３４０、３４５、３５０、３５５、３６０、３６５、３７０、３７５に割り当てられる。一方、ミラー装置３２０の信号Ａ５、Ａ９、／ＣＳ、／ＣＫ、ＣＫ、／ＲＡＳ、Ａ１０、及びＡ２は、それぞれのパッド３４０、３４５、３５０、３５５、３６０、３６５、３７０、３７５に割り当てられる。

図３は、従来の技術による一対のノーマルパッケージとミラーパッケージに接続されたメモリ制御器を示している。メモリ制御器４００は、信号Ａ、…、Ｂ、ＤＱ１、…、ＤＱ７を発生する。ミラーパッケージ４１０は、図２に示されたようなノーマルパッケージ４２０に対して「ｂａｃｋ−ｔｏ−ｂａｃｋ」方法として割り当てられる。よって、図３に示されたようにパッケージ４１０、４２０の隣接ピンが互いに接続される。ノーマルパッケージ４２０で信号Ａ、Ｂ、ＤＱ１、及びＤＱ７に対するピンは、それぞれ信号Ａ、Ｂ、ＤＱ１、及びＤＱ７を受信するために割り当てられる。ここで、信号Ａ、Ｂ、ＤＱ１、及びＤＱ７に対するピンは、装置４１０、４２０（図示せず）に位置する信号Ａ、Ｂ、ＤＱ１、及びＤＱ７のためのパッドにそれぞれ対応するように接続される。しかし、ミラーパッケージ４１０では、信号Ａ、Ｂ、ＤＱ１、及びＤＱ７に対するピンは、信号Ｂ、Ａ、ＤＱ７、及びＤＱ１をそれぞれ受信するために割り当てられる。

図４は、モジュール基板に装着された複数のメモリ装置を有する従来のＤＩＭＭのピン配列を示す。複数のメモリ装置１０−１、１０−２、…、１０−ｎがメモリモジュールの前面１０に装着される。また、複数のメモリ装置２０−１、２０−２、…、２０−ｎがメモリモジュールの後面２０に装着される。

各メモリ装置１０−１、…、１０−ｎ、２０−１、…、２０−ｎは、メモリ制御器から共通電源信号（ｐｏｗｅｒ）、共通命令信号（ｃｏｍ）、共通アドレス信号（ａｄｄ）、非共有命令信号（ｎｃｏｍ１、ｎｃｏｍ２）、及び共通データ信号（ｄａｔａ）を受信する。一般的に、電源信号は、電源供給信号（ＶＣＣ）、または接地信号（ＶＳＳ）を含む。命令信号（ｃｏｍ）は、クロック信号（ＣＫ）、ロウアドレスストローブ信号（ＲＡＳＢ）、カラムアドレスストローブ信号（ＣＡＳＢ）、ライトイネーブル信号（ＷＥＢ）、クロックイネーブル信号（ＣＫＥ）などを含む。

そして、メモリモジュールの前面１０の各メモリ装置１０−１、…、１０−ｎは、「非共有（ｎｏｎ−ｓｈａｒｅｄ）」命令信号（ｎｃｏｍ２）を受信する。これと類似の方法として、メモリモジュールの後面２０の各メモリ装置２０−１、…、２０−ｎは、「非共有」命令信号（ｎｃｏｍ１）を受信する。すなわち、非共有命令信号（ｎｃｏｍ１）は、メモリモジュールの後面２０におけるすべてのメモリ装置に共通に供給されて、非共有命令信号（ｎｃｏｍ２）は、メモリモジュールの前面１０におけるすべてのメモリ装置に共通として供給される。本明細書において、「非共有」という用語は、メモリモジュールのすべてのメモリ装置によって共有されない信号を記述する広い意味として解釈される。

電源信号（ｐｏｗｅｒ）ピン、命令信号（ｃｏｍ）ピン、アドレス信号（ａｄｄ）ピン、及びデータ信号（ｄａｔａ）ピンは、モジュール基板に装着されたすべてのメモリ装置に共通に接続される。しかし、それぞれのメモリ装置は、普通のピン配列を有するので、前面１０のピン配列は、メモリモジュールの後面２０のピン配列に比べてメモリモジュールが非対称に配列される。このような理由で、共通信号ライン（ｐｏｗｅｒ、ｃｏｍ、ａｄｄ、ｄａｔａ）はモジュール基板から分離させねばならない。

例えば、メモリ装置１０−１の１番ピンとメモリ装置２０−１の１番ピンは、互いに直接的に隣接する位置にないので、互いに相手に対し左側、または右側に離れている。したがって、信号ラインも二つのピンに信号を供給するために分離させねばならない。そして、信号ラインのうち、一つは他の信号ラインと比べてより短くなっていて、これによって短いスタブ（ｓｈｏｒｔ ｓｔｕｂ）が発生することとなり、特に、高周波数での好ましくない影響と信号品質の低下を引き起こす原因となる。

図５は、ミラーモード機能を備えた従来のメモリ装置６００を示す。メモリ装置６００は、外部のピンから電源信号（ＶＣＣ、ＶＲＥＦ、ＧＮＤ）、非共有命令信号（ＮＣＯＭ）、命令信号（ＣＯＭ）、アドレス信号（ＡＤＤ）、及びデータ信号（ＤＡＴＡ）のような複数の外部信号を受信する。外部信号は、これに対応するパッド（ＰＶＣＣ、ＰＶＲＥＦ、ＰＧＮＤ、ＰＮＣＯＭ、ＰＣＯＭ、ＰＡＤＤ、及びＰＤＡＴＡ）にそれぞれが接続される。

メモリ装置６００は、スイッチング回路６１０に供給される信号に応じてノーマルモード、またはミラーモードで動作する。スイチング回路６１０がボンディングオプションパッド６００−１を介して電源供給ソースパッド（ＰＶＣＣ）に接続されると、メモリ装置６００はミラーモードで動作する。すなわち、スイッチング回路６１０は、多様な外部端子から入力される入力信号の配列を他の種類の配列に切り替える。例えば、命令パッドとアドレスパッド（ＰＮＣＯＭ、ＰＣＯＭ、及びＰＡＤＤ）に供給される入力信号は、内部の命令信号とアドレス信号（ｉｎｃｏｍｅ、ｉｃｏｍ、ｉａｄｄ）に接続されないで、これに対応する内部データ信号（ｉｄａｔａ）に転送される。

一方、スイッチング回路６１０がボンディングオプションパッド６００−２を介して接地信号パッド（ＰＧＮＤ）に接続されると、メモリ装置はノーマルモードで動作する。すなわち、命令パッドとアドレスパッド（ＰＮＣＯＭ、ＰＣＯＭ、及びＰＡＤＤ）の入力信号は、他の内部信号に転換されないで、それぞれ内部命令信号（ｉｎｃｏｍ、ｉｃｏｍ）と内部アドレス信号（ｉａｄｄ）に転送される。また、ノーマルモードでは、データ信号パッド（ＰＤＡＴＡ）の入力信号は、それぞれ対応する内部データ信号（ｉｄａｔａ）に転送される。

上述したように従来のメモリ装置６００は、ミラーモード、またはノーマルモードで動作するためには追加的なボンディングオプションパッド６００−１、６００−２やピンを収容するために、装置の大きさが増加する。そして、これは製造費用の増加をもたらす。

本発明は、前記の問題点、そして従来技術のその他の短所を解決する。

本発明の目的は、追加的なパッドまたはピンを備えることなく、ミラーモードを設定することができるシステム及びその半導体メモリ装置、並びにその方法を提供することにある。

前記目的を達成するための本発明のシステムは、第１メモリ装置、第２メモリ装置、及びモジュール基板を含むメモリモジュールと、メモリ制御器とを備えて、前記第１メモリ装置は前記メモリ制御器から受信される第１共有信号及び第１非共有信号に応答してノーマルモードで動作し、前記第２メモリ装置は前記メモリ制御器から受信される前記第１共有信号及び第２非共有信号に応答してミラーモードで動作することを特徴とする。

前記第１共有信号をチップリセット信号としてもよいし、前記第１非共有信号及び前記第２非共有信号をチップ選択信号としてもよいし、前記第１非共有信号及び前記第２非共有信号をクロックイネーブル信号としてもよいし、前記第１非共有信号及び前記第２非共有信号をオンダイターミネーション信号としてもよい。

前記メモリモジュールはＤＩＭＭであり、前記ＤＩＭＭは、前記モジュールボードの前面に配置された前記第１メモリ装置と、前記第１メモリ装置に対応する位置の前記モジュールボードの後面に配置された前記第２メモリ装置とを有することができる。前記第１メモリ装置は、前記第１共有信号と前記第１非共有信号に応答して第１レベルを有する第１ミラー制御信号を発生する第１ミラー制御回路、及び、前記第１ミラー制御信号に応答して前記第１メモリ装置に入力される第１入力信号を前記第１メモリ装置の第１内部入力回路に接続する第１スイチング回路を備えることができる。前記第２メモリ装置は、前記第１共有信号及び前記第２非共有信号に応答して第２ミラー制御信号を発生する第２ミラー制御回路、及び、前記第２ミラー制御信号に応答して前記第２メモリ装置に入力される前記第１入力信号を前記第２メモリ装置の第２内部入力回路に接続する第２スイチング回路を備えることができる。

前記目的を達成するための本発明の半導体メモリ装置は、第１命令信号及び第２命令信号に応答してミラー制御信号を発生するミラー制御回路、及び、前記ミラー制御信号に応答して第１入力信号及び第２入力信号を選択した内部回路に接続するスイチング回路を備えることを特徴とする。

前記ミラー制御回路は、前記第１命令信号に応答して第１内部信号を発生する第１バッファ、前記第２命令信号に応答して第２内部信号を発生する第２バッファ、及び前記第１内部信号及び前記第２内部信号に応答して前記ミラー制御信号を発生するフリップフロップを備えることができる。前記ミラー制御回路は、前記第１バッファと前記フリップフロップとの間、及び前記第２バッファと前記第１バッファとの間に接続された遅延素子をさらに備えることができ、前記遅延素子は、前記第１バッファを通じて流れる電流を減少させることができる。

前記第１命令信号をメモリ制御器から転送されるチップ選択信号としてもよいし、前記第２命令信号を前記メモリ制御器から転送されるチップリセット信号としてもよいし、前記第１命令信号をメモリ制御器から転送されるクロックイネーブル信号としてもよいし、前記第２命令信号を前記メモリ制御器から転送されるチップリセット信号としてもよいし、前記第１命令信号をメモリ制御器から転送されるオンダイターミネーション信号としてもよいし、前記第２命令信号を前記メモリ制御器から転送されるチップリセット信号としてもよい。

前記スイッチング回路は、前記ミラー制御信号の第１レベルに応答して前記第１及び第２入力信号を第１及び第２内部回路に接続する第１スイチング素子、及び前記ミラー制御信号の第２レベルに応答して前記第１及び第２入力信号を第３及び第４内部回路に接続する第２スイチング素子を備えることができる。

前記目的を達成するための本発明の方法は、モジュール基板の前面に装着された第１メモリ装置の入力である共有信号及び第１非共有信号に応答して前記第１メモリ装置をノーマルモードで動作する段階、及び前記モジュール基板の後面に装着された第２メモリ装置の入力である前記共有信号及び第２非共有信号に応答して前記第２メモリ装置をミラーモードで動作する段階を備えることを特徴とする。

前記第１メモリ装置をノーマルモードで動作する段階は、前記共有信号及び前記第１非共有信号に応答して第１内部ミラー信号を発生して、前記第１内部ミラー信号は前記第１メモリ装置の入力信号を前記第１メモリ装置の少なくとも二つの出力端子の中から一つに接続する第１スイチング回路を制御することを特徴として、前記第２メモリ装置をミラーモードで動作する段階は、前記共有信号及び前記第２非共有信号に応答して第２内部ミラー信号を発生し、前記第２内部ミラー信号は前記第２メモリ装置の入力信号を前記第２メモリ装置の少なくとも二つの出力端子の中から一つに接続する第２スイチング回路を制御することを特徴とする。

前記共有信号をメモリ制御器から受信されるチップリセット信号としてもよいし、前記第１非共有信号及び前記第２非共有信号をチップ選択信号、クロックイネーブル信号、及びオンダイターミネーション信号からなるグループから選択される信号としてもよい。

本発明によれば、追加的なパッドまたはピンを備えることなく、ミラーモードを設定することができる。

図６は、本発明の一実施形態によるＤＩＭＭのピン配列を示す。ＤＩＭＭは、モジュール基板の前面３０に装着された複数のメモリ装置３０−１、…、３０−ｎと、モジュール基板の後面４０に装着された複数のメモリ装置４０−１、…、４０−ｎを含む。

図４の従来ＤＩＭＭと比べて、図６に示すＤＩＭＭでは、メモリ制御器（図示せず）が発生したリセット信号（ｒｅｓｅｔ）がメモリモジュール前面３０のメモリ装置３０−１、…、３０−ｎとメモリモジュール後面４０のメモリ装置４０−１、…、４０−ｎに共通に供給される。したがって、メモリ装置は、リセット信号を受信するための付加的なピンを有する。リセット信号は、メモリ装置３０−１、…、３０−ｎ、４０−１、…、４０−ｎを初期化させる。

メモリ装置３０−１、…、３０−ｎ、４０−１、…、４０−ｎは、ＤＤＲ３−ＤＲＡＭのような高周波数で動作する複数のＤＲＡＭ装置を含むことができる。ＤＲＡＭのノーマル動作が実施される前に、ＤＤＲ３−ＤＲＡＭ装置はリセット信号を利用して周期的に初期化される。

図７は、本発明の一実施形態によるミラーモード機能を有するメモリ装置８００を示す。メモリ装置８００は、図６に示した個別のメモリ装置３０−１、…、３０−ｎ、４０−１、…、４０−ｎにあたる。

メモリ装置８００は、外部ピンとして電源信号（ＶＣＣ、ＶＲＥＦ、ＧＮＤ）、非共有命令信号（ＮＣＯＭ）、命令信号（ＣＯＭ）、アドレス信号（ＡＤＤ）、及びデータ信号（ＤＡＴＡ）のような複数の外部信号を受信する。このような外部信号は、これに対応するパッド（ＰＶＣＣ、ＰＶＲＥＦ、ＰＧＮＤ、ＰＮＣＯＭ、ＰＣＯＭ、ＰＡＤＤ及びＰＤＡＴＡ）にそれぞれが接続される。そして、メモリ装置８００は、メモリ制御器からリセットパッド（ＰＲＥＳＥＴ）を通して初期化信号（ＲＥＳＥＴ）を受信するためのリセットピンを有する。メモリ装置８００は、相対的に低い周波数で動作するリセット信号（ＲＥＳＥＴ）に応答して初期化される。

メモリ装置８００は、外部から供給される信号を多様に内部回路に供給することができるスイッチング回路８１０を含む。スイッチング回路８１０は、非共有命令信号（ＮＣＯＭ）のうちの一つとリセット信号（ＲＥＳＥＴ）に応答してミラー制御信号（ｃｏｎ）を発生するミラーモード制御回路８２０によって制御される。本発明の他の実施形態では、ミラーモード制御回路８２０は、リセット信号（ＲＥＳＥＴ）と一つ以上の非共有命令信号（ＮＣＯＭ）に応答することもできる。

本発明の他の実施形態では、メモリ装置８００は、ミラー制御信号（ｃｏｎ）が「ハイ」レベルである場合はミラーモードで動作する。この場合において、スイッチング回路８１０は、命令及びアドレスパッド（ＰＮＣＯＭ、ＰＣＯＭ、及びＰＡＤＤ）に供給される入力信号をこれに対応する複数の内部データ信号（ｉｄａｔａ）に転送する。データ信号パッド（ＰＤＡＴＡ）の入力信号は、これに相応する複数の内部命令及びアドレス信号（例えばｉｎｃｏｍ、ｉｃｏｍ）に転送される。

これとは逆に、ミラー制御信号（ｃｏｎ）が「ロー」レベルである場合、メモリ装置８００はノーマルモードで動作する。この場合において、スイッチング回路８１０は、命令及びアドレスパッド（ＰＮＣＯＭ、ＰＣＯＭ、及びＰＡＤＤ）の入力信号をこれに対応する複数の内部命令信号（ｉｎｃｏｍ、ｉｃｏｍ）及び内部アドレス信号（ｉａｄｄ）に供給して、データ信号パッド（ＰＤＡＴＡ）の入力信号を複数のこれに対応する内部データ信号（ｉｄａｔａ）に供給する。

逆に、ミラー制御信号（ｃｏｎ）が「ロー」レベルである場合、メモリ装置がミラーモードで動作し、ミラー制御信号（ｃｏｎ）が「ハイ」レベルである場合はメモリ装置がノーマルモードで動作することは明白なことである。

図５に示す従来のメモリ装置と比べて、本発明の望ましい実施形態のメモリ装置８００は、ミラーモード制御信号やノーマルモード制御信号を受信するための付加的なピンや付加的なポンディングパッドを必要としない。すなわち、ＤＤＲ３−ＤＲＡＭのような高周波数で動作するメモリ装置は、ミラーモード動作にかかわらず、基本的にメモリ装置を初期化するためのリセット信号を有する。よって、本発明の実施形態によるメモリ装置は、メモリ装置をミラーモードや正常モードとして動作させるために既存のリセット信号及び既存の非共有命令信号を用いる。結局、上述した従来のメモリ装置と比べて本発明の実施形態によるメモリ装置の大きさは減少する。

そして、メモリ装置８００がミラーモードで動作することもあり、ＤＩＭＭは、図６に示されたように短いスタブ（ｓｈｏｒｔ ｓｔｕｂ）による信号低下にもかかわらず複数のメモリ装置８００を含むことができる。

図８は、本発明の第１実施形態によるミラーモード制御回路９００を示す。ミラーモード制御回路９００は、リセットパッド（ＰＲＥＳＥＴ）に入力されるリセット入力信号とチップ選択パッド（ＰＣＳＢ）に入力されるチップ選択信号（ＣＳＢ）入力に応答してミラー制御信号（ｃｏｎ）を発生する。図７に示したようにチップ選択信号（ＣＳＢ）は非共有命令信号（ＮＣＯＭ）の一つの例である。チップ選択信号（ＣＳＢ）は、フリップフロップ９３０に供給される内部チップ選択信号を発生するチップ選択バッファ９１０に入力される。リセット信号（ＲＥＳＥＴ）は、フリップフロップ９３０に供給される内部リセット信号を発生するリセットバッファ９２０に入力される。フリップフロップ９３０は、チップ選択バッファ９１０から供給される内部チップ選択信号をリセットバッファ９２０が発生した内部リセット信号に応答してラッチしてモード制御信号（ｃｏｎ）を発生する。

図９は、本発明の第２実施形態によるミラーモード制御回路１０００を示す。ミラーモード制御回路１０００は、リセットパッド（ＰＲＥＳＥＴ）に入力されるリセット入力信号とチップ選択パッド（ＰＣＳＢ）に入力されるチップ選択信号（ＣＳＢ）入力に応答してミラー制御信号（ｃｏｎ）を発生する。図７に示されたようにチップ選択信号（ＣＳＢ）は、非共有命令信号（ＮＣＯＭ）の一つの例である。チップ選択信号（ＣＳＢ）は、フリップフロップ１０４０に供給される内部チップ選択信号を発生するチップ選択バッファ１０１０に入力される。リセット信号（ＲＥＳＥＴ）は、フリップフロップ１０４０に供給される内部リセット信号を発生するリセットバッファ１０２０に入力される。フリップフロップ１０４０は、チップ選択バッファ１０１０から供給される内部チップ選択信号をリセットバッファ１０２０が発生した内部リセット信号に応答してラッチしてモード制御信号ｃｏｎを発生する。

ミラー制御回路１０００は、チップ選択バッファ１０１０を通じて流れる電流を減少するために構成された遅延素子１０３０を含む。すなわち、チップ選択バッファ１０１０は、遅延素子１０３０によって遅延された内部リセット信号に応答して活性化となり、フリップフロップ１０４０に供給される内部チップ選択信号を発生する。

図１０は、本発明の第３実施形態によるミラーモード制御回路１１００を示す。ミラーモード制御回路１１００は、リセットパッド（ＰＲＥＳＥＴ）に入力されるリセット入力信号とクロックイネーブルパッド（ＰＣＫＥ）に入力されるクロックイネーブル信号（ＣＫＥ）入力に応答してミラー制御信号（ｃｏｎ）を発生する。図７に示されたようにクロックイネーブル信号（ＣＫＥ）は非共有命令信号（ＮＣＯＭ）の一つの例である。クロックイネーブル信号（ＣＫＥ）は、フリップフロップ１１３０に供給される内部クロックイネーブル信号を発生するクロックイネーブルバッファ１１１０に入力される。リセット信号（ＲＥＳＥＴ）は、フリップフロップ１１３０に供給される内部リセット信号を発生するリセットバッファ１１２０に入力される。フリップフロップ１１３０は、クロックイネーブルバッファ１１１０から供給される内部チップ選択信号をリセットバッファ１１２０が発生する内部リセット信号に応答してラッチしてモード制御信号ｃｏｎを発生する。

図１０には示してないが、ミラーモード制御回路１１００の他の実施形態は、遅延素子を含むこともできる。この場合において、遅延素子は、図９に示された遅延素子１０３０と同じ方法でミラーモード制御回路に接続される。

図１１は、本発明の第４実施形態によるミラーモード制御回路１２００を示す。ミラーモード制御回路１２００は、リセットパッド（ＰＲＥＳＥＴ）に入力されるリセット入力信号とオンダイターミネーション（ｏｎ−ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ）パッド（ＰＯＴＣ）に入力されるオンダイターミネーション信号（ＯＴＣ）入力に応答してミラー制御信号（ｃｏｎ）を発生する。図７に示されたようにオンダイターミネーション信号（ＯＴＣ）は、非共有命令信号（ＮＣＯＭ）の一つの例である。オンダイターミネーション信号（ＯＴＣ）は、フリップフロップ１２３０に供給される内部オンダイターミネーション信号を発生するオンダイターミネーションバッファ１２１０に入力される。リセット信号（ＲＥＳＥＴ）は、フリップフロップ１２３０に供給される内部リセット信号を発生するリセットバッファ１２２０に入力される。フリップフロップ１２３０は、オンダイターミネーションバッファ１２１０から供給される内部チップ選択信号をリセットバッファ１２２０が発生する内部リセット信号に応答してラッチしてモード制御信号（ｃｏｎ）を発生する。

図１１に示せなかったが、ミラーモード制御回路１２００の他の実施形態は、遅延素子を含むこともできる。この場合において、遅延素子は、図９に示した遅延素子１０３０と同じ方法でミラーモード制御回路に接続される。

図８ないし図１１に示された本発明の実施形態において、ミラー制御回路はメモリ制御器から転送されたリセット信号と非共有共通信号に応答して制御信号を発生する。上述のように、非共有制御信号は、例えば、チップ選択信号（ＣＳＢ）、クロックイネーブル信号（ＣＫＥ）、オンダイターミネーション信号（ＯＴＣ）を含む。

図１２は、図８及び図９に示す実施形態において、ミラーモードで動作させるための信号レベルを示すタイミング図である。ミラー制御信号（ｃｏｎ）が「ハイ」レベルであれば、メモリ装置はミラーモードで動作する。リセット信号（ＳＲＥＳＥＴ）の下降エッジでチップ選択信号ＳＣＳＢが「ハイ」レベルであれば、ミラー制御信号（ｃｏｎ）は「ハイ」レベルに遷移する。図１０及び図１１の実施形態も、チップ選択信号（ＳＣＳＢ）が他の非共有命令信号（クロックイネーブル信号（ＳＣＫＥ）、またはオンダイターミネーション信号（ＳＯＴＣ））に置き換えられたことを除いて、類似のタイミングで動作し得る。

図１３は、図８及び図９に示す実施形態において、正常モードで動作させるための信号レベルを示すタイミング図である。ミラー制御信号（ｃｏｎ）が「ロー」レベルであれば、メモリ装置はノーマルモードで動作する。リセット信号ＳＲＥＳＥＴの下降エッジでチップ選択信号ＳＣＳＢが「ロー」レベルであれば、ミラー制御信号（ｃｏｎ）は「ロー」レベルに遷移する。図１０及び図１１の実施形態も、チップ選択信号ＳＣＳＢが他の非共有命令信号（クロックイネーブル信号（ＳＣＫＥ）またはオンダイターミネーション信号（ＳＯＴＣ））に置き換えられたことを除いて、類似のタイミングで動作し得る。

図１４は、本発明の一実施形態によるスイッチング回路１５００を示す。スイッチング回路１５００は、図７のスイッチング回路８１０のような構成要素として使用可能である。

スイッチング回路１５００は、第１選択回路１５１０と第２選択回路１５２０を含む。図７で示されたすべての外部信号（ＲＥＳＥＴ、ＮＣＯＭ、ＣＯＭ、ＡＤＤ、ＤＡＴＡ）が第１及び第２選択回路１５１０、１５２０にそれぞれ供給される。また、ミラーモード制御回路（図示せず）から出力されたミラー制御信号（ｃｏｎ）も第１及び第２選択回路１５１０、１５２０にそれぞれ供給される。

ミラー制御信号（ｃｏｎ）のロジッグ状態に応じて、第１及び第２選択回路１５１０、１５２０はミラーモード、またはノーマルモードで動作する。ミラーモード動作において、パッド（ＰＲＥＳＥＴ、ＰＮＣＯＭ、ＰＣＯＭ、及びＰＡＤＤ）に受信された外部信号は、これに対応する内部データ信号（ｉｄａｔａ）に供給される。これと類似な方法として、パッド（ＰＤＡＴＡ）に受信された外部信号は、これに対応する内部命令、またはアドレス信号（ｉｒｅｓｅｔ、ｉｎｃｏｍ、ｉｃｏｍ、ｉａｄｄ）に供給される。

ノーマルモード動作において、メモリ装置は外部信号をその配置を変更することなく、対応する内部回路に直接通過させる。例えば、パッド（ＰＤＡＴＡ）に受信された外部データ信号は、これに対応する内部データ信号（ｉｄａｔａ）に割り当てられる。これと類似な方法で、パッド（ＰＲＥＳＥＴ、ＰＮＣＯＭ、ＰＣＯＭ、ＰＡＤＤ、及びＰＤＡＴＡ）に受信された外部アドレス及び命令信号は、これに対応する内部命令及びアドレス信号（ｉｒｅｓｅｔ、ｉｎｃｏｍ、ｉｃｏｍ、ｉａｄｄ）に割り当てられる。

複数のメモリモジュールを有する従来のメモリシステムを示すブロック図である。 従来の一対のミラー配列として二つの集積回路を示す図である。 従来の技術による一対のノーマルパッケージとミラーパッケージに接続されているメモリ制御器を示す図である。 モジュール基板に装着された複数のメモリ装置を有する従来のＤＩＭＭのピン配列を示す図である。 ミラーモード機能を有する従来のメモリ装置を示す図である。 本発明の一実施形態によるＤＩＭＭのピン配列を示す図である。 本発明の一実施形態によるミラーモード機能を有するメモリ装置を示す図である。 本発明の第１実施形態によるミラーモード制御回路を示す図である。 本発明の第２実施形態によるミラーモード制御回路を示す図である。 本発明の第３実施形態によるミラーモード制御回路を示す図である。 本発明の第４実施形態によるミラーモード制御回路を示す図である。 図８及び図９に示す実施形態において、ミラーモードで動作させるための信号レベルを示すタイミング図である。 図８及び図９に示す実施形態において、ノーマルモードで動作させるための信号レベルを示すタイミング図である。 本発明の一実施形態によるスイチング回路を示す図である。

符号の説明

１０、３０：メモリモジュールの前面
２０、４０：メモリモジュールの後面
１００：メモリシステム
１０５、１１０：メモリモジュール
１２０：ＤＲＡＭ装置
１２５：制御／アドレスバッファ
３１０：ノーマル装置
３１５、３２５：マルチプレクサ
３２０：ミラー装置
３４０、３４５、３５０、３５５、３６０、３６５、３７０、３７５：パッド
４００：メモリ制御器
４１０：ミラーパッケージ
４２０：ノーマルパッケージ
６００、８００：メモリ装置
６１０、８１０：スイッチング回路
６００−１、６００−２：ボンディングオプションパッド
８２０、９００、１０００、１１００、１２００：ミラーモード制御回路
９１０、１０１０：チップ選択バッファ
９２０、１０２０、１１２０、１２２０：リセットバッファ
９３０、１０４０、１１３０、１２３０：フリップフロップ
１０３０：遅延素子
１１１０：クロックイネーブルバッファ
１２１０：オンダイターミネーションバッファ
１５１０：第１選択回路
１５２０：第２選択回路

Claims (20)

1. 第１メモリ装置、第２メモリ装置、及びモジュール基板を含むメモリモジュールと、メモリ制御器と、を備えて、
   前記第１メモリ装置は、前記メモリ制御器から受信される第１共有信号及び第１非共有信号に応答してノーマルモードで動作して、前記第２メモリ装置は、前記メモリ制御器から受信される前記第１共有信号及び第２非共有信号に応答してミラーモードで動作することを特徴とするシステム。
2. 前記第１共有信号は、チップリセット信号であることを特徴とする請求項１に記載のシステム。
3. 前記第１非共有信号及び前記第２非共有信号は、チップ選択信号であることを特徴とする請求項１に記載のシステム。
4. 前記第１非共有信号及び前記第２非共有信号は、クロックイネーブル信号であることを特徴とする請求項１に記載のシステム。
5. 前記第１非共有信号及び前記第２非共有信号は、オンダイターミネーション信号であることを特徴とする請求項１に記載のシステム。
6. 前記メモリモジュールは、ＤＩＭＭであり、
   前記ＤＩＭＭは、前記モジュールボードの前面に配置された前記第１メモリ装置と、前記第１メモリ装置と対応する位置の前記モジュールボードの後面に配置された前記第２メモリ装置を有することを特徴とする請求項１に記載のシステム。
7. 前記第１メモリ装置は、
   前記第１共有信号と前記第１非共有信号に応答して第１レベルを有する第１ミラー制御信号を発生する第１ミラー制御回路と、
   前記第１ミラー制御信号に応答して前記第１メモリ装置に入力される第１入力信号を前記第１メモリ装置の第１内部入力回路に接続する第１スイチング回路と、
   を備えることを特徴とする請求項１に記載のシステム。
8. 前記第２メモリ装置は、
   前記第１共有信号及び前記第２非共有信号に応答して第２ミラー制御信号を発生する第２ミラー制御回路と、
   前記第２ミラー制御信号に応答して前記第２メモリ装置に入力される前記第１入力信号を、前記第２メモリ装置の第２内部入力回路に接続する第２スイチング回路と、
   を備えることを特徴とする請求項７に記載のシステム。
9. 第１命令信号及び第２命令信号に応答してミラー制御信号を発生するミラー制御回路と、
   前記ミラー制御信号に応答して第１入力信号及び第２入力信号を選択された内部回路に接続するスイチング回路と、
   を備えることを特徴とする半導体メモリ装置。
10. 前記ミラー制御回路は、
    前記第１命令信号に応答して第１内部信号を発生する第１バッファと、
    前記第２命令信号に応答して第２内部信号を発生する第２バッファと、
    前記第１内部信号及び前記第２内部信号に応答して前記ミラー制御信号を発生するフリップフロップと、
    を備えることを特徴とする請求項９に記載の半導体メモリ装置。
11. 前記ミラー制御回路は、
    前記第１バッファと前記フリップフロップとの間、及び前記第２バッファと前記第１バッファとの間に接続された遅延素子をさらに備え、
    前記遅延素子は、前記第１バッファを通じて流れる電流を減少することを特徴とする請求項１０に記載の半導体メモリ装置。
12. 前記第１命令信号は、メモリ制御器から転送されるチップ選択信号を含み、前記第２命令信号は、前記メモリ制御器から転送されるチップリセット信号を含むことを特徴とする請求項１０に記載の半導体メモリ装置。
13. 前記第１命令信号は、メモリ制御器から転送されるクロックイネーブル信号を含み、前記第２命令信号は、前記メモリ制御器から転送されるチップリセット信号を含むことを特徴とする請求項１０に記載の半導体メモリ装置。
14. 前記第１命令信号は、メモリ制御器から転送されるオンダイターミネーション信号を含み、前記第２命令信号は、前記メモリ制御器から転送されるチップリセット信号を含むことを特徴とする請求項１０に記載の半導体メモリ装置。
15. 前記スイチング回路は、
    前記ミラー制御信号の第１レベルに応答して前記第１及び第２入力信号を第１及び第２内部回路に接続する第１スイチング素子と、
    前記ミラー制御信号の第２レベルに応答して前記第１及び第２入力信号を第３及び第４内部回路に接続する第２スイチング素子と、
    を備えることを特徴とする請求項９に記載の半導体メモリ装置。
16. モジュール基板の前面に装着された第１メモリ装置の入力である共有信号及び第１非共有信号に応答して前記第１メモリ装置をノーマルモードで動作させる段階と、
    前記モジュール基板の後面に装着された第２メモリ装置の入力である前記共有信号及び第２非共有信号に応答して前記第２メモリ装置をミラーモードで動作させる段階と、
    を含むことを特徴とする方法。
17. 前記第１メモリ装置をノーマルモードで動作させる段階は、
    前記共有信号及び前記第１非共有信号に応答して第１内部ミラー信号を発生して、前記第１内部ミラー信号は、前記第１メモリ装置の入力信号を前記第１メモリ装置の少なくとも二つの出力端子のうちの一つに接続する第１スイチング回路を制御することを特徴とする請求項１６に記載の方法。
18. 前記第２メモリ装置をミラーモードで動作する段階は、
    前記共有信号及び前記第２非共有信号に応答して第２内部ミラー信号を発生して、前記第２内部ミラー信号は、前記第２メモリ装置の入力信号を前記第２メモリ装置の少なくとも２個の出力端子のうちの一つに接続する第２スイチング回路を制御することを特徴とする請求項１７に記載の方法。
19. 前記共有信号は、メモリ制御器から受信されるチップリセット信号を含むことを特徴とする請求項１６に記載の方法。
20. 前記第１非共有信号及び前記第２非共有信号は、チップ選択信号、クロックイネーブル信号、及びオンダイターミネーション信号からなるグループから選択されることを特徴とする請求項１６に記載の方法。

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