KR100541130B1 - 메모리 모듈 및 메모리 시스템 - Google Patents
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Abstract
Description
Claims (45)
- 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리 칩을 관통하는 관통 전극에 의해 접속되어 있는 것을 특징으로 하는 메모리 모듈.
- 제 1항에 있어서,또한 상기 IO 칩을 실장하기 위한 인터포저 기판을 구비하고, 해당 인터포저 기판은 상기 시스템 입출력 단자를 구성하는 실장용 단자를 갖고 있는 것을 특징으로 하는 메모리 모듈.
- IO 칩과, 해당 IO 칩 상에 적층된 복수의 DRAM과, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호를 각각의 BGA 단자를 갖는 인터포저 기판을 구비하고, IO 칩 상의 각각의 입출력 회로의 입출력용 패드 및 입력용 패드에 결선하고, IO 칩 상에 적층된 복수의 DRAM 칩과 IO 칩의 데이터 신호 단자, 어드레스 신호 단자, 제어 신호 단자가 관통 전극에 의해 접합되고, 칩 사이의 데이터 신호, 어드레스 신호, 제어 신호는 관통 전극을 통하여 송수신되고, 전원 및 GND는 BGA 단자로부터 IO 칩 상의 패드에 공급되고, 관통 전극을 통하여 각 DRAM의 전원, GND 단자에 공급되는 구성을 갖는 것을 특징으로 하는 메모리 모듈.
- 제 3항에 있어서,각 DRAM의 데이터 신호 단자는 관통 전극을 통하여 데이터 신호선을 공유하고 IO 칩의 데이터 신호 단자에 접속되고, 각 DRAM의 어드레스 신호 단자는 관통 전극을 통하여 어드레스 신호선을 공유하고 IO 칩의 어드레스 신호 단자에 접속되고, 또한, 각 DRAM의 제어 신호 단자는 관통 전극을 통하여 제어 신호선을 공유하고, 상기 IO 칩의 제어 신호 단자에 접속되어 있는 것을 특징으로 하는 메모리 모듈.
- 제 3항에 있어서,상기 DRAM 칩은 시스템 데이터 버스 수의 2n배(n은 1 이상의 자연수)의 기록용 및 판독용, 또는 쌍방향의 관통 전극 데이터 신호 단자를 가지며, 또한, 상기 IO 칩은 시스템 데이터 버스 수의 2n배의 기록용 및 판독용, 또는 쌍방향의 관통 전극 데이터 신호 단자를 갖고 있는 것을 특징으로 하는 메모리 모듈.
- 제 3항에 있어서,상기 DRAM 칩 및 IO 칩은 관통 전극 데이터 단자를 통하여 상호의 데이터 전송을 행하는 한편, 상기 IO 칩은 시스템 데이터 버스로부터 전송된 연속한 단자당 2n의 데이터 신호를 시리얼 패러럴 변환하고 동시에 DRAM 칩에 전송하는 시리얼 패러럴 회로와,DRAM 칩으로부터 전송된 단자당, 2n의 데이터를 패러럴 시리얼 변환하고 연속하는 2n의 데이터로서 시스템 데이터 버스에 출력하는 패러럴 시리얼 회로를 갖고 있는 것을 특징으로 하는 메모리 모듈.
- 제 3항에 있어서,상기 적층된 DRAM 칩 상에 SPD 칩을 적층한 것을 특징으로 하는 메모리 모듈.
- 제 7항에 있어서,상기 SPD 칩의 입출력 신호 단자는 관통 전극을 통하여 IO 칩 상의 SPD 입출력 단자 패드에 접속되고, 각 DRAM 칩은 SPD 입출력 신호를 위한, DRAM 칩에서 사용되지 않는 관통 전극을 갖고 있는 것을 특징으로 하는 메모리 모듈.
- 제 3항에 있어서,적층된 DRAM 칩은, 관통 전극 형성 이외의 패턴 형성은 같은 것을 이용하여 형성되어 있는 것을 특징으로 하는 메모리 모듈.
- 제 3항에 있어서,적층된 DRAM 칩은, 모든 패턴 형성이 같은 것이고, 퓨즈 소자를 절단함에 의해 IO 칩으로부터의 개개의 DRAM 칩에 대한 신호를 식별하는 것을 특징으로 하는 메모리 모듈.
- IO 칩과, 해당 IO 칩 상에 적층된 복수의 DRAM 칩과, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호를 각각의 BGA 단자를 갖는 인터포저 기판을 구비하고, 각 DRAM 칩은 IO 칩으로부터 송신되는 제어 신호 또는 어드레스 신호와 대조함에 의해 신호의 수신을 하기 위한 대조 신호를 생성하는 카운터 회로를 구비하고, 적어도 2종류의 관통 전극 형성 패턴을 달리 하는 DRAM 칩을 교대로 적층한 구성을 갖는 것을 특징으로 하는 메모리 모듈.
- 제 11항에 있어서,상기 IO 칩으로부터 출력된 복수 비트의 신호가 최하층의 DRAM 칩 상의 카운터 회로에 입력하고, 출력이 다음 층의 DRAM 칩 상의 카운터 회로에 입력하고, 출력이 또다음 층의 DRAM 칩 상의 카운터 회로에 입력하도록 하여 최상층의 DRAM 칩까지 순차적으로 잉크리먼트된 신호가 전달됨에 의해 각 DRAM 칩이 다른 카운터 출력치를 얻도록 한 것을 특징으로 하는 메모리 모듈.
- 제 11항에 있어서,상기 DRAM 칩은 카운터 출력치에 응하여 대조 신호를 생성하고, 상기 IO 칩으로부터 송신되는 제어 신호 또는 어드레스 신호와 대조하고, 일치한 경우에 IO 칩으로부터 송신된 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
- 제 11항에 있어서,상기 DRAM 칩은, 카운터 출력치에 응하여 IO 칩으로부터 송신되는 DRAM 칩 선택 신호에 대한 그 DRAM 칩의 적층번째의 논리를 생성하는 논리 회로를 구비하고 있는 것을 특징으로 하는 메모리 모듈.
- 제 14항에 있어서,상기 각 DRAM 칩의 논리 회로는 IO 칩으로부터 송신되는 DRAM 칩 선택 신호의 논리치가 상기 논리에 일치한 경우에 IO 칩으로부터 송신된 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
- IO 칩과, 해당 IO 칩 상에 적층된 복수의 DRAM 칩과, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호를 각각의 BGA 단자를 갖는 인터포저 기판을 구비하고, 적층되는 DRAM 칩은, 전부 동일 패턴을 갖음과 함께, 복수의 퓨즈 소 자를 구비하고, 상기 퓨즈 소자의 절단 위치에 의해, 적층 위치를 나타내는 대조 신호를 생성하는 것을 특징으로 하는 메모리 모듈.
- 제 16항에 있어서,DRAM 칩은 대조 신호에 응하여, 관통 전극을 통하여 각 DRAM과 IO 칩에서 공유하는 적층 수 인식 신호선의 레벨을 변화시키는 것을 특징으로 하는 메모리 모듈.
- 제 17항에 있어서,IO 칩은 상기 적층 수 인식 신호선 레벨에 의해 적층된 DRAM 수를 인식하고, 각 DRAM에 대해 제어 신호 또는 어드레스 신호의 논리 레벨의 할당을 행하는 것을 특징으로 하는 메모리 모듈.
- 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리칩을 관통하는 관통 전극에 의해 접속되고, 또한, 적층된 각 DRAM 칩은 뱅크 구성을 가지며, 시스템 뱅크 선택 신호로부터 IO 칩이 논리 생성한 뱅크 선택 신호에 의해 선택적으로 동작하는 것을 특징으로 하는 메모리 모듈.
- 제 19항에 있어서,상기 적층된 각 DRAM 칩은 IO 칩에 의해 논리 생성된 뱅크 선택 신호와, 각 DRAM 칩의 적층번째를 나타내는 대조 신호를 대조함에 의해 DRAM 칩 활성화 신호 또는 DRAM내 래치 신호를 생성하는 것을 특징으로 하는 메모리 모듈.
- 제 20항에 있어서,IO 칩은 적층된 DRAM 칩의 구성에 응하여 뱅크 선택 신호의 논리를 변경하는 기능을 갖는 것을 특징으로 하는 메모리 모듈.
- 제 19항에 있어서,IO 칩은, IO 칩 상에 적층된 DRAM 칩의 적층 수를 나타내는 적층 수 인식 신호에 의해 뱅크 선택 신호의 논리를 변경하는 것을 특징으로 하는 메모리 모듈.
- 제 22항에 있어서,IO 칩은 상기 적층 수 인식 신호 및 BGA 단자에 주어진 전위 레벨에 의해 뱅크 선택 신호의 논리를 변경하는 것을 특징으로 하는 메모리 모듈.
- 제 19항에 있어서,IO 칩은 적층된 일부의 DRAM 칩과 개별적으로 신호를 송수신하기 위한 관통 전극 단자를 갖는 것을 특징으로 하는 메모리 모듈.
- 제 19항에 있어서,적층된 각 DRAM 칩은 IO 칩과 개개의 DRAM이 신호 송수신을 하기 위한 복수의 관통 전극 단자와, 해당 관통 전극 단자에 접속된 카운터 회로를 가지며, 상기 카운터 회로의 카운터 값에 응하여 그 DRAM 칩이 선택되는 것을 특징으로 하는 메모리 모듈.
- 제 19항에 있어서,각 DRAM 칩은 퓨즈 소자를 구비한 복수의 퓨즈 회로를 구비하고, 퓨즈 회로의 퓨즈 소자를 절단함에 의해, 적층된 DRAM의 선택을 행하는 신호를 생성하는 것을 특징으로 하는 메모리 모듈.
- 제 19항에 있어서,DRAM 칩은 IO 칩으로부터 상기 관통 전극을 통하여 송신된 신호를 트리거로 하여 IO 칩으로부터 송신되는 다른 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
- 제 19항에 있어서,DRAM 칩은 IO 칩으로부터 상기 관통 전극을 통하여 송신된 신호에 의해 DRAM 내부 회로의 제어를 행하는 것을 특징으로 하는 메모리 모듈.
- 시스템 데이터 신호를 입출력하는 BGA 단자를 구비한 인터포저 기판과, 해당 인터포저 기판상에 탑재된 2개의 IO 칩을 가지며, 각 IO 칩은 각각 1/2의 시스템 데이터 신호 BGA 단자에 접속되어 있고, 어드레스, 커맨드, 클록 등의 데이터 이외의 BGA 단자는 공유한 구성을 구비하고, 상기 2개의 IO 칩 상에는, 복수의 DRAM 칩이 적층되어 있는 것을 특징으로 하는 메모리 모듈.
- 제 29항에 있어서,상기 2개의 IO 칩 상의 적층된 DRAM 칩은 동시에 액세스되는 2랭크를 구성하고 있는 것을 특징으로 하는 메모리 모듈.
- 제 29항에 있어서,상기 2개의 DRAM 칩 적층체의 한쪽의 최상단에는, SPD 칩이 탑재되어 있는 것을 특징으로 하는 메모리 모듈.
- 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리 칩을 관통하는 관통 전극에 의해 접속되고, 또한, 각 DRAM 칩의 내부에는, 개별의 어레이 제어 회로에 의해 제어되는 복수의 뱅크가 구성되어 있는 것을 특징으로 하는 메모리 모듈.
- 제 32항에 있어서,상기 각 DRAM 칩의 뱅크는 각 DRAM 칩의 활성화 신호에 의해 받아들여지는 뱅크 선택 신호에 의해 선택 동작되고, 모듈 전체로는 DRAM 칩 수×DRAM 내부 뱅크의 뱅크 수를 갖는 것을 특징으로 하는 메모리 모듈.
- 제 32항에 있어서,DRAM 칩의 내부를 복수(n개)의 뱅크로서 동작시키는 때의 페이지 사이즈는 1/n인 것을 특징으로 하는 메모리 모듈.
- 제 32항에 있어서,상기 IO 칩은 각 DRAM 칩의 내부를 복수(n개)의 뱅크로서 동작시키는지의 여부를 선택하는 뱅크 모드 신호를 상기 DRAM 칩에 송신하는 수단을 구비하고 있는 것을 특징으로 하는 메모리 모듈.
- 제 35항에 있어서,상기 뱅크 모드 신호는 메모리 제어기로부터 단자 레벨 신호로서 주어지는 것을 특징으로 하는 메모리 모듈.
- 제 32항에 있어서,SPD 칩이 공통 전극을 통하여 IO 칩 상에 탑재되고, 신호 단자가 IO 칩 상의 패드를 통하여 인터포저 기판에 접속되는 구조로 되어 있음에 의해, IO 칩에서 SPD 신호의 판독을 행하는 것을 특징으로 하는 메모리 모듈.
- 제 37항에 있어서,SPD에 기록된 정보를 메모리 제어기가 시스템 부트시에 판독하고 제어 조건을 자동 설정하는 때에, IO 칩 내에도 정보를 받아들이고 DRAM 칩의 제어 신호의 생성에 사용하는 것을 특징으로 하는 메모리 모듈.
- 제 37항에 있어서,메모리 모듈의 초기 설정시에 IO 칩이 SPD에 제조시에 기록된 내부 타이밍 설정, 모듈 구성 등의 설정 정보를 판독하고 내부 회로의 설정을 행하는 것을 특징으로 하는 메모리 모듈.
- 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리칩을 관통하는 관통 전극에 의해 접속되고, 또한, 상기 적층된 각 DRAM 칩은 테스트 전용 패드 및 해당 테스트 전용 패드에 접속된 테스트 회로를 구비하고 있는 것을 특징으로 하는 메모리 모듈.
- 제 40항에 있어서,DRAM 칩 테스트시에는 테스트 트리거 신호에 동기하여, 상기 테스트 전용 패드로부터 테스트 커맨드, 테스트 어드레스, 테스트 데이터 신호가 주어지고, 상기 테스트 회로에 의해 생성된 테스트용 래치 신호에 의해, 테스트 회로에 의해 생성된 어드레스, 커맨드, 데이터 신호를 수신하고, 내부 동작을 시작하는 것을 특징으로 하는 메모리 모듈.
- 복수의 메모리 모듈과 메모리 제어기를 포함하는 메모리 시스템에 있어서, 상기 복수의 메모리 모듈은 각각 IO 칩과, 해당 IO 칩 상에 적층된 복수의 메모리 칩을 적층한 구성을 구비하고, 상기 복수의 메모리 모듈에 있어서의 IO 칩과 상기 메모리 제어기는 공통의 신호 배선에 의해 접속되고, 상기 IO 칩과 상기 IO 칩에 적층되어 있는 메모리 칩은 상기 신호 배선보다도 많은 관통 전극에 의해 접속되어 있는 것을 특징으로 하는 메모리 시스템.
- 제 42항에 있어서,상기 복수의 메모리 모듈은 공통의 머더보드상에 평면적으로 인터포저 기판을 통하여, 상기 메모리 제어기와 함께, 머더보드상에 실장되고, 상기 신호 배선은 상기 머더보드상에 배선되어 있는 것을 특징으로 하는 메모리 시스템.
- 제 42항에 있어서,상기 복수의 메모리 모듈은 공통의 실장 기판상에 탑재되고, 상기 실장 기판을 머더보드상에 메모리 제어기와 함께 실장되고, 상기 신호 배선은 상기 머더보드상 및 상기 실장 기판상에 배선되어 있는 것을 특징으로 하는 메모리 시스템.
- 미리 정해진 전송 속도로 시스템 데이터 신호의 송수를 행함과 함께, 상기 전송 속도보다도 느린 내부 처리 속도로 내부 데이터 신호를 송수하는 복수의 메모리 칩을 구비한 시스템에 있어서, 상기 미리 정해진 전송 속도의 데이터 신호를 송수하는 단자를 구비하고, 상기 내부 처리 속도의 내부 데이터 신호와 상기 전송 속도의 시스템 데이터 신호와의 사이의 변환을 행하는 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층되어 있는 것을 특징으로 하는 메모리 시스템.
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