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Die Erfindung betrifft ein Halbleiter-Bauelement-System mit mehreren, insbesondere gestapelten Halbleiter-Bauelement-Chips, ein Speichermodul und ein Verfahren zum Betreiben eines Halbleiter-Bauelement-Systems.
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Halbleiter-Bauelemente, z. B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z. B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. werden im Verlauf und nach Beendigung des Herstellprozesses umfangreichen Tests unterzogen.
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Zur gemeinsamen Herstellung von jeweils einer Vielzahl von (i. A. identischen) Halbleiter-Bauelementen wird jeweils ein sog. Wafer (d. h. eine dünne, aus einkristallinem Silizium bestehende Scheibe) verwendet. Der Wafer wird entsprechend bearbeitet (z. B. nacheinander einer Vielzahl von Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und Implantations-Prozess-Schritten, etc. unterzogen), und daraufhin z. B. zersägt (oder z. B. geritzt, und gebrochen), so dass dann entsprechende einzelne Bauelement-Chips zur Verfügung stehen.
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Bei der Herstellung von Halbleiter-Bauelementen (z. B. von DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher)), insbesondere von DDR-DRAMs (Double Data Rate – DRAMs bzw. DRAMs mit doppelter Datenrate) können die noch auf dem Wafer befindlichen (halbfertigen oder fertigen) Bauelemente entsprechenden Tests unterzogen werden (z. B. sog. „Scheibentests”).
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Auf entsprechende Weise können ein oder mehrere weitere Tests z. B. nach dem Einbau der Halbleiter-Bauelemente bzw. Bauelement-Chips in entsprechende Halbleiter-Bauelement-Gehäuse durchgeführt werden, und/oder z. B. nach dem Einbau der Halbleiter-Bauelement-Gehäuse (samt den darin jeweils eingebauten Halbleiter-Bauelementen bzw. Bauelement-Chips) in entsprechende elektronische Module, z. B. Speichermodule (sog. „Modultests”).
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Als Bauelement-Gehäuse können z. B. entsprechende steck- oder oberflächenmontierbare Gehäuse, z. B. BGA-(Ball Grid Array-)Gehäuse, etc., etc. verwendet werden.
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Beim Einbau eines Bauelements bzw. Bauelement-Chips in ein entsprechendes Gehäuse werden mittels entsprechender Bond-Drähte am Halbleiter-Bauelement vorgesehene Anschlüsse – sog. Pads – mit am Bauelement-Gehäuse vorgesehenen Anschlüssen – sog. Pins – verbunden.
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In einem einzelnen Bauelement-Gehäuse können – statt eines einzelnen Halbleiter-Bauelements bzw. Bauelement-Chips, insbesondere DRAM-Chips – alternativ auch mehrere, z. B. zwei (oder z. B. vier) Bauelemente, etc. angeordnet sein. Durch den Einsatz eines derartigen Gehäuses mit mehreren Chips („multiple chip package”) kann die Packungsdichte erhöht werden.
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Ein Teil der Anschlüsse eines in einem jeweiligen multiple chip package angeordneten ersten Bauelements, und Teil der Anschlüsse eines in einem jeweiligen multiple chip package angeordneten zweiten Bauelements, etc. können mittels entsprechender Bond-Drähte jeweils mit ein- und denselben Bauelement-Gehäuse-Pins verbunden sein, und ein weiterer Teil der Anschlüsse – insbesondere z. B. entsprechende CS-Anschlüsse (Chip-Select-Anschlüsse bzw. Chip-Auswahl-Anschlüsse), etc. mit – für jedes Bauelement separaten – Pins, z. B. Chip-Select-Pins, etc.
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Wird bei den o. g. Halbleiter-Bauelement-Tests ermittelt, dass ein entsprechender in ein multiple chip package eingebauter Chip fehlerhaft ist, jedoch das entsprechende multiple chip package mindestens einen weiteren – fehlerfreien – Chip enthält, ist man bestrebt, das entsprechenden multiple chip package – dennoch – zu verwenden (z. B. ein entsprechendes – zwei Chips enthaltendes – „dual die device” statt als „dual die device” dann als „single die device” (oder z. B. ein – vier Chips enthaltendes – „four fold stack device” statt als „four fold stack device” dann als „dual die device”, etc., etc.)).
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Nach dem Einbau des entsprechenden multiple chip packages in ein entsprechendes elektronisches Modul, z. B. Speichermodul wird der jeweils fehlerhafte Chip durch Anlegen entsprechender Signale an entsprechende Pins des multiple chip packages so angesteuert, dass er nur relativ wenig Leistung verbraucht.
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Die – verbliebene – Leistungsaufnahme des fehlerhaften Chips kann dennoch noch – relativ – hoch sein.
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Aus der
US 6,388,312 B2 ist ein Halbleiter-Bauelemente-System mit mehreren Halbleiter-Bauelement-Chips bekannt, bei denen der fehlerhafte Chip elektrisch isoliert wird, indem außerhalb der Chips die Zuführungsleitungen durchtrennt werden.
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Die Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement-System, ein Speichermodul und ein neuartiges Verfahren zum Betreiben eines Halbleiter-Bauelement-Systems zur Verfügung zu stellen, mit welchen die o. g. und/oder weitere Nachteile herkömmlicher Bauelement-Chips, -Systeme bzw. Verfahren – zumindest teilweise – überwunden werden können.
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Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1, 14 und 15.
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Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Gemäß einem Aspekt der Erfindung wird ein Halbleiter-Bauelement-Chip zur Verfügung gestellt, welcher eine Einrichtung aufweist zum Ermitteln, ob der Halbleiter-Bauelement-Chip in einen Deaktivier- bzw. Stromspar-Betriebs-Modus gebracht werden soll.
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Vorteilhaft kann der Chip z. B. ein einmal-programmierbares Element, z. B. einen E-Fuse-Widerstand aufweisen, wobei beim Ermitteln, ob der Halbleiter-Bauelement-Chip in den Stromspar-Betriebs-Modus gebracht werden soll der Zustand des einmal-programmierbaren Elements ausgewertet wird.
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Im Stromspar-Betriebs-Modus können z. B. ein oder mehrere Receiver- bzw. Driver/Receiver-Einrichtungen und/oder ein oder mehrere Spannungs-Erzeugungseinrichtungen und/oder ein oder mehrere Spannungs-Pumpen, etc. des Chips in einen deaktivierten Zustand gebracht werden, und/oder es können ein oder mehrere auf dem Chip vorgesehene Leitungen bzw. Netze mit Erd-Potential verbunden werden, etc., etc.
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Dadurch kann die Leistungsaufnahme des Chips – insbesondere z. B. eines entsprechenden, fehlerhaften, in einem multiple chip package angeordneten Chips – verringert werden.
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Im folgenden wird die Erfindung anhand mehrerer Ausführungsbeispiele und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
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1 eine schematische Darstellung eines Systems gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung, mit einem Halbleiter-Bauelement-Gehäuse, in das zwei Halbleiter-Bauelement-Chips eingebaut sind;
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2 eine schematische Darstellung eines Systems gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung, mit einem Halbleiter-Bauelement-Gehäuse, in das vier Halbleiter-Bauelement-Chips eingebaut sind; und
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3 eine schematische Detail-Darstellung eines Abschnitts eines der in 1 und 2 gezeigten Halbleiter-Bauelement-Chips gemäß einer ersten Variante der Ausführungsbeispiele der vorliegenden Erfindung; und
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4 eine schematische Detail-Darstellung eines Abschnitts eines der in 1 und 2 gezeigten Halbleiter-Bauelement-Chips gemäß einer zweiten, alternativen Variante der Ausführungsbeispiele der vorliegenden Erfindung.
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In 1 ist eine schematische Darstellung eines Systems 1 mit zwei Halbleiter-Bauelement-Chips 2a, 2b gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
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Bei den Halbleiter-Bauelement-Chips 2a, 2b kann es sich im Prinzip um beliebige integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z. B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs), etc. handeln, insbesondere um SRAMs (Static Random Access Memories) oder DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher), insbesondere um DDR-DRAMs (Double Data Rate – DRAMs bzw. DRAMs mit doppelter Datenrate).
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Die beiden Halbleiter-Bauelement-Chips 2a, 2b können im wesentlichen identisch aufgebaut sein.
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Beispielsweise können als Halbleiter-Bauelement-Chips 2a, 2b entsprechende DRAM-Bauelement-Chips verwendet werden, z. B. jeweils ein 256-Mbit-, 512-Mbit-, 1-Gbit-, 2-Gbit- oder 4-Gbit-DRAM-Bauelement-Chip 2a, 2b.
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Wie in 1 auf schematische Weise veranschaulicht ist, sind die zwei Halbleiter-Bauelement-Chips 2a, 2b in demselben Halbleiter-Bauelement-Gehäuse 4 (hier: einem entsprechenden „dual die device” – Gehäuse) angeordnet.
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Alternativ können die zwei Halbleiter-Bauelement-Chips 2a, 2b auch in mehreren verschiedenen, separaten Halbleiter-Bauelement-Gehäusen angeordnet sein.
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Bei dem Gehäuse 4 bzw. den Gehäusen kann es sich z. B. um ein entsprechendes steckmontierbares Halbleiter-Bauelement-Gehäuse handeln, z. B. ein Dual-In-Line-(DIL-)Gehäuse, ein Pin-Grid-Array-(PGA-)Gehäuse, etc., oder um ein oberflächenmontierbares Halbleiter-Bauelement-Gehäuse (SMD-Gehäuse), z. B. Ball Grid Array-(BGA-)Gehäuse, etc.
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Wie aus 1 weiter hervorgeht, können die Halbleiter-Bauelement-Chips 2a, 2b so in das Gehäuse 4 montiert sein, dass sie im wesentlichen übereinanderliegen bzw. übereinander gestapelt („stacked”) sind, oder alternativ auch auf beliebige andere Weise.
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Durch das Stapeln der Halbleiter-Bauelement-Chips 2a, 2b im gleichen Gehäuse 4 kann das System 1 insgesamt – falls die Halbleiter-Bauelement-Chips nicht fehlerhaft sind (s. u.) – z. B. dann, wenn als Halbleiter-Bauelement-Chips 2a, 2b zwei 256-Mbit-Speicherbauelemente 2a, 2b verwendet werden als 512-Mbit-Speicherbauelement eingesetzt werden (oder z. B. bei Verwendung von zwei 512-Mbit-Speicherbauelementen als 1-Gbit-Speicherbauelement, bei Verwendung von zwei 1-Gbit-Speicherbauelemenenten als 2-Gbit-Speicherbauelement, etc.).
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Beim Einbau der Halbleiter-Bauelement-Chips 2a, 2b in das Bauelement-Gehäuse 4 werden mittels entsprechender Bond-Drähte an den Halbleiter-Bauelement-Chips 2a, 2b vorgesehene Anschlüsse – sog. Pads – mit am Bauelement-Gehäuse 4 vorgesehenen Anschlüssen – sog. Pins – verbunden.
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Ein Teil der Anschlüsse bzw. Pads des ersten Halbleiter-Bauelement-Chips 2a, und ein Teil der Anschlüsse bzw. Pads des zweiten Halbleiter-Bauelement-Chips 2b können mittels entsprechender Bond-Drähte jeweils mit ein- und denselben Bauelement-Gehäuse-Pins (sog. „shared pins”) verbunden sein.
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Beispielsweise kann ein CAS-(Column Address Strobe-)Pin des Bauelement-Gehäuses 4 mittels entsprechender Bond-Drähte sowohl mit einem CAS-Pad des ersten Halbleiter-Bauelement-Chips 2a, als auch mit einem CAS-Pad des zweiten Halbleiter-Bauelement-Chips 2b verbunden sein.
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Entsprechend kann z. B. ein RAS-(Row Address Strobe-)Pin des Bauelement-Gehäuses 4 mittels entsprechender Bond-Drähte sowohl mit einem RAS-Pad des ersten Halbleiter-Bauelement-Chips 2a, als auch mit einem RAS-Pad des zweiten Halbleiter-Bauelement-Chips 2b verbunden sein, und z. B. entsprechende Adress-Eingabe- und Daten-Ein-/Ausgabe-Pins des Bauelement-Gehäuses 4 mittels entsprechender Bond-Drähte sowohl mit entsprechenden Adress-Eingabe- und Daten-Ein-/Ausgabe-Pads des ersten Halbleiter-Bauelement-Chips 2a, und als auch mit entsprechenden Adress-Eingabe- und Daten-Ein-/Ausgabe-Pads des zweiten Halbleiter-Bauelement-Chips 2b, etc., etc.
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Ein weiterer Teil der Anschlüsse bzw. Pads des ersten Halbleiter-Bauelement-Chips 2a kann mittels entsprechender Bond-Drähte mit für den ersten Halbleiter-Bauelement-Chip separaten Pins („non-shared pins”) des Bauelement-Gehäuses 4, nicht aber mit entsprechenden Pads des zweiten Halbleiter-Bauelement-Chips 2b verbunden sein.
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Entsprechend ähnlich kann ein weiterer Teil der Anschlüsse bzw. Pads des zweiten Halbleiter-Bauelement-Chips 2b mittels entsprechender Bond-Drähte mit für den zweiten Halbleiter-Bauelement-Chip separaten Pins („non-shared pins”) des Bauelement-Gehäuses 4, nicht aber mit entsprechenden Pads des ersten Halbleiter-Bauelement-Chips 2a verbunden sein.
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Beispielsweise kann ein erster CS-(Chip Select-)Pin des Bauelement-Gehäuses 4 mittels eines entsprechenden Bond-Drahts mit einem CS-(Chip Select-)Pad des ersten Halbleiter-Bauelement-Chips 2a verbunden sein, nicht aber mit einem entsprechenden CS-(Chip Select-)Pad des zweiten Halbleiter-Bauelement-Chips 2b.
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Entsprechend kann z. B. ein zweiter CS-(Chip Select-)Pin des Bauelement-Gehäuses 4 mittels eines entsprechenden Bond-Drahts mit einem CS-(Chip Select-)Pad des zweiten Halbleiter-Bauelement-Chips 2b verbunden sein, nicht aber mit einem entsprechenden CS-(Chip Select-)Pad des ersten Halbleiter-Bauelement-Chips 2a.
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Des weiteren kann ein erster Takt- bzw. Takt-Freigabe- bzw. CKE-Pin des Bauelement-Gehäuses 4 mittels eines entsprechenden Bond-Drahts mit einem entsprechenden (CKE-)Pad des ersten Halbleiter-Bauelement-Chips 2a verbunden sein, nicht aber mit einem entsprechenden (CKE-)Pad des zweiten Halbleiter-Bauelement-Chips 2b, und ein zweiter Takt- bzw. Takt-Freigabe- bzw. CKE-Pin des Bauelement-Gehäuses 4 mittels eines entsprechenden Bond-Drahts mit einem entsprechenden (CKE-)Pad des zweiten Halbleiter-Bauelement-Chips 2b, nicht aber mit einem entsprechenden (CKE-)Pad des ersten Halbleiter-Bauelement-Chips 2b, etc.
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In 2 ist eine schematische Darstellung eines Systems 10 mit mehr als zwei (hier: vier) Halbleiter-Bauelement-Chips 12a, 12b, 12c, 12d gemäß einem alternativen, zweiten Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
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Bei den Halbleiter-Bauelement-Chips 12a, 12b, 12c, 12d kann es sich – entsprechend ähnlich wie bei dem in 1 gezeigten Ausführungsbeispiel – im Prinzip um beliebige integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z. B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs), etc. handeln, insbesondere um SRAMs (Static Random Access Memories) oder DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher), insbesondere um DDR-DRAMs (Double Data Rate – DRAMs bzw. DRAMs mit doppelter Datenrate).
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Die vier Halbleiter-Bauelement-Chips 12a, 12b, 12c, 12d können im wesentlichen identisch aufgebaut sein.
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Beispielsweise können als Halbleiter-Bauelement-Chips 12a, 12b, 12c, 12d entsprechende DRAM-Bauelement-Chips verwendet werden, z. B. jeweils ein 256-Mbit-, 512-Mbit-, 1-Gbit-, 2-Gbit- oder 4-Gbit-DRAM-Bauelement-Chip 12a, 12, 12c, 12d.
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Wie in 2 auf schematische Weise veranschaulicht ist, sind die Halbleiter-Bauelement-Chips 12a, 12b, 12c, 12d in demselben Halbleiter-Bauelement-Gehäuse 14 (hier: einem entsprechenden „four fold stack device” – Gehäuse) angeordnet.
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Bei weiteren alternativen Varianten kann auch eine im Vergleich zu den in 1 und 2 gezeigten Systemen 1, 10 unterschiedliche Anzahl an Chips in einem entsprechenden Bauelement-Gehäuse vorgesehen sein, z. B. drei, fünf oder acht Chips, etc., etc.
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Alternativ können die in 2 dargestellten Halbleiter-Bauelement-Chips 12a, 12b, 12c, 12d auch in mehreren verschiedenen, separaten Halbleiter-Bauelement-Gehäusen angeordnet sein.
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Bei dem Gehäuse 14 bzw. den Gehäusen kann es sich z. B. um ein entsprechendes steckmontierbares Halbleiter-Bauelement-Gehäuse handeln, oder um ein oberflächenmontierbares Halbleiter-Bauelement-Gehäuse, etc.
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Wie aus 2 weiter hervorgeht, können die Halbleiter-Bauelement-Chips 12a, 12b, 12c, 12d so in das Gehäuse 14 montiert sein, dass sie im wesentlichen übereinanderliegen bzw. übereinander gestapelt („stacked”) sind, oder alternativ auch auf beliebige andere Weise.
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Durch das Stapeln der Halbleiter-Bauelement-Chips 12a, 12b, 12c, 12d im gleichen Gehäuse 14 kann das System 10 insgesamt – falls die Halbleiter-Bauelement-Chips nicht fehlerhaft sind (s. u.) – z. B. dann, wenn als Halbleiter-Bauelement-Chips 12a, 12b vier 256-Mbit-Speicherbauelemente 12a, 12b, 12c, 12d verwendet werden als 1-Gbit-Speicherbauelement eingesetzt werden (oder z. B. bei Verwendung von vier 512-Mbit-Speicherbauelementen als 2-Gbit-Speicherbauelement, bei Verwendung von vier 1-Gbit-Speicherbaueklemenenten als 4-Gbit-Speicherbauelement, etc.).
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Beim Einbau der Halbleiter-Bauelement-Chips 12a, 12b, 12c, 12d in das Bauelement-Gehäuse 14 werden mittels entsprechender Bond-Drähte an den Halbleiter-Bauelement-Chips 12a, 12b, 12c, 12d vorgesehene Pads mit am Bauelement-Gehäuse 14 vorgesehenen Pins verbunden.
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Ein Teil der Anschlüsse bzw. Pads des ersten Halbleiter-Bauelement-Chips 12a (z. B. entsprechende RAS- und CAS-Pads, etc., etc.), ein Teil der Anschlüsse bzw. Pads des zweiten Halbleiter-Bauelement-Chips 12b, ein Teil der Anschlüsse bzw. Pads des dritten Halbleiter-Bauelement-Chips 12c, und ein Teil der Anschlüsse bzw. Pads des vierten Halbleiter-Bauelement-Chips 12d können mittels entsprechender Bond-Drähte jeweils mit ein- und denselben Bauelement-Gehäuse-Pins (sog. „shared pins”) verbunden sein.
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Ein weiterer Teil der Anschlüsse bzw. Pads des ersten Halbleiter-Bauelement-Chips 12a (z. B. entsprechende CS- und CKE-Pads, etc.) kann mittels entsprechender Bond-Drähte mit für den ersten Halbleiter-Bauelement-Chip separaten Pins („non-shared pins”) des Bauelement-Gehäuses 14, nicht aber mit entsprechenden Pads des zweiten, dritten und vierten Halbleiter-Bauelement-Chips 12b, 12c, 12d verbunden sein.
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Entsprechend ähnlich kann ein weiterer Teil der Anschlüsse bzw. Pads des zweiten Halbleiter-Bauelement-Chips 12b mittels entsprechender Bond-Drähte mit für den zweiten Halbleiter-Bauelement-Chip separaten Pins („non-shared pins”) des Bauelement-Gehäuses 14, nicht aber mit entsprechenden Pads des ersten, dritten und vierten Halbleiter-Bauelement-Chips 12a, 12c, 12d verbunden sein, etc.
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Wird – insbesondere beim Test eines entsprechenden in 1 und 2 gezeigten Systems 1, 10 – ermittelt, dass (zumindest) einer der in das Gehäuse 4, 14 bzw. die o. g. mehreren separaten Gehäuse eingebauten Halbleiter-Bauelement-Chips 2a, 2b, 12a, 12b, 12c, 12d fehlerhaft ist, wird der (bzw. werden die) entsprechende(n), fehlerhafte(n) Halbleiter-Bauelement-Chip(s) 2a, 2b, 12a, 12b, 12c, 12d – insbesondere unter Verwendung einer der im Folgenden genauer erläuterten Verfahren – in einen speziellen Betriebs-Modus gebracht, insbesondere in einen speziellen – im Folgenden genauer erläuterten – Stromspar-Betriebs-Modus, bei dem der entsprechende, fehlerhafte Chip – auf die im Folgenden genauer erläuterte Weise – deaktiviert ist.
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Dies kann z. B. noch vor dem Einbau des entsprechenden Halbleiter-Bauelement-Gehäuses 4, 14 bzw. der entsprechenden separaten Gehäuse in ein entsprechendes elektronisches Modul, z. B. Speichermodul erfolgen, oder – alternativ – auch erst nach dem Einbau des entsprechenden Halbleiter-Bauelement-Gehäuses 4, 14 bzw. der entsprechenden separaten Gehäuse in ein entsprechendes elektronisches Modul, z. B. Speichermodul (z. B. nach dem Verlöten des Halbleiter-Bauelement-Gehäuses 4, 14 bzw. der Gehäuse mit einer entsprechenden Platine).
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Im o. g. speziellen Betriebs-Modus ist – wie sich aus den Ausführungen unten ergibt – die Leistungsaufnahme des entsprechenden fehlerhaften Halbleiter-Bauelement-Chips 2a, 2b, 12a, 12b, 12c, 12d Chips relativ gering.
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Die entsprechenden weiteren im jeweiligen Halbleiter-Bauelement-Gehäuse bzw. den jeweiligen separaten Gehäusen vorhandenen – nicht fehlerhaften – Halbleiter-Bauelement-Chips (z. B. einer der beiden im Halbleiter-Bauelement-Gehäuse 4 eingebauten Chips 2a, 2b, oder z. B. ein oder zwei oder drei der im Halbleiter-Bauelement-Gehäuse 14 eingebauten Chips 12a, 12b, 12c, 12d) können – nach dem Einbau des entsprechenden Halbleiter-Bauelement-Gehäuses 4, 14 bzw. der entsprechenden separaten Gehäuse in ein entsprechendes elektronisches Modul, z. B. Speichermodul (z. B. nach dem Verlöten des Halbleiter-Bauelement-Gehäuses 4, 14 mit einer entsprechenden Platine) – in einem entsprechenden, herkömmlichen Normal-Betriebs-Modus betrieben werden.
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Das in das entsprechende elektronische Modul eingebaute – in 1 gezeigte – Halbleiter-Bauelement-Gehäuse 4 kann dann z. B. statt als „dual die device” als „single die device” betrieben werden, und das in das entsprechende elektronische Modul eingebaute – in 2 gezeigte – Halbleiter-Bauelement-Gehäuse 14 statt als „four fold stack device” als „dual die device”, etc.
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In einem entsprechenden – nicht fehlerhaften – Chip 2a, 2b, 12a, 12b, 12c, 12d können entsprechend wie herkömmlich nach Einbau des entsprechenden Bauelement-Gehäuses 4, 14 in das entsprechende Modul z. B. nach Vorgabe einer – z. B. über die o. g. Adress-Eingabe-Pins des Bauelement-Gehäuses 4, 14 eingegebenen – Adresse entsprechende – z. B. über die o. g. Daten-Ein-/Ausgabe-Pins des Bauelement-Gehäuses 4, 14 eingegebene – Daten abspeichert werden.
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Diese Daten können später – wiederum z. B. über die o. g. Daten-Ein-/Ausgabe-Pins des Bauelement-Gehäuses 4, 14 – unter der o. g. Adresse wieder ausgelesen werden.
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Die Auswahl des entsprechenden – nicht fehlerhaften – Chips 2a, 2b, 12a, 12b, 12c, 12d unter den mehreren im jeweiligen Bauelement-Gehäuse 4, 14 vorgesehenen Chips zum Schreiben bzw. Lesen von Daten kann z. B. durch Anlegen eines entsprechenden CS-(Chip Select- bzw. Chip-Auswahl-)Signals an den dem jeweils ausgewählten Chip 2a, 2b, 12a, 12b, 12c, 12d zugeordneten Chip-Select-Pin des Bauelement-Gehäuses 4, 14 erfolgen.
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Um einen entsprechenden fehlerhaften Chip 2a, 2b, 12a, 12b, 12c, 12d in den o. g. speziellen (Stromspar-)Betriebs-Modus zu bringen, kann – wie in 3 veranschaulich ist – ein auf dem Chip 2a, 2b, 12a, 12b, 12c, 12d vorgesehenes, separates einmal-programmierbares Element, insbesondere Fuse-Element, z. B. ein entsprechender E-Fuse-Widerstand 101 verwendet werden.
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Beispielsweise kann – entsprechend ähnlich wie bei herkömmlichen E-Fuse-Widerständen – der E-Fuse-Widerstand 101 mittels eines entsprechenden elektrischen Fuse-Verfahrens durch Anlegen eines entsprechenden Programmier-Strom-Pulses durchgeschmolzen bzw. durchgebrannt werden.
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Hierdurch wird der E-Fuse-Widerstand 101 von einem leitenden, ersten Zustand („unprogrammierter Zustand”) in einen nichtleitenden, zweiten Zustand („programmierter Zustand”) gebracht.
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Der entsprechende Programmier-Strom-Puls kann z. B. in Reaktion auf ein entsprechendes, an eine Steuer-Schaltung angelegtes Programmier-Befehls-Signal durch die Steuer-Schaltung automatisch erzeugt, und an den E-Fuse-Widerstand 101 angelegt werden.
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Der leitende, unprogrammierte Zustand des E-Fuse-Widerstands 101 kann z. B. einem gespeicherten Bit „0” (oder „1”) entsprechen, und der nicht-leitende, programmierte Zustand des E-Fuse-Widerstands 101 z. B. einem gespeicherten Bit „1” (oder „0”).
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Das o. g. elektrische Fuse-Verfahren kann z. B. nach dem Einbau des entsprechenden – fehlerhaften – Chips 2a, 2b, 12a, 12b, 12c, 12d in das entsprechende Halbleiter-Bauelement-Gehäuse 4, 14 durchgeführt werden, aber noch vor dem Einbau des Bauelement-Gehäuses 4, 14 in ein entsprechendes elektronisches Modul, z. B. Speichermodul, oder – alternativauch erst nach dem Einbau des Halbleiter-Bauelement-Gehäuses 4, 14 (mit samt dem entsprechenden – fehlerhaften – Chip) in das entsprechende elektronisches Modul, z. B. Speichermodul.
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Zum Triggern des Programmierens des E-Fuse-Widerstands 101 kann ein entsprechendes – spezielles – Pattern an die o. g. Pins des Bauelement-Gehäuses 4, 14 angelegt werden, und durch Anlegen eines entsprechenden CS-(Chip Select- bzw. Chip-Auswahl-)Signals an den dem fehlerhaften Chip 2a, 2b, 12a, 12b, 12c, 12d zugeordneten Chip-Select-Pin der entsprechende fehlerhafte Chip 2a, 2b, 12a, 12b, 12c, 12d, dessen E-Fuse-Widerstand programmiert werden soll, ausgewählt werden.
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Der Zustand des E-Fuse-Widerstands 101 („unprogrammierter Zustand”, oder „programmierter Zustand” (bzw. gespeichertes Bit „0”, oder „1”)) kann – wie in 3 veranschaulicht – durch eine entsprechende Auswerte-Schaltung 105 ausgewertet werden.
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Detektiert die Auswerte-Schaltung 105, dass der E-Fuse-Widerstand 101 sich im o. g. leitenden, unprogrammierten Zustand befindet, wird durch die Auswerte-Schaltung 105 ermittelt, dass es sich bei dem jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d um einen nicht fehlerhaften Chip 2a, 2b, 12a, 12b, 12c, 12d handelt.
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In diesem Fall wird von der Auswerte-Schaltung 105 an einer Leitung 106 kein (Stromspar-)Betriebs-Modus-Detektier-Signal ausgegeben, bzw. kein Zustandswechsel eines an der Leitung 106 anliegenden Signals veranlasst.
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Der entsprechende Chip 2a, 2b, 12a, 12b, 12c, 12d verbleibt dann im o. g. Normal-Betriebs-Modus, bzw. kann – entsprechend wie bei herkömmlichen Chips – auf herkömmliche Weise in den o. g. Normal-Betriebs-Modus gebracht werden.
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Ist der entsprechende Chip 2a, 2b, 12a, 12b, 12c, 12d jedoch fehlerhaft, wird der o. g. E-Fuse-Widerstand 101 auf die o. g. Weise vom o. g. leitenden, unprogrammierten Zustand in den o. g. nicht-leitenden, programmierten Zustand gebracht.
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Detektiert die Auswerte-Schaltung 105, dass der E-Fuse-Widerstand 101 sich im o. g. nicht-leitenden, programmierten Zustand befindet, wird durch die Auswerte-Schaltung 105 ermittelt, dass es sich bei dem jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d um einen fehlerhaften Chip 2a, 2b, 12a, 12b, 12c, 12d handelt.
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In diesem Fall wird von der Auswerte-Schaltung 105 an der Leitung 106 ein entsprechendes (Stromspar-)Betriebs-Modus-Detektier-Signal ausgegeben, bzw. ein Zustandswechsel des an der Leitung 106 anliegenden Signals veranlasst.
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Der entsprechende Chip 2a, 2b, 12a, 12b, 12c, 12d kann dann – auf die im Folgenden noch genauer erläuterte Weise – in den o. g. speziellen (Stromspar-)Betriebs-Modus gebracht werden.
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Die Auswertung des Zustands des E-Fuse-Widerstands 101 kann zu jeweils vordefinierten Zeitpunkten oder in jeweils vordefinierten Zeitabschnitten erfolgen, z. B. beim oder nach dem Hochfahren bzw. Power-Up des Systems 1, 10, bzw. des entsprechenden elektronischen Moduls, insbesondere Speichermoduls, an das das jeweilige Bauelement-Gehäuse 4, 14 angeschlossen ist, bzw. bei oder nach dem Beginn der Stromzufuhr an den entsprechende Chip 2a, 2b, 12a, 12b, 12c, 12d („PowerOn”), etc.
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Beispielsweise kann wie in 3 veranschaulicht das o. g. von der Auswerte-Schaltung 105 ausgegebene (Stromspar-)Betriebs-Modus-Detektier-Signal über die o. g. Leitung 106 an einen ersten Eingang eines Flip-Flops 107 weitergeleitet werden, insbesondere an dessen SET-Eingang.
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Wie weiter in 3 veranschaulicht ist, kann über eine weitere Leitung 108 ein entsprechendes, das Hochfahren bzw. den Beginn des Hochfahrens des Systems 1, 10, bzw. das Vorhandensein bzw. den Beginn der Strom- bzw. Spannungszufuhr signalisierendes Signal, z. B. ein entsprechendes PowerOn-Signal an einen zweiten Eingang des Flip-Flops 107 angelegt werden, insbesondere an dessen RESET-Eingang.
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Wird beim oder nach dem Hochfahren des Systems 1, 10, bzw. bei oder nach dem Beginn der Stromzufuhr an den entsprechenden Chip 2a, 2b, 12a, 12b, 12c, 12d („PowerOn”) von der Auswerte-Schaltung 105 an der Leitung 106 ein entsprechendes (Stromspar-)Betriebs-Modus-Detektier-Signal ausgegeben, bzw. ein Zustandswechsel des an der Leitung 106 anliegenden Signals veranlasst, wird am Ausgang des Flip-Flops 107, d. h. an einer Leitung 109 ein entsprechendes (Stromspar-)Betriebs-Modus-Aktivier-Signal ausgegeben, bzw. ein Zustandswechsel des an der Leitung 109 anliegenden Signals veranlasst.
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Der entsprechende Chip 2a, 2b, 12a, 12b, 12c, 12d wird dann in den o. g. speziellen (Stromspar-)Betriebs-Modus gebracht.
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Beispielsweise kann das o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signal – wie in 3 veranschaulicht – über die o. g. Leitung 109, und eine oder mehrere weitere Leitungen 110 an einige oder sämtliche der auf dem jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d vorgesehenen Receiver- bzw. Driver/Receiver-Einrichtungen 111a zugeführt werden.
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Die Receiver- bzw. Driver/Receiver-Einrichtungen 111a können mit jeweils entsprechenden der o. g. Chip-Pads verbunden sein, z. B. den o. g. RAS-, CAS-, CKE-, Adress-Eingabe- und Daten-Ein-/Ausgabe-Pads, etc., und dienen z. B. dazu, die an den jeweiligen Pads empfangenen/zu senden Signale entsprechend zu verstärken bzw. auszuwerten, und/oder entsprechende Pegel-Umsetzungen vorzunehmen, etc.
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Alternativ oder zusätzlich kann das o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signal über die o. g. Leitung 109, und eine oder mehrere weitere Leitungen 112 an einige oder sämtliche der auf dem jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d vorgesehenen Spannungs-Erzeugungseinrichtungen 111b zugeführt werden.
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Die Spannungs-Erzeugungseinrichtungen können z. B. dazu verwendet werden, eine entsprechende (z. B. extern zugeführte) Spannung in eine entsprechende (intern auf dem Chip verwendete) Spannung umzusetzen, insbesondere in eine Spannung mit niedrigerem Pegel, als die extern zugeführte Spannung.
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Alternativ oder zusätzlich kann das o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signal über die o. g. Leitung 109, und eine oder mehrere weitere Leitungen 113 an einige oder sämtliche der auf dem jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d vorgesehenen Spannungs-Pumpen 111c zugeführt werden.
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Die Spannungs-Pumpen können z. B. dazu verwendet werden, eine entsprechende (z. B. extern zugeführte, oder intern auf dem Chip verwendete) Spannung in eine entsprechende – höherpegelige – (intern auf dem Chip verwendete) Spannung umzusetzen.
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In Reaktion auf den Empfang des o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signals werden die entsprechenden das Signal empfangenden Receiver- bzw. Driver/Receiver-Einrichtungen 111a und/oder Spannungs-Erzeugungseinrichtungen 111b und/oder Spannungs-Pumpen 111c deaktiviert, z. B. von der jeweils entsprechenden – die jeweilige (Driver/)Receiver-Einrichtung bzw. Spannungs-Erzeugungseinrichtung bzw. Spannungs-Pumpe versorgenden – Spannungs- bzw. Stromzufuhrleitung getrennt.
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Beispielsweise können – in Reaktion auf das (Stromspar-)Betriebs-Modus-Aktivier-Signal – sämtliche auf dem jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d vorgesehenen Receiver- bzw. Driver/Receiver-Einrichtungen, Spannungs-Erzeugungseinrichtungen und Spannungs-Pumpen in einen deaktivierten Zustand gebracht werden, außer denjenigen, die für die Aufrechterhaltung des (Stromspar-)Betriebs-Modus notwendig sind.
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Alternativ oder zusätzlich zum o. g. Deaktivieren der Receiver- bzw. Driver/Receiver-Einrichtungen, Spannungs-Erzeugungseinrichtungen und Spannungs-Pumpen können in Reaktion auf das (Stromspar-)Betriebs-Modus-Aktivier-Signal ein oder mehrere vorbestimmte auf dem jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d vorgesehene Leitungen bzw. Netze mittels entsprechender Schalter auf Erd-Potential gebracht bzw. mit dem Erd-Potential (GROUND) verbunden werden, z. B. das Bitleitungs-Equalize-Spannungs-Netz, und/oder das Wordleitungs-Low-Spannungs-Netz, etc., bzw. die die entsprechenden Spannungen (Bitleitungs-Equalize-Spannung, Wordleitungs-Low-Spannung, etc.) führenden Leitungen.
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Insbesondere können diejenigen Netze/Leitungen auf Erd-Potential gebracht werden, die besonders anfällig für Kurzschlüsse sind.
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Statt unter Verwendung des o. g. Verfahrens, insbesondere des o. g. E-Fuse-Widerstands 101 kann ein entsprechender fehlerhafter Chip 2a, 2b, 12a, 12b, 12c, 12d noch auf beliebige andere Weise in den o. g. speziellen (Stromspar-)Betriebs-Modus gebracht werden, bzw. kann das o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signal bzw. ein entsprechend ähnliches Signal auf dem jeweiligen fehlerhaften Chip 2a, 2b, 12a, 12b, 12c, 12d noch auf beliebig andere Weise erzeugt werden.
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Beispielsweise kann zu einem jeweils vordefinierten Zeitpunkt oder in einem jeweils vordefinierten Zeitabschnitt, z. B. beim oder nach dem Hochfahren bzw. Power-Up des Systems 1, 10 bzw. des entsprechenden elektronischen Moduls, bzw. bei oder nach dem Beginn der Stromzufuhr an den entsprechende Chip 2a, 2b, 12a, 12b, 12c, 12d („PowerOn”) an einen oder mehreren dem jeweils in den (Stromspar-)Betriebs-Modus zu bringenden – fehlerhaften – Chip 2a, 2b, 12a, 12b, 12c, 12d zugeordneten, separaten Pins („non-shared pins”) des Bauelement-Gehäuses 14 ein ansonsten – insbesondere in einem Normal-Betriebs-Modus – ungültiges Signal angelegt werden, z. B. an den o. g. CKE- und/oder CS-Pin, etc., etc.
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Zum Beispiel kann an den dem jeweils in den (Stromspar-)Betriebs-Modus zu bringenden – fehlerhaften – Chip 2a, 2b, 12a, 12b, 12c, 12d zugeordneten CKE-Pin beim „PowerOn” ein „logisch hohes” Signal angelegt werden.
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Demgegenüber erfordert ein „gewöhnliches” Hochfahren des jeweiligen Chips 2a, 2b, 12a, 12b, 12c, 12d (insbesondere im o. g. Normal-Betriebs-Modus) das Anlegen eines „logisch niedrigen” Signals an den CKE-Pin so lange, bis alle Spannungen richtig eingestellt sind.
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Wird vom jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d detektiert, dass das an dem dem jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d zugeordneten CKE-Pin anliegende Signal beim „PowerOn” „logisch hoch” statt „logisch niedrig” ist, wird der Chip 2a, 2b, 12a, 12b, 12c, 12d in den o. g. (Stromspar-)Betriebs-Modus gebracht, bzw. auf dem Chip 2a, 2b, 12a, 12b, 12c, 12d das o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signal bzw. ein entsprechend ähnliches Signal erzeugt.
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In Reaktion hierauf können – entsprechend wie oben beschrieben – die o. g. Receiver- bzw. Driver/Receiver-Einrichtungen, Spannungs-Erzeugungseinrichtungen und/oder Spannungs-Pumpen deaktiviert werden, und/oder die o. g. Leitungen bzw. Netze auf Erd-Potential gebracht bzw. mit dem Erd-Potential (GROUND) verbunden werden, etc.
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Alternativ kann ein entsprechender fehlerhafter Chip 2a, 2b, 12a, 12b, 12c, 12d z. B. auch dann in den o. g. speziellen (Stromspar-)Betriebs-Modus gebracht werden, bzw. kann das o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signal bzw. ein entsprechend ähnliches Signal auch dann erzeugt werden, wenn an entsprechenden, geteilten, d. h. keinem der in das Bauelement-Gehäuse 4, 14 montierten Chips 2a, 2b, 12a, 12b, 12c, 12d separat zugeordneten Pins (d. h. den o. g. „shared pins”) des Bauelement-Gehäuses 14 ein spezielles Pattern, insbesondere Initialisierungs-Kommando angelegt wird, z. B. an die o. g. CAS-, und/oder RAS-Pins, und/oder an einen oder mehrere weitere Pins (z. B. einen entsprechenden WE-Pin, etc.), und an dem dem fehlerhaften Chip 2a, 2b, 12a, 12b, 12c, 12d zugeordneten Chip-Select-Pin des Bauelement-Gehäuses 4, 14 kein CS-(Chip Select- bzw. Chip-Auswahl-)Signal.
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An die den übrigen – nicht fehlerhaften – Chips des jeweiligen Bauelement-Gehäuses 4, 14 zugeordneten Chip-Select-Pins wird demgegenüber ein entsprechendes CS-(Chip Select- bzw. Chip-Auswahl-)Signal angelegt.
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Wird durch eine entsprechende auf den Chips 2a, 2b, 12a, 12b, 12c, 12d vorgesehene – z. B. in 4 gezeigte – Auswerte-Schaltung 1005 detektiert, dass das o. g. spezielle Pattern an den o. g. geteilten Pins (d. h. den o. g. „shared pins”) des Bauelement-Gehäuses 14 – und damit auch an den entsprechenden Chip-Pads – anliegt, und dass an dem dem entsprechenden Chip 2a, 2b, 12a, 12b, 12c, 12d zugeordneten Chip-Select-Pin des Bauelement-Gehäuses 4, 14 (und damit auch am entsprechenden CS-Pad des jeweiligen Chips) kein CS-(Chip Select- bzw. Chip-Auswahl-)Signal anliegt, kann der entsprechende Chip 2a, 2b, 12a, 12b, 12c, 12d in den o. g. (Stromspar-)Betriebs-Modus gebracht werden, bzw. kann das o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signal bzw. ein entsprechend ähnliches Signal erzeugt werden.
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Wird demgegenüber durch die entsprechende auf den Chips 2a, 2b, 12a, 12b, 12c, 12d vorgesehene Auswerte-Schaltung 1005 detektiert, dass zwar das o. g. spezielle Pattern an den o. g. geteilten Pins (d. h. den o. g. „shared pins”) des Bauelement-Gehäuses 14 anliegt (und damit auch an den entsprechenden Chip-Pads), jedoch zusätzlich an dem dem entsprechenden Chip 2a, 2b, 12a, 12b, 12c, 12d zugeordneten Chip-Select-Pin des Bauelement-Gehäuses 4, 14 ein entsprechendes CS-(Chip Select- bzw. Chip-Auswahl-)Signal, wird der entsprechende Chip 2a, 2b, 12a, 12b, 12c, 12d im o. g. Normal-Betriebs-Modus belassen, bzw. kann – entsprechend wie bei herkömmlichen Chips – auf herkömmliche Weise in den o. g. Normal-Betriebs-Modus gebracht werden.
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Wird ein entsprechender Chip 2a, 2b, 12a, 12b, 12c, 12d in den o. g. (Stromspar-)Betriebs-Modus gebracht, bzw. wird auf dem Chip 2a, 2b, 12a, 12b, 12c, 12d das o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signal bzw. ein entsprechend ähnliches Signal erzeugt, können – entsprechend wie oben beschrieben – die o. g. Receiver- bzw. Driver/Receiver-Einrichtungen, Spannungs-Erzeugungseinrichtungen und/oder Spannungs-Pumpen des jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d deaktiviert, und/oder die o. g. Leitungen bzw. Netze auf Erd-Potential gebracht bzw. mit dem Erd-Potential (GROUND) verbunden werden, etc.
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Bei sämtlichen der o. g. Verfahren kann das o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signal auch mit einer vorbestimmten zusätzlichen zeitlichen Verzögerung behaftet erzeugt bzw. erst nach einer vorbestimmten – bewusst gewählten – (zusätzlichen) zeitlichen Verzögerung eingeschaltet werden, bzw. kann die Weiterleitung des (Stromspar-)Betriebs-Modus-Aktivier-Signals auf zusätzlich zeitlich verzögerte Weise erfolgen, z. B. unter Zuhilfenahme einer oder mehrerer zusätzlicher in den Signalweg geschalteter Verzögerungsschaltungen, etc.
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Des weiteren kann bei sämtlichen der o. g. Verfahren der Wechsel eines entsprechenden fehlerhaften Chips 2a, 2b, 12a, 12b, 12c, 12d in den o. g. speziellen (Stromspar-)Betriebs-Modus, und/oder das Erzeugen des o. g. (Stromspar-)Betriebs-Modus-Aktivier-Signals bzw. eines entsprechend ähnlichen Signals von einer Anzahl weiterer Bedingungen abhängig gemacht werden, z. B. davon, ob von einer entsprechenden Ermittlungs-Einrichtung, insbesondere Versorgungsspannungs-Hochfahr-Ermittlungs-Einrichtung 1101 ermittelt wurde, dass eine entsprechende externe Spannung am jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d anliegt bzw. hochgefahren wurde, z. B. eine externe Versorgungsspannung VDD, und/oder davon, ob eine entsprechende interne Spannung auf dem jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d vorhanden ist (z. B. signalisiert durch ein an einer Leitung 1014 anliegendes Signal MRS and Powerup), etc.
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Beispielsweise kann wie in 4 veranschaulicht von der Versorgungsspannungs-Hochfahr-Ermittlungs-Einrichtung 1101 – falls von dieser ermittelt wurde, dass eine entsprechende externe Spannung am jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d anliegt bzw. hochgefahren wurde – über eine Leitung 1008 ein entsprechendes Versorgungsspannungs-Hochfahr-Signalier-Signal (VDD-up) an einen entsprechenden Eingang eines Flip-Flops 1007 ausgegeben werden, insbesondere an dessen SET-Eingang.
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Des weiteren kann – wie bereits oben angedeutet – von der Auswerte-Schaltung 1005 ein entsprechendes (Stromspar-)Betriebs-Modus-Detektier-Signal ausgegeben, bzw. ein Zustandswechsel eines an einer Leitung 1006 anliegenden Signals veranlasst werden, falls von der Auswerte-Schaltung 1005 detektiert wurde, dass der entsprechende Chip 2a, 2b, 12a, 12b, 12c, 12d in den o. g. (Stromspar-)Betriebs-Modus gebracht werden soll.
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Das entsprechende (Stromspar-)Betriebs-Modus-Detektier-Signal kann über die Leitung 1006 einem entsprechenden weiteren Eingang des Flip-Flops 1007 zugeführt werden, insbesondere dessen bRESET-Eingang.
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In Reaktion auf die an den Eingängen des Flip-Flops 1007, d. h. an den Leitungen 1006 und 1008 anliegenden Signale kann vom Flip-Flop 1007 an dessen Ausgang, d. h. einer Leitung 1009 ein entsprechendes (Stromspar-)Betriebs-Modus-Aktivier-Signal ausgegeben, und an einen ersten Eingang eines AND-Glieds 1102 weitergeleitet werden.
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Ein zweiter Eingang des AND-Glieds 1102 ist mit der o. g. Leitung 1014 verbunden.
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Nur dann, falls an der Leitung 1014, d. h. dem zweiten Eingang des AND-Glieds 1102 das o. g. Signal MRS_and_Powerup anliegt, wird das an der Leitung 1009, d. h. am ersten Eingang des AND-Glieds 1102 anliegende (Stromspar-)Betriebs-Modus-Aktivier-Signal an den Ausgang des AND-Glieds 1102, d. h. eine Leitung 1015 weitergeleitet, und über diese Leitung z. B. an die o. g. Receiver- bzw. Driver/Receiver-Einrichtungen, Spannungs-Erzeugungseinrichtungen und/oder Spannungs-Pumpen, etc. des jeweiligen Chip 2a, 2b, 12a, 12b, 12c, 12d, die in Reaktion auf das (Stromspar-)Betriebs-Modus-Aktivier-Signal entsprechend wie oben erläutert deaktiviert werden können.
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Bezugszeichenliste
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- 1
- System
- 2a
- Halbleiter-Bauelement-Chip
- 2b
- Halbleiter-Bauelement-Chip
- 4
- Halbleiter-Bauelement-Gehäuse
- 10
- System
- 12a
- Halbleiter-Bauelement-Chip
- 12b
- Halbleiter-Bauelement-Chip
- 12c
- Halbleiter-Bauelement-Chip
- 12d
- Halbleiter-Bauelement-Chip
- 14
- Halbleiter-Bauelement-Gehäuse
- 101
- E-Fuse-Widerstand
- 105
- Auswerte-Schaltung
- 106
- Leitung
- 107
- Flip-Flop
- 108
- Leitung
- 109
- Leitung
- 110
- Leitung
- 111a
- Receiver-Einrichtung
- 111b
- Spannungs-Erzeugungseinrichtung
- 111c
- Spannungs-Pumpe
- 112
- Leitung
- 113
- Leitung
- 1005
- Auswerte-Schaltung
- 1006
- Leitung
- 1007
- Flip-Flop
- 1008
- Leitung
- 1009
- Leitung
- 1014
- Leitung
- 1015
- Leitung
- 1101
- Ermittlungs-Einrichtung
- 1102
- AND-Glied
