DE69534709T2 - Herstellungsverfahren einer Halbleiteranordnung - Google Patents

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Tsutomu Hirakata-shi Fujita
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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung bezieht sich auf ein Halbleiter-Speicher-Bauelement und ein Halbleiter-Bauelement einschließlich eines Halbleiter-Speicher-Bauelements. Insbesondere bezieht sich die vorliegende Erfindung auf ein Halbleiter-Speicher-Bauelement, welches effektiv hergestellt werden kann unter Verwendung von Mehr-Chip-Modul (hiernach einfach als "MCM" bezeichnet)-Technologien und eines Halbleiter-Bauelements einschließlich eines solchen Halbleiter-Speicher-Bauelements.
  • 2. Beschreibung des technologischen Hintergrunds
  • Ein dynamisches Speicher mit direktem bzw. wahlfreiem Zugriff (DRAM) Bauelement ist ein weithin verwendetes Halbleiter-Speicher-Bauelement. Ein DRAM enthält im Allgemeinen ein Speicher-Zellen-Array bzw. – Feld umfassend eine Mehrzahl von Speicher-Zellen, welche in einem Array als ein Speicher-Abschnitt angeordnet sind. Um die Anzahl der Pins zu verringern, welche für ein Gehäuse eines DRAM verwendet werden, wird ein Chip mit einer Schaltungskonfiguration wie in 1 gezeigt im Allgemeinen ausgebildet. Wie in 1 gezeigt, enthält der DRAM 95 einen Schaltungsblock 50, wo ein Speicherzellenfeld 1 umfassend eine Mehrzahl von Speicher-Zellen, welche in einem Feld bzw. Array angeordnet sind, vorgesehen ist, als ein zentraler bzw. Mittel-Abschnitt, und die folgenden Schaltungen werden mit dem gleichen Abstand bzw. Teilung (pitch) ausgelegt wie der Abstand für die Mehrzahl der Speicherzellen innerhalb des Speicher-Zellen-Feldes 1: Ein Zeilen-Dekoder 5 und ein Wort-Treiber bzw. -Ansteuerelement 6 zum Auswählen einer Wort-Leitung; ein Leseverstärker 4 zum Verstärken eines Signals auf einer Bit-Leitung; eine Spalten-Auswählvorrichtung bzw. – Selektor 3 zum Auswählen von Bit-Daten bei einer frei wählbaren Position aus dem Signal, welches verstärkt wurde von dem Leseverstärker 4, um so die ausgewählten Daten an eine Datenleitung auszugeben; und einen Spalten-Dekoder 2 zum Erzeugen eines Auswahlsignals, welches der Spalten-Auswählvorrichtung bzw. -Selektor 3 zugeführt werden soll. Hiernach werden ein solcher Schaltungsblock 50 einschließlich des Speicher-Zellen-Feldes 1 und die obigen Schaltungen, welche mit dem gleichen Abstand ausgelegt wurden wie der Abstand für die Mehrzahl der Speicher-Zellen innerhalb des Speicher-Zellen-Feldes 1, ein "Speicher-Kern-Abschnitt" genannt werden. Des Weiteren sind die folgenden Schaltungen ausgelegt ohne von dem Speicher-Zellen-Abstand innerhalb des Speicher-Zellen-Feldes 1 abzuhängen: Ein Zeilen-Adress-Puffer 10 zum Empfangen einer Zeilen-Adresse von einem Adress-Signal A (10:0) Eingabeanschluss 32; ein Spalten-Adress-Puffer 9 zum Empfangen einer Spalten-Adresse über den gleichen Anschluss 32; ein Zeilen-Adress-Zähler 11 zum Erzeugen einer Auffrischungs (refresh) -Adresse; ein Zeilen-Vor-Dekoder 8 zum vorherigen Dekodieren eines eingegebenen Adress-Signals, um so das Signal umzuwandeln, welches ausgegeben wird von dem Zeilen-Adress-Puffer 10, in ein Signal, welches angelegt wird an den Zeilen-Dekoder 5; ein Spalten-Vor-Dekoder 7 zum vorherigen Dekodieren eines eingegebenen Adress-Signals, um das Signal umzuwandeln, welches ausgegeben wird von dem Spalten-Adress-Puffer 9, in ein Signal, welches angelegt wird an den Spalten-Dekoder 2; ein Daten-Eingabe-Puffer 12 zum Eingeben von Daten an einen Daten DQ (7:0) Eingabeanschluss 36; ein Daten-Ausgabe-Puffer 13 zum Ausgeben von Daten von dem Daten DQ (7:0) Ausgabeanschluss 36; ein Schreib-Verstärker 14 zum Schreiben von Daten auf bzw. in eine Speicherzelle; ein Leseverstärker 15 zum Auslesen von Daten aus einer Speicher-Zelle; ein RAS/CAS Taktgenerator 16 zum Erzeugen eines Zeitsteuersignal, welches verwendet wird innerhalb des DRAM, basierend auf einem RAS Signal und einem CAS Signal, eingegeben über einen RAS Signaleingabeanschluss 30 bzw. einen CAS Signaleingabeanschluss 31; ein WE-Taktgenerator 17 zum Erzeugen eines Schreib-Zeitsteuer-Signals,basierend auf einem WE Signal, eingegeben über ein WE Signaleingabeanschluss 35; ein OE-Taktgenerator 18 zum Erzeugen eines Zeitsteuersignals für Ausgabedaten basierend auf einem OE Signal, eingegeben über einen OE Signaleingabeanschluss 37; ein Potential-Erzhöhungs bzw. Zusatz-Potenzial (boosting) -Generator 19 zum Erzeugen einer Spannung, welche für das innere des DRAM benötigt wird, um so ein Wort-Leitungs-Potential zu erhöhen bzw. verstärken; ein Substrat-Potential-Generator 20 zum Erzeugen eines Potentials, welches an ein Substrat angelegt wird; und ein 1/2 VCC Generator 21 zum Erzeugen einer 1/2 VCC, welche benötigt wird als ein Potential, welches an eine Bit-Leitungs-Vorladung (pre-charge) und eine Zellen-Platte bzw. -Elektrode angelegt wird. Hiernach werden die obigen Schaltungen, welche ausgelegt wurden ohne von dem Speicher-Zellen-Abstand innerhalb des Speicher-Zellen-Feldes 1 abzuhängen, als Ganzes als ein "peripherer Speicher-Schaltungs-Abschnitt" bezeichnet werden.
  • Weil der DRAM 95 auf einem Chip die oben beschriebenen in 1 gezeigten Schaltungen enthält, sind nur Adress-Pins, Daten-Pins, verschiedene Steuer-Signal-Pins und Leistungsversorgungs-Pins erforderlich als externe Pins zum Anbringen des DRAM in einem Gehäuse. Deshalb kann der DRAM in einem kleinen Gehäuse angebracht bzw. montiert werden. Zum Beispiel werden in einem 8-Bit-Daten I/O 16 Mbit DRAM, 11 Adress-Pins, 8 Daten-Eingabe/Ausgabe-Pins, 4 Steuersignal-Pins und 2 Leistungsversorgungs-Pins, d.h. insgesamt 25 Pins verwendet. Entsprechend kann ein solcher DRAM in einem Gehäuse mit 28 Pins angeordnet werden.
  • 2 zeigt ein beispielhaftes Layout bzw. Anordnung für den DRAM (16 Mbit DRAM in diesem Fall) mit der in 1 gezeigten Schaltungsanordnung. Wie in 2 gezeigt, ist das Speicher-Zellen-Array 1 unterteilt in vier 4 Mbits Platten bzw. Elektroden, und jede 4 Mbit Platte bzw. Elektrode ist weiter unterteilt in sechzehn 256 Kbit Speicher-Zellen-Blöcke. Jeder 256 Kbit Speicher-Zellen-Block 96 enthält Speicher-Zellen in 256 Zeilen × 1024 Spalten. Die Anzahl der Leseverstärker 4 und Spalten-Auswahlvorrichtungen 3, welche vorgesehen sind für jeden Speicher-Zellen-Block, ist die gleiche wie die Anzahl der Spalten der Speicher-Zelle, d.h. 1024. Der Zeilen-Dekoder 5 und der Wort-Treiber 6 sind für jeden Speicher-Zellen-Block vorgesehen; der Spalten-Dekoder 2 ist für jede Platte bzw. Elektrode vorgesehen; und der periphere bzw. äußere Speicher-Schaltungsabschnitt ist in dem Teil 94 zwischen den Spalten-Dekodern der rechten und linken Seite in dem Mittelteil des Chips und in dem peripheren bzw. Umfangsteil des Chips angeordnet. In diesem Fall ist das Auswahlsignal, ausgegeben von dem Spalten-Dekoder 2 an die Spalten-Auswahlvorrichtung 3 ein Signal, welches gemeinsam verwendet wird für die Platten bzw. Elektroden auf der rechten und linken Seite. Weil die Auswahl-Signal-Leitung den äußeren bzw. peripheren Speicherschaltungsabschnitt 94 in dem Mittelteil nicht überkreuzen kann, sind die Spalten-Dekoder 2 auf den rechten bzw. linken Platten- bzw. Elektroden angeordnet. Die Kontaktstellen (pads), welche verwendet werden zum Verbinden des Chips mit äußeren Pins, sind in Kontaktstellen-Ausbildungs-Abschnitten 40 in dem Mittelteil des Chips angeordnet. Diese Kontaktstellen und die externen Pins des Gehäuses sind mit einer Drahtverbindung bzw. wire bond verbunden.
  • In diesem Fall wird die Anschluss-Kapazität des Daten-Eingabe/Ausgabe-Anschlusses 36 zum Eingeben/Ausgeben der Daten am größten unter den Anschluss-Kapazitäten der jeweiligen Signalanschlüsse 30 bis 32 und 35 bis 37, wenn der Chip auf dem Gehäuse angebracht ist. Eine Gesamt-Anschluss-Kapazität, welche erhalten wird durch Addieren der Gate-Kapazität eines Eingangs-Transistors; einer Leitungs-Kapazität von den Anschlüssen zu dem Eingangs-Transistor; einer Kapazität eines Bauelements zum Schutz des Eingangs-Transistors vor einem elektrischen Stromstoss bzw. Überspannung; einer Diffusions-Kapazität eines Signal-Ausgabe-Transistors; einer Kapazität eines Bauelements zum Schutz des Ausgabe-Transistors vor einer elektrischen Überspannung bzw. Stromstoss; und Kapazitäten einer Leitungs- und einer Verdrahtungsverbindung des Gehäuses, sind ungefähr 5 pF. Eine Mehrzahl der Speicher-Bauelemente sind allgemein für ein System vorgesehen, und die jeweiligen Anschlüsse der Mehrzahl der Speicher-Bauelemente sind gemeinsam miteinander über Bus-Leitungen verbunden. Entsprechend werden die Eigenschaften eines DRAM allgemein abgeschätzt unter der Annahme, dass eine Last-Kapazität von 50 pF mit den jeweiligen Pins verbunden ist. Momentan wird ein Daten I/O mit einer Bit-Breite von ungefähr 8 bis 16 Bits praktisch verwendet im Hinblick nicht nur auf die Begrenzung der Anzahl der Gehäuse-Pins, sondern auch auf die Erhöhung des Leistungsverbrauches und des Rauschens, verursacht durch das Ansteuern der Last-Kapazität.
  • 3 zeigt eine Ausführungsform eines Systems unter Verwendung eines DRAM. In 3 sind ein in einem Gehäuse angeordneter DRAM 72 und eine Signal-Verarbeitungs LSI 71, wie z.B. eine CPU, zusammengelötet mit einer gedruckten Leiterplatte 70. Der DRAM 72 und die Signal-Verarbeitungs LSI 71 sind miteinander verbunden über eine gedruckte Leitung bzw. Verdrahtung 73. 3 zeigt eine Konfiguration eines Systems, welches einen DRAM verwendet. Jedoch verwendet eine große Anzahl von Systemen eine Mehrzahl von DRAMs.
  • Ein DRAM wird hergestellt durch das Durchführen von komplizierten Halbleiter-Herstellungs-Prozessen mit einer großen Anzahl von Prozess-Schritten, um einen Speicher-Zellen-Kondensator mit kleiner Fläche und großer Kapazität oder einen Speicher-Zellen-Transistor mit einer geringen Menge eines Leckstromes herzustellen. Entsprechend sind die Herstellungskosten des DRAM unter Verwendung einer 0,5 μm Entwurfs (design)-Regel ungefähr 1,5 mal so hoch wie die Herstellungskosten eines Prozesses zur Herstellung einer logischen LSI zur Ausbildung einer logischen LSI unter Verwendung der gleichen Entwurfs-Regel.
  • In dem DRAM mit der in 1 gezeigten Schaltungs-Konfiguration ist der DRAM Herstellungsprozess nur erforderlich für das Speicher-Zellen-Feld 1, und die Komponenten außer dem Speicher-Zellen-Feld 1 auf dem Chip können hergestellt werden unter Verwendung des logischen LSI Prozesses zur Ausbildung einer logischen LSI. Jedoch, wie in 2 gezeigt, sind alle Komponenten des DRAM mit der in 1 gezeigten Schaltungs-Konfiguration hergestellt unter Verwendung des DRAM Herstellungsprozesses, so dass die Herstellungskosten des DRAM nachteilig hoch werden.
  • Dies gilt für Halbleiter-Speicher-Bauelemente, welche verschieden sind von dem DRAM. Bei einem SRAM, einem EEPROM, einem Flash-Speicher und ähnlichem wird der Teil einschließlich des peripheren Schaltungsabschnittes, welcher von dem Speicher-Zellen-Feld verschieden ist, auf einem Chip ausgebildet unter Verwendung von Prozessen, welche höhere Kosten erfordern verglichen mit einem Prozess zur Herstellung einer logischen LSI, wodurch die Kosten des Halbleiter-Speicher-Bauelements weiter erhöht werden.
  • Zusätzlich, wie oben beschrieben, ist die Bit-Breite des Daten I/O, welche im Allgemeinen verwendet wird für ein Speicher-Bauelement, so klein wie 8 bis 16 Bits. Deshalb ist in einem System zur Übertragung von Daten mit einer großen Bit-Breite die Daten I/O mit einer großen Bit-Breite ausgebildet unter Verwendung einer großen Anzahl von Speicher-Bauelementen mit einer kleinen Kapazität. Als Ergebnis davon bekommt ein solches System große Ausmaße und erfordert höhere Kosten.
  • Andererseits, weil klein bemessene und schnell antwortende bzw. reagierende Systeme entwickelt wurden, wurden MCM Techniken zum Montieren bzw. Befestigen einer Mehrzahl von blanken bzw. einfachen (bare) Chips einschließlich Speicherbauelementen auf ein und dem selben Substrat und zum Verbinden der Chips mit der kürzesten Verdrahtung entwickelt. Jedoch werden bei dem Speicherchip, welcher für eine solches MCM verwendet wird, die teuren Speicher-Bauelemente, hergestellt mit einer herkömmlichen Konfiguration, wie in 2 gezeigt, verwendet, und die Bit-Breite der Daten I/O auf einem Speicherchip ist begrenzt. Deshalb ist es erforderlich eine große Anzahl von Speicher-Bauelementen mit einer kleinen Kapazität zu verwenden, um eine Daten I/O mit großer Bit-Breite zu realisieren.
  • Des Weiteren wird das Potential des Halbleiter-Substrats eines DRAM so festgelegt, dass es negativ ist, um die Datenspeicher-Eigenschaften der Speicher-Zellen zu verbessern und die Zugriffszeit zu beschleunigen. Dieses negative Potential wird erzeugt durch einen Generator 20 für das Substrat-Potential, welcher auf dem DRAM integriert ist. Andererseits ist das Halbleiter-Substrat, welches für eine logische LSI verwendet wird, im Allgemeinen geerdet. Deshalb wird die Impedanz des Halbleitersubstrats für den DRAM höher als die Impedanz des Halbleiter-Substrats für die logische LSI, so dass das Latch-Up und die elektrische Überspannungs- bzw. Stromstoss-Beständigkeit des DRAM verschlechtert werden. Als Ergebnis wird ein großer Flächenabschnitt zum Schutz der Eingabe von einem elektrischen Spannungsstoss bzw. Stromstoss benötigt, und ein Dreifach-Wannen-Struktur-Prozess, bei welchem nur der Speicher-Zellen-Bereich auf dem Substrat auf ein negatives Potential gelegt wird, wird für einen DRAM benötigt, welcher hergestellt wird durch einen Prozess mit feiner bzw. kleiner Strukturbildung, wodurch die Kosten des DRAM weiter erhöht werden.
  • Des Weiteren werden bei einem System, welches Speicher-Bauelemente verwendet, mehrere Arten von Speicher-Bauelementen, nicht nur der DRAM, sondern auch ein SRAM, ein EEPROM, ein Flash-Speicher und ähnliches, häufig verwendet. Bei all diesen Speicher-Bauelementen sind die peripheren Schaltungen auf ein und dem gleichen Chip angeordnet, wo die Speicher-Zellen angeordnet sind, so dass jeder Speicherchip die Schaltungen enthält, welcher auf die gleiche Art arbeiten.
  • Das Dokument US 4 761 681 beschreibt ein Verfahren zur Herstellung eines Halbleiter-Bauelements und das so hergestellte Halbleiter-Bauelement, wobei das Verfahren die Schritte umfasst, dass ein Mesa auf einer Seite einer Halbleiteroberfläche ausgebildet wird und dann ein Leitungspfad von dem Mesa sich durch den Schnitt erstreckend zu der gegenüberliegenden Seite des Halbleitersubstrats ausgebildet wird. Aluminium-/Siliziumlegierung-Tröpfchen werden auf der ersten Seite abgelegt und bilden ein flüssiges Eutektikum, welches sich zu der gegenüberliegenden Seite erstreckt durch Bereitstellen eines thermischen Gradienten quer durch den Schnitt, welcher Thermomigration des flüssigen Eutektikums hervorruft. Eine elektrische Schaltung wird dann auf der gegenüberliegenden Seite ausgebildet und mit dem metallischen Leiter elektrisch verbunden, welcher sich durch das Substrat ausgebildet durch die Thermomigration des flüssigen Eutektikums erstreckt. Eine Halbleiterstruktur wird auch beschrieben, welche eine erhöhte Oberfläche auf der ersten Seite eines Halbleitersubstrats enthält und eine Vertiefung in der anderen Seite enthält, auch die Kombination von zwei oder mehr solcher Substrate angeordnet in einer Stapelkonfiguration. Die erhöhte Oberfläche hat eine elektrisch leitfähige Schicht darauf, welche mit einem elektrisch leitfähigen Material verbunden ist, welches sich von der erhöhten Oberfläche zu der Vertiefung in der gegenüberliegenden Seite des Halbleitersubstrats erstreckt. Zumindest ein elektrisches Schaltungselement befindet sich auf der gegenüberliegenden Seite des Halbleitersubstrats und ist elektrisch mit dem leitfähigen Material auf der gegenüberliegenden Seite des Substrats verbunden.
  • Das Dokument US 4 197 590 beschreibt ein Computergrafikanzeigesystem, welches einen Zufallszugriffrasterspeicher enthält zum Speichern von anzuzeigenden Daten, eine Rasterspeichersteuereinheit enthält zum Schreiben von Daten in den Rasterspeicher, eine Videosteuereinheit enthält zum Veranlassen, dass solche Informationen auf einem CRT Anzeigebildschirm angezeigt wird, eine Mikrosteuereinheit enthält zum Steuern der Funktion und des Takts der Rasterspeichersteuereinheit und der Videosteuereinheit, und einen Computer enthält, welcher angepasst ist, um Datenaustausch zwischen der Mikrosteuereinheit und einem Hauptcomputer zu ermöglichen. Das angezeigte Bild kann extrem hohe Komplexität besitzen mit im Wesentlichen keinem Problem von Bildschirmflimmern. Zoom- und Schwenkeigenschaften erlauben die Benutzung eines sehr komplex gespeicherten Bildes auf eine flexible Weise, und eine Bildschirmaufteilungs-Technik ermöglicht einem Benutzer an einem sehr komplexen Bild auf einer Detailstufe zu arbeiten, während er weiter einen Überblick über das gesamte Bild hat, oder einen Ausschnitt daraus, welches bzw. welcher gleichzeitig vor ihm darstellt wird. Die Bildschirmaufteilungs-Eigenschaft erlaubt auch die gleichzeitige Anzeige von alphanumerischen Nachrichten, wie Kommandozeilen, Menüs, oder X-Y Auslesen, welche der Graphikanzeige hinzugefügt werden und ein kleiner Bereich des Rasterspeichers ist normalerweise für diesen Zweck reserviert. Eine XOR-Eigenschaft erlaubt ein selektives Löschen, welches Linien, die gelöschte Linien schneiden oder gleichlaufend mit gelöschten Linien sind, wiederherstellen. Die XOR-Eigenschaft ermöglicht es, einen Teil der Zeichnung an einen Ort zu bewegen oder "hinzuziehen" ohne andere Teile der Zeichnung zu löschen.
  • Die JP-A-58 148 992 beschreibt eine multifunktionale Uhr mit einem verringerten Leistungsverbrauch durch das Trennen eines Haupt-Chips zum Steuern der Zeit-Funktion und eines untergeordneten Chips, welcher die Anzeige der Zeit auf einer Punkt-Matrix-Anzeige steuert, und welcher weiter andere Funktionen der Uhr steuern kann.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiter-Bauelements, wie in den beiliegenden Ansprüchen definiert.
  • Demzufolge ermöglicht die hierin beschriebene Erfindung den Vorteil der Schaffung eines Halbleiter-Bauelements mit hoher Leistungsfähigkeit bei niedrigeren Kosten.
  • Diesen und andere Vorteile der vorliegenden Erfindung werden den Fachleuten ersichtlich werden beim Lesen und Verstehen der folgenden ausführlichen Beschreibung unter Bezugnahme auf die beiliegenden Figuren.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm und zeigt eine beispielhafte Schaltungsanordnung für einen herkömmlichen DRAM.
  • 2 ist eine Draufsicht und zeigt ein beispielhaftes Layout für den in 1 gezeigten DRAM.
  • 3 ist eine perspektivische Ansicht und zeigt eine beispielhafte Konfiguration für ein herkömmliches System unter Verwendung eines Halbleiter-Speicher-Bauelements.
  • 4A zeigt eine Mehrzahl von Schaltungs-Blöcken, welche gruppiert sind basierend auf allgemein verwendeten funktionalen Kriterien;
  • 4B zeigt schematisch ein Layout eines Halbleiter-Bauelements, welches diese Schaltungs-Blöcke umfasst, integriert auf ein und demselben Halbleiter-Chip; und
  • 4C zeigt schematisch ein Layout eines Halbleiter-Bauelements, wo diese Schaltungs-Blöcke klassifiziert sind in zwei Gruppen, basierend auf dem Block-Parameter, ob jeder Schaltungs-Block digital oder analog ist, und die jeweiligen Schaltungs-Blöcke sind wieder-angeordnet bzw. umgeordnet auf zwei verschiedenen Halbleiter-Chips.
  • 5A ist eine Draufsicht und zeigt ein MCM; 5B ist eine Querschnittsansicht des MCM; und 5C ist eine perspektivische Ansicht des MCM.
  • 6A und 6B sind Draufsichten und veranschaulichen ein erstes Verfahren zur Verteilung einer Mehrzahl von Blöcken.
  • 7A und 7B sind Draufsichten und veranschaulichen ein zweites Verfahren zur Verteilung einer Mehrzahl von Blöcken.
  • 8 ist ein Ablaufdiagramm und zeigt ein Verfahren zum Herstellen eines Halbleiter-Bauelements gemäß der vorliegenden Erfindung.
  • 9 ist ein Blockdiagramm und zeigt eine beispielhafte Konfiguration für ein Halbleiter-Bauelement gemäß einem ersten Beispiel, welches durch die vorliegende Erfindung nicht gedeckt ist.
  • 10 ist eine Draufsicht und zeigt ein beispielhaftes Layout für das in 9 gezeigte Halbleiter-Bauelement.
  • 11 ist ein Blockdiagramm und zeigt eine beispielhafte Konfiguration für ein Halbleiter-Bauelement gemäß einem zweiten Beispiel, welches durch die vorliegende Erfindung nicht gedeckt ist.
  • 12 ist eine Draufsicht und zeigt ein beispielhaftes Layout für das in 11 gezeigte Halbleiter-Speicher-Bauelement.
  • 13 ist eine Draufsicht und zeigt eine beispielhafte Konfiguration für ein Halbleiter-Bauelement gemäß einem dritten Beispiel, welches durch die vorliegende Erfindung nicht gedeckt ist.
  • 14 ist eine Draufsicht und zeigt eine beispielhafte Konfiguration für ein Halbleiter-Bauelement gemäß einem vierten Beispiel, welches durch die vorliegende Erfindung nicht gedeckt ist.
  • 15 ist eine Draufsicht und zeigt eine beispielhafte Konfiguration für ein Halbleiter-Bauelement gemäß einem fünften Beispiel, welches durch die vorliegende Erfindung nicht gedeckt ist.
  • 16A ist ein Diagramm und zeigt eine Leistungsspannungs-Abhängigkeit der Verzögerungszeit des logischen Gatters (gate), während 16B ein Diagramm ist und eine Leistungsspannungs-Abhängigkeit von einer DRAM Zugriffs-Zeit zeigt.
  • 17 ist eine Tabelle und zeigt im Vergleich verschiedene Eigenschaften von jeweiligen beispielhaften Systemen.
  • 18 ist eine Draufsicht und zeigt eine beispielhafte Konfiguration für ein Halbleiter-Bauelement gemäß einem sechsten Beispiel, welches durch die vorliegende Erfindung nicht gedeckt ist.
  • 19A und 19B zeigen eine andere beispielhafte Konfiguration für das Halbleiter-Bauelement gemäß dem sechsten Beispiel, welches durch die vorliegende Erfindung nicht gedeckt ist.
  • 20A ist ein Blockdiagramm und zeigt schematisch eine Konfiguration für eine Steuer-MCU, während 20B ein Blockdiagramm ist und schematisch eine Konfiguration für eine Video-Verarbeitungs MCU zeigt.
  • 21A veranschaulicht ein Verfahren zum Gruppieren der Schaltungs-Blöcke in Bezug auf die Steuer-MCU und die Video-Verarbeitungs-MCU, während
  • 21B eine Querschnittsansicht ist und schematisch eine Verbindung der zwei Halbleiter-Chips zeigt, wo die gruppierten Schaltungs-Blöcke ausgebildet sind.
  • 22A veranschaulicht ein Verfahren zum Gruppieren der Schaltungs-Blöcke in Bezug auf die Steuer-MCU und die Video-Verarbeitungs-MCU, während 22B eine Querschnittsansicht ist und schematisch eine Verbindung der zwei Halbleiter-Chips zeigt, wo die gruppierten Schaltungs-Blöcke ausgebildet sind.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Ein Halbleiter-Bauelement umfasst eine Mehrzahl von Schaltungsblöcken einschließlich mindestens eines ersten Schaltungs-Blockes und eines zweiten Schaltungs-Blockes, welche verschiedene Block-Parameter haben. Der erste Schaltungsblock ist ausgebildet auf einem ersten Halbleiter-Chip, während der zweite Schaltungsblock auf einem zweiten Halbleiter-Chip ausgebildet ist. Der „Block-Parameter" hierin bezieht sich auf verschiedene Unterschiede zwischen diesen zwei Schaltungs-Blöcken, zum Beispiel eine Betriebs-Takt-Frequenz; eine Design- bzw. Entwurfs-Regel, einen Grenzwert bzw. Schwellwert (Vt) eines Transistors; eine Versorgungs- bzw. Leistungsspannung; ob der Schaltungsblock aus digitalen Schaltungen oder analogen Schaltungen besteht; ob die Schaltung eine gewöhnliche MOS Schaltung, eine CMOS Schaltung, eine bipolare Schaltung oder eine bi-CMOS Schaltung ist; und ähnliches. Der Block-Parameter umfasst weiter Differenzen bzw. Unterschiede der logischen Eigenschaften bzw. Kennlinien: ob die Schaltung ein ROM oder ein RAM ist; ob die Schaltung eine logische Schaltung oder ein Speicher ist; und ähnliches.
  • In den zurückliegenden Jahren wurde ein sogenanntes „System-on-Chip" die vorherrschende Idee bei der Herstellung eines Halbleiter-Bauelements auf einem Chip. In dem System-on-Chip wird ein großes bzw. Large-Scale-System auf ein und demselben Chip ausgebildet, wodurch verschiedene Eigenschaften bzw. Kennlinien des Systems verbessert werden, wie zum Beispiel die Betriebsgeschwindigkeit, und die Herstellungskosten des Systems verringert werden. Bei einem solchen System-on-Chip Typ Halbleiter-Bauelement sind eine Mehrzahl von Schaltungsblöcken integriert auf ein und demselben Halbleiter-Chip und das Halbleiter-Bauelement ist so ausgelegt bzw. designed, dass die Mehrzahl der Schaltungsblöcke in einem optimalen Layout angeordnet sind. In einigen Fällen haben die Mehrzahl der Schaltungsblöcke, welche integriert werden sollen, jeweils unterschiedliche Parameter. Jedoch wurde im Allgemeinen angenommen, dass es am meisten bevorzugt ist, dass die Mehrzahl der Schaltungsblöcke auf ein und demselben Halbleiter-Chip integriert sind. Die vorliegenden Erfinder mißtrauten dem im Stand der Technik vorherrschenden Grundverständnis und waren der Auffassung, dass dies problematisch ist und haben herausgefunden, dass die Herstellungskosten effektiv verringert werden können durch Klassifizieren einer Mehrzahl von Schaltungsblöcken in mehrere Gruppen, basierend auf verschiedenen Parametern und Verteilen der jeweiligen Gruppen der Schaltungsblöcke auf verschiedenen Halbleiter-Chips, entgegen der vorherrschenden allgemeinen Meinung.
  • Beim Gruppieren und Verteilen der Mehrzahl der Schaltungsblöcke ist es wichtig, die Kriterien zum Gruppieren der Schaltungsblöcke zu bestimmen und die Blöcke auf den jeweiligen Halbleiter-Chips auszubilden. Dieser Punkt wird unter Bezugnahme auf die 4A bis 4C beschrieben werden.
  • 4A zeigt eine Mehrzahl von Schaltungsblöcken, welche gruppiert sind basierend auf allgemein verwendeten funktionalen Kriterien; 4B zeigt schematisch ein Layout eines Halbleiter-Bauelements einschließlich dieser Schaltungsblöcke, integriert auf ein und demselben Halbleiter-Chip; und 4C zeigt schematisch ein Layout eines Halbleiter-Bauelements, wo diese Schaltungsblöcke klassifiziert sind in zwei Gruppen, basierend auf dem Block-Parameter, ob jeder Schaltungsblock digital oder analog ist, und die jeweiligen Schaltungsblöcke sind wieder-angeordnet bzw. umgeordnet auf zwei verschiedenen Halbleiter-Chips.
  • Wie in 4A gezeigt, umfasst ein Videoverarbeitungssystem, welches verwendbar ist für eine zu Hause verwendete Spiele-Vorrichtung oder ähnliches: eine CPU; eine Video-Verarbeitungs LSI für Computer-Grafik (CG); und einen NTSC Kodierer. Der NTSC Kodierer enthält einen logischen Schaltungs (LOGIK)-Abschnitt und einen D/A Wandler (DAC)-Abschnitt. Diese zwei Abschnitte arbeiten insgesamt als ein NTSC Kodierer. Der LOGIK Abschnitt steuert einen Ausgabepegel des DAC Abschnittes, basierend auf digitalen RGB Signalen. Der DAC Abschnitt enthält einen Dekoder-Abschnitt (DAC-DEC) zum Dekodieren der digitalen Signale, und einen aktuellen oder Strom-Zellen-Feld-Abschnitt (DAC-ARRAY) zum Ausgeben eines analogen Signals in Reaktion auf die Signale, welche von dem Dekoder-Abschnitt zugeführt wurden. Der DAC-DEC besteht aus digitalen Schaltungen, während das DAC-ARRAY aus analogen Schaltungen besteht. Als Ergebnis kann der NTSC Kodierer ein zusammengesetztes NTSC Signal aus den digitalen RGB Signalen erzeugen. Die CPU, die Video-Verarbeitungs-LSI und der NTSC Kodierer sind jeweils auf verschiedenen Halbleiter-Chips ausgebildet. Jeder Halbleiter-Chip ist auf einer Leiterplatte angeordnet und die jeweiligen Halbleiter-Chips sind elektrisch miteinander verbunden über die Leitungen, welche auf der Leiterplatte vorgesehen sind. Die Verbindung, welche die Leitungen auf der Leitungsplatte verwendet, wird als ein Hindernis für eine Hochgeschwindigkeits-Arbeitsweise des Systems angesehen. Deshalb neigt das in 4A gezeigte System dazu auf ein und dem gleichen Halbleiter-Chip integriert zu werden, wie in 4B gezeigt, aufgrund der Entwicklung der Herstellungs-Technologien für hochintegrierte LSI und die das Design bzw. den Entwurf unterstützenden Werkzeuge unter Verwendung eines CAD Systems.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung sind die Schaltungs-Blöcke des Systems gruppiert, basierend auf dem Block-Parameter, ob der Schaltungsblock digital oder analog ist, und sind dann verteilt auf verschiedene Halbleiter-Chips. Insbesondere sind der LOGIK Abschnitt und die digitalen Schaltungen des DAC Abschnittes in dem NTSC Kodierer von den analogen Schaltungen des DAC Abschnittes getrennt, und dann auf ein und demselben Halbleiter-Chip integriert (für digitale Schaltungen) zusammen mit dem CPU Block und dem CG Block. Andererseits sind die analogen Schaltungen des DAC Abschnittes in dem NTSC Kodierer ausgebildet auf einem anderen Halbleiter-Chip (für analoge Schaltungen). Durch das Anordnen der Schaltungsblöcke auf diese Art werden die folgenden Effekte erhalten. Die analogen Schaltungen des DAC Abschnittes in dem NTSC sind empfindlich bezüglich Rauschen und es ist wahrscheinlich, dass sie nachteilig durch Rauschen beeinflusst werden. Deshalb, wenn der DAC Abschnitt ausgebildet ist auf ein und demselben Halbleiter-Chip, wo der LOGIK Abschnitt bestehend aus digitalen Schaltungen ausgebildet ist, dann erreicht das Rauschen, welches verursacht wird durch die Arbeitsweise der digitalen Schaltungen, möglicherweise den DAC Abschnitt über den Halbleiter-Chip.
  • Durch das Gruppieren der jeweiligen Schaltungsblöcke auf die oben beschriebene Art und das separate Ausbilden der gruppierten Schaltungsblöcke auf den zwei verschiedenen Halbleiter-Chips, um vollständig Gebrauch zu machen von der Funktion des NTSC Kodierers, ist es möglich, ein solches Problem, welches durch Rauschen verursacht wird, zu eliminieren. Zusätzlich verwenden die Prozeß- bzw. Verfahrensschritte zur Ausbildung einer analogen Schaltung und die Verfahrensschritte zur Ausbildung einer digitalen Schaltung unterschiedliche Halbleiter-Herstellungsprozesse und haben jeweils unterschiedliche Design- bzw. Entwurfs-Regeln. Deshalb, wenn das Herstellungsverfahren zur Ausbildung eines Halbleiter-Chips für digitale Schaltungen und das Herstellungsverfahren zur Ausbildung eines anderen Halbleiter-Chips für analoge Schaltungen separat durchgeführt werden, dann ist es möglich, die jeweiligen Halbleiter-Chips auszubilden, während einer optimalen Design-Regel gefolgt wird und ein vereinfachtes Herstellungsverfahren durchzuführen, wobei nicht erforderliche Verfahrensschritte ausgelassen werden. Im Allgemeinen erfordert ein Verfahren bzw. Prozess mit einer strengen Design-Regel relativ höhere Kosten zur Durchführung eines einzelnen Prozess- bzw. Verfahrens-Schrittes. Entsprechend, wenn ein Schaltungsblock, welcher ausgebildet werden kann unter Befolgung einer flexiblen Design-Regel, gefunden wird und von den anderen Schaltungsblöcken getrennt wird, um so auf einem anderen Halbleiter-Chip ausgebildet zu werden, dann können die Herstellungskosten als Ganzes verringert werden.
  • Nachdem die Schaltungsblöcke separat auf einer Mehrzahl von Halbleiter-Chips ausgebildet sind, wird ein MCM ausgebildet durch Verbinden der Mehrzahl der Halbleiter-Chips. Ein MCM wird zum Beispiel ausgebildet durch das Anordnen und Verbinden von zwei LSI Chips über eine Lötmittel-Kontaktstelle, wie in den 5A bis 5C gezeigt. Das MCM für das Halbleiter-Bauelement der vorliegenden Erfindung ist von einem herkömmlichen MCM dadurch verschieden, dass das Halbleiter-Bauelement der vorliegenden Erfindung kein Modul enthält, welches ausgebildet ist durch das einfache Kombinieren einer Mehrzahl von herkömmlichen Halbleiter-Chips, sondern dass das Modul der Erfindung aus den Halbleiter-Chips besteht, welche gruppiert wurden, basierend auf einem bestimmten Block-Parameter. Insbesondere werden gemäß der vorliegenden Erfindung, nachdem ein System einschließlich einer Mehrzahl von Schaltungsblöcken ausgebildet ist, die Mehrzahl von Schaltungsblöcken klassifiziert in eine Mehrzahl von Gruppen, wobei jede davon Schaltungsblöcke enthält, welche gemeinsame oder ähnliche Block-Parameter haben, und dann werden die jeweiligen Gruppen ausgebildet auf verschiedenen Halbleiter-Chips, um so ein Modul zu bilden.
  • Bei einer anderen Ausführungsform der Erfindung sind ein Speicher-Zellen-Block einschließlich einer Mehrzahl von Speicherzellen und ein Speicher-Peripherie-Schaltungs-Block zum Zugreifen auf eine ausgewählte Speicherzelle des Speicher-Zellen-Blockes auf verschiedenen Halbleiter-Chips ausgebildet. Der Speicher-Zellen-Block und der Speicher-Peripherie-Schaltungs-Block haben eine verschiedene Design- bzw. Entwurfs-Regel (minimale Größe) und unterschiedliche Sequenzen bzw. Abfolgen für das Herstellungsverfahren. Jedoch wurde herkömmlich angenommen, dass diese Blöcke auf ein und dem gleichen Halbleiter-Chip integriert werden sollten, um vollständig Verwendung von der Funktion eines DRAM zu machen. Gemäß der vorliegenden Erfindung sind der Speicher-Zellen-Block und der peripherische Schaltungsblock gruppiert basierend auf einem Block-Parameter einer Design-Regel, und dann auf verschiedenen Halbleiter-Chips ausgebildet. Dieser Aspekt der vorliegenden Erfindung wird im Detail in den Beispielen beschrieben werden.
  • Bei noch einer anderen bevorzugten Ausführungsform sind ein CPU Kern und ein peripherer Schaltungsblock separat auf verschiedenen Halbleiter-Chips ausgebildet. Ein „CPU Kern" bedeutet hierin eine Einheit, welche mindestens einen Steuerabschnitt zum Durchführen einer Steuerung durch das Dekodieren eines Befehls bzw. einer Anweisung, und einen Betriebsabschnitt für das Durchführen eines arithmetischen und logischen Vorgangs umfasst, wodurch die peripheren Schaltungen gesteuert werden.
  • Es gibt grob zwei Verfahren zum Verteilen der Mehrzahl der Schaltungs-Blöcke. Das erste Verfahren wird bei dem Fall angewendet, wenn eine Mehrzahl von Schaltungsblöcken A, B und C auf einem einzelnen Halbleiter-Chip 700 ausgebildet sind, um eine Funktion durchzuführen, wie in 6A gezeigt. Gemäß dem ersten Verfahren, wie in 6B gezeigt, wird ein Schaltungsblock mit einem anderen Block-Parameter von denjenigen der anderen Schaltungs-Blöcke gefunden und dann werden die Blöcke A und B auf einem Halbleiter-Chip 710 ausgebildet und der Block C wird auf einem anderen Halbleiter-Chip 720 ausgebildet. Diese zwei Halbleiter-Chips 710 und 720 werden miteinander verbunden.
  • Das zweite Verfahren wird angewendet in dem Fall, wenn eine Mehrzahl von Schaltungs-Blöcken A, B und C auf einem ersten Halbleiter-Chip 800 ausgebildet sind, um eine erste Funktion durchzuführen und eine andere Mehrzahl von Schaltungs-Blöcken D und E sind auf einem zweiten Halbleiter-Chip 810 ausgebildet, um eine zweite Funktion durchzuführen, wie in 7A gezeigt. Gemäß dem zweiten Verfahren, wie in 7B gezeigt, wird ein Schaltungs-Block C mit einem anderen Block-Parameter als denjenigen der verbleibenden Schaltungs-Blöcke A und B gefunden, und dann auf einem anderen Halbleiter-Chip 830 ausgebildet. Die verbleibenden Schaltungs-Blöcke A und B werden bzw. sind auf einem Halbleiter-Chip 820 ausgebildet. Diese zwei Halbleiter-Chips 820 und 830 sind miteinander verbunden.
  • Hiernach wird Bezug nehmend auf 8 ein Verfahren zur Herstellung eines Halbleiter-Bauelements gemäß der vorliegenden Erfindung beschrieben werden.
  • Zuerst wird im Schritt 1, gezeigt in 8, eine Netz-Liste bestimmt unter Verwendung eines CAD Systems, ein Block-Parameter wird gelesen und dann werden die Hierarchien der jeweiligen Schaltungsblöcke klassifiziert. Als Nächstes werden in dem Schritt 2 die Schaltungsblöcke gruppiert, basierend auf einem bestimmten Block-Parameter. Dann wird in Schritt 3 eine Gruppen-Hierarchie zu der Netz-Liste hinzugefügt, wodurch die Verteilung der Schaltungsblöcke auf eine bzw. unter einer Mehrzahl von Halbleiter-Chips abgeschlossen wird.
  • Von Schritt 4 an werden bekannte Prozess- bzw. Verfahrensschritte zur Herstellung von Halbleiter-Chips durchgeführt. Insbesondere wird das Layout der auf den jeweiligen Halbleiter-Chips auszubildenden Schaltungen in Schritt 4 bestimmt; das Layout wird in Schritt 5 untersucht; Masken-Daten werden in Schritt 6 erzeugt; eine Maske wird in Schritt 7 ausgebildet; und dann werden die Schaltungen auf den jeweiligen Halbleiter-Chips ausgebildet unter Verwendung der Maske in den Schritten 8 und 9. Die Schritte 8 und 9 enthalten eine Mehrzahl von Sub-Prozess Schritten, wie zum Beispiel ein Prozess-Schritt einer Dünnfilmablagerung und ein Fotolithografie-Prozess Schritt.
  • Die zwei so ausgebildeten Halbleiter-Chips werden miteinander verbunden, vorzugsweise durch MCM Technologien, am so ein Halbleiter-Bauelement auszubilden.
  • Als Nächstes wird beschrieben werden, welche Arten von Effekten erhalten werden können durch das Gruppieren der Schaltungs-Blöcke, basierend auf einer bestimmten Art eines Block-Parameters unter Bezugnahme auf die folgenden Tabellen 1 bis 5. Die Tabellen 1 bis 5 zeigen die jeweiligen Schaltungen, welche in zwei verschiedene Gruppen von Schaltungsblöcken klassifiziert sind, basierend auf den jeweiligen Block-Parametern und dann ausgebildet sind auf dem ersten Halbleiter-Chip (LSI-1) und dem zweiten Halbleiter-Chip (LSI-2). [Tabelle 1: Wenn der Block-Parameter die Design-Regel ist]
    LSI-1 LSI-2
    1 periphere Schaltung Speicher-Kern
    2 digitale Schaltung analoge Schaltung
    3 Hochgeschwindigkeits-Schaltung Schaltung mit langsamer Geschwindigkeit
    4 CMOS Schaltung bipolare Schaltung
    5 Benutzer-Schaltung MCU Kern
    6 Test-Schaltung Nicht-Test-Schaltung
    [Tabelle 2: Wenn der Block-Parameter der Grenz- bzw. Schwellwert (Vt) ist]
    LSI-1 LSI-2
    1 Hochgeschwindigkeits-Schaltung Schaltung mit langsamer Geschwindigkeit
    2 periphere Schaltung Speicher-Kern
    3 digitale Schaltung analoge Schaltung
    [Tabelle 3: Wenn der Block-Parameter die Leistungs- bzw. Versorgungsspannung ist]
    LSI-1 LSI-2
    1 periphere Schaltung Speicher-Kern
    2 Benutzer-Schaltung MCU Kern
    3 digitale Schaltung analoge Schaltung
    4 Benutzer-Schaltung MCU Kern
    [Tabelle 4: Wenn der Block-Parameter die Betriebsfrequenz ist]
    LSI-1 LSI-2
    1 Benutzer-Schaltung MCU Kern
    2 Speicher MCU Kern
    3 Hochgeschwindigkeits-Schaltung Schaltung mit langsamer Geschwindigkeit
    4 Test-Schaltung Nicht-Test-Schaltung
    [Tabelle 5: Wenn der Block-Parameter die Eigenschaft einer logischen Schaltung ist]
    LSI-1 LSI-2
    1 Benutzer-Schaltung MCU Kern
    2 Rechner (FPU, etc.) MCU Kern
    3 Speicher MCU Kern
    4 Benutzer-Schaltung Rechner (FPU, etc.)
    5 Benutzer-Schaltung Speicher
    6 digitale Schaltung analoge Schaltung
    7 CMOS Schaltung bipolare Schaltung
    8 Test-Schaltung Nicht-Test-Schaltung
  • Wie in der ersten Zeile von Tabelle 1 gezeigt, wenn die Design-Regel als der Block-Parameter ausgewählt wird, werden periphere Schaltungen, wie zum Beispiel Zeilendekoder und Spaltendekoder, auf dem ersten Halbleiter-Chip ausgebildet und der Speicher-Kern-Schaltungsabschnitt, einschließlich einer großen Anzahl von Speicherzellen, welche in einem Array bzw. Feld angeordnet sind, wird auf dem zweiten Halbleiter-Chip ausgebildet. Diese zwei Halbleiter-Chips werden elektrisch miteinander verbunden, um so ein Halbleiterspeicherbauelement zu bilden.
  • In den in Tabelle 1 gezeigten Anordnungen können die Herstellungskosten für das Bauelement verringert werden. Wenn eine Mehrzahl von Schaltungs-Blöcken mit verschiedenen Design-Regeln auf ein und demselben Halbleiter-Chip ausgebildet werden, dann koexistieren Schaltungs-Blöcke mit einer flexiblen Design-Regel mit Schaltungs-Blöcken mit einer genauen bzw. strengen Design-Regel auf dem gleichen Chip. In vielen Fällen wird eine relativ teure Herstellungsvorrichtung benötigt zur Herstellung der Schaltungs-Blöcke mit einer genauen Design-Regel und insbesondere werden Herstellungs-Prozess-Schritte benötigt, welche zusätzlich durchgeführt werden sollen zum Ausbilden einer kleinen Struktur. Jedoch, wenn die Schaltungs-Blöcke mit einer relativ flexiblen Design-Regel separat auf einem anderen Halbleiter-Chip als dem Chip, wo die Schaltungs-Blöcke mit einer relativ genauen Design-Regel ausgebildet sind, ausgebildet werden, dann kann der vorherige Halbleiter-Chip ausgebildet werden durch das Durchführen von relativ kostengünstigen Prozess-Schritten und die Produktionsausbeute wird erhöht. Als Ergebnis kann ein solches Halbleiter-Bauelement einschließlich der zwei Halbleiter-Chips hergestellt werden bei niedrigeren Kosten und mit einer insgesamt zufriedenstellenden Produktions-Ausbeute.
  • In den in Tabelle 2 gezeigten Anordnungen kann ein Halbleiter-Bauelement erhalten werden, welches bei einer hohen Geschwindigkeit mit einem niedrigen Leistungsverbrauch arbeitet. Im Allgemeinen ist es wahrscheinlich, dass eine große Menge eines Leckstromes erzeugt wird in einem Halbleiter-Bauelement, welches bei einer hohen Geschwindigkeit arbeiten kann, so dass das Halbleiter-Bauelement dazu neigt, eine große Menge an Leistung zu verbrauchen. Schaltungs-Blöcke mit einem niedrigen Grenzwert bzw. Schwellwert eines Transistors arbeiten bei einer relativ hohen Geschwindigkeit, jedoch ist die Menge des darin erzeugten Leckstromes relativ groß. Wenn die Schaltungs-Blöcke gruppiert werden in die Schaltungs-Blöcke, welche bei einer relativ hohen Geschwindigkeit betrieben werden und die Schaltungs-Blöcke, welche bei einer relativ niedrigen Geschwindigkeit betrieben werden, basierend auf dem Schwellwert des Transistors, dann ist es möglich, die jeweiligen Halbleiter-Chips auszubilden durch das Durchführen der Halbleiter-Herstellungs-Prozesse, welche geeignet sind für die jeweiligen Halbleiter-Chips. Als Ergebnis kann ein Halbleiter-Bauelement, welches bei einer hohen Geschwindigkeit arbeitet mit einem niedrigen Leistungsverbrauch ausgebildet werden bei relativ niedrigen Kosten.
  • In den in Tabelle 3 gezeigten Anordnungen kann eine optimale Versorgungs- bzw. Leistungsspannung festgelegt werden für jeden der Halbleiter-Chips, so dass ein Halbleiter-Bauelement, welches bei einer hohen Geschwindigkeit arbeitet mit einem niedrigen Leistungsverbrauch, ausgebildet werden kann bei relativ niedrigen Kosten auf die gleiche Art, wie die in Tabelle 2 gezeigten Ausführungsformen. Im Allgemeinen wird die Arbeits- bzw. Betriebsgeschwindigkeit der hochintegrierten Schaltung (LSI) im Verhältnis zur Versorgungsspannung erhöht. Mit anderen Worten wird eine maximale Betriebsfrequenz verringert, wenn die Versorgungsspannung abnimmt. Andererseits steht die Leistungsaufnahme bzw. -verbrauch im Verhältnis zum Quadrat der Versorgungsspannung. Wenn eine LSI bei der gleichen Frequenz betrieben wird, wird die Leistung, welche verbraucht wird, wenn die LSI bei einer Versorgungsspannung von 3 V angesteuert wird, ungefähr 40 % der Leistung, welche verbraucht wird, wenn die LSI bei einer Versorgungsspannung von 5 V angesteuert bzw. betrieben wird. Wenn eine videoverarbeitende Mikro-Steuer-Einheit (MCU), welche bei einer Frequenz von 25 MHz bei einer Versorgungsspannung von 3 V arbeitet, ausgebildet wird unter Verwendung von MCU Kernen, welche bei einer Frequenz von 50 MHz arbeiten bei einer Versorgungsspannung von 3 V und bei einer Frequenz von 25 MHz bei einer Versorgungsspannung von 2 V, dann arbeitet die videoverarbeitende MCU bei einer relativ höheren Versorgungsspannung für die Betriebsfrequenz davon, so dass die Leistung verloren wird. In einigen Fällen wird die MCU bevorzugt bei einer Versorgungsspannung von 2 V betrieben und die peripheren Schaltungen werden bevorzugt bei einer Versorgungsspannung von 3 V betrieben. In einem solchen Fall, wenn der MCU Kern und die peripheren Schaltungen auf verschiedenen Halbleiter-Chips ausgebildet sind und verschiedene Spannungen den jeweiligen Halbleiter-Chips zugeführt werden, dann wird eine Hochgeschwindigkeits-Arbeitsweise eines Halbleiter-Bauelements realisiert bei einer niedrigeren Leistungsaufnahme durch das Betreiben des Halbleiter-Bauelements bei einer optimalen Versorgungsspannung.
  • In den in Tabelle 4 gezeigten Anordnungen können die Herstellungskosten des Bauelements verringert werden. Schaltungs-Blöcke, welche bei einer relativ hohen Arbeits- bzw. Betriebsfrequenz arbeiten und Schaltungs-Blöcke, welche bei einer relativ niedrigen Betriebs-Frequenz arbeiten, haben verschiedene Strukturen, welche hergestellt werden sollen durch das Durchführen von verschiedenen Halbleiter-Herstellungs-Prozessen. Deshalb können durch das Ausbilden der jeweiligen Schaltungs-Blöcke auf verschiedenen Halbleiter-Chips die Herstellungskosten des Bauelements insgesamt verringert werden. Zusätzlich können die Effekte, erhalten in den in Tabelle 2 gezeigten Ausführungsformen, auch erhalten werden in den in Tabelle 4 gezeigten Ausführungsformen.
  • In den Anordnungen, welche in den ersten bis fünften Zeilen von Tabelle 5 gezeigt sind, können die Herstellungskosten einschließlich der Design- bzw. Entwurfskosten verringert werden. In diesen Ausführungsformen werden Schaltungs-Blöcke, welche weithin verwendet werden können, auf einem der Halbleiter-Chips ausgebildet, während die Anordnung der Schaltungen, welche auf dem anderen Halbleiter-Chip ausgebildet werden, durch einen Benutzer ausgewählt werden können. Deshalb kann der letztere Halbleiter-Chip designed bzw. entworfen und hergestellt werden in Abhängigkeit von der Wahl eines Benutzers, um so in verschiedenen Anordnungen ausgebildet zu werden. Jedoch kann der weithin verwendete Halbleiter-Chip gemeinsam bzw. üblicherweise verwendet werden für die verschiedenen Arten der Halbleiter-Chips, welche so ausgebildet werden. Deshalb können die Herstellungskosten vorteilhaft verringert werden in dem Fall der Herstellung einer Mehrzahl von Halbleiter-Bauelement oder der Veränderung des Designs bzw. Entwurfs davon.
  • In den Anordnungen, welche in der sechsten Zeile von Tabelle 5 gezeigt sind, kann die Verschlechterung der Leistungsfähigkeit des Bauelements, verursacht durch das Rauschen, verhindert werden, wie oben beschrieben. In den Ausführungsformen, welche in den siebten und achten Zeilen von Tabelle 5 gezeigt sind, können die Schaltungen auf den jeweiligen Halbleiter-Chips hergestellt werden durch das Durchführen von optimalen Halbleiter-Herstellungs-Prozessen dafür, so dass die Herstellungskosten vorteilhaft verringert werden können.
  • Hiernach werden einige Anordnungen anhand von veranschaulichenden Beispielen, welche durch die vorliegende Erfindung nicht gedeckt sind, unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben werden.
  • Beispiel 1
  • 9 zeigt eine Konfiguration für ein Halbleiter-Bauelement gemäß einem ersten Beispiel. In 9 verwendet das Halbleiter-Bauelement eine Konfiguration für einen DRAM, und die gleichen Schaltungen wie diejenigen, welche in 1 gezeigt sind, werden verwendet und identifiziert bzw. bezeichnet durch die gleichen Bezugszeichen. In dem DRAM 80 sind ein Speicher-Kern-Abschnitt 50 und ein Speicher-Peripherie-Schaltungs-Abschnitt 60 auf zwei verschiedenen Halbleiter-Chips ausgebildet. Der Speicher-Kern-Abschnitt-Chip 50 enthält: ein Speicherzellen-Array bzw. -Feld 1; und Leseverstärker 4, Spalten-Auswählvorrichtungen bzw. -selektoren 3, Spalten-Dekoder 2, Wort-Ansteuereinheiten (word drivers) 6 und Zeilen-Dekoder 5, welche mit dem gleichen Abstand bzw. Teilung (pitch) ausgelegt sind wie der Abstand für die Speicherzellen innerhalb des Speicherzellenfeldes 1. Die Signale, welche dem Speicher-Kern-Abschnitt-Chip 50 eingegeben/von diesem ausgegeben werden umfassen: ein Vor-Dekodier-Adress-Eingabe-Signal XAi (27:0), eingegeben über einen Eingabeanschluss 53 an den Zeilen-Dekoder 5; ein Vor-Dekodier-Adress-Eingabe-Signal YAi (23:0), eingegeben über einen Eingabeanschluss 52 an den Spalten-Dekoder 2; ein Daten-Eingabe/Ausgabe-Signal Dco (7:0) eingegeben/ausgegeben über einen Anschluss 51 zu/von der Spalten-Auswählvorrichtung bzw. -selektor 3; eine Substrat-Potential-Eingabe VBB, eingegeben über einen Anschluss 56; eine Potential-Erhöhungs (boosting)-Eingabe VPP, eingegeben über einen Anschluss 55; eine Zellen-Platten- bzw. -Elektroden-Potential- und -Bit-Leitungs-Vorladungs-Potential-Eingabe VBP, VCP eingegeben über einen Anschluss 54; Versorgungsleistungs-Eingaben VCC und VSS, eingegeben über die Anschlüsse 57 und 58; und verschiedene Steuersignaleingaben (nicht gezeigt).
  • Der Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 umfasst: einen Zeilen-Adress-Puffer 10; einen Spalten-Adress-Puffer 9; einen Zeilen-Adress-Zähler 11; einen Zeilen-Vor-Dekoder 8; einen Spalten-Vor-Dekoder 7; Daten-Eingabe/Ausgabe-Puffer 12 und 13; einen Schreib-Verstärker 14; einen Lese-Verstärker 15; einen RAS/CAS-Takt-Generator 16; einen WE-Takt-Generator 17; einen OE-Takt-Generator 18; einen Zusatz-Potential- bzw. Potential-Erhöhungs (boosting)-Generator 19; einen Substrat-Potential-Generator 20; und einen 1/2 VCC Generator 21. Die Signale, welche dem Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 eingegeben/von diesem ausgegeben werden, umfassen: ein Adress-Eingabe-Signal A(10:0), eingegebenen über einen Anschluss 32, funktionierend als ein externes Signal für den DRAM 80; ein Dateneingabe/Ausgabe-Signal DQ(7:0), eingegeben über einen Anschluss 36; ein RAS Eingabesignal, eingegebenen über einen Anschluss 30; ein CAS Eingabesignal, eingegeben über einen Anschluss 31; ein WE Eingabesignal, eingegeben über einen Anschluss 35; ein OE Eingabesignal, eingegeben über einen Anschluss 37; und Leistungszufuhrsignale VCC und VSS, eingegeben über die Anschlüsse 33 bzw. 34. Die Signale, welche dem Speicher-Kern-Abschnitt-Chip 50 zugeführt werden sollen, umfassen: ein Vor-Dekodier-Adress-Ausgabe-Signal XAo(27:0), ausgegeben von dem Zeilen-Vor-Dekoder 8 über einen Anschluss 63; ein Vor-Dekodier-Adress-Ausgangs-Signal YAo(23:0), ausgegeben von dem Spalten-Vor-Dekoder 7 über einen Anschluss 62; ein Daten-Eingabe/Ausgabe-Signal Dpe(7:0), eingegeben/ausgegeben über die Datenleitung über einen Anschluss 61; ein Substrat-Potential-Generator-Ausgabe-Signal VBB, ausgegeben über einen Anschluss 66; ein Zusatz- bzw. Erhöhungs (boosting)-Potential-Generator-Ausgabe-Signal VPP, ausgegeben über einen Anschluss 65; ein 1/2 VCC Generator-Ausgabe-Signal VCP und VBP, ausgegeben über einen Anschluss 64; und verschiedene Steuersignal-Ausgaben (nicht gezeigt).
  • Durch das Verbinden der Signale, welche zur Verfügung gestellt werden müssen, zwischen dem Speicher-Kern-Abschnitt-Chip 50 und dem Speicher-Peripherie-Schaltung-Abschnitt-Chips 60 miteinander ist es möglich, einen DRAM 80 auszubilden, welcher auf die gleiche Art funktioniert, wie der in 1 gezeigte DRAM 95.
  • 10 zeigt ein beispielhaftes Layout des Speicher-Kern-Abschnitt-Chips 50 des DRAM 80, unterteilt in den Speicher-Kern-Abschnitt-Chip 50 und den Speicher-Peripherie-Schaltung-Abschnitt-Chip 60, wie in 9 gezeigt und eine beispielhafte Konfiguration für die zwei montierten bzw. angeordneten Chips. Der Speicher-Kern-Abschnitt-Chip 50 wird hergestellt durch das Durchführen des DRAM Herstellungs-Prozesses und umfasst: ein Speicher-Zellen-Array bzw. -Feld 1; Leseverstärker 4; Spaltenauswahlvorrichtungen bzw. -selektoren 3; Zeilen-Dekoder 5; und Wort-Ansteuervorrichtungen 6. Die vier unterteilten Speicherplatten bzw. -elektroden des Speicher-Zellen-Feldes 1, die Zeilen-Dekoder 5 und die Wort-Ansteuervorrichtungen 6 werden auf die gleiche Art wie in 2 ausgelegt. Jedoch ist ein Spaltendekoder 2 in der Mittelposition angeordnet in Bezug auf ein Paar von Speicher-Platten bzw. – Elektroden, welche auf den rechten und linken Seiten angeordnet sind, und das Spalten-Auswählvorrichtung-Auswahl-Signal, ausgegeben von dem Spalten-Dekoder 2, wird gemeinsam den Spalten-Auswahlvorrichtungen innerhalb der Speicherplatten, welche auf den rechten und linken Seiten angeordnet sind, zugeführt.
  • Auf dem Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 sind die jeweiligen Schaltungen, welche in dem Speicher-Peripherie-Schaltungs-Abschnitt 60 enthalten sind und in 9 gezeigt sind, angeordnet, und der Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 wird hergestellt durch das Durchführen eines Herstellungs-Prozesses (wie zum Beispiel eines Herstellungs-Prozesses für logische LSI), welcher von dem DRAM Herstellungsprozess verschieden ist, welcher für die Herstellung des Speicher-Kern-Abschnitt-Chips 50 verwendet wird. Durch das Anordnen bzw. Anbringen des Speicher-Peripherie-Schaltungs-Abschnitt-Chips 60 und des Speicher-Kern-Abschnitt-Chips 50 auf einem gemeinsamen Substrat 81 und das Verbinden dieser zwei Chips mit Draht-Verbindungs-Leitungen 82 wird der DRAM 80, wie in 9 gezeigt, ausgebildet. Eine Kontaktstelle bzw. Pad 83 zum Verbinden des Chips 60 mit externen Pins ist auf dem Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 angeordnet, wodurch der DRAM mit der in 10 gezeigten Konfiguration auf einem Gehäuse angebracht wird, welches verwendet wird zum Anordnen bzw. Befestigen eines herkömmlichen DRAM und die Kontaktstelle bzw. Pad in dem Kontaktstellen-Ausbildungs-Teil 83 des Speicher-Peripherie-Schaltungs-Abschnitt-Chips 60 wird mit externen bzw. äußeren Pins verbunden.
  • In dem Fall der Verwendung des 16 Mbit DRAM mit der in 9 gezeigten Konfiguration wird die Anzahl der verbundenen Signalleitungen zwischen dem Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 und dem Speicher-Kern-Abschnitt-Chip 50 ungefähr 60. Deshalb wird eine solche Verbindung mit niedrigeren Kosten realisiert unter Verwendung der Draht-Verbindungs-Leitungen 82, wie in 10 gezeigt. Eine Zwischen-Chip-Verbindung, welche eine größere Anzahl von verbundenen Signalleitungen verwendet, wird leicht realisiert unter Verwendung einer gedruckten Leiterplatte und das Anbringen der Chips auf der Platte mit einem Kontakthöcker bzw. Bump.
  • Durch das Ausbilden des Speicher-Bauelements auf die oben beschriebene Art ist es möglich, ein teures Speicher-Herstellungsverfahren bzw. -prozess nur für den Speicher-Kern-Abschnitt-Chip 50 zu verwenden und einen billigen Herstellungs-Prozess für logische LSI für den Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 zu verwenden, wodurch ein billiger DRAM hergestellt wird.
  • Zusätzlich wird nur das Potential des Halbleiter-Substrats für den Speicher-Kern-Abschnitt-Chip 50 so festgelegt, dass es das Substrat-Potential VBB ist, um die Leistungsfähigkeit des DRAM zu verbessern und das Potential des Halbleitersubstrats für den Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 kann auf ein Erdungs-Potential festgelegt werden, wie eine logische LSI. Des Weiteren existieren die Schaltungen, welche direkt mit den externen Pins des Gehäuses verbunden sind, nur auf dem Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60. Als Ergebnis kann das Latch-up und die elektrische Überspannungs-Beständigkeit des DRAM mit denjenigen einer logischen LSI abgeglichen werden; der Bereich der Schutzschaltung kann verringert werden; und das Latch-up und die elektrische Überspannung bzw. Spannungsstoß können leicht in einem DRAM verarbeitet werden, welcher durch einen kleinen Strukturierungs-Prozess hergestellt wurde.
  • In 10 sind die jeweiligen in 9 gezeigten Schaltungen auf dem Speicher-Kern-Abschnitt-Chip 50 und dem Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 ausgebildet. Jedoch hängen die Schaltungs-Konfigurationen des Speicher-Kern-Abschnitt-Chips 50 und des Speicher-Peripherie-Schaltungs-Abschnitt-Chips 60 von dem Verfahren zum Ver- bzw. Unterteilen eines Speicher-Bauelements in Blöcke und der Anzahl der Leitungen zwischen den Chips ab. Ein optimales Layout der Schaltungselemente auf dem Speicher-Kern-Abschnitt-Chip 50 und dem Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 hängt von den benötigten Spezifikationen des herzustellenden Speicher-Bauelements ab.
  • In der vorhergehenden Beschreibung wurde eine Ausführungsform eines kostengünstigen DRAM beschrieben, wo der Speicher-Kern-Abschnitt-Chip 50 und der Speicher-Peripherie-Schaltungs-Abschnitt-Chip 60 hergestellt werden durch das Durchführen von verschiedenen Halbleiter-Herstellungsprozessen. Jedoch, wie leicht erkannt werden wird, können durch das Anwenden der beispielhaften Speicher-Konfigurationen, wie in den 9 und 10 gezeigt, bei den Halbleiterspeicher-Bauelementen, welche anders sind als der DRAM, zum Beispiel ein SRAM, ein EEPROM, ein Flash-Speicher und ähnliches, die gleichen Effekte erhalten werden.
  • Beispiel 2
  • In den 9 und 10 ist eine Ausführungsform der Speicherbauelements, welche nur einen Speicher-Kern-Abschnitt hat, gezeigt. Jedoch, wenn ein Speicher-Bauelement mit einer Kapazität, welche für ein System benötigt wird, nicht ausgebildet werden kann unter Verwendung eines Chips, dann ist es erforderlich, eine Mehrzahl von Chips zu verwenden zur Ausbildung des Systems. 11 zeigt eine Konfiguration für ein Halbleiter-Bauelement gemäß einem zweiten Beispiel. In 11 sind eine Mehrzahl von Speicher-Kern-Abschnitten (zwei Speicher-Kern-Abschnitt-Chips in diesem Beispiel) vorgesehen und die Speicher-Kern-Abschnitte und der Speicher-Peripherie-Schaltungs-Abschnitt sind auf verschiedenen Chips ausgebildet. Die Speicher-Kern-Abschnitt-Chips 121-1 und 121-2 enthalten die gleichen Schaltungselemente wie diejenige, welche für den Speicher-Kern-Abschnitt-Chip 50, wie in 9 gezeigt, zur Verfügung gestellt werden Die Puffer 67 bis 69 sind vorgesehen für die Signale, welche eingegeben/ausgegeben werden zu/von den Speicher-Kern-Abschnitt-Chips 121-1 und 121-2, und die jeweiligen Signale werden so gesteuert, dass sie aktiviert werden durch die Chip-Auswahl-Signale CS eingegeben ausgegeben zu/von den Anschlüssen 59-1 bzw. 59-2. Der periphere Schaltungs-Abschnitt-Chip 122 hat die gleiche Konfiguration wie diejenige des peripheren Schaltungs-Abschnitt-Chips 60, wie in 9 gezeigt, außer dass zwei Chip-Auswahl-Signale CS1 und CS2, welche eingegeben/ausgegeben werden über die Anschlüsse 38 bzw. 39, den Chip überkreuzen. 12 zeigt ein beispielhaftes Layout für das Halbleiter-Bauelement, wo die Speicher-Kern-Abschnitt-Chips 121-1 und 121-2 und der periphere Schaltungs-Abschnitt-Chip 122 auf einem Substrat 120 angebracht sind und die jeweiligen Chips sind miteinander verbunden. Wie in 12 gezeigt, sind die jeweiligen Signal-Kontaktstellen bzw. Pads über eine Draht-Verbindung 82 mit dem Substrat 120 verbunden; die Signalleitungen der Speicher-Kern-Abschnitt-Chips 121-1 und 121-2 sind gemeinsam miteinander über die Leitungen 131 auf dem Substrat 120 verbunden, außer für die Chip-Auswahl-Signale CS und mit dem peripheren Schaltungs-Abschnitt-Chip 122 verbunden. Die jeweiligen Chip-Auswahl-Signale CS der Speicher-Kern-Abschnitt-Chips 121-1 und 121-2 sind unabhängig verbunden mit den zwei Chip-Auswahl-Signalen CS1 und CS2, eingegeben/ausgegeben über die Anschlüsse 38 bzw. 39 des peripheren Schaltungs-Abschnitt-Chips 122.
  • In dem Fall des externen Zugreifens auf den Speicher-Kern-Abschnitt-Chip 121-1 werden erforderliche Signale dem RAS Signal-Eingabeanschluss 30 zugeführt; dem CAS Signal-Eingabeanschluss 31; dem WE-Signal-Eingabeanschluss 35; und dem OE-Signal-Eingabeanschluss 37, und ein Auswahlsignal wird dem CS1 Eingabeanschluss 38 zugeführt, wodurch die Signal-Leitungs-Puffer 67 bis 69 des Speicher-Kern-Abschnitt-Chips 121-1 aktiviert werden, die erforderlichen Signale dem Speicher-Kern zugeführt werden und der Zugriff durchgeführt wird. In diesem Fall, weil das Auswahlsignal nicht dem CS2 Eingabeanschluss 39 zugeführt wird, werden die Signalleitungspuffer 67 bis 69 des Speicher-Kern-Abschnitt-Chips 121-2 nicht aktiviert und der Zugriff auf den Speicher-Kern-Abschnitt-Chip wird nicht durchgeführt. Deshalb kann der Zugriff auf den gesamten Speicherraum, ausgebildet durch die Speicher-Kern-Abschnitt-Chips 121-1 und 121-2, durchgeführt werden, durch das Erzeugen der Chip-Auswahl-Signale CS1 und CS2 durch ein Bit einer Adresse für den Speicher und das Zuführen der verbleibenden Adressen an den Adress-Anschluss 32.
  • In den 11 und 12 werden zwei Speicher-Kern-Abschnitt-Chips verwendet. Jedoch, wie einfach erkannt werden wird, selbst wenn eine größere Anzahl von Speicher-Kern-Abschnitt-Chips verwendet wird, wird die gleiche Funktion realisiert durch das Zuführen der gleichen Anzahl der Chip-Auswahl-Signale zu der Speicher-Peripherie-Schaltung, wie die Anzahl der Speicher-Kern-Abschnitt-Chips.
  • Durch die Verwendung der in den 11 und 12 gezeigten Konfigurationen kann die Speicher-Peripherie-Schaltung gemeinsam von einer Mehrzahl von Speicher-Kern-Abschnitt-Chips verwendet werden.
  • Beispiel 3
  • Wie oben beschrieben, ist es möglich, ein kostengünstiges Halbleiter-Speicher-Bauelement herzustellen durch das Unterteilen eines Halbleiter-Speicher-Bauelements in den Speicher-Kern-Abschnitt-Chip und den Speicher-Peripherie-Schaltungs-Abschnitt-Chip und das Verbinden beider Chips unter Verwendung irgendeines Befestigungselements.
  • Jedoch bildet ein solches Speicher-Bauelement zusammen mit einem anderen LSI, wie zum Beispiel einem Signal-Verarbeitungs-LSI, ein System. Hiernach wird ein Verfahren zum Realisieren eines optimalen Halbleiter-Bauelements einschließlich eines solchen Speicher-Bauelements und einer Signal-Verarbeitungs-LSI beschrieben werden auf einem systematischen Niveau.
  • Um ein Signal-Verarbeitungssystem auszubilden, wird es bevorzugt, integrierte Signal-Verarbeitungs-Chips und Halbleiter-Speicherchips zu verwenden. Entsprechend wird ein Signal-Verarbeitungssystem ausgebildet durch das Kombinieren einer Mehrzahl von Signal-Verarbeitungs-Chips und einer Mehrzahl von Speicherchips.
  • Andererseits wurden Technologien zum Anbringen von blanken bzw. reinen (bare) MCM Chips entwickelt zum Verkleinern eines Systems, wie zum Beispiel eines tragbaren Geräts. Gemäß den Technologien zum Befestigen des blanken (bare) MCM Chips wird ein blanker LSI Chip auf einem Substrat angeordnet bzw. befestigt und die jeweiligen LSI Chips werden miteinander unter Verwendung verschiedener Verfahren verbunden.
  • 13 zeigt eine beispielhafte Konfiguration für ein Halbleiter-Bauelement, welches einen Halbleiter-Speicherchip und einen Signal-Verarbeitungs-Chip verwendet gemäß einem dritten Beispiel. In 13 wird ein DRAM als der Halbleiter-Speicherchip verwendet. Wie in
  • 13 gezeigt, sind ein DRAM Kern-Abschnitt-Chip 201 und ein Signal-Verarbeitungs-Chip 202 auf einer Leiterplatte 200 angeordnet. Der DRAM Kern-Abschnitt-Chip 201 hat die gleiche Schaltungskonfiguration wie diejenige des Speicher-Kern-Abschnitt-Chips 50, wie in 9 gezeigt, und wird hergestellt durch das Durchführen eines Speicherherstellungsprozesses. Der Signal-Verarbeitungs-Chip 202 umfasst: einen Signalprozessor 206 zum Durchführen einer logischen Operation und ähnliches; einen DRAM peripheren Schaltungsabschnitt 203; und einen Kontaktstellen bzw. Pad-Ausbildungs-Abschnitt 204 zum Verbinden der Kontaktstelle bzw. Pad mit den externen Pins. In dem Signal-Verarbeitungs-Chip 202 kann der Signalprozessor 206 eine logische Verknüpfung bzw. Arbeitsweise durchführen und der DRAM periphere Schaltungsabschnitt 203 hat die gleiche Schaltungskonfiguration wie diejenige des Speicher-Peripherie-Schaltungs-Abschnitts 60, wie in 9 gezeigt. Entsprechend kann der Signal-Verarbeitungs-Chip 202 hergestellt werden durch das Durchführen von Herstellungsprozessen für logische LSI. Der DRAM Peripherie-Schaltungs-Abschnitt 203 und der DRAM Kern-Abschnitt-Chip 201 sind miteinander mit Verdrahtungsverbindungsleitungen 208 verbunden. In diesem Fall, wenn die Speicherkapazität von 2 Mbytes benötigt wird für das System, dann wird die Speicherkapazität des DRAM Kern-Abschnitt-Chips 201 gleich 16 Mbits. Deshalb kann ein solches System hergestellt werden unter Verwendung eines Chips gemäß den aktuellen Halbleiter-Herstellungs-Technologien. In dem Fall der Übertragung der Daten mit einer Bit-Breite von 8 Bits zwischen dem Signalprozessor 206 und dem Speicher wird die Anzahl der Signalleitungen, verbunden zwischen dem DRAM Peripherie-Schaltungs-Abschnitt 203 und dem DRAM Kern-Abschnitt-Chip 201 ungefähr 70, wie oben unter Bezugnahme auf 10 beschrieben. Deshalb können der DRAM Peripherie-Schaltungs-Abschnitt 203 und der DRAM Kern-Abschnitt-Chip 201 verbunden werden durch ein Verdrahtungs-Verbindungs-Verfahren, wie in 13 gezeigt.
  • Bei einer solchen Konfiguration, wenn der Signalprozessor 206 in dem Signal-Verarbeitungs-Chip 202 auf den DRAM zugreift, gibt der Signalprozessor 206 die Daten ein und aus durch das Zuführen von Adressen und Steuersignalen an den DRAM Peripherie-Schaltungs-Abschnitt 203, vorgesehen auf dem gleichen Chip.
  • Unter Verwendung einer solchen Konfiguration wird nur der Speicher-Kern-Abschnitt des DRAM Kern-Abschnit-Chips 201, ausgelegt mit dem Abstand bzw. Teilung (pitch) der Speicher-Zellen, hergestellt durch das Durchführen der teuren Speicher-Herstellungs-Prozesse und der DRAM Peripherie-Schaltungs-Abschnitt 203 zusammen mit dem Signalprozessor 206 kann hergestellt werden durch das Durchführen von kostengünstigen Halbleiter-Herstellungs-Prozessen. In dem Fall, wenn ein großer (large scale) Signal-Prozessor 206 in dem Signal-Verarbeitungs-Chip 202 ausgebildet ist, kann der Anstieg der Größe des Signal-Verarbeitungs-Chips 202 erheblich verringert werden, verglichen mit dem Fall, wenn der DRAM Peripherie-Schaltungs-Abschnitt 203 nicht vorgesehen ist. Deshalb sind die Verringerung der Produktionsausbeute und der Anstieg der Kosten, erforderlich zur Herstellung des Chips, sehr klein, selbst wenn der DRAM Peripherie-Schaltungs-Abschnitt 203 zur Verfügung gestellt wird, und ein kostengünstiges System kann hergestellt werden.
  • Wie oben beschrieben, können gemäß den MCM Technologien der Signal-Verarbeitungs-Chip und der Speicherchip miteinander über eine große Anzahl von Leitungen verbunden werden. Deshalb wird ein Signal-Verarbeitungssystem mit hoher Leistungsfähigkeit realisiert bei niedrigeren Kosten durch das Verwenden der MCM Technologien.
  • Beispiel 4
  • 14 zeigt eine Konfiguration für ein Halbleiter-Bauelement gemäß einem vierten Beispiel. In 14 umfasst das Halbleiter-Bauelement ein Signal-Verarbeitungssystem, welches aus einem Halbleiter-Speicher-Chip und einem Signal-Verarbeitungs-Chip besteht, hergestellt durch die MCM Technologien. In diesem Beispiel wird ein DRAM verwendet als der Halbleiter-Speicherchip. Der Signal-Verarbeitungs-Chip 302 umfasst: einen CPU Kern 303 zum Durchführen einer Arbeitsweise bzw. eines Vorgangs; einen Daten-Cash bzw. – Cache-Speicher 304 und einen Befehlsspeicher 305 zum Realisieren eines schnellen Zugriffs auf den Speicher. In dem Fall, wenn der Zugriff von dem CPU Kern 303 auf den Daten-Cash-Speicher 304 und den Befehls-Speicher 305 kein Treffer ist, muss eine große Menge an Daten übertragen werden zwischen dem DRAM Chip 301 und dem Daten-Cash-Speicher 304 und zwischen dem DRAM Chip 301 und dem Befehlsspeicher 305, um die Daten des DRAM Chips 301 für die Block-Daten innerhalb des Daten-Cash-Speichers 304 und des Befehlsspeichers 305 zu ersetzen. Weil die Zeit, welche benötigt wird zum Übertragen der Daten, die Verarbeitungs-Leistungsfähigkeit des Systems beeinflusst, sollen die Daten in einem kurzen Zeitraum übertragen werden.
  • In diesem Fall, wenn die Speicherkapazität von 2 Mbytes für das System benötigt wird, dann wird die Speicherkapazität für den DRAM Chip 301 gleich 16 Mbits. Deshalb kann ein solches System hergestellt werden unter Verwendung eines Chips gemäß den aktuellen Halbleiter-Herstellungs-Technologien. Bei einem herkömmlichen 16 Mbit DRAM ist die Bit-Breite zum Eingeben/Ausgeben der Daten in einem ungefähren Bereich von 8 bis 16 Bits im Hinblick auf das Ansteigen des Leistungsverbrauches und Rauschens, verursacht durch die Last-Kapazitäts-Ansteuerung, wie oben beschrieben. Andererseits wird die Kapazität der Daten-Pin-Anschlüsse des verpackten bzw. in ein Gehäuse eingefügten DRAM, wie in 3 gezeigt, ungefähr 5 pF, wie oben beschrieben und die Kapazität der Daten-Pin-Anschlüsse der Signal-Verarbeitungs-LSI ist im Wesentlichen die gleiche wie diejenige des DRAM. Folglich wird die Kapazität der Daten-Leitungen, verbunden mit der Signal-Verarbeitungs-LSI und dem DRAM beim Anordnen bzw. Anbringen der Signal-Verarbeitungs-LSI und dem DRAM auf einer gedruckten Leiterplatte, wie in 3 gezeigt, gleich dem Gesamtwert der jeweiligen Anschluss-Kapazitäten und der Kapazität der gedruckten Leitungsplatte, zum Beispiel ungefähr 15 pF. Andererseits sollen in der in 14 gezeigten Konfiguration die jeweiligen Chips hergestellt werden unter Verwendung der MCM Anbringungs- bzw. Befestigungs-Technologien. Entsprechend muss eine Transistor-Größe der Eingabe/Ausgabe-Puffer nicht erhöht werden, weil die externen Last-Kapazitäten der Daten-Pins für die Signal-Verarbeitungs-LSI und den DRAM begrenzt ist. Zusätzlich, weil die Daten-Pins nicht direkt verbunden sind mit den externen Pins, ist es nicht erforderlich, ein Bauelement zum Schutz vor elektrischer Überspannung vorzusehen, so dass die Anschluss-Kapazität der Daten-Pins auf ungefähr 1 pF festgelegt werden kann. Deshalb wird der Leistungsverbrauch, welcher erforderlich ist zum Ansteuern der Daten-Pin-Kapazität, ungefähr gleich dem Leistungsverbrauch, welcher benötigt wird für die in 3 gezeigte Anordnung bzw. Bestückung, selbst wenn die Anzahl der Daten-Pins in einem Bereich von 60 bis 120 Bits ist, weil die Kapazität der Daten-Leitungen, verbunden mit der Signal-Verarbeitungs-LSI und dem DRAM, ungefähr 2 pF wird.
  • Deshalb kann durch die Verwendung der in 14 gezeigten System-Konfiguration eine Mehrzahl von Daten-Anschlüssen für den Signal-Verarbeitungs-Chip 302 und dem DRAM Chip 301 zur Verfügung gestellt werden, um die Daten zwischen dem Signal-Verarbeitungs-Chip 302 und dem DRAM Chip 301 bei einer höheren Rate zu übertragen. Als Ergebnis kann eine Mehrzahl von Daten gleichzeitig zwischen diesen Chips übertragen werden. Zusätzlich, selbst wenn der Zugriff von dem CPU Kern 303 auf den Daten-Cash-Speicher 304 und den Befehls-Speicher 305 kein Treffer (mishit) ist, kann die Rate zum Übertragen der Daten so eingestellt werden, dass sie hoch ist, zwischen dem Signal-Verarbeitungs-Chip 302 und dem DRAM Chip 301, wodurch ein System mit hoher Leistungsfähigkeit realisiert wird.
  • Wie oben beschrieben, wenn ein LSI hergestellt wird in der in 14 gezeigten System-Konfiguration durch die Verwendung der MCM Technologien, kann der Signal-Verarbeitungs-Chip und der Speicherchip miteinander über eine große Anzahl von Leitungen verbunden werden. Deshalb können durch das Vorsehen einer Mehrzahl von Datenanschlüssen für den Signal-Verarbeitungs-Chip 302 bzw. den DRAM Chip 301 eine Mehrzahl von Daten gleichzeitig übertragen werden, so dass eine Datenübertragung mit hoher Geschwindigkeit realisiert wird.
  • Beispiel 5
  • Hiernach wird ein Halbleiter-Bauelement mit einer System-Konfiguration gemäß einem fünften Beispiel beschrieben werden. Das Halbleiter-Bauelement des fünften Beispiels kann gleichzeitig eine Mehrzahl von Daten übertragen durch das Verwenden von MCM Technologien, wodurch eine Niederspannungs-Arbeitsweise des Bauelements bei einem niedrigen Leistungsverbrauch realisiert wird.
  • 15 zeigt eine Konfiguration für das Halbleiter-Bauelement gemäß dem fünften Beispiel. Das Halbleiter-Bauelement hat eine System-Konfiguration, welche die Übertragung einer Mehrzahl von Daten zwischen einem Halbleiter-Speicher und einem Signal-Verarbeitungs-LSI ermöglicht, und eine parallele Verarbeitung der Daten in der Signal-Verarbeitungs-LSI. In diesem Beispiel wird ein DRAM als der Halbleiter-Speicher verwendet. Der Signal-Verarbeitungs-Chip 402 enthält zwei CPU Kerne 403 und 404 zum Durchführen einer parallelen Verarbeitung. Beide, der DRAM Chip 401 und der Signal-Verarbeitungs-Chip 402 enthalten eine Mehrzahl von Datenanschlüssen, um die Daten durch die Datenanschlüsse zwischen dem DRAM Chip 401 und dem Signal-Verarbeitungs-Chip 402 zu übertragen. Der DRAM Chip 401 und der Signal-Verarbeitungs-Chip 402 sind miteinander über eine große Anzahl von Draht-Verbindungs-Leitungen 406 verbunden.
  • In dem Fall, wenn das Signal verarbeitet wird durch das Signal-Verarbeitungssystem mit einer Architektur von 8 Bits einschließlich der CPU Kerne 403 und 404 zum Durchführen einer 8 Bit Verarbeitung, können zwei Daten gleichzeitig verarbeitet werden durch die CPU Kerne 403 und 404, wenn die Daten übertragen werden bei 16 Bits zwischen dem DRAM Chip 401 und dem Signal-Verarbeitungs-Chip 402. Deshalb kann das in 15 gezeigte Signal-Verarbeitungssystem die Menge der zu verarbeitenden Daten verdoppeln, verglichen mit dem System, welches in 3 gezeigt ist, wo die Daten übertragen werden mit 8 Bits zwischen dem Signal-Verarbeitungs-LSI und dem DRAM, und die Signal-Verarbeitungs-LSI verarbeitet die Daten mit 8 Bits.
  • Zusätzlich, in dem Fall, wenn die gleiche Menge der Daten wie diejenige der Daten, verarbeitet durch das in 3 gezeigte System, verarbeitet wird durch das in 15 gezeigte System, kann die Leistungsaufnahme bzw. der Leistungsverbrauch erheblich verringert werden. 16A ist ein Diagramm und zeigt die Abhängigkeit der Zuführ- bzw. Leistungsspannung von der Gatter (gate)-Verzögerung bei den logischen Gattern bzw. Gates, verwendet in dem Signal-Verarbeitungs-Chip 402, während 16B ein Diagramm ist und die Abhängigkeit einer Versorgungsspannung von einer Zugriffszeit in dem DRAM Chip 401 zeigt. Die Menge der Verzögerung wird verdoppelt bei der Spannung von ungefähr 1,9 V, beides in dem logischen Gatter bzw. Gate (16A) und dem DRAM (16B), in Bezug auf die Verzögerung bei der Versorgungsspannung von 3,3 V, welche herkömmlich verwendet wird. Deshalb kann die gleiche Menge an Daten, wie diejenige der Daten, welche verarbeitet werden bei der Versorgungsspannung von 3,3 V durch das in 3 gezeigte System, verarbeitet werden bei der Versorgungsspannung von 1,9 V, durch die Verwendung des in 15 gezeigten Systems, bei welchem eine Zwei-Wort-Datenübertragung durchgeführt wird zwischen dem DRAM Chip 401 und dem Signal-Verarbeitungs-Chip 402 und das Signal wird parallel verarbeitet durch die zwei CPU Kerne 403 und 404 des Signal-Verarbeitungs-Chips 402.
  • 17 ist eine Tabelle zum Vergleichen von herkömmlichen Systemen und dem in 15 gezeigten System des Halbleiter-Bauelements gemäß dem fünften Beispiel. In 17 ist ein diskretes System (System 1) ein System, bei welchem der eingepackte bzw. mit einem Gehäuse versehene Speicher und die Signal-Verbeitungs-LSI auf einer gedruckten Leiterplatte angebracht bzw. befestigt sind, wie in 3 gezeigt; ein weithin verwendeter Chip (MCM; System 2) ist ein System, welches erhalten wird durch Anbringen eines herkömmlichen Speicherchips und eines Signalverarbeitungchips unter Verwendung der MCM Technologien; und System 3 ist ein System, gezeigt in 15, des Halbleiter- Bauelements gemäß dem fünften Beispiel. Die prinzipiellen Merkmale des Systems 3 liegen darin, dass eine Mehrzahl von Daten gleichzeitig übertragen und parallel verarbeitet wird zwischen dem Signal-Verarbeitungs-Chip und dem Speicherchip. Die Systeme 1 und 2 arbeiten bei einem Takt von 20 MHz, während das System 3 bei einem Takt von 10 MHz arbeitet. Jedoch, weil eine parallele Verarbeitung im System 3 durchgeführt wird, wird die gleiche Leistungsfähigkeit, wie diejenigen der Systeme 1 und 2 realisiert durch das System 3. Deshalb wird eine Versorgungsspannung von 3,3 V benötigt zum Betreiben der Systeme 1 und 2, während die Versorgungsspannung, welche benötigt wird zum Betreiben von System 3, gleich 1,9 V ist. Wenn ein Leistungsverbrauch von ungefähr 1 W benötigt wird zum Betreiben der Systeme 1 und 2, ist der Leistungsverbrauch, welcher benötigt wird zum Betreiben von System 3, nur ungefähr 250 mW. Folglich realisiert System 3 die gleiche Leistungsfähigkeit durch das Verbrauchen einer Leistung, welche ein Viertel so klein ist wie die Leistung, welche zum Betrieb der Systeme 1 und 2 benötigt wird.
  • Wie oben beschrieben, wird durch das Übertragen einer Mehrzahl von Daten und das parallele Verarbeiten der Daten unter Verwendung der MCM Technologien gemäß der vorliegenden Erfindung ein System realisiert, welches bei einer niedrigen Spannung und mit einem niedrigen Leistungsverbrauch arbeitet.
  • Beispiel 6
  • 18 zeigt ein Halbleiter-Bauelement gemäß einem sechsten Beispiel zum Realisieren eines Systems, bei welchem eine Mehrzahl von Daten übertragen wird und parallel verarbeitet wird unter Verwendung von MCM Technologien bei niedrigeren Kosten. 18 zeigt eine beispielhafte Konfiguration für ein tragbares Informations-Endgerät oder ähnliches einschließlich eines DRAM Chips, eines Flash-Speicher-Chips und eines Signal-Verarbeitungs-Chips, ausgebildet unter Verwendung der MCM Technologien. Wie in 18 gezeigt, werden der Signal-Verarbeitungs-Chip 102, der DRAM Kern-Abschnitt-Chip 101 und der Flash-Speicher-Kern-Abschnitt-Chip 103 auf einem gemeinsamen Substrat 100 angeordnet bzw. befestigt. Der Signal-Verarbeitungs-Chip 102 umfasst: zwei CPU Kerne 107 und 108 zum Durchführen einer parallelen Verarbeitung; einen DRAM Peripherie-Schaltungs-Abschnitt 104; und einen Flash-Speicher-Peripherie-Schaltungs-Abschnitt 105. Des Weiteren werden, um eine Mehrzahl von Daten zwischen dem Signal-Verarbeitungs-Chip 102, dem DRAM Kern-Abschnitt-Chip 101 und dem Flash-Speicher-Kern-Abschnitt- Chip 103 zu übertragen, eine Mehrzahl von Datenanschlüssen vorgesehen für den DRAM Kern-Abschnitt-Chip 101, den Flash-Speicher-Kern-Abschnitt-Chip 103, und den DRAM Peripherie-Schaltungs-Abschnitt 104 und den Flash-Speicher-Peripherie-Schaltungs-Abschnitt 105 innerhalb des Signal-Verarbeitungs-Chip 102. Der Signal-Verarbeitungs-Chip 102, der DRAM Kern-Abschnitt-Chip 101 und der Flash-Speicher-Kern-Abschnitt-Chip 103 sind miteinander verbunden über eine große Anzahl von Verdrahtungs-Verbindungs-Leitungen 110 und 111.
  • Bei einer solchen System-Konfiguration wird ein System, welches bei einer niedrigen Spannung und bei einer niedrigen Leistungsaufnahme arbeitet, realisiert durch das Übertragen einer Mehrzahl von Daten und das parallele Verarbeiten der Daten unter Verwendung der MCM Technologien, wie unter Bezugnahme auf die 15 bis 17 beschrieben. Zusätzlich, auf die gleiche Art wie das in 13 gezeigte System, muss nur der Speicher-Kern-Abschnitt, ausgelegt bzw. entworfen mit dem Abstand bzw. Teilung (pitch) für die Speicherzellen, hergestellt werden unter Verwendung von teuren Halbleiter-Herstellungsprozessen in dem DRAM Kern-Abschnitt-Chip 101 und dem Flash-Speicher-Kern-Abschnitt-Chip 103. Der DRAM Peripherie-Schaltungs-Abschnitt 104 und der Flash-Speicher-Peripherie-Schaltungs-Abschnitt 105 können ausgebildet werden auf ein und demselben Chip, wenn der Signalprozessor 106 und die CPU Kerne 107 und 108 befestigt bzw. angeordnet werden durch das Durchführen der Halbleiter-Herstellungs-Prozesse, wie zum Beispiel einen Prozess für eine logische LSI, bei niedrigern Kosten, verglichen mit dem Speicher-Prozess. Deshalb ist es möglich, ein kostengünstiges System zu realisieren, welches bei einer niedrigen Spannung und mit einer niedrigen Leistungsaufnahme arbeitet.
  • Wie schon unter Bezugnahme auf die 11 und 12 beschrieben, in dem Fall der Verwendung einer Mehrzahl von Speicher-Kern-Abschnitt-Chips mit der gleichen Konfiguration, kann die Speicher-Peripherie-Schaltung gemeinsam verwendet werden. Auf die gleiche Art kann die Speicher-Peripherie-Schaltung gemeinsam verwendet werden zwischen dem DRAM Kern-Abschnitt-Chip und dem Flash-Speicher-Kern-Abschnitt-Chip, wie in 19A gezeigt, durch die Verwendung von ein und derselben Wort-Konfiguration für den DRAM Kern-Abschnitt-Chip 101 und den Flash-Speicher-Kern-Abschnitt-Chip 103 in dem in 18 gezeigten Halbleiter-Bauelement, hergestellt unter Verwendung der MCM Technologien. Wie in 19A gezeigt, umfasst das Halbleiter-Bauelement: einen DRAM Kern-Abschnitt-Chip 501; einen Flash-Speicher-Kern-Abschnitt-Chip 503; und einen Signal- Verarbeitungs-Chip 502. Der Signal-Verarbeitungs-Chip 502 umfasst: einen Signalprozessor 506; CPU Kerne 507 und 508; und eine Speicher-Peripherie-Schaltung 504.
  • 19B zeigt eine detaillierte Konfiguration für die Speicher-Peripherie-Schaltung 504. Weil der DRAM Kern-Abschnitt-Chip 501 und der Flash-Speicher-Kern-Abschnitt-Chip 503 auf verschiedene Arten gesteuert werden, umfasst die Speicher-Peripherie-Schaltung 504 eine DRAM Steuerung 520 und eine Flash-Speicher-Steuerung 523. Die DRAM Steuerung 520 wird gesteuert, basierend auf einem RAS Signal und einem CAS Signal, und die Flash-Speicher-Steuerung 523 wird gesteuert, basierend auf einem Chip-Freigabe (CE; Chip Enable)-Signal. Eine Adress-Schaltung 521 umfasst: den Spalten-Adress-Puffer 9; den Zeilen-Adress-Puffer 10; den Zeilen-Adress-Zähler 11; den Spalten-Vor-Dekoder 7; und den Zeilen-Vor-Dekoder 8, wie in 9 gezeigt, und eine Daten-Schaltung 522 umfassend: den Daten-Eingabepuffer 12; den Daten-Ausgabepuffer 13; den Schreib-Verstärker 14; und den Lese-Verstärker 15, auch in 9 gezeigt, und diese werden gemeinsam verwendet durch den DRAM Kern-Abschnitt-Chip 501 und den Flash-Speicher-Kern-Abschnitt-Chip 503.
  • Der DRAM Kern-Abschnitt-Chip 501, der Signal-Verarbeitungs-Chip 502 und der Flash-Speicher-Kern-Abschnitt-Chip 503 sind auf dem Substrat 500 angeordnet, die Signal-Anschlüsse zum Verbinden der jeweiligen Chips miteinander sind mit dem Substrat 500 verbunden durch die Drahtverbindung 510, und die jeweiligen Chips sind verbunden miteinander über die Leitungen 511 bis 513 auf dem Substrat 500. Durch die Signal-Anschlüsse der Speicher-Peripherie-Schaltung 504 wird ein DRAM Kern-Steuer-Signal verbunden mit dem DRAM Kern-Abschnitt-Chip 501 über die Leitungen 511, ein Flash-Speicher-Steuer-Signal wird verbunden mit dem Flash-Speicher-Kern-Abschnitt-Chip 503 über die Leitungen 512, und Signale für die Adresse und die Daten-Schaltungen werden bzw. sind verbunden mit dem DRAM Kern-Abschnitt-Chip 501 und dem Flash-Speicher-Kern-Abschnitt-Chip 503 durch die Leitungen 513.
  • In dem Fall, wenn der Signal-Verarbeitungs-Chip 502 die Daten aus dem DRAM Kern-Abschnitt-Chip 501 ausliest, werde die RAS, CAS und OE Signale erzeugt durch den Signal-Prozessor 506 und dann der Speicher-Peripherie-Schaltung 504 zusammen mit den Adressen zugeführt. In der Speicher-Peripherie-Schaltung 504 erzeugt die DRAM Steuerung 520 ein DRAM Kern-Steuer-Signal basierend auf den RAS, CAS und OE Signalen und die Adress-Schaltung 521 erzeugt eine vor-dekodierte Adresse und führt die Adresse dem DRAM Kern- Abschnitt-Chip 501 zu, wodurch die Daten von dem DRAM Kern ausgelesen werden und die Daten ausgegeben werden an den Signal-Prozessor 506 über die Datenschaltung 522. In diesem Fall wird das Flash-Speicher-Steuer-Signal nicht erzeugt, weil CE nicht der Flash-Speicher-Steuerung 523 zugeführt wird, und der Flash-Speicher-Kern-Abschnitt-Chip 503 verbleibt in dem Warte-Zustand. In dem Fall, wenn der Signal-Verarbeitungs-Chip 502 die Daten aus dem Flash-Speicher-Kern-Abschnitt-Chip 503 ausliest, werden die CE und OE Signale erzeugt durch den Signal-Prozessor 506 und dann der Speicher-Peripherie-Schaltung 504 zusammen mit den Adressen zugeführt. In der Speicher-Peripherie-Schaltung 504 erzeugt die Flash-Speicher-Steuerung 523 ein Flash-Speicher-Kern-Steuer-Signal basierend auf den CE und OE Signalen und die Adress-Schaltung 521 erzeugt eine vor-dekodierte Adresse und führt die Adresse dem Flash-Speicher-Kern-Abschnitt-Chip 503 zu, wodurch die Daten von dem Flash-Speicher-Kern ausgelesen werden und die Daten ausgegeben werden an den Signal-Prozessor 506 über die Daten-Schaltung 522. In diesem Fall, weil RAS und CAS der DRAM Steuerung 520 nicht zugeführt werden, wird das DRAM Steuer-Signal nicht erzeugt und der DRAM Kern-Abschnitt-Chip 501 bleibt in dem Wartezustand. Beim Schreiben der Daten von dem Signal-Verarbeitungs-Chip 502 zu dem DRAM Kern-Abschnitt-Chip 501 oder dem Flash-Speicher-Kern-Abschnitt-Chip 503 können die Daten geschrieben werden auf entweder dem DRAM Kern-Abschnitt-Chip 501 oder dem Flash-Speicher-Kern-Abschnitt-Chip 503, durch das Zuführen von entweder den RAS oder CAS Signalen oder dem CE Signal zu der Speicher-Peripherie-Schaltung 504.
  • In dem in den 19A und 19B gezeigten Halbleiter-Bauelement wird die gleiche Wortkonfiguration verwendet für den Speicher-Kern-Abschnitt des DRAM Kern-Abschnitt-Chip 501 und den Flash-Speicher-Kern-Abschnitt-Chip 503. Jedoch selbst wenn verschiedene Wort-Konfigurationen verwendet werden für die zwei Chips, kann ein Teil des Spalten-Adress-Puffers, des Zeilen-Adress-Puffers, des Spalten-Vor-Dekoders und des Zeilen-Vor-Dekoders in der Adress-Schaltung 521 und ein Teil des Daten-Eingabepuffers, des Daten-Ausgabepuffers, des Lese-Verstärkers und des Schreib-Verstärkers in der Daten-Schaltung 522 gemeinsam verwendet werden, wie leicht verstanden wird.
  • Wie oben beschrieben, selbst wenn eine Mehrzahl von Speichern verschiedener Arten verwendet werden, kann ein Teil einer Speicher-Peripherie-Schaltung gemeinsam verwendet werden durch das Ausbilden eines Speicher-Kern-Abschnitts und eines Speicher-Peripherie-Schaltungs-Abschnitts auf verschiedenen Chips.
  • In den vorhergehenden Beispielen wurde die vorliegende Erfindung beschrieben, wenn sie bei einem DRAM angewendet wird. Jedoch, wie zuerst beschrieben, ist die vorliegende Erfindung nicht auf einen DRAM beschränkt. Die Ausführungsformen, bei welchen die vorliegende Erfindung eingesetzt wird bei dem DRAM, wurden im Detail beschrieben. Dies ist der Fall, weil wenn ein prinzipieller Aspekt der vorliegenden Erfindung, bei welchem ein Speicher-Kern-Abschnitt und ein Speicher-Peripherie-Schaltungs-Abschnitt eines DRAM ausgebildet sind auf verschiedenen Halbleiter-Chips im Detail beschrieben wird, dann ist es möglich, am geeignetsten eines der Hauptmerkmale der vorliegenden Erfindung zu veranschaulichen und die Probleme der herkömmlichen Idee aufzuzeigen, dass der Speicher-Kern-Abschnitt und der Speicher-Peripherie-Schaltungs-Abschnitt des DRAM auf ein und demselben Halbleiter-Chip ausgebildet werden sollten. Zusätzlich ist die vorliegende Erfindung nicht auf ein MCM beschränkt.
  • Beispiel 7
  • Hiernach wird ein Verfahren zum Gruppieren der Schaltungsblöcke in die Gruppen, welche ausgebildet werden sollen auf verschiedenen Halbleiter-Chips, unter Bezugnahme auf die Zeichnungen beschrieben werden.
  • 20A ist ein Blockdiagramm und zeigt eine Konfiguration für eine allgemein verwendete Steuer MCU 902, während 20B ein Blockdiagramm ist und eine Konfiguration für eine allgemein verwendete Video-Verarbeitungs MCU 903 zeigt.
  • Zuerst werden die Schaltungsinformation der Steuer MCU 902 und die Block-Parameter, welche die Merkmale der jeweiligen Schaltungs-Blöcke darstellen, gewonnen bzw. extrahiert und in ein CAD System eingelesen. Als Nächstes werden die Hierarchien der jeweiligen Blöcke klassifiziert, bis die Blöcke gruppiert werden können. Zum Beispiel wird ein LSI-0 klassifiziert in die folgenden Schaltungs-Blöcke: einen MCU Kern; ein serielles I/F; ein ROM; ein RAM; eine Zeitsteuerung (timer); eine Unterbrechungs(interrupt)-Steuerung; ein D/A; und ein A/D.
  • Als Nächstens werden basierend auf einem Parameter, ob jeder Schaltungs-Block ein „MCU Kern" oder eine „periphere Schaltung" ist, die hierarchisch klassifizierten Schaltungs-Blöcke gruppiert.
  • In diesem Beispiel werden die Schaltungs-Blöcke in dem MCU Kern ausgewählt als eine Gruppe von LSI-1 und die Schaltungs-Blöcke in dem seriellen I/F, dem ROM, dem RAM, der Zeitsteuerung, der Unterbrechungs-Steuerung, dem D/A und dem A/D werden ausgewählt als Gruppen von LSI-2, so dass die Hierarchien LSI-1 und LSI-2 erzeugt werden.
  • Durch das Durchführen des gleichen Verfahrens können die Hierarchien LSI-1 und LSI-2 erzeugt werden in Bezug auf die Video-Verarbeitungs-MCU.
  • 21A zeigt schematisch einen Zustand, bei welchem ein MCU Kern 905 und periphere Schaltungen 904 von der Steuer-MCU 902 und der Video-Verarbeitungs MCU 903 getrennt sind. 21B zeigt schematisch den Querschnitt eines Halbleiter-Bauelements, bei welchem der MCU Kern-Abschnitt-Chip 905 und der Peripherie-Schaltungs-Abschnitt-Chip 904 oder 906 miteinander verbunden sind unter Verwendung von MCM Technologien.
  • 22A zeigt einen Fall bei welchem der MCM Kern, der ROM und der RAM ausgewählt werden als die Schaltungs-Blöcke, welche zu der Gruppe LSI-1 gehören, und das serielle I/F, die Zeitsteuerung, die Unterbrechungs(interrupt)-Steuerung, der D/A und der A/D werden ausgewählt als die Schaltungs-Blöcke, welche zu der Gruppe LSI-2 gehören, beim Gruppieren der jeweiligen Schaltungs-Blöcke. 22B zeigt schematisch den Querschnitt eines Halbleiter-Bauelements, bei welchem ein Chip 908 für den MCU Kern und den gemeinsamen Abschnitt verbunden ist mit einem Peripherie-Schaltungs-Abschnitt-Chip 907 oder 909 unter Verwendung der MCM Technologien.
  • Durch das Gruppieren der Schaltungen, so dass sie auf dem „MCU Kern-Abschnitt-Chip" (oder einem „Chip für den MCU Kern und den gemeinsamen Abschnitt") und dem peripheren Schaltungs-Abschnitt-Chip ausgebildet werden, können die folgenden Vorteile erhalten werden. Wenn die Schaltungs-Blöcke, welche gemeinsam verwendet werden für die zwei Arten der MCUs, ausgebildet sind auf ein und demselben Halbleiter-Chip, dann wird die Schaltungs-Fläche des Halbleiter-Bauelements, bestehend aus den zwei Chips, als Ganzes verringert und die Produktionsausbeute wird erhöht. Zusätzlich, in dem Fall, wenn eine MCU neu designed bzw. entworfen wird, oder in dem Fall, wenn das Design der MCU verändert wird, ist es ausreichend, die peripheren Schaltungen mit einer relativ kleinen Größe neu zu entwerfen oder das Design bzw. den Entwurf davon zu verändern ohne das Design des MCU Kerns zu verändern. Des Weiteren müssen nur die neu entworfenen peripheren Schaltungen getestet werden, so dass es nicht erforderlich ist, zusätzlich eine Testschaltung vorzusehen. Als Ergebnis können die Kosten zum Entwickeln eines Halbleiter-Bauelements insgesamt verringert werden.
  • Gemäß der vorliegenden Erfindung ist es durch das Ausbilden eines ersten Schaltungs-Blockes und eines zweiten Schaltungs-Blockes, welche jeweils verschiedene Block-Parameter haben, auf verschiedenen Halbleiter-Chips und das elektrische Verbinden dieser Schaltungs-Blöcke möglich, verschiedene Probleme zu lösen, welche verursacht werden durch die Schaltung, wo eine Mehrzahl von Schaltungs-Blöcken mit verschiedenen Block-Parametern auf ein und demselben Halbleiter-Chip integriert sind.
  • Insbesondere muss durch das Klassifizieren der Schaltungs-Blöcke in zwei Gruppen und das separate Ausbilden der zwei Gruppen der Schaltungs-Blöcke auf einem Speicher-Kern-Abschnitt-Chip, ausgebildet durch das Durchführen eines ersten Halbleiter-Herstellungsprozesses und einem Speicher-Peripherie-Schaltungs-Abschnitt-Chip, ausgebildet durch das Durchführen eines zweiten Halbleiter-Herstellungsprozesses verschieden von dem ersten Halbleiter-Herstellungsprozess, nur der Speicher-Kern-Abschnitt-Chip ausgebildet werden durch einen teuren Speicher-Prozess und der Speicher-Peripherie-Schaltungs-Abschnitt-Chip kann ausgebildet werden durch einen kostengünstigen logischen LSI Prozess, so dass die Kosten zur Herstellung eines Halbleiter-Speicher-Bauelements vorteilhaft verringert werden können.
  • Zusätzlich wird der teure Prozess nur für den Speicher-Kern-Abschnitt benötigt, ausgelegt bzw. entworfen mit dem Abstand (pitch) der Speicherzellen in dem Speicher-Kern-Abschnitt-Chip, so dass der Speicher-Peripherie-Schaltungs-Abschnitt, sowie der Signal-Prozessor hergestellt werden können durch das Durchführen eines Halbleiter-Herstellungsverfahrens bei niedrigeren Kosten verglichen mit dem teuren Speicher-Prozess. Entsprechend, wenn ein großer (large-scale) Signal-Prozessor ausgebildet ist in dem Signal-Verarbeitungs-Chip, kann der Anstieg der Größe des Signal-Verarbeitungs-Chips mit einem Speicher-Peripherie-Schaltungs-Abschnitt erheblich verringert werden, verglichen mit einem Signal- Verarbeitungs-Chip ohne einen Speicher-Peripherie-Schaltungs-Abschnitt. Des Weiteren verringert das Vorsehen des Speicher-Peripherie-Schaltungs-Abschnitts kaum die Produktionsausbeute des Chips und erhöht kaum die Kosten davon, wodurch effektiv die Kosten des Halbleiter-Bauelements verringert werden, welche das System bilden.
  • Des Weiteren können durch das Verbinden eines Speicher-Kern-Abschnitt-Chips, welcher Speicherzellen enthält, zum Speichern von Daten darin, und ausgebildet ist durch das Durchführen eines ersten Halbleiter-Herstellungsprozesses, und eines Signal-Verarbeitungs-Chips, welcher einen Speicher-Peripherie-Schaltungs-Abschnitt enthält und einen Signalprozessor zum Verarbeiten eines Signals unter Verwendung der in dem Speicher-Kern-Abschnitt-Chip gespeicherten Daten und ausgebildet ist durch Durchführen eines zweiten Halbleiter-Herstellungsprozesses, verschieden von dem ersten Halbleiter-Herstellungsprozess, die Daten mit einer hohen Rate übertragen werden zwischen dem Signal-Verarbeitungs-Chip und dem Speicher-Kern-Abschnitt-Chip, wodurch effektiv die Leistungsfähigkeit des Systems verbessert wird. Des Weiteren kann durch das Übertragen einer Mehrzahl von Daten und das parallele Verarbeiten der Daten das System effektiv bei einer niedrigen Spannung und einem niedrigen Leistungsverbrauch betrieben werden, und das System kann bei niedrigeren Kosten hergestellt werden.
  • Verschiedene andere Modifikationen bzw. Abwandlungen werden den Fachleuten offensichtlich sein und können von diesen leicht durchgeführt werden ohne von dem Schutzbereich dieser Erfindung abzuweichen. Entsprechend ist es nicht beabsichtigt, dass der Schutzbereich der beiliegenden Ansprüche auf die Beschreibung beschränkt wird, wie hierin ausgeführt, sondern dass die Ansprüche breit ausgelegt werden.

Claims (4)

  1. Verfahren zur Herstellung einer Halbleiteranordnung (80) mit den Schritten: a) Ausbilden eines ersten Schaltungsblocks (50) auf einem ersten Halbleiterchip und Ausbilden eines zweiten Schaltungsblocks (60) auf einem zweiten Halbleiterchip; und b) elektrisches Verbinden des ersten Schaltungsblocks (50) mit dem zweiten Schaltungsblock (60), dadurch gekennzeichnet, dass der Schritt a) die Schritte umfasst: Gruppieren einer Mehrzahl von Schaltungen, welche auf ein und dem selben Halbleiterchip integrierbar sind in dem ersten Schaltungsblock (50) und dem zweiten Schaltungsblock (60) in Abhängigkeit von bzw. gemäß einem ersten Blockparametertyp, so dass der erste Schaltungsblock Schaltungen umfasst, welche einen gemeinsamen ersten Blockparameter des ersten Blockparametertyps teilen und der zweite Schaltungsblock Schaltungen umfasst, welche einen gemeinsamen zweiten Blockparameter desselben ersten Blockparametertyps wie der erste Blockparameter teilen, aber von einem anderen Wert als der des ersten Blockparameters; Ausbilden des ersten Schaltungsblocks (50) auf dem ersten Halbleiterchip durch Durchführen eines ersten Halbleiterherstellungsverfahrens in Abhängigkeit von bzw. gemäß dem ersten Blockparametertyp; und Ausbilden des zweiten Schaltungsblocks (60) auf dem zweiten Halbleiterchip durch Durchführen eines zweiten Halbleiterherstellungsverfahrens in Abhängigkeit von bzw. gemäß dem ersten Blockparametertyp, wobei das zweite Halbleiterherstellungsverfahren von dem ersten Halbleiterherstellungsverfahren verschieden ist, wobei der erste Blockparametertyp ein Parametertyp ist, welcher ausgewählt wird aus einer Gruppe bestehend aus: einer Betriebstaktfrequenz; einer Design- bzw. Entwurfsregel; einem Grenz- bzw. Schwellwert (Vt) eines Transistors; einer Versorgungsspannung; ob der Schaltungsblock aus digitalen Schaltungen oder analogen Schaltungen besteht; ob der Schaltungsblock eine gewöhnliche MOS-Schaltung, eine CMOS-Schaltung, eine bipolare Schaltung, oder eine bi-CMOS-Schaltung ist; ob der Schaltungsblock ein ROM oder ein RAM ist; ob der Schaltungsblock eine logische Schaltung oder ein Speicher ist, und der erste Schaltungsblock (50) eine Steuerungs- bzw. Regelungsabschnittsschaltung umfasst, und der zweite Schaltungsblock (60) ein Peripherieschaltungsabschnittschip ist, gesteuert bzw. geregelt durch die Steuerungs- bzw. Regelungsabschnittsschaltung.
  2. Verfahren nach Anspruch 1, wobei die Steuerungs- bzw. Regelungsabschnittsschaltung einen CPU-Kern umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Peripherieschaltungsabschnittschip ein Halbleiterspeicherchip ist.
  4. Verfahren nach Anspruch 1, wobei die Steuerungs- bzw. Regelungsabschnittsschaltung einen MCU-Kern umfasst.
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154803A (ja) * 1996-11-25 1998-06-09 Toshiba Corp 不揮発性半導体メモリ
JP3421530B2 (ja) * 1997-04-11 2003-06-30 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JP3828249B2 (ja) * 1997-07-29 2006-10-04 株式会社東芝 ダイナミック型半導体記憶装置
JPH11168185A (ja) 1997-12-03 1999-06-22 Rohm Co Ltd 積層基板体および半導体装置
US6622224B1 (en) * 1997-12-29 2003-09-16 Micron Technology, Inc. Internal buffered bus for a drum
US6405335B1 (en) * 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
JPH11340421A (ja) 1998-05-25 1999-12-10 Fujitsu Ltd メモリ及びロジック混載のｌｓｉデバイス
US7054969B1 (en) * 1998-09-18 2006-05-30 Clearspeed Technology Plc Apparatus for use in a computer system
US6173342B1 (en) * 1998-10-19 2001-01-09 Hitachi Semiconductor America, Inc. High speed bus interface for peripheral devices
US6249841B1 (en) * 1998-12-03 2001-06-19 Ramtron International Corporation Integrated circuit memory device and method incorporating flash and ferroelectric random access memory arrays
JP4212171B2 (ja) * 1999-01-28 2009-01-21 株式会社ルネサステクノロジ メモリ回路／ロジック回路集積システム
GB2357602A (en) * 1999-12-22 2001-06-27 Nokia Mobile Phones Ltd Memory controller for a memory array comprising different memory types
US6404660B1 (en) * 1999-12-23 2002-06-11 Rambus, Inc. Semiconductor package with a controlled impedance bus and method of forming same
US7363422B2 (en) * 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US7010642B2 (en) * 2000-01-05 2006-03-07 Rambus Inc. System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices
US6766456B1 (en) * 2000-02-23 2004-07-20 Micron Technology, Inc. Method and system for authenticating a user of a computer system
US6859399B1 (en) 2000-05-17 2005-02-22 Marvell International, Ltd. Memory architecture and system and multiport interface protocol
DE10047574C2 (de) * 2000-09-22 2003-07-17 Systemonic Ag Prozessorbusanordnung
JP4124557B2 (ja) 2000-10-05 2008-07-23 松下電器産業株式会社 半導体集積回路装置及びその制御方法
JP4635333B2 (ja) * 2000-12-14 2011-02-23 ソニー株式会社 半導体装置の製造方法
US6889304B2 (en) * 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
US7610447B2 (en) * 2001-02-28 2009-10-27 Rambus Inc. Upgradable memory system with reconfigurable interconnect
US6376358B1 (en) 2001-03-15 2002-04-23 Micron Technology, Inc. Method of forming plugs and local interconnect for embedded memory/system-on-chip (SOC) applications
JP2003085127A (ja) * 2001-09-11 2003-03-20 Seiko Epson Corp デュアルバスを有する半導体装置、デュアルバスシステム及びメモリ共有デュアルバスシステム並びにそれを用いた電子機器
US7248585B2 (en) * 2001-10-22 2007-07-24 Sun Microsystems, Inc. Method and apparatus for a packet classifier
EP1317168A1 (de) * 2001-11-29 2003-06-04 Thomson Licensing S.A. Datenbusverbindung für eine Speicheranordnung
DE10245037B4 (de) * 2002-09-26 2007-08-23 Infineon Technologies Ag Verfahren zum Entwurf von DRAM-Halbleiter-Speicherbauelementen
US7035958B2 (en) * 2002-10-03 2006-04-25 International Business Machines Corporation Re-ordering a first request within a FIFO request queue to a different queue position when the first request receives a retry response from the target
US7613880B2 (en) * 2002-11-28 2009-11-03 Renesas Technology Corp. Memory module, memory system, and information device
DE10319271A1 (de) * 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
US7509450B2 (en) * 2003-10-10 2009-03-24 Nokia Corporation Microcontrol architecture for a system on a chip (SoC)
WO2005074029A1 (ja) * 2004-01-28 2005-08-11 Matsushita Electric Industrial Co., Ltd. モジュール及びこれを用いた実装構造体
JP3918818B2 (ja) * 2004-02-16 2007-05-23 ソニー株式会社 半導体装置
US20050273541A1 (en) * 2004-06-04 2005-12-08 Texas Instruments Incorporated Circuit and method for adaptively recognizing a data packet in a universal serial bus network device
JP2006012973A (ja) * 2004-06-23 2006-01-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7543091B2 (en) * 2004-09-22 2009-06-02 Kabushiki Kaisha Toshiba Self-organized parallel processing system
US7317630B2 (en) * 2005-07-15 2008-01-08 Atmel Corporation Nonvolatile semiconductor memory apparatus
JP4613761B2 (ja) * 2005-09-09 2011-01-19 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4665677B2 (ja) * 2005-09-09 2011-04-06 セイコーエプソン株式会社 集積回路装置及び電子機器
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US7629680B2 (en) * 2006-03-22 2009-12-08 Intel Corporation Direct power delivery into an electronic package
US7629675B2 (en) * 2006-05-03 2009-12-08 Marvell International Technology Ltd. System and method for routing signals between side-by-side die in lead frame type system in a package (SIP) devices
US7701797B2 (en) * 2006-05-15 2010-04-20 Apple Inc. Two levels of voltage regulation supplied for logic and data programming voltage of a memory device
US7568135B2 (en) * 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
US7852690B2 (en) * 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
US8000134B2 (en) 2006-05-15 2011-08-16 Apple Inc. Off-die charge pump that supplies multiple flash devices
US7639542B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US7613043B2 (en) * 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7911834B2 (en) * 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
WO2008076790A2 (en) 2006-12-14 2008-06-26 Rambus Inc. Multi-die memory device
JP5143413B2 (ja) * 2006-12-20 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体集積回路
TWI380427B (en) * 2007-01-16 2012-12-21 Advanced Semiconductor Eng Substrate and the semiconductor package comprising the same
JP4492694B2 (ja) * 2007-12-20 2010-06-30 セイコーエプソン株式会社 集積回路装置、電気光学装置及び電子機器
US20090160881A1 (en) * 2007-12-20 2009-06-25 Seiko Epson Corporation Integrated circuit device, electro-optical device, and electronic instrument
JP4973482B2 (ja) * 2007-12-20 2012-07-11 セイコーエプソン株式会社 集積回路装置、電気光学装置及び電子機器
US20090172434A1 (en) * 2007-12-31 2009-07-02 Kwa Seh W Latency based platform coordination
KR101003116B1 (ko) * 2008-08-08 2010-12-21 주식회사 하이닉스반도체 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지
US7905641B2 (en) * 2008-08-14 2011-03-15 Peckham Jr Alfred H Roller skate wheel hub cap with integral illumination system
US7557439B1 (en) 2008-09-29 2009-07-07 Tdk Corporation Layered chip package that implements memory device
WO2011062825A2 (en) 2009-11-20 2011-05-26 Rambus Inc. Bit-replacement technique for dram error correction
US8674483B2 (en) * 2011-06-27 2014-03-18 Marvell World Trade Ltd. Methods and arrangements relating to semiconductor packages including multi-memory dies
US9406346B2 (en) 2011-06-30 2016-08-02 Sandisk Technologies Llc Smart bridge for memory core
US9208070B2 (en) 2011-12-20 2015-12-08 Sandisk Technologies Inc. Wear leveling of multiple memory devices
US9411678B1 (en) 2012-08-01 2016-08-09 Rambus Inc. DRAM retention monitoring method for dynamic error correction
WO2014074390A1 (en) 2012-11-06 2014-05-15 Rambus Inc. Memory repair using external tags
JP6543129B2 (ja) * 2015-07-29 2019-07-10 ルネサスエレクトロニクス株式会社 電子装置
KR102530321B1 (ko) * 2018-12-21 2023-05-09 삼성전자주식회사 반도체 패키지 및 이를 포함하는 전자 기기

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4197590A (en) * 1976-01-19 1980-04-08 Nugraphics, Inc. Method for dynamically viewing image elements stored in a random access memory array
JPS58148992A (ja) * 1982-03-01 1983-09-05 Seiko Instr & Electronics Ltd 時計用ｉｃの構造
US4761681A (en) * 1982-09-08 1988-08-02 Texas Instruments Incorporated Method for fabricating a semiconductor contact and interconnect structure using orientation dependent etching and thermomigration
DE3480443D1 (en) * 1984-05-14 1989-12-14 Ibm Deutschland Semiconductor memory
CA1262969A (en) * 1985-06-25 1989-11-14 Ascii Corporation Memory system
US5053993A (en) * 1987-06-08 1991-10-01 Fujitsu Limited Master slice type semiconductor integrated circuit having sea of gates
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
JP2695168B2 (ja) * 1987-12-18 1997-12-24 株式会社日立製作所 半導体集積回路装置
FR2625042B1 (fr) * 1987-12-22 1990-04-20 Thomson Csf Structure microelectronique hybride modulaire a haute densite d'integration
US5096852A (en) * 1988-06-02 1992-03-17 Burr-Brown Corporation Method of making plastic encapsulated multichip hybrid integrated circuits
JPH0266965A (ja) * 1988-08-31 1990-03-07 Mitsubishi Electric Corp 半導体装置の製造方法
US5184321A (en) * 1988-12-06 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement
US5208782A (en) * 1989-02-09 1993-05-04 Hitachi, Ltd. Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement
JP2778977B2 (ja) * 1989-03-14 1998-07-23 株式会社東芝 半導体装置及びその製造方法
US5033025A (en) * 1989-12-21 1991-07-16 Padgaonkar Ajay J On-chip register setting and clearing
JP2871041B2 (ja) * 1990-09-06 1999-03-17 三菱電機株式会社 半導体装置
JP3242101B2 (ja) * 1990-10-05 2001-12-25 三菱電機株式会社 半導体集積回路
JPH0628846A (ja) * 1992-07-09 1994-02-04 Mitsubishi Electric Corp 半導体記憶装置
KR0137105B1 (ko) * 1993-06-17 1998-04-29 모리시다 요이치 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5375084A (en) * 1993-11-08 1994-12-20 International Business Machines Corporation Selectable interface between memory controller and memory simms
JPH07272398A (ja) * 1994-03-28 1995-10-20 Hitachi Ltd ディスク装置の制御装置
US5815427A (en) * 1997-04-02 1998-09-29 Micron Technology, Inc. Modular memory circuit and method for forming same

Also Published As

Publication number Publication date
EP0707316B1 (de) 2002-03-13
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