JPH11168185A - 積層基板体および半導体装置 - Google Patents

積層基板体および半導体装置

Info

Publication number
JPH11168185A
JPH11168185A JP9333376A JP33337697A JPH11168185A JP H11168185 A JPH11168185 A JP H11168185A JP 9333376 A JP9333376 A JP 9333376A JP 33337697 A JP33337697 A JP 33337697A JP H11168185 A JPH11168185 A JP H11168185A
Authority
JP
Japan
Prior art keywords
substrate
function
chip
input
laminated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9333376A
Other languages
English (en)
Inventor
Masukuni Akiyama
益國 秋山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP9333376A priority Critical patent/JPH11168185A/ja
Priority to US09/203,699 priority patent/US6452259B2/en
Publication of JPH11168185A publication Critical patent/JPH11168185A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Abstract

(57)【要約】 【課題】 短納期で所望の機能を実現することができ、
かつ、集積度の高い半導体装置を提供する。 【解決手段】 第１チップ８のパッド８ａ，８ｂ，・・
・と第２チップ６のパッド６ａ，６ｂ，・・・とを接合
することにより、積層チップ４を構成している。第１チ
ップ８にはＦＰＧＡ（フィールド・プログラマブル・ゲ
ート・アレー）が形成され、第２チップ６にはＣＰＵ
（中央処理ユニット）が形成されている。ＬＳＩ２は、
たとえば外部機器を制御するコントローラとして使用さ
れる。この場合ＦＰＧＡは、ＣＰＵと外部機器とを連結
するインタフェース回路として機能する。ＦＰＧＡのプ
ログラムを変更することで、外部機器に対応した所望の
インタフェース回路を得ることができる。また、積層チ
ップ４を用いることで、省スペースの要求が大きいこの
種のコントローラをコンパクトにすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は基板および半導体
装置に関し、特に、基板を積層した積層基板体および積
層基板体を備えた半導体装置に関する。
【０００２】
【従来の技術】ユーザーが手元で論理機能を書込むこと
ができるＬＳＩとして、ＰＬＤ（Programmable Logic D
evice）が知られている。ＰＬＤには、ＡＮＤ平面とＯ
Ｒ平面とを基本構造とする小規模なＰＬＡ（Programmab
le Logic Array）から、大規模なＦＰＧＡ（Field Prog
rammable Gate Array）にいたるまで、多くの種類があ
る。
【０００３】これらは、いずれも、あらかじめチップ上
に多くの論理回路等を配置するとともに、論理回路等相
互を、プログラム可能なスイッチを介して接続し得るよ
う構成したものである。したがって、ユーザーが、これ
ら多くのスイッチを所定のパタンにしたがって継断する
ことにより、所望の論理機能を実現することができる。
すなわち、ＰＬＤを用いることにより、短納期で、所望
の論理機能を有するＬＳＩを実現することができる。
【０００４】このため、たとえば、機器を制御するマイ
クロコンピュータシステムのインタフェース回路とし
て、ＰＬＤが用いられる。マイクロコンピュータシステ
ムにおいては、制御対象となる機器に対応した専用のイ
ンタフェース回路が必要となるが、ＰＬＤを用いること
により、短納期で、種々の機器に対応した所望のインタ
フェース回路を実現することができる。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
従来のＰＬＤには、次のような問題点があった。従来の
ＰＬＤは一つの独立したパッケージにより構成されてい
るため、たとえば、上述のマイクロコンピュータシステ
ムに用いた場合、インタフェース回路だけで一つのパッ
ケージが必要となる。これでは、マイクロコンピュータ
システムの集積度を上げることができない。
【０００６】この発明はこのような問題点を解決し、短
納期で所望の機能を実現することができ、かつ、集積度
の高い半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の積層基板体
は、あらかじめ用意された複数の回路要素相互をプログ
ラム可能なスイッチ手段を用いて継断することにより所
望の機能を取得するプログラム可能な第１の機能部と、
第１の機能部に対応する第１の入出力端子と、を有する
第１の基板と、第１の機能部に関連する機能を備えた第
２の機能部と、第２の機能部に対応する第２の入出力端
子と、を有する第２の基板と、を備え、第１の入出力端
子と第２の入出力端子とが電気的に接続されるように、
第１の基板と第２の基板とを積層したこと、を特徴とす
る。
【０００８】請求項２の積層基板体は、請求項１の積層
基板体において、前記第２の機能部が、外部機器を制御
する機能を備えており、前記第１の機能部が、第２の機
能部と当該外部機器とを連結するインタフェース機能を
備えていること、を特徴とする。
【０００９】請求項３の積層基板体は、請求項１の積層
基板体において、前記第２の機能部が、情報を記憶する
機能を備えており、前記第１の機能部が、第２の機能部
に記憶された情報に関連する処理を行なう機能を備えて
いること、を特徴とする。
【００１０】請求項４の積層基板体は、請求項１の積層
基板体において、前記第２の機能部が、アナログ処理を
行なう機能を備えており、前記第１の機能部が、第２の
機能部で行なわれるアナログ処理に関連するディジタル
処理を行なう機能を備えていること、を特徴とする。
【００１１】請求項５の積層基板体は、請求項１の積層
基板体において、前記第２の機能部が、前記第１の機能
部を制御する機能を備えていること、を特徴とする。
【００１２】請求項６の積層基板体は、請求項１ないし
請求項５のいずれかの積層基板体において、電源からの
電力を前記第１の基板に供給するとともに、第１の基板
を介して前記第２の基板に電力を供給するよう構成した
こと、を特徴とする。
【００１３】請求項７の積層基板体は、情報を記憶する
機能を備えた第１の機能部と、第１の機能部に対応する
第１の入出力端子と、を有する第１の基板と、第１の機
能部を制御する機能を備えた第２の機能部と、第２の機
能部に対応する第２の入出力端子と、を有する第２の基
板と、を備え、第１の入出力端子と第２の入出力端子と
が電気的に接続されるように、第１の基板と第２の基板
とを積層したこと、を特徴とする。
【００１４】請求項８の積層基板体は、請求項１ないし
請求項７のいずれかの積層基板体において、前記第１の
基板および第２の基板が、ともに高電圧ラインを備えて
おり、第１の基板の高電圧ラインの電圧と第２の基板の
高電圧ラインの電圧とが実質的に同一になるよう構成し
たこと、を特徴とする。
【００１５】請求項９の積層基板体は、請求項８の積層
基板体において、前記第１の基板の高電圧ラインと第２
の基板の高電圧ラインとを電気的に接続するための第１
の入出力端子と第２の入出力端子との対を複数組設ける
よう構成したこと、を特徴とする。
【００１６】請求項１０の積層基板体は、請求項１ない
し請求項９のいずれかの積層基板体において、前記第１
の基板または第２の基板の一方に、当該積層基板体の外
部に対する入力または出力を行なう外部用端子を設け、
前記外部用端子が設けられた基板に属する前記第１の入
出力端子または第２の入出力端子のいずれかと、当該外
部用端子とを電気的に接続するよう構成したこと、を特
徴とする。
【００１７】請求項１１の半導体装置は、請求項１ない
し請求項１０のいずれかの積層基板体を備えたこと、を
特徴とする。
【００１８】なお、上記各請求項における「回路要素」
とは、回路を構成する要素をいい、たとえば、論理素
子、遅延素子、記憶素子、演算回路、配線など、あらゆ
る素子や回路を含む概念である。実施形態では、図３の
データ入力ラインＬ１１、・・・やＡＮＤ入力ラインＬ
２１、・・・等が、これに該当する。
【００１９】「入出力端子」とは、なんらかの入力また
は出力を行なう端子をいい、たとえば、信号や電力の供
給を受ける入力専用端子、供給するための出力専用端
子、入出力兼用端子などを含む概念である。実施形態で
は、図１のパッド８ａ，８ｂ，・・・やパッド６ａ，６
ｂ，・・・が、これに該当する。
【００２０】
【発明の作用および効果】請求項１の積層基板体および
請求項１１の半導体装置は、プログラム可能な第１の機
能部と第１の入出力端子とを有する第１の基板と、第１
の機能部に関連する機能を備えた第２の機能部と第２の
入出力端子とを有する第２の基板とを備え、第１の入出
力端子と第２の入出力端子とが電気的に接続されるよう
に、第１の基板と第２の基板とを積層したことを特徴と
する。
【００２１】したがって、第１の機能部の機能を、第２
の機能部や外部機器に対応させて柔軟に変更することが
できる。このため、新たな専用ＩＣをつくることなく第
１の機能部の機能を実現することができる。また、第１
の基板と第２の基板とを積層することで、第１の機能部
の機能と第２の機能部の機能とをともに備えた小さい投
影面積を有する半導体装置を実現することができる。さ
らに、第１の基板と第２の基板とを多数積層すること
で、多数のＩＣを用いて構成していた複雑なシステム
を、一つの半導体装置で実現することができる。このた
め、このようなシステムを低コストで、かつ、コンパク
トに実現することが可能となる。
【００２２】すなわち、短納期で所望の機能を実現する
ことができ、かつ、集積度の高い安価な半導体装置を得
ることができる。
【００２３】請求項２の積層基板体は、第２の機能部が
外部機器を制御する機能を備えており、第１の機能部
が、第２の機能部と当該外部機器とを連結するインタフ
ェース機能を備えていることを特徴とする。
【００２４】したがって、たとえば、積層基板体を外部
機器の制御装置に使用した場合、外部機器に対応させて
柔軟にインタフェース機能を変更することができる。ま
た、積層基板体を用いることで、省スペースの要求が大
きい制御装置をコンパクトにすることができる。
【００２５】請求項３の積層基板体は、第２の機能部が
情報を記憶する機能を備えており、第１の機能部が、第
２の機能部に記憶された情報に関連する処理を行なう機
能を備えていることを特徴とする。
【００２６】したがって、たとえば、積層基板体をＤＳ
Ｐ（ディジタル・シグナル・プロセッサ）に使用した場
合、第２の機能部をＲＡＭ（ランダム・アクセス・メモ
リ）として用いるとともに、信号処理の内容に対応させ
て柔軟に第１の機能部の機能を変更することができる。
また、積層基板体を用いることで、コンパクトなＤＳＰ
を得ることができる。
【００２７】請求項４の積層基板体は、第２の機能部が
アナログ処理を行なう機能を備えており、第１の機能部
が、第２の機能部で行なわれるアナログ処理に関連する
ディジタル処理を行なう機能を備えていることを特徴と
する。
【００２８】したがって、たとえば、積層基板体を、Ｐ
ＬＬ（位相同期ループ）回路を用いた周波数シンセサイ
ザに使用した場合、第２の機能部をＶＣＯ（電圧制御発
信回路）として用いるとともに、第１の機能部を、ＶＣ
Ｏの出力を分周する分周回路として用いることができ
る。この場合、出力すべき周波数に対応させて柔軟に分
周回路を変更することができる。また、積層基板体を用
いることで、コンパクトな周波数シンセサイザを得るこ
とができる。
【００２９】請求項５の積層基板体は、第２の機能部
が、前記第１の機能部を制御する機能を備えていること
を特徴とする。
【００３０】したがって、たとえば、第２の機能部を、
第１の機能部をプログラムするための書込み装置として
用いた場合、外部の書込み装置を必要としないＰＬＤを
実現することができる。
【００３１】請求項６の積層基板体は、電源からの電力
を第１の基板に供給するとともに、第１の基板を介して
第２の基板に電力を供給するよう構成したことを特徴と
する。
【００３２】したがって、第１の機能部に対するプログ
ラムの書込みや消去に高電圧を要する第１の基板には、
電源から低電圧電力とともに高電圧電力を供給し、高電
圧を要しない第２の基板には、第１の基板を介して低電
圧電力のみを供給することが可能となる。このため、第
１の基板のみを高耐圧仕様とすれば十分である。すなわ
ち、第２の基板は低耐圧仕様とすることができるので、
第２の基板を構成する回路要素の集積度を上げることが
できる。
【００３３】請求項７の積層基板体は、情報を記憶する
機能を備えた第１の機能部と第１の入出力端子とを有す
る第１の基板と、第１の機能部を制御する機能を備えた
第２の機能部と第２の入出力端子とを有する第２の基板
とを備え、第１の入出力端子と第２の入出力端子とが電
気的に接続されるように第１の基板と第２の基板とを積
層したことを特徴とする。
【００３４】したがって、たとえば、第２の機能部を、
第１の機能部に対する情報の書込み装置として用いた場
合、外部の書込み装置を必要としない情報記憶装置を実
現することができる。また、第１の基板と第２の基板と
を積層することで、情報を記憶する機能と例えば情報を
書込む機能とをともに備えた小さい投影面積を有する情
報記憶装置を実現することができる。
【００３５】請求項８の積層基板体は、第１の基板およ
び第２の基板がともに高電圧ラインを備えており、第１
の基板の高電圧ラインの電圧と第２の基板の高電圧ライ
ンの電圧とが実質的に同一になるよう構成したことを特
徴とする。
【００３６】したがって、第１の入出力端子と第２の入
出力端子とを電気的に接続することにより、第１の基板
の高電圧ラインと第２の基板の高電圧ラインとを、双方
の基板で共用することができる。このため、高電圧用の
配線等に必要なスペースを節約することができる。
【００３７】請求項９の積層基板体は、第１の基板の高
電圧ラインと第２の基板の高電圧ラインとを電気的に接
続するための第１の入出力端子と第２の入出力端子との
対を複数組設けるよう構成したことを特徴とする。
【００３８】したがって、第１の入出力端子と第２の入
出力端子とを接続する際の接続抵抗が大きい場合であっ
ても、複数の接続箇所を設けることで該接続抵抗を減少
させることができる。
【００３９】請求項１０の積層基板体は、第１の基板ま
たは第２の基板の一方に外部用端子を設け、外部用端子
が設けられた基板に属する第１の入出力端子または第２
の入出力端子のいずれかと、当該外部用端子とを電気的
に接続するよう構成したことを特徴とする。
【００４０】したがって、たとえば、第１の基板に外部
用端子を設けた場合、当該外部用端子と第２の基板の第
２の入出力端子とを、第１の基板の第１の入出力端子を
介して、電気的に接続することができる。このため、外
部用端子が設けられていない第２の基板と、外部用端子
との間で、電力や信号の授受を直接行なうことが可能と
なる。
【００４１】
【発明の実施の形態】図１に、この発明の１実施形態に
よる半導体装置であるＬＳＩ（高密度集積回路）２の断
面構成を示す。ＬＳＩ２は、パッケージ１２の上に、積
層基板体である積層チップ４を載置して固定した構成を
有している。積層チップ４は、第１の基板である第１チ
ップ８および第２の基板である第２チップ６を積層して
一体化したチップである。
【００４２】図２に、積層チップ４の分解斜視図を示
す。第１チップ８および第２チップ６は、いずれも半導
体により構成されたＩＣチップである。この実施形態に
おいては、第１チップ８には、プログラム可能な第１の
機能部として、ＦＰＧＡ（フィールド・プログラマブル
・ゲート・アレー）が形成されており、第２チップ６に
は、第２の機能部として、ＣＰＵ（中央処理ユニット）
が形成されている。
【００４３】第１チップ８は、上面に第１の入出力端子
である複数のパッド８ａ，８ｂ，・・・を備えている。
この実施形態においては、パッド８ａ，８ｂ，・・・
は、ＦＰＧＡに対する入出力を行なうためのパッドであ
る。また、第１チップ８の上面の外周近傍には、外部に
対する入出力を行なうための複数のパッド１０（外部用
端子）が設けられている。
【００４４】第２チップ６は、下面に第２の入出力端子
である複数のパッド６ａ，６ｂ，・・・を備えている。
この実施形態においては、パッド６ａ，６ｂ，・・・
は、ＣＰＵに対する入出力を行なうためのパッドであ
る。
【００４５】各パッド８ａ，８ｂ，・・・とパッド６
ａ，６ｂ，・・・とは、互いに対向する位置に設けられ
ている。互いに対抗する位置に設けられたパッド８ａ，
８ｂ，・・・とパッド６ａ，６ｂ，・・・との一方を、
たとえば金（Ａｕ）で形成し、他方を、たとえば錫（Ｓ
ｕ）で形成することで、共晶を利用したバンプ技術によ
り、パッド８ａ，８ｂ，・・・とパッド６ａ，６ｂ，・
・・とを接合している。
【００４６】このようにして形成された積層チップ４
は、図１に示すように、パッケージ１２の上に載置して
固定される。パッケージ１２に設けられたパッド１４
と、第１チップ８に設けられたパッド１０とは、ボンデ
ィングワイヤ１６により接続される。なお、積層チップ
４およびボンディングワイヤ１６は、エポキシ樹脂等を
用いた封止部材（図示せず）により封止されている。
【００４７】この実施形態においては、ＬＳＩ２は、外
部機器を制御するコントローラとして使用される。すな
わち、第２チップ６に形成されたＣＰＵ（図示せず）を
用いて、外部機器の制御を行なう。外部機器は、パッケ
ージ１２に設けられたパッド１４に電気的に接続され
る。第１チップ８に形成されたＦＰＧＡは、ＣＰＵと外
部機器とを連結するインタフェース回路として機能す
る。
【００４８】したがって、ＦＰＧＡのプログラムを変更
することで、外部機器に対応した所望のインタフェース
回路を得ることができる。このため、新たな専用インタ
ーフェース回路を持つＩＣをつくることなく所望のイン
タフェース回路を実現することができる。すなわち、新
たな専用ＩＣを開発したり、専用ＩＣのための製造工程
を別途設けたりする必要がない。
【００４９】また、積層チップ４を用いることで、省ス
ペースの要求が大きいこの種のコントローラをコンパク
トに形成することができる。なお、この実施形態におい
ては、外部機器を制御するためのプログラムは、ＲＯＭ
（読出専用メモリ）チップ（図示せず）として、ＬＳＩ
２の外部に配置され、パッケージ１２に設けられたパッ
ド１４を介して、ＣＰＵに送られる。
【００５０】また、ＬＳＩ２の外部には電源（図示せ
ず）が設けられており、当該電源から、パッド１４を介
して第１チップ８に電力が供給され、さらに第１チップ
８を介して第２チップ６に電力が供給される。
【００５１】したがって、ＦＰＧＡに対するプログラム
の書込みや消去に高電圧を要する第１チップ８には、電
源から低電圧電力とともに高電圧電力を供給し、高電圧
を要しないＣＰＵを搭載した第２チップ６には、第１チ
ップ８を介して低電圧電力のみを供給することが可能と
なる。このため、第１チップ８のみを高耐圧仕様とすれ
ば十分である。すなわち、第２チップ６は低耐圧仕様と
することができるので、ＣＰＵを搭載した第２チップ６
の集積度を上げることができる。
【００５２】図３に、第１チップ８に形成されたＦＰＧ
Ａを構成するロジックアレー２０の回路構成の一例を模
式的に示す。ＦＰＧＡは、比較的複雑な構成のＰＬＤで
あり、ＦＰＧＡのロジックアレー２０は、ＡＮＤ平面部
２２とＯＲ平面部２４とを備えている。なお図３は、説
明のために、ロジックアレー２０の回路構成の一部を抜
き出して示した図であり、実際のロジックアレー２０
は、より複雑な構成を持っている。
【００５３】図３の例では、ＡＮＤ平面部２２は、回路
要素である４本のデータ入力ラインＬ１１、Ｌ１２、Ｌ
１３、Ｌ１４、４本のＡＮＤ入力ラインＬ２１、Ｌ２
２、Ｌ２３、Ｌ２４、および、４個のＡＮＤゲートＡＮ
Ｄ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４を備えている。
【００５４】ＡＮＤ平面部２２の、データ入力ラインＬ
１１〜Ｌ１４とＡＮＤ入力ラインＬ２１〜Ｌ２４との１
６個の交点には、プログラム可能なスイッチ手段である
スイッチＳＷ１１〜ＳＷ４４が設けられている。
【００５５】ＯＲ平面部２４は、回路要素である４本の
ＡＮＤ出力ラインＬ３１、Ｌ３２、Ｌ３３、Ｌ３４、３
本のＯＲ入力ラインＬ４１、Ｌ４２、Ｌ４３、３個のＯ
ＲゲートＯＲ１、ＯＲ２、ＯＲ３、および、３本のＯＲ
出力ラインＬ５１、Ｌ５２、Ｌ５３を備えている。
【００５６】ＡＮＤ平面部２２同様、ＯＲ平面部２４
の、ＡＮＤ出力ラインＬ３１〜Ｌ３４とＯＲ入力ライン
Ｌ４１〜Ｌ４３との１２個の交点には、プログラム可能
なスイッチ手段であるスイッチＳＷ５１〜ＳＷ８３が設
けられている。
【００５７】なお、図３においては説明の便宜上、４個
のＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ
４と、３個のＯＲゲートＯＲ１、ＯＲ２、ＯＲ３とを用
いるよう記載したが、実際の回路においては、これらの
ゲートに替え、７個のＮＡＮＤゲートを用いて、図３と
論理的に等価な回路を実現している。
【００５８】図４Ａ，図４Ｂ，図４Ｃに、プログラム可
能なスイッチ手段（たとえば、スイッチＳＷ１１）の具
体例を示す。スイッチＳＷ１１として、図４Ａに示すヒ
ューズを用いることができる。この場合、データ入力ラ
インＬ１１とＡＮＤ入力ラインＬ２１とを切り離すに
は、このヒューズを焼切ればよい。
【００５９】ヒューズの場合とは逆に、あらかじめ絶縁
しておき、絶縁を破壊することによりデータ入力ライン
Ｌ１１とＡＮＤ入力ラインＬ２１とを導通させるよう構
成したアンチヒューズ（図示せず）を、スイッチＳＷ１
１として用いることもできる。 また、スイッチＳＷ１
１として、図４Ｂに示すフラッシュメモリやＥＥＰＲＯ
Ｍ（Erectrically Erasable and Programmable Read On
ly Memory）を用いることもできる。ＥＥＰＲＯＭを用
いることにより論理機能の書き換えが可能となる。
【００６０】また、論理機能の書き換えをリアルタイム
で行なわせるために、スイッチＳＷ１１として、図４Ｃ
に示すＳＲＡＭ（Static Random Access Memory）を用
いることもできる。
【００６１】さらに、スイッチＳＷ１１として、強誘電
体を用いたメモリを使用することもできる。強誘電体を
用いたメモリを使用することにより、不揮発性で、か
つ、高速度で書換え可能なスイッチＳＷ１１を実現する
ことができる。
【００６２】図５に、強誘電体を用いたメモリを使用し
たスイッチＳＷ１１の回路構成の一例を示す。この例で
は、スイッチＳＷ１１は、強誘電体トランジスタ３０を
備えている。
【００６３】ゲート端子Ｇとデータ入力ラインＬ１１と
の間に、所定の電圧を印加すると、強誘電体層ＦＥは分
極するが、印加する電圧の向きにより、強誘電体層ＦＥ
の分極方向が異なる。強誘電体層ＦＥの分極方向が異な
ると、同一のゲート電圧に対するドレイン電流の値が異
なる。この性質を利用して、スイッチＳＷ１１の閉状態
と開状態とを作り出すよう構成している。
【００６４】ゲート端子Ｇとデータ入力ラインＬ１１と
の間に印加する電圧の向きと、強誘電体層ＦＥの分極方
向との関係は、他の要素の影響を受けるため必ずしも固
定されたものではないが、少なくとも同一条件下におい
ては、同一の関係をもたらす。
【００６５】したがって、たとえば、データ入力ライン
Ｌ１１に対して、ゲート端子Ｇが正となる向きの電圧を
印加すると、所定のゲート電圧に対し、しきい値以上の
ドレイン電流が流れる方向に分極し、逆向きの電圧を印
加すると、所定のゲート電圧に対し、しきい値より小さ
い値のドレイン電流しか流れない方向に分極したとすれ
ば、前者がスイッチＳＷ１１の閉状態、後者がスイッチ
ＳＷ１１の開状態である。
【００６６】このように、ゲート端子Ｇとデータ入力ラ
インＬ１１との間に印加する電圧の向きを替えることに
より、スイッチＳＷ１１の継断データを、書き換えるこ
とができる。
【００６７】なお、図５の例においては、ゲート端子Ｇ
とデータ入力ラインＬ１１との間に印加する電圧の向き
を替えることにより、強誘電体層ＦＥの分極方向を異な
らせるよう構成したが、強誘電体層ＦＥのゲート端子Ｇ
と反対側の端部に電極端子を接続してこれをメモリゲー
ト端子ＭＧとし、ゲート端子Ｇとメモリゲート端子ＭＧ
との間に印加する電圧の向きを替えることにより、強誘
電体層ＦＥの分極方向を異ならせるよう構成することも
できる。
【００６８】また、スイッチＳＷ１１に使用するための
強誘電体を用いたメモリとしては、図５に示す強誘電体
トランジスタ３０を備えたメモリ以外に、たとえば、強
誘電体コンデンサを備えたメモリ（図示せず）を使用す
ることもできる。
【００６９】なお、上述の実施形態においては、ＬＳＩ
２が、外部機器を制御するコントローラとして使用され
る場合を例に説明したが、この発明はこれに限定される
ものではない。たとえば、ＬＳＩ２が汎用のＦＰＧＡと
して使用される場合にも、この発明を適用することがで
きる。
【００７０】この場合、第１チップ８には、前述の実施
形態と同様に、第１の機能部としてＦＰＧＡが形成され
る。一方、第２チップ６には、第２の機能部として、Ｆ
ＰＧＡへのプログラムの書込みや消去をおこなう書込み
回路を形成しておく。このようにすれば、外部の書込み
装置を必要としないＦＰＧＡを実現することができる。
【００７１】また、ＬＳＩ２をＤＳＰ（ディジタル・シ
グナル・プロセッサ）として使用する場合にも、この発
明を適用することができる。ＬＳＩ２をＤＳＰとして用
いるためには、第２チップ６に、第２の機能部として、
ＲＡＭ（ランダム・アクセス・メモリ）を形成してお
く。
【００７２】一方、第１チップ８には、前述の実施形態
と同様に、第１の機能部としてＦＰＧＡを形成しておく
が、この場合、ＦＰＧＡが信号処理部として機能するよ
うにプログラムしておく。
【００７３】このように設定しておけば、ＦＰＧＡは、
第２チップ６に形成されたＲＡＭから与えられた信号に
所定の処理を施した後、ＬＳＩ２外部に出力したり、Ｌ
ＳＩ２外部から与えられた信号に所定の処理を施した
後、第２チップ６に形成されたＲＡＭに蓄積したりする
ことができる。
【００７４】ＦＰＧＡのプログラムを変更することで、
信号処理の内容を容易に変更することができる。また、
積層チップ４を用いることで、コンパクトなＤＳＰを実
現することができる。
【００７５】また、たとえば、第１チップ８にＦＰＧＡ
を形成するとともに、第２チップ６にフラッシュメモリ
を形成するよう構成することもできる。この場合、第１
チップ８のＦＰＧＡおよび第２チップ６のフラッシュメ
モリともに、書込み・消去のための高電圧ラインを必要
とする場合がある。このような場合、ＦＰＧＡの書込み
・消去に要する電圧と、フラッシュメモリの書込み・消
去に要する電圧とが同一になるよう設定しておくと好都
合である。
【００７６】電圧をこのように設定しておくと、第１チ
ップ８および第２チップ６双方の高電圧ラインを、パッ
ド８ａ，８ｂ，・・・、６ａ，６ｂ，・・・のいずれか
を介して、当該双方のチップ間で共用することができ
る。このため、高電圧用の配線等に必要なスペースを節
約することができる。
【００７７】さらにこの場合、当該高電圧ラインを接続
するためのパッドを、複数組形成しておけば、接続抵抗
を小さくすることができ、好都合である。パッド８ａ，
８ｂ，・・・、６ａ，６ｂ，・・・の接続方法として、
上述のバンプ技術や、後述する異方性導電体を用いる場
合には、接続抵抗が大きくなる傾向があるため、このよ
うに、接続点を並列に形成して接続抵抗を小さくするこ
とが特に好ましい。
【００７８】また、たとえば、ＬＳＩ２を、ＰＬＬ（位
相同期ループ）回路を用いた周波数シンセサイザとして
使用することができる。この場合には、第２チップ６
に、第２の機能部として、アナログ回路であるＶＣＯ
（電圧制御発信回路）を形成しておく。
【００７９】一方、第１チップ８には、前述の実施形態
と同様に、第１の機能部としてＦＰＧＡを形成しておく
が、この場合、ＦＰＧＡが、ＶＣＯの出力を分周したの
ち再びＶＣＯにフィードバックするような回路をとして
機能するようにプログラムしておく。
【００８０】このように設定しておけば、ＬＳＩ２を、
ＰＬＬ回路を用いた周波数シンセサイザとして使用する
ことができる。この場合、ＦＰＧＡのプログラムを変更
することで、出力すべき周波数を容易に変更することが
できる。また、積層チップ４を用いることで、コンパク
トな周波数シンセサイザを得ることができる。
【００８１】なお、このように、第２チップ６に、第２
の機能部としてアナログ回路を搭載する場合、アナログ
信号の授受が必要となるパッドは、バッファを介在しな
いパッドとしておくとよい。
【００８２】また、この場合、第１チップ８に設けられ
たパッド１０のいずれかと、たとえばパッド８ａとを導
通状態にしておく（スルーパッド）ことにより、パッド
１０と第２チップ６のパッド６ａとを、パッド８ａを介
して電気的に接続することができる。このため、第２チ
ップ６に外部用端子を直接設けることができない場合で
あっても、たとえば、第１チップ８に設けられたパッド
１０をアナログ信号の入出力端子として用いたり、パッ
ド１０をアナログ回路専用の電源端子として用いたりす
ることができ、好都合である。
【００８３】上述の各実施形態においては、第１チップ
８に、第１の機能部としてＦＰＧＡを形成した場合を例
に説明したが、この発明はこれに限定されるものではな
い。たとえば、第１チップ８に、第１の機能部としてメ
モリ装置を形成するよう構成することができる。この場
合、第２チップ６に、第２の機能部として、該メモリ装
置に対するデータの書込みや消去を行なう書込み回路を
形成しておくとよい。
【００８４】このように構成すれば、外部の書込み装置
を必要としない情報記憶装置を実現することができる。
また、第１チップ８と第２チップ６とを積層すること
で、情報を記憶する機能と情報を書込む機能とをともに
備えた小さい投影面積を有する情報記憶装置を実現する
ことができる。
【００８５】なお、上述の各実施形態においては、図１
に示すように、パッド８ａ，８ｂ，・・・とパッド６
ａ，６ｂ，・・・とを電気的に接続する方法として、バ
ンプ技術を用いた場合を例に説明したが、この発明はこ
れに限定されるものではない。たとえば、ハンダ技術を
用いて、パッド８ａ，８ｂ，・・・とパッド６ａ，６
ｂ，・・・とを電気的に接続することもできる。
【００８６】また、図６に示すように、異方性導電体１
８を用いてパッド８ａ，８ｂ，・・・とパッド６ａ，６
ｂ，・・・とを電気的に接続することもできる。異方性
導電体１０は、一方向にのみ導電性を有する導電体で、
接着性を有している。異方性導電体として、たとえば熱
硬化性の接着剤であるアニソルム（日立化成）を用いる
ことができる。
【００８７】このような異方性導電体１８を用いること
により、第１チップ８および第２チップ６を強固に接着
することができる。異方性導電体１８を用いて、第１チ
ップ８および第２チップ６を強固に接着することによ
り、互いに対向する位置に設けられたパッド８ａ，８
ｂ，・・・とパッド６ａ，６ｂ，・・・とが、電気的に
接続される。
【００８８】また、上述の各実施形態においては、図１
に示すように、積層チップ４をパッケージ１２に固定す
るとともに、積層チップ４のパッド１０とパッケージ１
２に設けられたパッド１４とをボンディングワイヤ１６
を用いて接続するよう構成したが、この発明はこのよう
な構成に限定されるものではない。
【００８９】たとえば、図７に示すように、積層チップ
４を、フィルム状の合成樹脂基板に直接、実装すること
もできる。このように、積層チップ４を実装した基板
を、タブ（ｔａｂ：tape automated bonding）２６とい
う。タブ２６にはプリント配線（図示せず）が施されて
おり、プリント配線のパッド部（図示せず）と積層チッ
プ４のパッド１０とが接合される。なお、上述の各実施
形態の場合と同様に、積層チップ４は、エポキシ樹脂等
を用いた封止部材（図示せず）により封止されている。
【００９０】また、図８に示すように、パッド１０を第
１チップ８の下面（すなわち、パッド８ａ，８ｂ，・・
・の設けられた面の反対側の面）に設けることが可能な
場合には、積層チップ４を、タブ２６の上面に積み上げ
るように実装することもできる。
【００９１】なお、上述の各実施形態においては、第１
チップ８に電力が供給され、さらに第１チップ８を介し
て第２チップ６に電力が供給されるよう構成したが、こ
の発明はこれに限定されるものではない。たとえば、第
２チップ６に電力が供給され、さらに第２チップ６を介
して第１チップ８に電力が供給されるよう構成すること
もできる。また、第１チップ８と第２チップ６との配置
関係を上下逆にすることもできる。
【００９２】また、上述の各実施形態においては、２つ
のチップを重ねた積層チップ４を例に説明したが、３つ
以上のチップを重ねた積層チップにも、この発明を適用
することができる。
【００９３】図９は、第１チップ８の上に、第２チップ
３２および第３チップ３４を横に並べて配置した構成を
有する積層チップ３６を示す図面である。積層チップ３
６は、パッケージ１２に載置されて固定されている。
【００９４】たとえば、第１チップ８にＦＰＧＡを形成
してインタフェース回路の働きをするようプログラムし
ておき、第２チップ３２にＣＰＵを形成するとともに、
第３チップ３４にＲＯＭを形成すれば、一つの積層チッ
プ３６で、外部機器を制御するためのコントローラを実
現することができる。なお、この場合、第１チップ８が
第１の基板に該当し、第２チップ３２および第３チップ
３４が第２の基板に該当する。
【００９５】図１１は、第１チップ８（第１の基板に該
当）の上に多数のチップ（第２の基板に該当）５０ａ，
５０ｂ，・・・，５０ｇを、横に並べて配置した構成を
有する積層チップ５２を示す分解斜視図である。
【００９６】たとえば、図１２に示すようなコンパクト
ディスクシステム６０を構成する各機能部、たとえば、
ＲＦアンプ６２、ＤＳＰ６４，ＤＦ・ＤＡＣ６６，ＣＤ
−Ｇデコーダ６８，ＲＧＢエンコーダ７０，ＣＤドライ
バ７２等を、それぞれ、図１１のチップ５０ａ，５０
ｂ，・・・，５０ｇとして形成するとともに、システム
コントロールマイコン７４および各チップ間の結線（図
示せず）などをＦＰＧＡとして第１チップ８に形成する
ことができる。
【００９７】なお、図１２に示すコンパクトディスクシ
ステム６０は、従来、ＲＦアンプ６２、ＤＳＰ６４，Ｄ
Ｆ・ＤＡＣ６６，ＣＤ−Ｇデコーダ６８，ＲＧＢエンコ
ーダ７０，ＣＤドライバ７２、システムコントロールマ
イコン７４等の各機能部をそれぞれ、別のＩＣとして形
成し、これらを、１枚のボードに搭載するよう構成して
いた。したがって、コンパクト性に欠け、製造コストも
高かった。
【００９８】図１１のように構成すれば、従来、一つの
ボードに複数のＩＣを搭載することにより実現していた
コンパクトディスクシステム６０のような複雑なシステ
ムを、一つの積層チップ５２、すなわち、一つのＩＣに
より実現することができる。このため、複雑なシステム
を、コンパクトかつ低コストで実現することができる。
【００９９】図１０は、第１チップ８の上に第２チップ
４０を載せて固定するとともに、第２チップ４０の上に
第３チップ４２を載せて固定した構成を有する積層チッ
プ４４を示す図面である。積層チップ４４は、パッケー
ジ１２に載置されて固定されている。
【０１００】このように、接続すべきパッドをチップ
（この例では第２チップ４０）の下面および上面の双方
に設けることが可能な場合には、３層以上のチップを積
層することが容易になる。この場合、第１チップ８が第
１の基板に該当し、第２チップ４０が第２の基板に該当
する。
【０１０１】なお、チップが３層以上積層されている場
合、たとえば図１０のような場合、第１チップ８と第３
チップ４２とが、第２チップ４０に設けられた配線（図
示せず）を介して電気的に接続されているような場合に
は、第３チップ４２も第２の基板に該当する。また、第
２チップ４０が第１の基板に該当するような場合には、
第１チップ８および第３チップ４２が、第２の基板に該
当する。
【０１０２】なお、上述の各実施形態においては、プロ
グラム可能な第１の機能部の一例としてＦＰＧＡを例に
説明したが、この発明はこれに限定されるものではな
い。たとえば、プログラム可能な第１の機能部としてＰ
ＬＤの一種であるＰＬＡ等を用いた場合にも、この発明
を適用することができる。
【図面の簡単な説明】
【図１】この発明の１実施形態による半導体装置である
ＬＳＩ（高密度集積回路）２の断面構成を示す図面であ
る。
【図２】積層チップ４の分解斜視図である。
【図３】第１チップ８に形成されたＦＰＧＡを構成する
ロジックアレー２０の回路構成の一例を模式的に示した
図面である。
【図４】図４Ａ，図４Ｂ，図４Ｃは、プログラム可能な
スイッチ手段の具体例を示す図面である。
【図５】強誘電体を用いたメモリを使用したスイッチＳ
Ｗ１１の回路構成の一例を示す図面である。
【図６】この発明の他の実施形態による積層チップの断
面構成を示す図面である。
【図７】この発明の他の実施形態による積層チップの断
面構成を示す図面である。
【図８】この発明の他の実施形態による積層チップの断
面構成を示す図面である。
【図９】この発明の他の実施形態による積層チップの断
面構成を示す図面である。
【図１０】この発明の他の実施形態による積層チップの
断面構成を示す図面である。
【図１１】この発明の他の実施形態による積層チップの
分解斜視図である。
【図１２】コンパクトディスクシステム６０の構成を示
す機能ブロック図である。
【符号の説明】
２・・・・・・・・ＬＳＩ ４・・・・・・・・積層チップ ６・・・・・・・・第２チップ ６ａ，６ｂ・・・・パッド ８・・・・・・・・第１チップ ８ａ，８ｂ・・・・パッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/173 １０１

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】あらかじめ用意された複数の回路要素相互
    をプログラム可能なスイッチ手段を用いて継断すること
    により所望の機能を取得するプログラム可能な第１の機
    能部と、第１の機能部に対応する第１の入出力端子と、
    を有する第１の基板と、 第１の機能部に関連する機能を備えた第２の機能部と、
    第２の機能部に対応する第２の入出力端子と、を有する
    第２の基板と、 を備え、 第１の入出力端子と第２の入出力端子とが電気的に接続
    されるように、第１の基板と第２の基板とを積層したこ
    と、 を特徴とする積層基板体。
  2. 【請求項２】請求項１の積層基板体において、 前記第２の機能部が、外部機器を制御する機能を備えて
    おり、 前記第１の機能部が、第２の機能部と当該外部機器とを
    連結するインタフェース機能を備えていること、 を特徴とするもの。
  3. 【請求項３】請求項１の積層基板体において、 前記第２の機能部が、情報を記憶する機能を備えてお
    り、 前記第１の機能部が、第２の機能部に記憶された情報に
    関連する処理を行なう機能を備えていること、 を特徴とするもの。
  4. 【請求項４】請求項１の積層基板体において、 前記第２の機能部が、アナログ処理を行なう機能を備え
    ており、 前記第１の機能部が、第２の機能部で行なわれるアナロ
    グ処理に関連するディジタル処理を行なう機能を備えて
    いること、 を特徴とするもの。
  5. 【請求項５】請求項１の積層基板体において、 前記第２の機能部が、前記第１の機能部を制御する機能
    を備えていること、 を特徴とするもの。
  6. 【請求項６】請求項１ないし請求項５のいずれかの積層
    基板体において、 電源からの電力を前記第１の基板に供給するとともに、
    第１の基板を介して前記第２の基板に電力を供給するよ
    う構成したこと、 を特徴とするもの。
  7. 【請求項７】情報を記憶する機能を備えた第１の機能部
    と、第１の機能部に対応する第１の入出力端子と、を有
    する第１の基板と、 第１の機能部を制御する機能を備えた第２の機能部と、
    第２の機能部に対応する第２の入出力端子と、を有する
    第２の基板と、 を備え、 第１の入出力端子と第２の入出力端子とが電気的に接続
    されるように、第１の基板と第２の基板とを積層したこ
    と、 を特徴とする積層基板体。
  8. 【請求項８】請求項１ないし請求項７のいずれかの積層
    基板体において、 前記第１の基板および第２の基板が、ともに高電圧ライ
    ンを備えており、 第１の基板の高電圧ラインの電圧と第２の基板の高電圧
    ラインの電圧とが実質的に同一になるよう構成したこ
    と、 を特徴とするもの。
  9. 【請求項９】請求項８の積層基板体において、 前記第１の基板の高電圧ラインと第２の基板の高電圧ラ
    インとを電気的に接続するための第１の入出力端子と第
    ２の入出力端子との対を複数組設けるよう構成したこ
    と、 を特徴とするもの。
  10. 【請求項１０】請求項１ないし請求項９のいずれかの積
    層基板体において、 前記第１の基板または第２の基板の一方に、当該積層基
    板体の外部に対する入力または出力を行なう外部用端子
    を設け、 前記外部用端子が設けられた基板に属する前記第１の入
    出力端子または第２の入出力端子のいずれかと、当該外
    部用端子とを電気的に接続するよう構成したこと、 を特徴とするもの。
  11. 【請求項１１】請求項１ないし請求項１０のいずれかの
    積層基板体を備えたこと、を特徴とする半導体装置。
JP9333376A 1997-12-03 1997-12-03 積層基板体および半導体装置 Withdrawn JPH11168185A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9333376A JPH11168185A (ja) 1997-12-03 1997-12-03 積層基板体および半導体装置
US09/203,699 US6452259B2 (en) 1997-12-03 1998-12-02 Stacked substrate and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9333376A JPH11168185A (ja) 1997-12-03 1997-12-03 積層基板体および半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2003167499A Division JP2004047987A (ja) 2003-06-12 2003-06-12 積層基板体および半導体装置

Publications (1)

Publication Number Publication Date
JPH11168185A true JPH11168185A (ja) 1999-06-22

Family

ID=18265429

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9333376A Withdrawn JPH11168185A (ja) 1997-12-03 1997-12-03 積層基板体および半導体装置

Country Status (2)

Country Link
US (1) US6452259B2 (ja)
JP (1) JPH11168185A (ja)

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002000898A (ja) * 2000-06-19 2002-01-08 Heiwa Corp 遊技機
JP2002000850A (ja) * 2000-06-19 2002-01-08 Heiwa Corp 遊技機
JP2002018072A (ja) * 2000-07-05 2002-01-22 Heiwa Corp 遊技機用電子デバイス搭載回路基板
JP2002035361A (ja) * 2000-07-25 2002-02-05 Heiwa Corp 遊技機用電子デバイス搭載回路基板
WO2002082540A1 (fr) * 2001-03-30 2002-10-17 Fujitsu Limited Dispositif a semi-conducteurs, son procede de fabrication et substrat semi-conducteur connexe
US6580092B2 (en) 2001-01-15 2003-06-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor chip, semiconductor device, and process for producing a semiconductor device
WO2002071486A3 (en) * 2001-03-02 2003-12-24 Qualcomm Inc Mixed analog and digital integrated circuits
US6791195B2 (en) 2000-04-24 2004-09-14 Nec Electronics Corporation Semiconductor device and manufacturing method of the same
EP1461715A1 (en) * 2001-12-05 2004-09-29 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
JP2005017120A (ja) * 2003-06-26 2005-01-20 Micronics Japan Co Ltd プローブカード
WO2005078797A1 (ja) * 2004-02-16 2005-08-25 Sony Corporation 半導体装置
US7028271B2 (en) 2002-11-06 2006-04-11 Canon Kabushiki Kaisha Hierarchical processing apparatus
JP2006156436A (ja) * 2004-11-25 2006-06-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US7088860B2 (en) 2001-03-28 2006-08-08 Canon Kabushiki Kaisha Dynamically reconfigurable signal processing circuit, pattern recognition apparatus, and image processing apparatus
KR100699314B1 (ko) * 2002-01-28 2007-03-26 후지쯔 가부시끼가이샤 반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판
JP2007514317A (ja) * 2003-12-16 2007-05-31 インテル コーポレイション 装置及びプロセッサー
JP2007242705A (ja) * 2006-03-06 2007-09-20 Sanyo Electric Co Ltd マルチチップパッケージ
US7282951B2 (en) 2001-12-05 2007-10-16 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
JP2008515202A (ja) * 2004-09-29 2008-05-08 アクテル・コーポレイシヨン 対面ボンディングされるｉ／ｏ回路ダイ及び機能論理回路システム
JP2010002878A (ja) * 2008-06-20 2010-01-07 Renei Kagi Kofun Yugenkoshi ソース・ドライバおよび液晶ディスプレイ
JP2010044578A (ja) * 2008-08-12 2010-02-25 Toshiba Corp マルチコアプロセッサ
JP2010079923A (ja) * 2001-09-19 2010-04-08 Pact Xpp Technologies Ag 処理チップ、チップを含むシステム、マルチプロセッサ装置およびマルチコアプロセッサ装置
JP2010239137A (ja) * 2010-04-21 2010-10-21 Megic Corp 高性能サブシステムの設計および組立体
JP2010245287A (ja) * 2009-04-06 2010-10-28 Canon Inc 半導体装置の製造方法
JP2011509519A (ja) * 2007-12-20 2011-03-24 ザイリンクス インコーポレイテッド ハイブリッド集積回路装置の形成
JP2012532331A (ja) * 2009-07-17 2012-12-13 ザイリンクス インコーポレイテッド 積層ダイ構造の試験のための装置および方法
US8748229B2 (en) 2008-06-11 2014-06-10 Fujitsu Semiconductor Limited Manufacturing method including deformation of supporting board to accommodate semiconductor device
JP2015039155A (ja) * 2013-08-19 2015-02-26 富士通株式会社 制御方法、演算装置、および制御プログラム
KR20210128909A (ko) * 2020-04-17 2021-10-27 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈 및 통신 장치
JP2022519613A (ja) * 2019-04-15 2022-03-24 長江存儲科技有限責任公司 プログラマブルロジックデバイスおよび異種メモリを有するユニファイド半導体デバイス、および、それを形成するための方法
JP2022519662A (ja) * 2019-04-30 2022-03-24 長江存儲科技有限責任公司 プログラマブルロジックデバイスおよびｎａｎｄフラッシュメモリーを有する結合された半導体デバイス、ならびに、それを形成するための方法
JP2022531051A (ja) * 2019-03-18 2022-07-06 ケプラー コンピューティング インコーポレイテッド ３次元のスタックメモリを含む人工知能プロセッサ
US11784164B2 (en) 2019-05-31 2023-10-10 Kepler Computing Inc. 3D stacked compute and memory with copper-to-copper hybrid bond
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging
US11836102B1 (en) 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000227457A (ja) * 1999-02-05 2000-08-15 Rohm Co Ltd 半導体装置
JP3822768B2 (ja) * 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
US6720643B1 (en) 2001-02-22 2004-04-13 Rambus, Inc. Stacked semiconductor module
JP2002359346A (ja) * 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
KR100868419B1 (ko) 2001-06-07 2008-11-11 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
KR20030018642A (ko) * 2001-08-30 2003-03-06 주식회사 하이닉스반도체 스택 칩 모듈
JP3898025B2 (ja) * 2001-10-19 2007-03-28 Ｎｅｃエレクトロニクス株式会社 集積回路及びその製造方法
US7071734B2 (en) * 2002-10-15 2006-07-04 Altera Corporation Programmable logic devices with silicon-germanium circuitry and associated methods
US6917219B2 (en) * 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
US20040232560A1 (en) * 2003-05-22 2004-11-25 Chao-Yuan Su Flip chip assembly process and substrate used therewith
US7068072B2 (en) * 2003-06-30 2006-06-27 Xilinx, Inc. Integrated circuit with interface tile for coupling to a stacked-die second integrated circuit
DE10349749B3 (de) * 2003-10-23 2005-05-25 Infineon Technologies Ag Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen
US20060108402A1 (en) * 2004-11-19 2006-05-25 Tessera, Inc. Solder ball formation and transfer method
US7317249B2 (en) * 2004-12-23 2008-01-08 Tessera, Inc. Microelectronic package having stacked semiconductor devices and a process for its fabrication
WO2006072142A1 (en) * 2005-01-06 2006-07-13 Justin Martin Spangaro A reprogrammable integrated circuit
JP4632833B2 (ja) * 2005-03-25 2011-02-16 富士通株式会社 半導体装置
US7224042B1 (en) 2005-06-29 2007-05-29 Actel Corporation Integrated circuit wafer with inter-die metal interconnect lines traversing scribe-line boundaries
US7872356B2 (en) * 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method
US7701252B1 (en) 2007-11-06 2010-04-20 Altera Corporation Stacked die network-on-chip for FPGA
US20090128189A1 (en) * 2007-11-19 2009-05-21 Raminda Udaya Madurawe Three dimensional programmable devices
TWI415222B (zh) * 2009-04-06 2013-11-11 Canon Kk 半導體裝置及其製造方法
US9035443B2 (en) * 2009-05-06 2015-05-19 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
US8390035B2 (en) * 2009-05-06 2013-03-05 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
US8296578B1 (en) 2009-08-03 2012-10-23 Xilinx, Inc. Method and apparatus for communicating data between stacked integrated circuits
US8716876B1 (en) 2011-11-11 2014-05-06 Altera Corporation Systems and methods for stacking a memory chip above an integrated circuit chip
US9859896B1 (en) 2015-09-11 2018-01-02 Xilinx, Inc. Distributed multi-die routing in a multi-chip module
KR20220137144A (ko) * 2016-06-16 2022-10-11 가부시키가이샤 니콘 적층 장치 및 적층 방법
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10719762B2 (en) 2017-08-03 2020-07-21 Xcelsis Corporation Three dimensional chip structure implementing machine trained network
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
KR102512017B1 (ko) * 2016-10-07 2023-03-17 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10636779B2 (en) * 2017-01-11 2020-04-28 Sj Semiconductor (Jiangyin) Corporation Packaging device for integrated power supply system and packaging method thereof
US11465840B2 (en) * 2017-11-14 2022-10-11 Hai Robotics Co., Ltd. Handling robot
US11302611B2 (en) 2018-11-28 2022-04-12 Texas Instruments Incorporated Semiconductor package with top circuit and an IC with a gap over the IC

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0174224B1 (en) * 1984-07-27 1990-06-13 Fujitsu Limited Chip on chip type integrated circuit device
US5793115A (en) 1993-09-30 1998-08-11 Kopin Corporation Three dimensional processor using transferred thin film circuits
US5838603A (en) 1994-10-11 1998-11-17 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip
JPH08167703A (ja) 1994-10-11 1996-06-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US5781031A (en) * 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
US6057598A (en) * 1997-01-31 2000-05-02 Vlsi Technology, Inc. Face on face flip chip integration
US5897228A (en) * 1997-02-28 1999-04-27 Eastman Kodak Company Camera with low cost interchangeable pushbutton annotation
US5923090A (en) * 1997-05-19 1999-07-13 International Business Machines Corporation Microelectronic package and fabrication thereof
US5790384A (en) * 1997-06-26 1998-08-04 International Business Machines Corporation Bare die multiple dies for direct attach

Cited By (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791195B2 (en) 2000-04-24 2004-09-14 Nec Electronics Corporation Semiconductor device and manufacturing method of the same
JP2002000850A (ja) * 2000-06-19 2002-01-08 Heiwa Corp 遊技機
JP2002000898A (ja) * 2000-06-19 2002-01-08 Heiwa Corp 遊技機
JP2002018072A (ja) * 2000-07-05 2002-01-22 Heiwa Corp 遊技機用電子デバイス搭載回路基板
JP2002035361A (ja) * 2000-07-25 2002-02-05 Heiwa Corp 遊技機用電子デバイス搭載回路基板
JP4489913B2 (ja) * 2000-07-25 2010-06-23 株式会社平和 遊技機用電子デバイス搭載回路基板
US6580092B2 (en) 2001-01-15 2003-06-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor chip, semiconductor device, and process for producing a semiconductor device
JP2009152616A (ja) * 2001-03-02 2009-07-09 Qualcomm Inc 混合アナログおよびデジタル集積回路
JP2018022903A (ja) * 2001-03-02 2018-02-08 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 混合アナログおよびデジタル集積回路
CN100355071C (zh) * 2001-03-02 2007-12-12 高通股份有限公司 一种集成电路及其封装
WO2002071486A3 (en) * 2001-03-02 2003-12-24 Qualcomm Inc Mixed analog and digital integrated circuits
US7088860B2 (en) 2001-03-28 2006-08-08 Canon Kabushiki Kaisha Dynamically reconfigurable signal processing circuit, pattern recognition apparatus, and image processing apparatus
US7512271B2 (en) 2001-03-28 2009-03-31 Canon Kabushiki Kaisha Dynamically reconfigurable signal processing circuit, pattern recognition apparatus, and image processing apparatus
US6972487B2 (en) 2001-03-30 2005-12-06 Fujitsu Limited Multi chip package structure having a plurality of semiconductor chips mounted in the same package
WO2002082540A1 (fr) * 2001-03-30 2002-10-17 Fujitsu Limited Dispositif a semi-conducteurs, son procede de fabrication et substrat semi-conducteur connexe
JP2010079923A (ja) * 2001-09-19 2010-04-08 Pact Xpp Technologies Ag 処理チップ、チップを含むシステム、マルチプロセッサ装置およびマルチコアプロセッサ装置
EP1461715A1 (en) * 2001-12-05 2004-09-29 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
EP1461715A4 (en) * 2001-12-05 2007-08-01 Arbor Company Llp RECONFIGURABLE PROCESSOR MODULE COMPRISING CHIP ELEMENTS OF HYBRID STACKED INTEGRATED CIRCUITS
US7282951B2 (en) 2001-12-05 2007-10-16 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
KR100699314B1 (ko) * 2002-01-28 2007-03-26 후지쯔 가부시끼가이샤 반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판
US7028271B2 (en) 2002-11-06 2006-04-11 Canon Kabushiki Kaisha Hierarchical processing apparatus
JP2005017120A (ja) * 2003-06-26 2005-01-20 Micronics Japan Co Ltd プローブカード
JP2007514317A (ja) * 2003-12-16 2007-05-31 インテル コーポレイション 装置及びプロセッサー
JP2013258425A (ja) * 2003-12-16 2013-12-26 Intel Corp 装置及びプロセッサー
WO2005078797A1 (ja) * 2004-02-16 2005-08-25 Sony Corporation 半導体装置
US7294936B2 (en) 2004-02-16 2007-11-13 Sony Corporation Semiconductor device
JP2008515202A (ja) * 2004-09-29 2008-05-08 アクテル・コーポレイシヨン 対面ボンディングされるｉ／ｏ回路ダイ及び機能論理回路システム
JP2006156436A (ja) * 2004-11-25 2006-06-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4528100B2 (ja) * 2004-11-25 2010-08-18 新光電気工業株式会社 半導体装置及びその製造方法
JP2007242705A (ja) * 2006-03-06 2007-09-20 Sanyo Electric Co Ltd マルチチップパッケージ
JP2011509519A (ja) * 2007-12-20 2011-03-24 ザイリンクス インコーポレイテッド ハイブリッド集積回路装置の形成
US8293547B2 (en) 2007-12-20 2012-10-23 Xilinx, Inc. Hybrid integrated circuit device
US8748229B2 (en) 2008-06-11 2014-06-10 Fujitsu Semiconductor Limited Manufacturing method including deformation of supporting board to accommodate semiconductor device
JP2010002878A (ja) * 2008-06-20 2010-01-07 Renei Kagi Kofun Yugenkoshi ソース・ドライバおよび液晶ディスプレイ
JP2010044578A (ja) * 2008-08-12 2010-02-25 Toshiba Corp マルチコアプロセッサ
JP2010245287A (ja) * 2009-04-06 2010-10-28 Canon Inc 半導体装置の製造方法
JP2012532331A (ja) * 2009-07-17 2012-12-13 ザイリンクス インコーポレイテッド 積層ダイ構造の試験のための装置および方法
JP2010239137A (ja) * 2010-04-21 2010-10-21 Megic Corp 高性能サブシステムの設計および組立体
JP2015039155A (ja) * 2013-08-19 2015-02-26 富士通株式会社 制御方法、演算装置、および制御プログラム
JP2022531051A (ja) * 2019-03-18 2022-07-06 ケプラー コンピューティング インコーポレイテッド ３次元のスタックメモリを含む人工知能プロセッサ
US11764190B1 (en) 2019-03-18 2023-09-19 Kepler Computing Inc. 3D stacked compute and memory with copper pillars
US11836102B1 (en) 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
JP2022519613A (ja) * 2019-04-15 2022-03-24 長江存儲科技有限責任公司 プログラマブルロジックデバイスおよび異種メモリを有するユニファイド半導体デバイス、および、それを形成するための方法
JP2022519662A (ja) * 2019-04-30 2022-03-24 長江存儲科技有限責任公司 プログラマブルロジックデバイスおよびｎａｎｄフラッシュメモリーを有する結合された半導体デバイス、ならびに、それを形成するための方法
US11784164B2 (en) 2019-05-31 2023-10-10 Kepler Computing Inc. 3D stacked compute and memory with copper-to-copper hybrid bond
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging
KR20210128909A (ko) * 2020-04-17 2021-10-27 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈 및 통신 장치
US11729903B2 (en) 2020-04-17 2023-08-15 Murata Manufacturing Co., Ltd. Radio frequency module and communication device
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging
US11829699B1 (en) 2021-08-06 2023-11-28 Kepler Computing Inc. Method to segregate logic and memory into separate dies for thermal management in a multi-dimensional packaging
US11841757B1 (en) 2021-08-06 2023-12-12 Kepler Computing Inc. Method and apparatus for cycle-by-cycle clock gating of ferroelectric or paraelectric logic and CMOS based logic

Also Published As

Publication number Publication date
US6452259B2 (en) 2002-09-17
US20020008309A1 (en) 2002-01-24

Similar Documents

Publication Publication Date Title
JPH11168185A (ja) 積層基板体および半導体装置
JP3754221B2 (ja) マルチチップ型半導体装置
US5469077A (en) Field programmable antifuse device and programming method therefor
US6633180B2 (en) Methods of rerouting dies using antifuses
US6713855B2 (en) Dual die memory
JP3718008B2 (ja) メモリモジュールおよびその製造方法
US5119163A (en) Semiconductor device
WO2005053025A1 (ja) 半導体集積回路装置
JPH09205283A (ja) 半導体モジュール及びメモリモジュール
JPH11510296A (ja) プログラム可能論理回路用のプログラム可能不揮発性両方向スイッチ
JP2560805B2 (ja) 半導体装置
JP2004047987A (ja) 積層基板体および半導体装置
US4979016A (en) Split lead package
JP2002043504A (ja) 複合デバイス
US20140218998A1 (en) Semiconductor package
JPH0211179B2 (ja)
JPH06177322A (ja) メモリ素子
JPH09506481A (ja) ユニバーサル接続マトリクスアレイ
US6160732A (en) Integrated circuit with a configuration assembly
JP2002231880A (ja) 半導体集積装置
JP2915319B2 (ja) 半導体装置
JP2978796B2 (ja) 半導体集積回路装置
JP2518253B2 (ja) 半導体集積回路およびその製造方法
JP2000332193A (ja) マルチチップ型半導体装置
JP2867974B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20050404