KR100699314B1 - 반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판 - Google Patents

반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판 Download PDF

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Abstract

본 발명은 복수의 반도체 칩들이 동일 패키지 내에 실장된 MCP(Multi Chip Package) 구조를 갖는 반도체 장치, 그 제조 방법 및 그것에 사용되는 반도체 기판에 관한 것이다. 메모리 칩인 제 1 반도체 칩의 정상부에 로직 칩인 제 2 반도체 칩이 실장되고, 제 1 반도체 칩을 같이 형성하는 제 1 기능 칩 및 제 2 기능 칩과 절단되지 않은 스크라이브 라인을 통해 함께 결합되어 있다. 또한, 제 1 기능 칩 및 제 2 기능 칩은 동일한 칩 구성(32비트 메모리)이 주어지며, 각각은 서로에 대해 180도 회전되어 있다. 이러한 구성들은 성능을 개선하고, 비용을 절감하며, 수율을 개선하려는 것이 목적이다.
반도체 칩, 반도체 기판, 기능 칩

Description

반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR SUBSTRATE}
본 발명은, 반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판에 관한 것으로, 더욱 상세하게는, 복수의 반도체 칩들이 동일 패키지 내에 실장되는 MCP(Multi Chip Package) 구조를 갖는 반도체 장치, 그 제조 방법, 및 그것에 사용되는 반도체 기판에 관한 것이다.
최근 전자 기기 및 장치가 더욱 소형화 되어 감에 따라, 보다 소형의 반도체 장치와 밀도 향상에 대한 요구가 증가하고 있다. 이러한 요청에 부응하는 수단으로서, 복수의 반도체 칩들이 동일 패키지 내에 실장되는 MCP 구조를 갖는 반도체 장치가 주목되고 있다.
동시에, 반도체 장치의 비용 감소가 강하게 요구되고 있다. 이러한 목적을 달성하기 위해서는, 높은 제조 수율을 갖는 반도체 장치를 제조할 필요가 있다. 또한, 반도체 장치에 대하여 높은 신뢰성이 요구된다.
따라서, 상술한 요구를 각각 만족시킬 수 있는 반도체 장치의 달성이 요망되고 있다.
상술한 바와 같이, 전자 기기가 보다 소형화됨에 따라서 보다 소형의 반도체 장치에 대한 요구가 현저하게 늘어났다. 그 결과, CSP(Chip Size Package) 구조를 갖는 반도체 장치가 가장 통상적 유형의 장치인 종래의 리드 프레임(lead frame)을 갖는 반도체 장치를 대체하게 되었다. 왜냐하면, 인터포저(interpouser)의 정상에 반도체 칩을 실장하고, 와이어 본딩법(wire bonding method)을 이용하여 반도체 칩과 인터포저를 접속하고, 인터포저 아래에 외부 접속 단자로서의 땜납 볼(solder balls)을 제공함으로써, CSP 구조 반도체 장치는 리드 프레임 유형의 반도체 장치에 비해 훨씬 감소된 패키지 사이즈를 가지기 때문이다. 또한, 실제 패키징 밀도를 향상시키기 위해서 동일한 패키지 내에 복수의 반도체 소자들을 적층하는 MCP 구조를 채택함으로써, CSP는 더욱 소형화를 가능하게 했다.
종래, 이러한 유형의 반도체 장치로서는, ① 일본국 특개평4-7867호 공보에 개시되어 있는 것이 있다. 상기 공보에 개시된 반도체 장치에서는, 포터블 장치 등에 실장된 복수의 반도체 칩(예를 들면 DRAM)이 MCP 기술을 사용하여 동일한 패키지에 적층되고, 그 결과 패키징 영역의 사이즈가 감소될 수 있다.
또한, 종래의 다른 반도체 장치로서는, ② 일본국 특개평11-145403호 공보에 개시되어 있는 것이 있다. 상기 공보에 개시된 반도체 장치는 기능이 다른 복수의 반도체 기능 영역(예를 들면, 로직 LSI 영역 및 DRAM 영역)이 단일 칩으로서 동일한 반도체 장치에 실장되는 동일한 웨이퍼 프로세스에 의해 제조되고, 그 결과 패키지 영역의 사이즈가 감소될 수 있다. 또한, 반도체 칩이 배열되어 다른 유형의 반도체 영역이 정렬되고, 각각의 다른 반도체 영역을 구획하는 스크라이브 라인(scribe line)이 배선되어 각각의 다른 반도체 영역이 전기적으로 접속된다. 또한, 다른 유형의 반도체 영역을 웨이퍼 상의 소정 방향, 즉 가로 또는 세로 방향으로 영역 단위로 얇게 절단(slice)하여, 스크라이브 라인의 절단 위치를 변경함으로써 제조 수율이 향상될 수 있다.
또한, 종래의 다른 반도체 장치로서는, ③ 일본국 특개평11-354714호 공보에 개시되어 있는 것이 있다. 상기 공보에 개시된 반도체 장치는 MCP 기술을 사용하여 동일한 패키지에서 기능이 다른 복수의 반도체 칩을 적층하고, 그 결과 패키지 면적 사이즈가 감소될 수 있다.
그러나, 상술한 종래의 기술들은 다음과 같은 문제가 있다.
(a) ①의 반도체 장치는 동일한 기능을 갖는 반도체 칩(메모리 칩)이 단일 칩으로 이루어지는 간단한 구성이기 때문에, 각각의 이들 반도체 칩을 제어하기 위한 제어 LSI는 상술한 반도체 장치와 분리해서 외부에 설치되어야만 한다. 그 결과, 제어 LSI와 상술한 반도체 장치 간의 배선이 길어져, 제어 LSI 제어 신호가 지연 또는 감쇠하게 된다.
(b) ②의 상술한 반도체 장치에서는, 기능이 다른 반도체 영역이 동일한 기능으로 제조됨으로써, 주어진 공정이 하나의 영역 형성에 대하여 필요없는 경우라도 다른 영역 형성을 위한 이러한 공정을 실시할 필요가 있을 수 있다. 즉, 예를 들면 로직 LSI 영역과 DRAM 영역이 단일 패키지로 이루지는 경우에는, 셀 형성 공정이 DRAM 영역에 필요하지만 이러한 셀 형성이 로직 LSI 영역의 형성에는 필요하지 않을 수 있다. 따라서, 로직 LSI와 DRAM이 분리되어 형성되는 상황에 비해 (2)의 반도체 장치의 처리율은 떨어진다.
또한, 스크라이브의 슬라이스(slice)의 위치가 수직 또는 수평으로 변할 수 있다고 하더라도, 그럼에도 불구하고 배선이 스크라이브 라인 위에 형성되고, 따라서 라인이 절단될 때, 배선의 절단 부분이 노출된다. 이 부분에서 부식이 발생하고 신뢰도가 떨어지게 된다.
(c) 상술한(3)의 장치에서, 복수의 반도체 칩 사이의 신호를 접속할 때, 그러한 접속은 한 번은 리드 프레임을 거쳐서 달성되어야만 한다. 그 결과 신호 인덕턴스와 커패시턴스는 증가하고, 신호 지연이나 노이즈가 발생할 위험이 있다. 게다가, 그러한 배열은 또한 조립을 복잡하게 한다.
이와 동시에, 더욱 소형화된 포터블 장치를 만들기 위해 요구되는 패키징 영역의 감소는 종래의 MCP 기술과 단일-칩 기술에 대해 다음과 같은 유형의 문제를 발생시킨다.
(d) 동일 패키지 내에 복수의 반도체칩을 단순히 패키징하는 것은 MCP의 파워를 전체로서 개개의 반도체 칩의 합이 되도록 하며, 이에 따라 접합 온도는 상승하고 동작 속도는 느려진다. 예를 들면 반도체 칩이 DRAM 이라면, 데이터 보존 시간은 짧아지고, 유사하게 칩 내에 형성된 트랜지스터의 항복 전압(breakdown voltage)은 악화된다.
(e) 단일 패키지 내에 복수의 반도체 칩을 적층시킬 때, 단자의 위치에 대한 제한이 생긴다(예를 들면, 와이어 본딩은 단자가 칩의 에지에 위치될 것을 요구한다.). 그 결과 MCP 구조와 다른 반도체 장치(예를 들면 칩 구조 위에 리드(lead)를 갖는 반도체 장치와 같은)로 그러한 반도체 칩을 사용하려고 시도하는 경우에, 상술한 단자 위치의 제한 때문에, 반도체 장치 위에 칩을 실장하는 것은 어려울 수 있다.
(f) 예를 들면, 64 M의 메모리 용량을 얻기 위해 두 개의 32 MDRAM 반도체 칩을 이용하여 단일 칩 위에 64 MDRAM을 얻으려고 시도하는 경우에, 공정 수율이 낮을 때, 64 MDRAM 수율은 32 MDRAM 반도체 칩의 수율에 비해 감소한다.
(g) 내부적으로 복수의 반도체 칩들을 연결하는 MCP에서, 이러한 반도체 칩 중 하나의 신호가 MCP의 내부에서만 수용된다면, 그러한 반도체 칩으로부터의 정보(예를 들면, 그러한 반도체 칩의 칩 코드 정보 등)는 MCP 외부로부터는 읽히지 않는다.
(h) 복수의 반도체 칩을 단일 패키지로 만들 때, 모든 반도체 칩 테스트는 웨이퍼 상태에서 실행된다. 그 결과 각 반도체 칩의 단자를 테스트하기 위해 사용되는 프로브(probe)가 단자와 접촉하는 횟수가 증가하여 단자의 손상이 커지게 된다. 그 결과, 어셈블리 동안, 와이어가 단자에 접착(bond)되어 있다고 해도 그 본딩 강도는 열화되며 따라서 MCP의 신뢰성은 감소한다.
(i) 단일 패키지 내에 복수의 반도체 칩을 형성 때, 단자수의 증가는 단자 사이의 피치(pitch)가 좁아진다는 것을 의미한다. 그 결과, 와이어 본딩 동안에 인접 와이어들 사이의 단락 가능성이 증가하고, 따라서 MCP의 신뢰성은 감소한다.
(j) 복수의 반도체 칩을 적층할 때, 개개의 칩들의 칩 사이즈가 크게 다르다면, 개개의 반도체 칩들 사이에 배치된 본딩 와이어가 너무 길어지는 위험이 있게 되고 이것은 패키지를 조립하는 것을 불가능하게 한다. 그 결과, 낭비되는 영역이 하나 또는 또 다른 적층된 반도체 칩 위에 형성되고, 칩 사이즈의 조절이 수행되나, 그러한 구성(configuration)으로는 MCP의 비용이 증가한다.
(k) 단일 패키지 내에 복수의 반도체 칩을 형성시킬 때, 각각의 반도체 칩을 외부적으로 제어할 수 있는 신호의 수는 감소하고, 따라서 테스트 모드(test modes) 등과 같은 복잡한 제어 동작을 수행하는 것은 어렵게 된다. 특히, MCP의 번인(burn-in)이 수행될 때, 각각의 반도체 칩에 적합한 조건 하에서 번인 테스트를 수행하는 것이 필요하다. 그러나, 이것을 이루기 위해, 각각의 반도체 칩에 대한 테스트 제어 조건을 설정하는 것이 필요하고, 이는 테스트 모드 등과 같은 복잡한 제어 동작을 더욱 복잡하게 한다.
(l) 단일 패키지 내에 복수의 반도체 칩을 형성시킬 때, 레이저 퓨즈 윈도우(laser fuse window)가 제공된 반도체 칩이 하부 층에 위치된다면, 적층시에 레이저 퓨즈 윈도우는 상부 레벨에 위치된 반도체 칩에 의해 완전히 뒤덮힌다. 그 결과, 상부 레벨에 위치된 반도체 칩과 레이저 퓨즈 윈도우 사이에 갭이 발생하고, 이에 따라 가열 도중, 이 공간 내의 공기가 팽창하여 크랙(crack)이 생겨서 MCP의 신뢰성을 감소시킬 위험이 있다.
(m) 단일 칩 메모리와 로직 내에 포함되는 시스템 LSI를 제조하려고 할 때, 로직과 메모리는 다른 제조 공정에 의해 생산되고 제조 공정 단계의 수는 증가하여, 비용뿐만 아니라 생산성에서도 바람직하지 못하게 된다. 또한, 시스템 LSI 내에 대용량 메모리를 포함하게 하려고 할 때, 더 소형화되는 대신 칩 사이즈가 증가 하고, 동시에 웨이퍼 수율과 실효수(effective number)는 감소하여 비용 증가를 이끈다는 문제가 있다. 또한, 시스템 LSI는 스탠드얼론(stand-alone) 메모리 디자인과 스탠드얼론 로직 디자인에 비해 많은 개발 시간과 비용을 필요로 한다.
본 발명은 상술한 종래 기술의 문제를 해결하는, 개선되고 유용한 반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판을 제공하는 것을 목적으로 한다.
본 발명의 더 구체적인 목적은 동일 패키지 내에 복수의 반도체 칩이 적층되는 MCP 구조를 갖는 반도체 장치에서 성능 개선, 비용 감소 및 수율 개선을 성취하는 것이다.
이러한 목적을 이루기 위해, 본 발명은 제 1 기능을 가진 제 1 반도체 칩 및 제 2 기능을 가진 제 2 반도체 칩을 한 패키지 내에 밀봉한 반도체 장치를 제공하며, 제 1 반도체 칩은 절단되지 않은 스크라이브 라인을 가진다.
상술한 발명에 따르면, 제 1 반도체 칩은 절단되지 않은 스크라이브 라인을 갖고 있다. 다시 말해, 제 1 반도체 칩은 두 개의 기능 칩을 단일체로 결합하도록 한 구성으로 만들어진다. 그 결과, 두 개의 분리된 반도체 칩을 실장하는 구성에 비해, 웨이퍼로부터 제 1 반도체 칩을 잘라 내기 위해 필요한 다이싱(dicing)(절단)의 수는 감소될 수 있고, 따라서 다이싱 작동의 효율을 개선시키고, 다이싱 톱의 수명을 연장시키게 한다.
또한, 두 개의 분리된 기능 칩이 동일 패키지 내에 분리되어 실장된다면, 제 2 반도체 칩의 추가는 패키지 내에 세 개의 반도체 칩을 실장하는 것이 필요하게 된다는 것을 의미한다. 그러나, 상술한 발명에 따르면, 그 동작은 2 개의 반도체 칩의 설치로 완결되며, 그래서 반도체 장치의 제조 공정은 간단해질 수 있다. 게다가, 세 개의 반도체 칩이 적층된 구성에 비해 반도체 장치를 더 슬림하게 제조할 수 있다.
또한, 본 발명은 상술한 제 1 반도체 칩 및 제 2 반도체 칩이 패키지 내에 적층되는 반도체 장치를 제공하고, 제 1 반도체 칩 및 제 2 반도체 칩 중, 더 넓은 영역을 가진 반도체 칩이 적층 방향에 대해 하부층에 배치된다.
상술한 발명에 따르면, 적층된 상태에서, 제 1 반도체 칩의 단자 형성 영역과 제 2 반도체 칩 위에 형성된 단자 영역은 확실하게 노출될 수 있고, 와이어와 다른 배선은 제 1 반도체 칩 위에 형성된 단자 및 제 2 반도체 칩 위에 형성된 단자에 확실하게 접속될 수 있다.
또한, 본 발명은 제 1 기능과 제 2 기능이 서로 다른 상술한 반도체 장치를 제공한다.
상술한 발명에 따르면, 고성능 반도체 장치는 고수율, 저비용, 및 단축된 시간으로 개발되고 제조될 수 있다. 다시 말해, 예를 들면 제 1 기능이 로직이고, 제 2 기능이 메모리인 경우를 고려하면, 로직 회로와 메모리 회로가 한 칩 내에 형성되는 시스템 LSI에 비해, 고수율, 저가격, 및 단축된 시간으로 동일한 수행을 하는 반도체 장치의 개발 및 제조가 가능하다.
또한, 본 발명은 제 1 반도체 칩이 메모리 칩이고, 또한 스크라이브 라인에 의해 형성된 제 1 기능 칩과 제 2 기능 칩이 동일한 구성을 갖는 상술한 반도체 장치를 제공한다.
상술한 발명에 따르면, 메모리 칩인 제 1 반도체 칩은 스크라이브 라인에 의해 형성된 제 1 기능 칩 및 제 2 기능 칩을 포함하고, 제 1 기능 칩 및 제 2 기능 칩은 동일한 구성을 가진다. 따라서, 예를 들면 제 1 반도체 칩이 64 Mbit 저장 용량을 갖는 경우에, 원하는 저장 용량은 제 1 및 제 2 기능 칩이 각각 32Mbit을 갖도록 함으로써 얻어질 수 있다.
그렇게 함으로써, 낮은 공정 수행 라인(낡은 공장 라인 등과 같은)을 이용하여 64Mbit 반도체 칩을 제조하는 경우에 비해, 스크라이브 라인을 따라 다이싱하고 32Mbit 반도체 칩을 제조하는 것이 개선된 수율을 나타낸다. 또한, 높은 공정 수행 라인(새로운 공장 라인과 같은)으로, 조립 비용 등은 스크라이브 라인을 다이싱하지 않고 제조함으로써 감소된다. 따라서, 상술한 발명에 따르면, 다른 공정 강도를 가진 복수의 공장 내에서 반도체 장치를 제조할 때조차, 제 1 반도체 칩의 제조 수율은 개선되고, 따라서 조립 비용은 감소한다.
또한, 본 발명은 상술한 반도체 장치를 제공하는 데, 이 장치에서 제 1 반도체 장치는 메모리 칩이고, 제 2 반도체 장치는 로직 칩이며, 로직 칩과 외부 접속 단자 사이에는 파워 배선 및 신호 배선이 설치되고, 메모리 칩과 외부 접속 단자 사이에는 파워 배선만이 설치되고, 메모리 칩과 로직 칩 사이에는 신호 배선만이 설치된다.
상술한 발명에 따르면, 파워 배선을 제외하고, 메모리 칩으로부터 연장된 모든 신호 배선은 로직 칩에 접속된다. 그렇게 함으로써, 메모리 칩은 외부 소스(external source)가 아니라 로직 칩에 의해 직접 제어되며, 또한 신호 와이어의 길이는 짧아질 수 있다. 따라서, 메모리 칩의 동작 속도는 증가하고, 게다가 배선 용량이 감소하기 때문에 전류 소비 또한 감소된다.
또한, 상술한 목적을 이루기 위해, 본 발명은 외부 접속 단자를 갖는 지지 기판, 지지 기판 위에 적층된 복수의 반도체 칩, 복수의 반도체 칩을 밀봉하는 패키지를 포함하는 반도체 장치를 제공하며, 개개의 반도체 칩 사이에 직접 접속된 외부 접속 단자에 접속되지 않은 배선들 중에서, 배선은 복수의 반도체 칩으로부터 연장된다.
상술한 발명에 따르면, 개개의 반도체 칩 사이를 직접 접속함으로써 배선은 복수의 반도체 칩들로부터 연장되나 외부 접속 단자에 접속되지 않으며, 배선이 인터포저(예를 들면 리드 프레임 등)를 통해 개개의 반도체 칩 사이에 접속되는 구성에 비해 기생 인덕턴스와 커패시턴스는 감소된다. 따라서, 배선 내에서 신호 감쇠와 지연의 발생은 감소될 수 있고, 게다가 전류 소비도 감소될 수 있다. 또한, 감쇄(attenuation)를 오프셋 시키기 위하여 출력되는 신호를 증폭시킬 필요가 더 이상 생기지 않기 때문에, 접합 온도는 낮아질 수 있으며, 그 결과 신호 속도와 칩 위에 형성된 트랜지스터의 항복 전압의 개선이 기대된다.
또한, 본 발명은 복수의 반도체 칩들 중 하나의 반도체 칩이 메모리 칩이고 다른 반도체 칩이 메모리 칩 위에 적층된 로직 칩이며, 로직 칩과 외부 접속 단자 사이에는 파워 배선과 신호 배선이 제공되고, 메모리 칩과 외부 접속 단자 사이에는 파워 배선만이 제공되며, 메모리 칩과 로직 칩 사이에는 신호 배선만이 제공되는 상술한 반도체 장치를 제공한다.
상술한 발명에 따르면, 파워 배선을 제외하고, 메모리 칩으로부터 연장된 모든 신호 배선은 로직 칩에 접속된다. 그렇게 함으로써, 메모리 칩은 외부 소스로부터가 아니라 로직 칩에 의해 직접 제어된다. 또한 신호 배선 길이가 짧아질 수 있으며, 따라서 메모리 칩의 동작 속도가 증가될 수 있다. 게다가 배선 용량이 감소하기 때문에 전류 소비 또한 감소될 수 있다.
또한, 상술한 목적을 이루기 위해, 본 발명은 반도체 칩으로서 기능하는 제 1 기능 칩, 반도체 칩으로서 기능하고 제 1 기능 칩에 인접하여 설치되는 제 2 기능 칩, 각각 제 1 기능 칩 및 제 2 기능 칩을 확정하는 스크라이브(scribe) 라인을 포함하는 반도체 기판을 제공하며, 제 1 기능 칩 및 제 2 기능 칩의 위치 규정은 절단 공정을 위한 스크라이브 라인의 선택을 통해, 제 1 기능 칩만이 절단되거나, 또는 제 2 기능 칩만이 절단되거나, 또는 제 1 기능 칩과 제 2 기능 칩을 포함하는 영역이 절단될 수 있도록 이루어진다.
상술한 발명에 따르면 절단될 스크라이브 라인의 적절한 선택에 의해, 제 1 기능 칩 하나만을 절단하는 경우에, 제 1 기능 칩 하나만을 실장하는 반도체 장치를 얻을 수 있다. 유사하게, 제 2 기능 칩만을 절단하는 경우에 제 2 기능 칩만을 실장하는 반도체 장치를 얻을 수 있다.
또한, 제 1 기능 칩과 제 2 기능 칩을 포함하는 영역을 절단하는 경우에, 제 1 기능 칩 및 제 2 기능 칩을 실장하는 반도체 장치를 얻을 수 있다. 더욱이, 제 1 기능 칩 및 제 2 기능 칩을 절단할 때, 각 기능 칩의 배향을 고려함으로써, 제 1 및 제 2 기능 칩을 다른 배향으로 실장하는 반도체 칩을 얻을 수 있다. 따라서, 절단될 스크라이브 라인의 적절한 선택에 의해, 다양한 실시예에서 반도체 장치를 제조하는 것이 가능하게 될 것이다.
또한, 본 발명은 인접 기능 칩을 접속하는 배선이 스크라이브 라인이 위치한 곳에 형성되지 않는 상술한 반도체 기판을 제공한다.
상술한 발명에 따르면, 배선은 스크라이브 라인이 위치한 곳에 형성되지 않는다. 따라서 반도체 기판이 스크라이브 라인을 따라서 절단된다고 해도, 배선은 절단된 단면 표면에서 나타나지 않는다. 따라서, 장치의 내습성이 개선될 수 있고, 동시에 배선 내 부식의 발생이 예방될 수 있으며, 반도체 기판을 절단하여 제조된 반도체 칩의 신뢰성이 향상될 수 있다.
또한, 본 발명은 절단되지 않는 스크라이브 라인의 폭이 절단되는 스크라이브 라인의 폭보다 더 좁은 상술한 반도체 기판을 제공한다.
상술한 발명에 따르면, 절단되지 않는 스크라이브 라인(즉, 반도체 칩 위에 남아 있는 스크라이브 라인)은 좁아지는 폭을 갖고 있다. 따라서 소위 사공간(dead space)의 형성은 감소될 수 있고, 단일 반도체 기판 위에 형성된 기능 칩의 수는 증가될 수 있다.
또한, 상술한 목적을 이루기 위해, 본 발명은 한 패키지 내에, 제 1 기능을 갖는 제 1 기능 칩 및 제 2 기능을 갖는 제 2 기능 칩을 밀봉하는 반도체 장치를 제공하며, 제 1 기능 칩은 절단되지 않은 스크라이브 라인을 가지며, 또한 스크라이브 라인이 위치한 곳에 배선이 형성되지 않는다.
상술한 발명에 따르면, 제 1 반도체 칩은 절단되지 않은 스크라이브 라인을 가지며, 따라서 제 1 반도체 칩은 단일 유닛(single unit)을 형성하기 위해 결합된 두 개의 기능 칩으로 형성된다. 그 결과, 두 개의 분리된 반도체 칩이 실장된 형태에 비해, 웨이퍼로부터 제 1 반도체 칩을 절단하기 위해 필요한 다이싱(절단)의 수는 줄어들 수 있고, 따라서 다이싱 동작의 효율과 다이싱 톱의 수명 연장을 개선하는 것을 가능하게 한다.
또한, 두 개의 분리된 기능 칩을 동일 패키지 내에 개별적으로 탑재하는 구성으로 하면, 제 2 반도체 칩의 추가는 패키지 내에 세 개의 반도체 칩을 탑재하는 것이 필요하게 된다는 것을 의미한다. 그러나 상술한 발명에 따르면, 작업은 두 개의 반도체 칩의 설치로 완료되며, 따라서 반도체 장치 제조 공정은 간단하게 된다.
또한, 배선은 스크라이브 라인이 위치한 곳에 형성되지 않으며, 따라서 스크라이브 라인이 제 1 반도체 칩 위에 형성될지라도, 제 1 반도체 칩의 내습성은 열화되지 않으며 스크라이브 라인에 의한 부식은 내부 배선에서 발생하지 않는다.
또한 상술한 목적을 이루기 위해서, 본 발명은 반도체 칩으로 기능하는 제 1 기능 칩, 반도체 칩으로 기능하고 제 1 기능 칩에 인접하여 설치되는 제 2 기능 칩, 제 1 기능 칩 및 제 2 기능 칩을 각각 확정하는 스크라이브 라인을 포함하는 반도체 기판을 제공하며, 제 2 기능 칩은 제 1 기능 칩을 180도 회전시킨 것이다.
상술한 발명에 따르면, 반도체 기판은 서로 인접하는 제 1 기능 칩 및 제 2 기능 칩의 위치를 규정하고, 또한 제 2 기능 칩은 제 1 기능칩을 180도 회전시킨 것이다. 따라서 반도체 기판으로부터 제 1 기능 칩 및 제 2 기능 칩을 절단할 때, 절단의 자유도가 개선된다.
그렇게 함으로써, 반도체 기판 위에 오작동하는 칩을 생산하는 낮은 수율 공정으로도, 다수의 제 1 및 제 2 기능 칩 쌍을 이용하여 오작동 칩을 피하는 것이 가능하고, 따라서 수율이 개선된다.
또한, 상술한 목적을 이루기 위해, 본 발명은 제 1 기능 칩 및 제 2 기능 칩이 절단되지 않은 스크라이브 라인을 통해 결합된 제 1 반도체 칩 및 한 개의 패키지 내에 밀봉된 제 2 반도체 칩을 포함하는 반도체 장치를 제공하며, 제 1 반도체 칩을 형성하는 제 2 기능 칩은 제 1 기능 칩을 180도 회전시킨 것이다.
상술한 발명에 따르면, 제 1 반도체 칩을 구성하는 제 2 기능 칩은 제 1 기능 칩을 180도 회전시킨 것이며, 따라서 제 2 반도체 칩을 탑재할 때 배향은 무시될 수 있다. 그렇게 함으로써, 반도체 장치를 제조하는 동안 제 2 반도체 칩을 탑재할 때, 각각 및 모든 그런 칩의 배향을 점검할 필요가 없어서 조립이 간단해진다.
또한, 상술한 목적을 이루기 위해, 본 발명은 외부 접속 단자를 갖는 지지 기판, 지지 기판 위에 적층된 복수의 반도체 칩, 복수의 반도체 칩을 밀봉하는 패키지를 포함하는 반도체 장치를 제공한다. 배선은 복수의 반도체 칩으로부터 연장되며, 배선 중에서 외부 접속 단자에 접속되지 않은 것들은 개개의 반도체 칩들 사이에 직접 접속된다. 제 1 정전 보호 회로(electrostatic protection circuit)는 외부 접속 단자에 접속된 반도체 칩의 단자 위에 제공된다. 그리고 제 2 정전 보호 회로는 외부 접속 단자에 접속되지 않은 배선이 접속되는 한 쌍의 단자의 한 단자 위에 제공되거나, 제 2 정전 보호 회로는 단자 쌍의 양쪽 단자 위에 형성된다.
상술한 발명에 따르면, 외부 접속 단자에 접속된 반도체 칩의 단자 위에 제 1 보호 회로를 형성함으로써, 정전기가 외부 접속 단자를 통해 들어올지라도, 정전기가 반도체 칩을 손상시키는 것이 예방된다.
또한, 외부 전속 단자에 접속되지 않는 배선이 접속되는 단자 쌍에 있어서, 그러한 배선은 외부 접속 단자에 접속되지 않고, 제 1 정전 보호 회로보다 더 작은 나중에 설명될 제 2 정전 보호 회로는 단자 쌍 중 하나의 단자 위에 제공되거나, 단자 쌍의 양 단자 위에 제공될 수 있다. 따라서 반도체 장치는 제 1 정전 보호 회로가 둘 위에 제공되는 구성을 갖는 경우보다 더욱 소형으로 만들어질 수 있다. 테스트 등을 하는 동안 외부 소스로부터 전기적 접촉에 직면할 위험이 없는 단자 위에 정전 보호 회로를 제공할 필요가 없다는 것을 유념해야 한다.
또한, 본 발명은 배선이 외부 접속 단자에 접속되지 않는 단자 위에 제공되는 제 2 정전 보호 회로의 구성이 외부 접속 단자에 접속된 반도체 칩의 단자 위에 형성되는 제 1 정전 보호 회로의 구성보다 더 작은 상술한 반도체 장치를 제공한다.
상술한 발명에 따르면, 큰 정전하(electrostatic charge)를 받을 것으로 예상되는 외부 접속 단자에 접속된 반도체 칩의 단자 위에 형성되는 제 1 정전 보호 회로의 구성은 회로 보호 용량을 개선하면서 확대된다. 반대로, 감소된 보호 용량을 갖는 작은 구성은 외부 접속 단자에 접속되지 않은, 다시 말해 정전 전하가 예상되지 않는 배선이 접속된 단자 위에 형성되는 제 2 정전 보호 회로를 위해 이용된다.
상술한 대로, 예상되는 정전 전하의 강도에 따라 정전 보호 회로의 보호 용량을 선택함으로써, 정전기로부터의 반도체 칩의 손상은 예방될 수 있고, 동시에 반도체 칩은 더욱 작게 만들어질 수 있다.
또한, 상술한 목적을 이루기 위해, 본 발명은 서로 정상부에 적층되고, 외부와의 정보 또는 파워 송수신을 위한 복수의 단자를 갖는 반도체 칩을 포함하는 반도체 장치를 제공하며, 단자는 적어도 하나의 열로 배열된다. 테스트 프로브가 단자와 접촉하는 제 1 영역, 및 외부와 정보 또는 파워를 송수신하는 배선이 단자에 접속되는 제 2 영역이 제공되며, 제 1 영역과 제 2 영역은 단자가 열 내에 배열되는 조건에서 스태거 방식(staggered manner)으로 배치된다.
상술한 발명에 따르면, 프로브가 접촉하는 단자 위의 제 1 영역과 배선이 접속되는 제 2 영역을 제공하고, 제 1 영역과 제 2 영역의 위치를 교호적으로 형성함으로써, 테스트 프로브가 단자를 접촉하는 장소와 배선이 접속되는 장소는 다르게 만들어질 수 있다.
따라서, 테스트 프로브가 접촉하는 횟수가 증가하고 단자의 손상이 증가할 지라도, 조립 동안 배선 접속(와이어 본딩) 위치는 손상을 입지 않으며, 따라서 배선 접속의 강도는 증가될 수 있다. 그렇게 함으로써, 반도체 장치의 신뢰성은 향상될 수 있다.
또한, 제 1 영역과 제 2 영역을 교호적으로 배열함으로써, 배선이 접속된 제 2 영역의 실제 분리 거리는 넓어질 수 있다. 그 결과, 제 2 영역에 배선(와이어)을 형성할 때, 인접 와이어들 간의 단락 발생이 예방될 수 있다.
또한, 본 발명은 단자가 열(row)로 배열되는 제 1 방향으로 연장하는 제 1 측면 및 제 1 방향에 수직인 제 2 방향으로 연장하며 제 1 측면보다 긴 제 2 측면을 갖도록 형성되는 상술한 반도체 장치를 제공한다.
상술한 발명에 따르면, 단자가 형성되어 단자 라인이 열로 배열된 방향에 수직인 측이 길기 때문에, 테스트 프로브가 단자와 접촉하는 위치와 배선이 접속되는 위치는 분리될 수 있으며, 동시에 단자들 사이의 피치는 좁아질 수 있다.
또한, 본 발명은 제 1 영역에 테스트 프로브를 접촉시켜 반도체 칩을 테스트하기 위한 테스트 단계 및 테스트 단계가 완료된 후에 제 2 영역에 배선을 접속하기 위한 배선 단계를 포함하는 상술한 반도체 장치 제조 방법을 제공한다.
상술한 발명에 따르면, 테스트 단계 동안 제 1 영역이 테스트 프로브의 접촉 때문에 손상을 입는다 해도, 배선 단계에서 배선이 제 1 영역과 다른 제 2 영역(손상을 입지 않은 영역)에 접속되고, 따라서 배선은 단자에 확실하게 접속된다.
또한, 상술한 목적을 달성하기 위해, 본 발명은 외부 접속 단자를 갖는 지지 기판의 정상부에 적층된 제 1 반도체 칩 및 제 2 반도체 칩을 포함하는 반도체 장치를 제공하며, 제 1 반도체 칩 및 제 2 반도체 칩은 하나의 패키지 내에 밀봉된다. 제 1 반도체 칩은 하부층에 위치한 메모리 칩이며, 또한 제 2 반도체 칩은 제 1 반도체 칩 위에 있는 층에 위치한 로직 칩이다.
상술한 발명에 따르면, 로직 칩인 제 2 반도체 칩은 메모리 칩인 제 1 반도체 칩 위에 위치한다. 따라서, 반도체 장치가 외부 방사(알파선)에 노출되더라도, 로직 칩이 상부 층에 존재하기 때문에, 방사(알파선)는 로직 칩에 의해 저지될 수 있고 메모리 칩에 도달하는 것이 방지될 수 있다. 그 결과, 메모리 칩의 소프트웨어 에러 발생이 예방될 수 있다.
또한, 상술한 발명을 이루기 위해, 본 발명은 외부 접속 단자를 갖는 지지 기판의 정상에 적층된 메모리 칩과 로직 칩을 포함하는 반도체 장치를 제공하며, 메모리 칩 및 로직 칩은 하나의 패키지 내에 밀봉된다. 메모리 칩을 테스트하기 위한 테스트 단자는 메모리 칩 위에 제공되며, 테스트 단자는 외부 접속 단자에 직접 접속된다.
보통의 메모리 칩에서는, 테스트하는 동안(즉, 번인 등을 하는 동안), 자가 진단을 수행하기 위한 테스트 로직 소자가 제공된다. 그러나, 모든 메모리 칩 단자가 로직 칩에 접속된 구성에서는, 로직 칩을 통해 칩 위에 제공된 테스트 로직 소자를 구동하는 것, 또는 로직 칩 내의 테스트 로직 소자를 제공하는 것이 필요하다. 그러한 구성은 복잡해지고, 개발 공정 단계의 수는 증가하고, 칩 사이즈도 증가한다.
그러나, 본 발명에 따르면, 메모리 칩 테스트를 위해 테스트 단자를 외부 접속 단자에 직접 접속함으로써, 로직 칩을 통하지 않고 외부 접속 단자 및 테스트 단자를 통해 메모리 칩을 직접 테스트하는 것이 가능해 진다. 그렇게 함으로써, 개발 단계 수의 증가와 칩 사이즈의 증가가 방지될 수 있고, 메모리 칩 테스트는 확실하게 수행될 수 있다.
또한, 상술한 목적을 이루기 위해, 본 발명은 정렬 마크가 상호 정렬(mutual alignment)로 형성되고, 하나의 패키지 안에 형성된 제 1 및 제 2 반도체 칩을 포함하는 반도체 장치를 제공하며, 정렬 마크는 칩 표면 위에 형성된 커버 막(cover film) 위에 형성된다.
상술한 발명에 따르면, 칩 표면의 정상부에 적층된 커버 막 위에 정렬 마크를 형성함으로써, 정렬 마크는 간단한 공정, 예를 들면 오목면 또는 볼록면을 형성하는 것과 같은 공정에 의해 제공될 수 있다. 따라서, 정렬 마크는 쉽고 값싸게 만들어질 수 있다. 또한, 정렬 마크를 반도체 칩 패드(pad)와 함께 제공함으로써, 칩 사이즈는 줄어들 수 있다. 선택될 패드는 접착되지 않은 테스트 패드가 바람직한데, 이는 오목면 등 때문에 커버 막 내의 홀(hole)의 표면적이 때때로 줄어들 수 있기 때문이다.
또한, 본 발명은 정렬 마크와 반도체 칩 패드가 결합되어 형성되는 상술한 반도체 장치를 제공한다.
또한, 본 발명은 제 1 반도체 칩 위에 제공된 정렬 마크 및 제 2 반도체 칩 위에 제공된 정렬 마크가 동일한 구성을 갖는 상술한 반도체 장치를 제공한다.
상술한 발명에 따르면, 제 1 및 제 2 반도체 칩 위에 제공된 각각의 정렬 마크는 구성이 동일하고, 따라서 인식 장치의 정렬 마크 인식 정확성이 개선될 수 있다.
다시 말해, 제 1 및 제 2 반도체 칩이 단일 패키지 위에 적층된 구성에서, 제 1 반도체 칩 위에 제공된 정렬 마크와 제 2 반도체 칩 위에 제공된 정렬 마크는 높이에서 차이가 발생한다. 각각의 정렬 마크의 구성이 다른 경우를 가정해 보면, 높이뿐만 아니라 구성도 다른 정렬 마크를 인식하려면 초점 심도가 깊은(a deep depth of focus) 매우 정교한 인식 장치의 사용을 요구하게 된다.
반대로, 제 1 및 제 2 반도체 칩 위의 개개의 정렬 마크가 동일 구성으로 주어진다면, 인식 장치는 단지 구성을 인식할 수만 있으면 된다. 따라서, 초점 심도가 얕더라도, 인식 장치의 인식 구성 신호 출력이 유사하기 때문에 정렬 마크는 여전히 높은 정확도로 인식될 수 있다.
또한, 상술한 목적을 이루기 위해, 본 발명은 하나의 패키지 내에서 제 1 반도체 칩의 정상부에 적층된 제 2 반도체 칩을 포함하는 반도체 장치를 제공한다. 리던던시(redundancy)를 위한 퓨즈 윈도우는 제 1 반도체 칩 위에 형성되며, 퓨즈 윈도우는 제 1 반도체 칩 위에 형성된 단자와 제 2 반도체 칩 위에 형성된 단자 사이, 또는 제 1 반도체 칩의 외주부(外周部)와 단자가 존재하지 않는 제 2 반도체 칩의 외주부 사이, 또는 제 1 반도체 칩 위에 형성된 단자 위치의 외측에 위치된다.
상술한 발명에 따르면, 제 2 반도체 칩이 제 1 반도체 칩의 정상부에 적층될 때, 퓨즈 윈도우는 제 1 및 제 2 반도체 칩이 중첩되는 영역의 외측 위치에 형성된다. 즉, 제 1 및 제 2 반도체 칩이 중첩되더라도, 퓨즈 윈도우는 항상 외측에 노출된 상태에 있을 것이다.
그렇게 함으로써, 퓨즈 윈도우가 제 1 및 제 2 반도체 칩 사이의 중첩 영역 내에 위치할 때, 크랙의 발생이 방지된다. 또한, 퓨즈 윈도우를 이용하는 리던던시 공정은 제 1 및 제 2 반도체 칩이 적층된 후에 수행될 수 있다. 더욱이, 퓨즈 윈도 우는 또한 리던던시 공정이 완료된 후에 수지 등으로 채워질 수 있고, 퓨즈 윈도우로부터 반도체 장치의 내부로 물 등이 유입되는 것이 방지된다.
또한, 상술한 목적을 이루기 위해, 본 발명은 하나의 패키지 내에 실장된 복수의 반도체 칩을 포함하는 반도체 장치를 제공하며, 커버 막은 적어도 상부층에 위치하는 반도체 칩이 적층되는 영역에서, 하부층에 위치하는 반도체 칩의 영역 위에 형성된다.
상술한 발명에 따르면, 하부층에 위치한 반도체 위의 층에 위치한 이러한 칩들이 적층된 영역 위에 커버 막을 형성함으로써, 상부층 반도체 칩이 적층될 때조차, 하부층에 위치한 반도체 칩 위에 형성된 회로는 커버 막에 의해 보호되고, 따라서 손상을 입지 않는다.
또한, 상술한 목적을 이루기 위해, 본 발명은 하나의 패키지 내에 메모리 칩과 로직 칩을 실장한 반도체 장치를 제공하며, 메모리 칩과 로직 칩 사이에 직접 배선된 메모리 칩을 위한 테스트 신호 배선, 로직 칩 위에 제공된 테스트 보조 회로가 있으며, 테스트 신호는 보조 회로를 통해 패키지에 형성된 외부 접속 단자에 공급된다.
통상적으로, 메모리 칩 위에, 테스트 로직 장치가 제공되며, 이에 의해 테스트(예를 들면 번인 등)할 때 자가 진단이 메모리 칩 위에서 수행된다. 테스트 로직 장치와 접속된 메모리 칩을 위한 테스트 신호 배선은 로직 칩에 직접 접속된다. 더욱이, 테스트 보조 회로는 로직 칩 위에 제공되며, 테스트 신호는 보조 회로를 통해 패키지 위에 형성된 외부 접속 단자에 제공된다.
이에 의해, 본 발명에 따르면, 메모리 칩 및 로직 칩이 하나의 패키지 내로 실장된 구성에서도, 테스트는 외부 접속 단자를 이용하여 메모리 칩 위에서 수행될 수 있다. 이때, 로직 칩 위에 제공된 보조 회로가 외부 접속 단자와 메모리 칩 사이에 제공됨에 따라, 보조 회로를 이용함으로써, 외부 접속 단자와 메모리 칩이 접속되는 모드(mode)와 로직 칩 내부 회로에 접속하는 모드 사이의 스위칭 공정을 수행하는 것이 가능하다.
또한, 상술한 목적을 이루기 위해, 본 발명은 하나의 패키지 내에 복수의 반도체 칩을 실장하도록 적층하는 반도체 장치를 제공한다. 하부층에 위치한 반도체 칩 위에 제공되며 상부층에 위치한 반도체 칩에 접속되는 단자의 위치는 상부층에 위치한 반도체 칩의 외주면 근처에 배치된다. 로직 회로 그룹은 하부 층에 위치한 반도체 칩 위에 형성된 한 단자 열의 양측면을 따라 형성된다.
상술한 발명에 따르면, 상부층에 위치한 반도체 칩과 하부층에 위치한 반도체 칩 사이에 놓인 배선의 길이는 짧아질 수 있고, 임피던스는 감소될 수 있고 신호 속도는 개선될 수 있으며, 전류 소비는 감소될 수 있다. 또한, 하부 레벨에 위치한 반도체 칩 위에 형성된 단자 열의 양 측면 위에 로직 회로 그룹을 형성함으로써, 반도체 칩 위의 소위 사공간의 형성은 예방될 수 있다. 따라서 배선 길이가 짧아질 때조차, 반도체 장치는 더욱 소형화될 수 있다.
또한, 본 발명은 접속 배선이 로직 회로 그룹을 각각에 접속하기 위한 인접 단자 쌍 사이 위치에 형성되는 상술한 반도체 장치를 제공한다.
상술한 발명에 따르면, 인접 단자 쌍으로부터 분리된 위치를 이용하여 각각에 로직 회로 그룹을 접속하는 접속 배선을 제공함으로써, 각각에 로직 회로 그룹을 접속하는 접속 배선은, 와이어 본딩 등과 같은 어려운 배선 작업을 수행하지 않으면서 하부층에 위치한 반도체 칩이 형성되는 것과 동시에 형성될 수 있다. 따라서, 반도체 장치 제조 공정은 간단해 질 수 있고, 비용은 절감된다.
또한, 상술한 목적을 달성하기 위해, 본 발명은 하나의 패키지 내에 제 1 기능을 갖는 제 1 반도체 칩 및 제 2 기능을 갖는 제 2 반도체 칩을 밀봉하는 반도체 장치를 제공한다. 제 1 반도체 칩은 복수의 기능 칩으로 분할되어 열린 공간(open space)에 배치되며, 제 2 반도체 칩은 분할된 복수의 기능 칩 위에 적층된다.
상술한 발명에 따르면, 제 1 반도체 칩 및 제 2 반도체 칩이 동일 구성을 하고 있을지라도, 제 1 반도체 칩을 복수의 기능 칩으로 분할하고 열린 공간을 제공함으로써, 본질적으로 제 1 반도체 칩(열린 공간을 포함)의 실장 표면적은 제 2 반도체 칩의 표면적 보다 넓게 될 수 있다. 그렇게 함으로써, 제 2 반도체 칩이 제 1 반도체 칩 위에 실장되는 때조차, 하부층에 위치된 제 1 반도체 칩의 단자는 노출될 수 있고, 칩과 외부 접속 단자 사이뿐만 아니라 개개의 칩들 사이의 접속도 효과가 있다.
또한, 본 발명은 제 1 반도체 장치가 메모리 칩이고 제 2 반도체 칩이 로직 칩인 반도체 장치를 제공하며, 또한 메모리 칩의 분할시, 메모리 칩은 저장 용량에 따라 분할된다.
상술한 발명에 따르면, 제 1 반도체 장치인 메모리 칩을 분할할 때, 저장 용량에 따라 분할이 이루어진다. 즉, 예를 들면, 제 1 반도체 칩이 64Mbit의 저장 용 량을 가지도록 만들어졌다면, 분할된 후의 각 메모리 칩은 32Mbit의 저장 용량을 갖는다. 그렇게 함으로써, 32Mbit 반도체 칩의 제조는 64Mbit 반도체 칩의 제조에 비해 개선된 수율을 가져오고, 따라서 반도체 장치의 제조 수율은 개선될 수 있다.
또한, 본 발명은 봉합 수지의 유입을 허용하도록 수지 봉합 동안 열린 공간의 분리 거리를 설정하는 상술한 반도체 장치를 제공한다.
상술한 발명에 따르면, 복수의 기능 칩 사이에 열린 공간이 형성된다. 그 결과, 봉합 수지를 형성할 때, 이 공간 내에 갭이 형성될 때, 실장 등을 하는 동안 가열시 갭 내의 공기가 팽창함에 따라, 크랙 등이 발생할 위험이 있다.
그러나, 수지 봉합 동안 봉합 수지가 통과하는 것을 가능하게 하는 공간 분리 거리를 만듦으로써, 열린 공간은 봉합 수지로 채워질 수 있으며, 갭의 출현은 예방될 수 있다. 그렇게 함으로써, 가열하는 동안 크랙 등과 같은 손상의 발생은 감소될 수 있으며, 반도체 장치의 신뢰성은 개선될 수 있다.
또한, 본 발명은 제 1 반도체 칩의 두께가 제 2 반도체 칩의 두께보다 더 큰 상술한 반도체 장치를 제공한다.
상술한 반도체 장치에 따르면, 제 2 반도체 칩의 두께를 제 1 반도체 칩의 두께보다 크게 만듦으로써, 공간의 높이는 증가하고, 이는 공간을 채우는 봉합 수지의 능력을 개선시킨다. 그렇게 함으로써, 공간은 봉합 수지로 확실하게 채워질 수 있고, 따라서 크랙 등과 같은 손상의 발생은 감소될 수 있으며, 반도체 장치의 신뢰성은 개선될 수 있다.
또한, 본 발명은 분할된 기능 칩의 측면에서 개구(openings)를 덮도록 제 3 칩이 제공되고, 다이 본딩 재료(die bonding material)가 분할된 기능 칩과 제 3 칩에 의해 둘러싸인 부분을 채우는 상술한 반도체 장치를 제공한다.
본 발명에 따르면, 분할된 기능 칩 옆에 제 3 칩을 제공함으로써, 열린 공간이 가려지도록 칩들에 의해 둘러싸일 수 있고, 이러한 칩에 둘러싸인 부분을 다이 본딩 재료로 채움으로써, 열린 공간은 다이 본딩 재료로 채워질 수 있다.
다이 본딩 재료로 열린 공간을 채움으로써, 공간 내에 갭이 발생하는 것이 예방될 수 있다. 따라서 가열시 크랙 등과 같은 손상의 발생은 감소될 수 있고, 반도체 장치의 신뢰성은 개선될 수 있다.
또한, 본 발명은 테스트 신호가 통상적으로 메모리 작동 모드를 실행하는 명령을 표현하는 복수의 제어 신호의 결합 신호인 것을 특징으로 하는 상술한 반도체 장치를 제공한다.
또한, 본 발명은 테스트 신호가 메모리 전체를 비활성화시키는 제어 신호, 즉 메모리 입력 또는 출력 단자를 비활성화시키는 신호, 번인 동안 사용되는 제어 신호, 또는 메모리 내에서 사용되는 제어 정보 신호인 반도체 장치를 제공한다.
또한, 본 발명은 로직 회로 그룹용 신호 배선이 하부층에 위치한 반도체 칩 위에 형성된 단자 열의 양 측면에 제공되는 상술한 반도체 장치를 제공한다.
또한, 본 발명은 제 1 기능을 갖는 복수의 반도체 칩, 제 2 기능을 갖는 제 2 반도체 칩을 포함하는 반도체 장치를 제공하며, 제 1 및 제 2 반도체 칩은 하나의 패키지 내에 밀봉되어 있다.
또한, 본 발명은 제 1 기능을 갖는 복수의 반도체 칩과 제 2 반도체 칩이 패키지 내에 적층되어 있는 상술한 반도체 장치를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 제 1 기능 및 제 2 기능이 서로 다른 기능인 상술한 반도체 장치를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 제 1 기능을 갖는 반도체 칩이 메모리 칩이고 반도체 칩이 로직 칩이며, 로직 칩과 외부 접속 단자 사이에는 파워 배선 및 신호 배선을 설치하고, 메모리 칩과 외부 접속 단자 사이에는 파워 배선만을 설치하며, 메모리 칩과 로직 칩 사이에는 신호 배선만을 설치하는 상술한 반도체 장치를 제공한다.
본 발명의 이러한 목적 및 기타의 목적, 특징 및 이점은 다음과 같은 도면에 대한 참조와 뒤이은 상세한 설명으로부터 더욱 명백하게 될 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 평면도이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치에 사용된 제 1 반도체 칩의 평면도이다.
도 4는 정렬 마크의 확대평면도이다.
도 5a는 정렬 마크의 확대평면도이다.
도 5b는 정렬 마크의 확대평면도이다.
도 6은 스크라이브 라인의 확대단면도이다.
도 7은 정전 보호 회로를 나타내는 도면이다.
도 8은 웨이퍼로부터 제 1 반도체 칩을 절단하는 방법을 묘사하는 도면이다.
도 9는 제 1 반도체 칩의 제 1 및 제 2 기능 칩의 배치를 설명하는 도면이다.
도 10은 제 1 내지 제 3 실시예 칩을 절단 하는 방법을 묘사하는 도면이다.
도 11은 제 2 실시예의 칩을 이용하는 반도체 장치의 한 예를 나타내는 단면도이다.
도 12는 제 3 실시예의 칩을 이용하는 반도체 장치의 한 예를 나타내는 단면도이다.
도 13은 본 발명의 제 2 실시예에 따른 반도체 장치의 평면도이다.
도 14는 본 발명의 제 3 실시예에 따른 반도체 장치의 평면도이다.
도 15는 본 발명의 제 3 실시예에 따른 반도체 장치 위에 제공된 정보 전송 회로의 한 예를 나타내는 도면이다.
도 16a는 본 발명의 제 3 실시예에 따른 반도체 장치 위에 제공된 정보 전송 회로의 한 예를 나타내는 도면이다.
도 16b는 도 16a에서 나타낸 정보 전송 회로의 회로 구성도이다.
도 17a는 본 발명의 제 3 실시예에 따른 반도체 장치 위에 제공된 정보 전송 회로의 또 다른 예를 나타내는 도면이다.
도 17b는 도 17a에서 나타낸 정보 전송 회로의 회로 구성도이다.
도 17c는 도 17a에서 나타낸 정보 전송 회로의 회로 구성도이다.
도 18a는 본 발명의 제 3 실시예에 따른 반도체 장치 위에 제공된 패드의 확대도이다.
도 18b는 본 발명의 제 3 실시예의 변형에 따른 반도체 장치 위에 제공된 패드의 확대도이다.
도 18c는 제 3 실시예에 따른 반도체 장치의 패드와의 비교를 위한 종래 반도체 장치의 패드의 확대도이다.
도 19는 반도체 장치 제조 공정의 단계를 보여주는 도면이다.
도 20은 본 발명의 제 5 실시예에 따른 반도체 장치의 평면도이다.
도 21은 본 발명의 제 5 실시예에 따른 반도체 장치의 제 1 반도체 칩의 평면도이다.
도 22는 도 21에서 나타낸 제 1 반도체 칩의 패드 구역의 확대 평면도이다.
도 23은 본 발명의 제 6 실시예에 따른 반도체 장치의 평면도이다.
도 24는 본 발명의 제 5 실시예에 따른 반도체 장치를 설명하기 위한 참조도이다.
도 25는 본 발명의 제 5 실시예에 따른 반도체 장치를 설명하기 위한 참조도이다.
도 26은 본 발명의 제 7 실시예에 따른 반도체 장치의 평면도이다.
도 27은 본 발명의 제 7 실시예에 따른 반도체 장치 위에 제공된 레이저 퓨즈 윈도우의 확대평면도이다.
도 28은 본 발명의 제 7 실시예에 따른 반도체 장치 위에 제공된 레이져 퓨즈 윈도우의 확대단면도이다.
도 29는 본 발명의 제 8 실시예에 따른 반도체 장치의 단면도이다.
도 30은 본 발명의 제 8 실시예에 따른 반도체 장치의 평면도이다.
도 31은 웨이퍼로부터 절단된 기능 칩의 결합을 묘사하는 도면이다.
도 32는 경상 배열(mirror-image arrangement)로 배치된 한 쌍의 기능 칩을 보여주는 도면이다.
도 33은 시프트 배열(shift arrangement)로 배치된 한 쌍의 기능 칩을 보여주는 도면이다.
도 34는 본 발명의 제 9 실시예에 따른 반도체 장치의 단면도이다.
도 35는 본 발명의 제 10 실시예에 따른 반도체 장치의 평면도이다.
본 발명의 실시예를 도면을 참조하여 설명한다.
도 1 및 도 2는 본 발명의 제 1 실시예에 따른 반도체 장치(10A)를 보여주고 있다. 도 1은 반도체 장치(10A)의 단면도이며, 도 2는 수지 패키지(16)가 제거된 반도체 장치(10A)의 평면도이다.
반도체 장치(10A)는 주로 제 1 반도체 칩(11A), 제 2 반도체 칩(12A), 기판(13), 수지 패키지(16), 땜납 볼(17)을 포함하고 있다. 각 도면에서 나타낸 같이, 본 실시예에 따른 반도체 장치(10A)는 제 2 반도체 칩(12A)이 제 1 반도체 칩(11A)의 정상부에 적층되는 MCP(Multi Chip Package) 형 반도체 장치이다.
우선, 제 1 반도체 칩(11A)에 대해 설명한다.
제 1 반도체 칩(11A)은 메모리 칩으로서 기판(13)상에 배치된다. 도 3에서 나타낸 바와 같이, 제 1 반도체 칩(11A)은 스크라이브 라인(21)을 사이에 끼워두도록 배치된 제 1 기능 칩(30A) 및 제 2 기능 칩(31A)을 포함하고 있다. 또한, 제 1 반도체 칩(11A)은 제 1 패드(19), 제 1 정렬 마크(22), 및 커버 막(28)이 그 상면(제 2 반도체 칩(12A)이 탑재될 예정인 면)에 제공되도록 하는 구성을 하고 있다.
제 1 및 제 2 기능 칩(30A, 31A)은 동일한 구성의 DRAM이며, 제 2 기능 칩(31A)은 제 1 기능 칩(30A)에 대하여 180도 회전한 상태로 배치되어 있다(도 9 참조). 또한, 제 1 및 제 2 기능 칩(30A, 30B)은 32Mbit의 저장 용량을 가지도록 하는 구성을 하고 있다. 따라서, 제 1 반도체 칩(11A)은 전체적으로 64Mbit(32Mbit x 2)의 대용량을 갖는 메모리이다.
64Mbit의 대용량 반도체 칩을 제조하려고 할 때, 공정상 비효율적인 라인(낡은 공장 라인)에서, 웨이퍼 수율은 형편없으며, 따라서 전체적으로 반도체 칩 제조 비용은 증가할 수도 있다는 것을 주목해야 한다. 반대로, 64Mbit 반도체 칩에 비해, 32Mbit의 용량을 갖는 반도체 칩의 제조는 웨이퍼 수율이 더 좋고, 따라서 제조 비용은 절감될 수 있다.
따라서, 본 실시예와 같이, 공정상 효율적인 라인(새로운 공장 라인)에서, 32Mbit의 저장 용량을 갖는 제 1 및 제 2 기능 칩(30A, 31A)을 전체로서 64Mbit의 유닛으로 결합함으로써, 대용량 제 1 반도체 칩(11A)은 적은 비용으로 얻어질 수 있다.
동시에, 도 6의 확대도에서 보이는 바와 같이, 제 1 반도체 칩(11A) 위에 형성된 스크라이브 라인(21)은 커버 막(28)내에 형성된 홈(groove)뿐만 아니라 칩의 정상부에 형성된 절연막(29)도 포함하고 있다. 이 스크라이브 라인은 절단되지 않으며, 따라서 제 1 기능 칩(30A) 및 제 2 기능 칩(31A)은 단일 통합체를 형성한다.
또한, 보호 링(guard ring)(26)은 절연막(29)의 스크라이브 라인(21) 형성 근처 위치에서 형성된다. 이 보호 링(26)은 스크라이브 라인(21)의 형성 위치에서 반도체 칩(11A) 내부로 물 등이 새는 것을 막는 기능을 수행한다.
또한, 제 1 반도체 칩(11A)의 스크라이브 라인(21) 형성에, 개개의 기능 칩(30A, 30B)을 형성하는 배선은 제공되지 않는다. 따라서, 스크라이브 라인이 제 1 반도체 칩(11A) 내에 형성된다고 해도, 제 1 반도체 칩(11A)을 형성하는 배선 및 회로는 절연막(29) 및 커버 막(28)에 의해 덮이게 되고, 외부에 노출되지 않는다. 따라서, 물 등이 스크라이브 라인(21)으로부터 반도체 칩(11A) 내부로 새어 들지 않고, 제 1 반도체 칩(11A)의 내습성은 유지될 수 있으며, 배선 및 회로의 내부 부식의 발생이 예방될 수 있다.
또한, 상술한 대로, 스크라이브 라인(21)이 절단되지 않기 때문에, 제 1 반도체 칩(11A)을 형성하는 제 1 및 제 2 기능 칩(30A, 31A)은 통합된 단일 유닛을 형성한다. 제 1 및 제 2 기능 칩(30A, 31A)은 항상 단일 유닛으로 통합될 필요는 없으나, 제 1 및 제 2 기능 칩(30A, 31A)을 분리하는 구성은 기능 칩(30A, 31A)거 다이싱 되어야 할 것을 요구한다.
반대로, 본 실시예와 같이, 제 1 및 제 2 기능 칩(30A, 31A)을 분리하는 구성을 이용함으로써, 웨이퍼로부터 제 1 반도체 칩(11A)(제 1 및 제 2 기능 칩(30A, 31A))을 절단하기 위해 요구되는 다이싱의 수는 줄어들 수 있고, 다이싱 작동의 효율은 개선될 수 있으며, 다이싱 톱의 수명은 연장될 수 있다.
또한, 제 1 반도체 칩(11A)이 두 개의 기능 칩으로 분리될 때, 제 2 반도체 칩(12A)을 추가하기 위해서는 도합 세 개의 반도체 칩이 패키지 내에 실장될 것이 요구되며, 이는 반도체 장치의 조립 공정을 복잡하게 만든다. 반대로, 본 실시예에서는, 위치 결정 공정(positioning process)이 두 개의 반도체 칩으로 완료되며, 따라서 반도체 장치(10A)를 위한 조립 공정이 간단해 질 수 있다.
제 1 반도체 칩(11A)을 두 개의 기능 칩으로 분리하고 세 개의 반도체 칩으로부터 반도체 장치를 형성하는 구성에서, 세 단계로 이러한 세 개의 반도체 칩을 적층하는 것이 가능하다는 것을 주목해야만 한다. 그러나, 제 1 반도체 칩(11A)이 분리되는 경우에도, 분리된 기능 칩이 동일 평면 정상에 배치되는 것이 여전히 바람직하다.
동시에, 제 1 패드(19)는 제 1 반도체 칩(11A)의 외주면 근처에 형성된다. 특히, 제 2 반도체 칩(12A)이 제 1 반도체 칩(11A) 위에 탑재될 때, 그것은 노출된 부분에 위치한다. 제 1 패드(19)는 제 1 와이어(14)에 의해 반도체 칩(12A)의 제 2 패드(18)에 접속된다.
제 1 정렬 마크(22)는 칩(11A, 12A)의 위치를 결정하기 위해 제 1 반도체 칩(11A) 위에 제 2 반도체 칩(12A)을 적층할 때 사용된다. 본 실시예에서, 도 4에 도시된 바와 같이, 제 1 반도체 칩(11A)의 정상 표면 위에 형성된 커버 막(28) 내에 L자형 개구(25)를 형성함으로써, 즉, 제 1 정렬 마크(22A)는 커버 막(28) 내에 형성된다.
커버 막(28)은 예를 들면 폴리이미드(polyimide) 등으로 형성되며, 따라서 L자형 개구(25)는 에칭 공정에 의해 그 안에 쉽게 형성될 수 있다. 또한, 제 1 와이어(14)와 제 1 패드(19)를 접속할 수 있도록 하기 위해, 개구는 상술한 제 1 패드(19)가 커버 막(28) 내에서 형성된 장소에 형성된다.
따라서, 제 1 정렬 마크(22A)를 형성하는 L자형 개구(25) 및 제 1 패드(19) 위에 형성된 개구는 둘 다 단일 에칭 공정에 의해 동시에 형성될 수 있다. 그렇게 함으로써, 제 1 정렬 마크(22A)를 형성하기 위해 별도의 에칭 공정을 수행할 필요가 없으며, 따라서 생산 공정 내 단계의 수는 감소될 수 있고, 또한 비용도 절감될 수 있다.
또한, 본 실시예에서, 제 1 정렬 마크(22A)의 식별 능력을 개선하기 위해, L자형 금속 막(24)이 L자형 개구(25)의 바닥 부분 위에 제공된다. 이 L자형 금속 막(24)은 금속 광택을 갖고 있고, 따라서 인식 장치(예를 들면, 카메라) 등에 의해 제 1 정렬 마크(22A)를 식별할 때, 식별의 정확도는 개선될 수 있다.
도 4에서 나타낸 예에서, L자형 금속 막(24)은 L자형 개구(25)보다 약간 크게 형성된다. 이 예에서, 물 등이 L자형 금속 막(24)과 L자형 개구(25) 사이의 더 넓은 부분으로부터 제 1 반도체 칩(11A)의 내부로 새어들 위험이 있기 때문에, 보호 링(26)이 제 1 정렬 마크(22A)가 형성된 장소 근처에 제공된다. 그러나, 도 5a에서 보이는 바와 같이, L자형 개구(25)에 비해 사변형 금속 막(27)의 표면적을 증가시킴으로써, 보호 링(26)이 없어도 된다.
본 실시예에서, 커버 막(28) 내의 L자형 개구(25)를 형성함으로써, 제 1 정렬 마크(22A)는 형성될 수 있으나, 또한 커버 막(28)내에 볼록면을 형성함으로써 정렬 마크(22C)를 만들 수도 있다. 또한, 도 5b에서 나타낸 바와 같이, 정렬 마크를 패드와 함께 사용함으로써, 칩 사이즈를 줄이는 것도 가능하다. 정렬 마크는 때때로 커버 개구의 표면적보다 작아서 프로브에 의해 접촉되는 특별한 테스트 패드(본딩 와이어보다 더 큰 개구를 요구하는)를 사용하기에 더 좋다.
상술한 바와 같이, 커버(28)는 절연 특성을 갖는 폴리이미드 등과 같은 수지로 형성된다. 본 실시예에서, 커버(28)는 제 1 반도체 칩(11A)의 전체 정상 표면에 걸쳐 형성된다.
통상적으로, 회로 형성 표면을 보호하도록, 반도체 칩의 회로 형성 표면 위에 SiO2 등의 절연막이 형성된다. 도 6에 도시된 바와 같이 제 1 반도체 칩(11A)에서도, 절연막(29)이 회로 형성 표면(80) 위에 형성된다. 본 실시예에서, 커버 막(28)은 절연막(29)의 정상에 더 형성된다.
본 실시예에서와 같이, 적층된 MCP에서, 제 2 반도체 칩(12A)이 제 1 반도체 칩(11A)의 회로 형성 표면(80)의 정상에 형성되기 때문에, 오직 절연막(29)만에 의한 보호로는 실장하는 동안 회로 형성 표면(80)이 손상될 위험이 있다. 그러나, 커버 막(28)을 제공함으로써, 회로 형성 표면(80)은 절연막(29) 및 커버 막(28) 모두에 의해 보호되고, 따라서 제 2 반도체 칩(12A)이 탑재될 때, 제 1 반도체 칩(11A)의 회로 형성 표면(80)에 대한 손상이 예방 가능하다. 따라서, 커버 막(28)을 제공함으로써, 반도체 장치(10A)의 신뢰성은 개선될 수 있다.
상술한 설명으로부터 명백한 것처럼, 항상 커버 막(28)이 제 1 반도체 칩(11A)의 전 표면에 걸쳐 형성될 필요는 없다. 상술한 효과는 커버 막이 적어도 상부층의 제 2 반도체 칩(12A)이 적층되는 하부층에 위치한 제 1 반도체 칩(11A) 영역에 형성된다는 조건으로 얻어질 수 있다.
다음으로, 제 2 반도체 칩(12A)에 대한 설명을 하기로 한다.
제 2 반도체 칩(12A)은 접착제를 이용하여 제 1 반도체 칩(11A)의 정상에 실장된다. 또한 도 2에 도시된 바와 같이, 제 2 패드(18) 및 제 2 정렬 마크(23)는 제 2 반도체 칩(12A) 위에 형성된다.
이 제 2 반도체 칩(12A)은 로직 칩이다. 즉, 제 2 반도체 칩(12A)은 상술한 제 1 반도체 칩(11A)과는 다른 기능을 갖는 반도체 칩이다. 따라서, 본 실시예에서, 단일 패키지 내에 메모리 기능(제 1 기능)을 갖는 제 1 반도체 칩(11A) 및 로직 기능(제 2 기능)을 갖는 제 2 반도체 칩(12A)을 제공함으로써, 반도체 장치(10A)는 시스템 LSI와 동등한 기능을 수행할 수 있다.
하나의 칩 내에 메모리 회로뿐만 아니라 로직 회로도 갖는 시스템 LSI는 개발 및 제조에 많은 시간을 요구하며, 또한 통상의 반도체 칩보다 낮은 수율을 갖고 있다고 알려져 있다. 그러나, 본 실시예에서와 같이, 기능을 분리하고 메모리 기능을 갖는 제 1 반도체 칩(11A) 및 로직 기능을 갖는 제 2 반도체 칩(12A)을 단일 패키지 내에 제공함으로써, 고기능의 반도체 장치(10A)가 고수율, 저비용으로 단시간 내에 개발 및 제조될 수 있다.
동시에, 후술하는 제 2 패드(18)는 제 1 와이어(14) 및 제 2 와이어(15)를 통해 반도체 칩(11A) 위에 형성되는 제 1 패드(19) 또는 기판(13) 위에 형성되는 제 3 패드(20)에 접속된다. 기판(13) 위에 형성되는 제 3 패드(20)는 기판(13) 내에 형성된 스루-홀(through-hole) 및 배선(도면에 도시하지 않음)을 통해 기판 뒷면에 형성된 땜납 볼(17)(외부 접속 단자로 기능함)에 접속된다. 즉, 제 2 반도체 칩(12A)은 제 2 와이어(15) 및 제 3 패드(20)를 통해 땜납 볼(17)에 전기적으로 접속된다.
또한, 제 2 정렬 마크(23)는 제 1 반도체 칩(11A) 위에 형성된 제 1 정렬 마크(22)와 동일한 형태로 주어진다. 즉, 도 4 및 도 5에 이미 도시한 바와 같이, 제 2 정렬 마크(23)는 L자형 형태를 가진다.
상술한 바와 같이, 제 1 반도체 칩(11A) 위에 형성되는 제 1 정렬 마크(22) 및 제 2 반도체 칩(12A) 위에 형성되는 제 2 정렬 마크(23)를 동일 형태로 함으로써, 정렬 마크(22, 23)가 식별되는 정확도는 개선될 수 있다.
즉, 제 2 반도체 칩(12A)이 제 1 반도체 칩(11A)의 정상부에 적층된 구성에서, 제 1 반도체 칩(11A) 위에 형성된 제 1 정렬 마크(22)와 제 2 반도체 칩(12A) 위에 형성된 제 2 정렬 마크(23) 사이에는 불가피하게 높이의 차이가 발생한다. 구체적으로, 제 1 정렬 마크(22)는 낮은 곳에 위치하고, 제 2 정렬 마크(23)는 높은 곳에 위치한다.
이러한 두 개의 정렬 마크(22, 23)의 구성이 다르게 된다면, 인식 장치는 위치 높이의 차이뿐만 아니라 구성의 차이까지 인식해야만 할 것이다. 그 결과, 깊은 초점 심도 또는 자동적으로 초점을 조정하는 능력을 갖는 높은 정확도를 갖는 인식 장치를 사용할 필요가 있을 것이며, 이는 비용을 증가시킨다. 또한, 통상적으로 사용되는 인식 장치는 정렬 마크를 인식하지 못할 위험이 있고, 결과적으로 제 1 반도체 칩(11A) 및 제 2 반도체 칩(12A)의 위치 선정이 정확하게 수행될 수 없는 위험이 있게 된다.
반대로, 본 실시예에서처럼, 제 1 및 제 2 반도체 칩(11A, 12A) 위에 제공된 제 1 및 제 2 정렬 마크(22, 23)를 동일 형상으로 함으로써, 인식 장치는 형상을 인식할 수만 있으면 된다. 따라서, 인식 장치로부터의 인식 형상 신호 출력이 근사해지기 때문에, 초점이 깊이가 약간 다르더라도 정렬 마크는 여전히 높은 정확도를 갖고서 인식될 수 있다. 따라서, 추가적인 설비 비용의 증가 없이 반도체 칩(11A, 12A)이 높은 정확도로 적층될 수 있도록 위치를 결정하는 것이 가능해진다.
여기서, 제 1 반도체 칩(11A)과 제 2 반도체 칩(12A)의 표면적을 비교해 보면, 제 1 반도체 칩(11A)의 표면적이 제 2 반도체 칩(12A)의 표면적보다 더 커질 것이라는 것을 알 수 있다. 즉, 더 큰 표면적을 갖는 제 1 반도체 칩(11A)의 정상부에 더 작은 표면적을 갖는 제 2 반도체 칩(12A)이 적층된다.
따라서, 적층된 상태에서 제 1 반도체 칩(11A) 위에 형성된 제 1 패드(19)는 확실하게 노출될 수 있고, 제 1 패드(19)와 제 1 와이어(14)는 확실하게 접속될 수 있다.
또한, 상술한 바와 같이, 본 실시예에서 제 1 반도체 칩(11A)은 메모리 칩이고 제 2 반도체 치(12A)운 제 1 반도체 칩(11A) 위에 위치한다. 따라서, 반도체 장치(10A)가 외부로부터의 방사(알파선)에 노출되더라도, 로직 칩인 제 2 반도체 칩(12A)거 정상에 위치하기 때문에, 방사(알파선)는 제 2 반도체 칩(12A) 위에 형성된 금속 배선 등에 의해 저지될 수 있다.
상술한 바와 같이, 방사선(알파선)이 메모리 칩인 제 1 반도체 칩(11A)에 도달하는 것이 저지될 수 있다. 따라서, 메모리 칩인 제 1 반도체 칩(11A) 내에 형성된 저장 소자 내에서 전하의 소실 또는 반전(inversion)이 발생하는 것이 예방될 수 있고, 따라서 소위 소프트웨어 에러의 발생이 예방될 수 있다.
도 1에 도시된 바와 같이, 제 2 반도체 칩(12A)이 제 1 반도체 칩(11A)의 정상부에 적층된 상태에서, 반도체 칩(11A, 11B)은 수지 패키지(16) 내에 밀봉된다. 따라서, 제 2 반도체 칩(12A)이 탑재되는 제 1 반도체 칩(11A)과 달리, 항상 제 2 반도체 칩(12A) 상에 커버 막(28)을 형성할 필요는 없다. 그러나, 제 2 정렬 마크(23)를 형성하기 위해, 그리고 제 2 반도체 칩(12A)을 더욱 보호하기 위해 커버 막(28)이 제공될 수도 있다.
다음으로, 제 1 반도체 칩(11A), 제 2 반도체 칩(12A) 및 기판(13) 사이에 제 1 와이어(14) 및 제 2 와이어(15)를 배선하는 방법을 설명하기로 한다.
와이어(14, 15)는 제 1 반도체 칩(11A) 위에 형성된 제 1 패드(19) 및 제 2 반도체 칩(12A) 위에 형성된 제 2 패드(18)에 접속된다. 이 때, 도 2에 도시된 바와 같이, 본 실시예에서, 제 1 반도체 칩(11A) 및 제 2 반도체 칩(12A)으로부터 연장된 와이어(14, 15) 중에서, 외부 접속 단자인 땜납 볼(17)에 접속되지 않은(즉, 제 3 패드(20)에 접속되지 않은) 제 1 와이어는 제 1 반도체 칩(11A) 및 제 2 반도체 칩(12A) 사이에 직접 접속된다.
특히, 파워선(power wire)으로 기능하는 제 2 와이어(15) 및 신호선(signal wire)으로 기능하는 제 2 와이어(15)는, 로직 칩인 제 2 반도체 칩(12A)과 땜납 볼(17)에 접속된 제 3 패드(20) 사이에 제공된다. 또한, 신호선으로 기능하는 제 1 와이어(14)는 메모리 칩인 제 1 반도체 칩(11A)과 제 2 반도체 칩(12A) 사이에 제공된다.
더욱이, 본 실시예에서, 제 1 반도체 칩(11A)에 파워를 제공하는 파워선(81)만이 제 1 반도체 칩(11A) 및 제 3 패드(20) 사이에 제공된다. 제 1 반도체 칩(11A)에 파워를 공급하는 것은 또한 제 2 반도체 칩(12A)으로부터 수행될 수도 있다는 것을 주목해야 한다. 그러한 구성에서 파워선(81)은 제 2 반도체 칩(12A)에 접속된다.
상술한 바와 같이, 본 실시예에서, 제 1 및 제 2 반도체 칩(11A, 12A)으로부터 연장된 와이어 중에서, 제 3 패드(20)(외부 접속 단자)에 접속되지 않은 제 1 와이어(14)는 반도체 칩(11A, 12A) 사이에 직접 접속된다.
본 실시예의 배선 구성과 다른 구성, 즉 배선이 일단 모두 인터포저 등(이 경우에는 기판(13))에 접속되고, 그리고 나서 다시 인터포저로부터 소정의 반도체 칩으로 연장되는 구성을 이용하여 이러한 접속을 이루는 것은 가능할 것이다. 그러나, 인터포저를 통해 반도체 칩 사이의 모든 배선 접속을 하는 것은 와이어의 길이를 길게 하여, 기생 인덕턴스 및 커패시턴스를 증가시킨다.
그러나, 본 실시예에서, 기판(13) 위에 형성된 제 3 패드(20)에 접속된 제 2 와이어가 아닌 제 1 와이어(14)는 기판(13)(인터포저)에 접속되지 않고 개개의 반도체 칩(11A, 12A) 사이에 직접 접속되어 있다. 그렇게 함으로써, 반도체 칩이 인터포저를 통해 접속된 구성에 비해, 와이어 길이는 단축될 수 있고, 따라서 기생 인덕턴스 및 커패시턴스도 감소될 수 있으며, 결과적으로 칩 사이 배선에서의 신호 감쇠 및 지연의 발생이 감소된다. 또한, 감쇠를 보상하기 위해 신호 출력을 증가시킬 필요가 없기 때문에 접합 온도는 낮아질 수 있고, 결과적으로, 신호 속도는 증가될 수 있고, 칩 위에 형성된 트랜지스터의 항복 전압은 개선될 수 있다.
그러나, 정전기가 외부 소스로부터 반도체 칩 내부로 들어가면, 칩 내부 회로가 파괴되는 정전 파괴가 발생할 위험이 있다. 이러한 이유 때문에, 일반적으로 정전 파괴로부터 칩을 보호하기 위해 반도체 칩 위에 정전 보호 회로(이하에서 ESD 회로라고 호칭)가 설치된다.
도 7에 도시된 바와 같이, 본 실시예에 따를 반도체 장치(10A)에 실장된 반도체 칩(11A, 11B) 위에 ESD 회로(32, 33)가 설치된다. 예를 들어, 이 ESD 회로(32, 33)는 정전기 흐름의 반대 방향으로 접속된 다이오드를 포함하고 있다. 따라서, 정전기가 땜납 볼(17), 제 3 패드(20), 및 제 2 와이어(15)를 통해 들어갈지라도, 이 정전기는 ESD(32)에 의해 제거되고, 그래서 제 2 반도체 칩(12A)의 정전 파괴는 방지될 수 있다.
동시에, 상술한 본 실시예에서, 제 1 및 제 2 반도체 칩(11A, 12A)으로부터 연장된 와이어들(14, 15) 중에서, 제 3 패드(20)(외부 연결 단자)에 접속되지 않은 제 1 와이어(14)는 반도체 칩(11A, 12A) 사이에 직접 접속된다. 따라서, 제 2 패드(18)가 제 3 패드(20)에 접속된 때에 비해, 제 1 와이어(14)에 접속된 패드(18, 19)를 통해 정전기가 들어갈 가능성은 거의 없다.
결과적으로, 제 1 와이어(14)에 접속된 패드(18, 19) 위에 ESD 회로를 설치할 필요가 없는 것으로 보인다. 그러나, 반도체 칩(11A, 12A)을 테스트할 때, 정전기는 테스트 프로브의 접촉에 의해 들어갈 수 있다.
결과적으로, 본 실시예에서, 제 1 와이어(14)가 접속된 한 쌍의 패드(18, 19) 가운데, 오직 하나의 패드 위에 ESD 회로(33)가 설치된다(본 실시예에서는 제 1 반도체 칩(11A)에 접속된 제 1 패드(19)임). 이 구성을 통해, 제 1 와이어(14)가 접속된 패드 쌍(18, 19) 양자 모두 위에 ESD 회로가 설치된 경우에 비해, 반도체 장치(10A)는 더 소형화될 수 있다.
즉, ESD 회로(32) 및 ESD 회로(33)는 비교적 넓은 표면적을 요구하는 회로이다. 또한, 최근에 점점 더 많은 핀이 반도체 장치에 추가되어, 반도체 칩의 패드 수도 증가하는 경향이다. 만약 ESD 회로가 모든 패드 위에 설치된다면, 반도체 칩은 매우 넓은 표면적을 가지게 될 것이고, 반도체 장치 또한 커질 것이다.
따라서, 본 실시예에서, 상술한 바와 같이, ESD 회로(33)는 상술한 데로 외부에 접속되지 않은 한 쌍의 패드(18, 19) 중 하나 위에만 설치되고, 그 결과 정전 파괴를 방지하고 장치를 소형화시키는 것이 가능하다. 덧붙여, 회로 내 배선의 부하는 감소되고, 따라서 인덕턴스 성분 또한 감소하며, 따라서, 입력 용량은 감소하고, 링잉(ringing)은 쉽게 일어나지 않으며, 신호 속도는 개선될 수 있고, 잡음 성분은 감소될 수 있다.
나아가, ESD 회로(32) 및 ESD 회로(33)의 크기를 보면, 제 3 패드에 접속된 제 2 패드(18) 위에 설치된 ESD 회로(32)의 형상에 비해, 외부에 접속되지 않은 패드(19) 위에 설치된 ESD 회로(33)의 형상이 더 작다.
즉, 많은 양의 정전기가 들어올 것으로 예상되는 제 3 패드(20) 위에 ESD 회로(32)가 설치되고, 따라서, 정전 보호 용량을 개선하기 위해 형상이 커진다. 반대로, ESD 회로(33)는 큰 정전하가 들어가지 않는 제 1 패드(19)에 접속되며, 제 3 패드(20)에는 접속되지 않는다. 따라서 낮은 보호 용량을 가진 작은 형상이 사용된다.
따라서, 들어올 것으로 예상되는 정전기의 세기에 따라 ESD 회로(32, 33)의 보호 용량(구성)을 선택함으로써, 반도체 칩(11A, 12A)이 정전기로부터 손상되는 것을 막을 수 있고, 반도체 칩(11A, 12A)을 더 소형화시키는 것이 가능하다.
제 2 반도체 칩(12A)의 테스트 과정 및 배선 조립 동안 정전 파괴를 방지하기 위해 상술한 제 1 반도체 칩(11A)의 ESD 회로(33)에 동일한 작은 ESD 회로를 부가함으로써, 나아가 생산 수율 개선을 더욱 기대할 수 있다. 이 때, 반도체 칩(12A)의 다이 사이즈 손실은 ESD 회로(32)만큼 크지 않고, 따라서 최소화될 수 있다.
그러나, 상술한 반도체 장치(10A)에서, 절단되지 않은 스크라이브 라인(21)은 제 1 반도체 칩(11A)에 형성되고, 나아가 스크라이브 라인(21)은 제 2 반도체 칩(12A)의 바닥에 위치하고, 따라서 수지 패키지(16)가 형성될 때, 스크라이브 라인(21)에서 갭이 형성될 가능성이 있다.
그러나, 스크라이브 라인(21)의 깊이는 수 마이크로미터의 범위이다(도 6에서 확대된 형태로 표시되어 있음). 또한, 상술한 것처럼 제 2 반도체 칩(12A)이 제 1 반도체 칩(11A) 위에 적층될 때, 접착제가 반도체 칩(11A, 12A) 사이에 도입된다.
따라서, 스크라이브 라인(21)은 이 접착제에 의해 충전(充塡)되고, 수지 패키지(16)의 형성과정에서 스크라이브 라인(21)에 어떠한 갭도 형성되지 않는다. 결과적으로, 실장 중 열처리 되더라도, 수지 패키지 내 크랙의 발생, 반도체 칩(11A, 12A) 사이 분리의 발생이 저지될 수 있다.
다음으로, 상술한 구조를 갖는 반도체 장치(10A)에서 사용되는 제 1 반도체 칩(11A)이 형성되는 웨이퍼(35)(반도체 기판)에 대해 설명한다.
도 8 내지 10은 제 1 반도체 칩(11A)이 형성된 웨이퍼(35)를 설명하기 위한 도면이다. 상술한 것처럼, 제 1 반도체 칩(11A)은 제 1 기능 칩(30A) 및 제 2 기능 칩(31A)이 조합된 구성이다. 결과적으로, 도 8에 도시된 바와 같이, 복수의 제 1 기능 칩(30A) 및 제 2 기능 칩(31A)은 스크라이브 라인(21)에 의해 웨이퍼(35) 위에 형성된다.
또한, 상술한 것처럼, 제 1 반도체 칩(11A)은 절단되지 않는 스크라이브 라인을 갖고, 따라서 웨이퍼(35)는 절단되지 않는 스크라이브 라인(참조 번호 21A로 나타냄) 및 실제로 절단되는 스크라이브 라인(참조 번호 21B로 표시)을 가진다.
동일 도면의 칩 레이아웃에서, 수평으로 연장하는 스크라이브 라인은 모두 절단된 스크라이브 라인(21B)이다. 또한, 수직으로 연장하는 스크라이브 라인은 절단되지 않은 스크라이브 라인(21A) 및 절단된 스크라이브 라인(21B) 사이를 교대한다.
절단되지 않는 스크라이브 라인(21A) 및 절단되는 스크라이브 라인(21B)의 폭을 조사해 보면, 도 8에 도시한 바오 같이, 절단되지 않는 스크라이브 라인(21A)의 폭 W2가 절단되는 스크라이브 라인(21B)의 폭보다 더 좁다(W1 > W2).
상술한 것처럼, 절단되지 않는 스크라이브 라인(21A)(즉, 제 1 반도체 칩(11A) 위에 남아있는 스크라이브 라인)의 폭 W2를 좁게 함으로써, 웨이퍼(35) 위에 소위 사공간의 형성이 감소될 수 있다. 따라서, 단일 웨이퍼 상에 형성된 제 1 및 제 2 기능 칩(30A, 31A)의 수는 증가될 수 있고, 제 1 반도체 칩(11A)(기능 칩(30A, 31A))의 제조 효율이 개선될 수 있다.
또한, 상술한 것처럼, 제 1 반도체 칩(11A)을 구성하는 인접하는 기능 칩 쌍(30A, 31A)의 배치에 관해서, 도 8 및 도 9에 도시된 바와 같이, 제 2 기능 칩(31A)은 제 1 기능 칩(30A)에 대해 180도 회전되어 있다. 즉, 제 2 기능 칩(31A)의 패드(19)의 레이아웃도 또한 제 1 기능 칩(30A)의 패드(19)의 레이아웃에 대해 180도 회전되어 있다(도 9 참조).
그렇게 함으로써, 제 1 반도체 칩(11A)(제 1 및 제 2 기능 칩이 결합된)이 180도 회전하더라도, 회전 전후 패드의 레이아웃은 동일하다. 따라서, 기판(13) 위에 제 1 반도체 칩(11A)의 위치를 정할 때 방향은 무시될 수 있다. 결과적으로, 반 도체 장치(10A)의 제조 동안에 제 1 반도체 칩(11A)의 방향을 점검할 필요가 없고, 그래서 조립 공정은 단순해 질 수 있다.
웨이퍼(35) 위에 180도 회전된 기능 칩(30A, 31A)을 형성하는 방법으로, 32 Mbit 레티클(reticle)이 생산될 수 있고, 기능 칩(30A, 31A)은 노출되는 동안 이 레티클을 180도 회전함으로써 형성될 수 있다는 것을 유념해야 한다. 또는, 기능 칩 쌍(30A, 31A)에 대응하는 레티클이 생산될 수 있고 기능 칩(30A, 31A)을 모두 동시에 노출시키기 위해 사용될 수 있다.
한편, 본 실시예의 웨이퍼(35)로, 절단되는 스크라이브 라인(21)(21A, 21B)을 적절히 선택함으로써, 아래 네 가지 다른 절단 방식이 가능하다. 그것은 ① 제 1 기능 칩(30A)만 절단하는 것 ② 제 2 기능 칩(31A)만 절단하는 것 ③ 제 1 패드(19)가 외측면에 위치하도록 제 1 및 제 2 기능 칩(30A, 31A)의 조합물을 절단하는 것 ④ 제 1 패드(19)가 가운데 위치하도록 제 1 및 제 2 기능 칩(30A, 31A)의 조합물을 절단하는 것이다. 이 경우, 스크라이브 라인(21A)은 스크라이브 라인(21B)과 동일한 폭을 가진다.
상술한 것처럼, 제 1 기능 칩(30A) 및 제 2 기능 칩(31A)은 서로에 대해 180도 회전되어 있어, 상술한 실시예 ① 및 ②를 사용하여 절단된 반도체 칩들은 동일한 구성을 가진다는 것을 유념해야 한다.
도 10에서, 제 1 실시예 칩(36)은 상술한 절단 방법 ③을 사용하여 제조한 반도체 칩이다. 제 1 실시예 칩(36)은 상술한 제 1 반도체 칩(11A)과 동일한 것이다. 또한, 도 10에 도시된 바와 같이, 제 2 실시예 칩(37)은 상술한 절단 실시예 ④를 사용하여 제조한 반도체 칩이다. 나아가, 도 10에 도시된 바와 같이, 제 3 실시예 칩(38)은 상술한 절단 실시예 ① 또는 ②를 사용하여 제조한 반도체 칩이다.
도 11은 제 2 실시예 칩(37)을 사용한 반도체 장치(10B)를 도시한다. 도 11에 도시된 바와 같이, 제 2 실시예 칩(37)은 패드(19)가 중앙에 위치한 구성이고, 따라서 리드(39)가 제 2 실시예 칩(37)의 정상 부분에까지 연장되고, 와이어(40)에 의해 접속된다. 이러한 구성의 반도체 장치(10B)는 반도체 장치의 소위 리드 온 칩(Lead On Chip : LOC) 타입이다. 이 반도체 장치(10B)에서, 절단되지 않는 스크라이브 라인(21)은 제 2 실시예 칩(37)의 중앙에 존재한다는 것을 유념해야 한다.
또한, 도 12는 제 3 실시예 칩(38)을 사용하는 반도체 장치(10C)를 도시한다. 패드(19)가 칩의 한 측면에만 설치되었기 때문에, 리드(39)는 반도체 장치(10C)의 한 측면에만 설치되고, 리드(39)가 와이어(40)를 통해 패드(19)에 접속되어 있다. 이러한 반도체 장치(10C)는 반도체 장치 중 소위 싱글 인라인 패키지(Single In-line Package : SIP) 타입이다. 상술한 바와 같이, 절단될 스크라이브 라인(21)을 적절히 선택함으로써, 다양한 실시예의 반도체 장치(10A, 10B, 10C)를 제조하는 것이 가능해진다.
또한, 본 실시예에 따른 웨이퍼(35)는, 인접 기능 칩(31A, 31B)을 서로 접속하는 배선이 스크라이브 라인(21)(절단된 스크라이브 라인(21B)은 물론 절단되지 않은 스크라이브 라인(21A)을 포함하여)이 위치한 곳에 형성되지 않는 구성으로 되어 있다. 그런 구성의 경우, 스크라이브 라인(21)의 어느 것을 따라서든 반도체 기판(35)가 절단되더라도, 배선은 절단된 표면에 보이지 않는다. 따라서, 분리되고 개별화된 반도체 칩(36 (11A), 37, 38)의 내습성 및 내부식성은 향상되고, 신뢰도도 개선될 수 있다.
다음으로, 본 발명의 제 2 실시예에 대해 설명한다.
도 13은 본 발명의 제 2 실시예에 따른 반도체 장치(10D)로부터 수지 패키지(16)가 제거된 상태의 평면도이다. 도 1 내지 도 12를 사용하여 전술한 본 발명의 제 1 실시예에 따른 반도체 장치(10A)의 구조와 동일하거나 대응하는 구조는 도 13에서 동일한 참조 번호가 주어지고, 그것의 설명은 생략된다는 것을 유념해야 한다. 또한, 제 3 및 모든 이 후 실시예에 대한 설명에서도 동일하다.
본 실시예에 따른 반도체 장치(10D)는 메모리 칩 테스트를 위한 테스트 단자(이하 정보 출력 패드(42A)라 호칭)를 메모리 칩인 제 1 반도체 칩(11A) 위에 설치하는 것에 특징이 있으며, 정보 출력 패드(42A)는 기판(13) 위에 형성된 테스트 전극(41A)에 직접 연결된다. 테스트 전극(41A) 및 정보 출력 패드(42A)는 와이어(43)에 의해 접속된다. 또한, 테스트 전극(41A)은 기판(13) 위에 설치된 땜납 볼(17)에 접속된다.
그러나, 테스트 중(예를 들어, 번인 도중에) 자가 진단을 행하는 테스트 로직 구조는 보통의 메모리 칩 위에 설치된다. 게다가, 칩의 제조 이력(manufacturing history)을 기록하는 로트 코드, 웨이퍼 코드, 및 칩을 식별하기 위한 칩 코드(이하에서 전체로서 이 코드들을 기록 코드라 함)가 칩에 기록된다.
그러나, 본 발명의 것과 같이 메모리 칩인 제 1 반도체 칩(11A) 위에 설치된 모든 제 1 패드(19)가 로직 칩인 제 2 반도체 칩(12A)에 접속된 구성에서(상술한 것처럼 전원은 예외), 제 2 반도체 칩(12A)을 통해 제 1 반도체 칩(11A) 위에 설치된 테스트 로직 구조를 구동하거나 또는 제 2 반도체 칩(12A)에 의해 테스트 로직 구조를 구동하는 것이 필요하다. 또한, 기록 코드를 또한 판독할 때, 판독은 제 2 반도체 칩(12A)을 통해야만 한다.
제 2 반도체 칩(12A)이 제 1 반도체 칩(11A)의 테스트 또는 기록 코드의 판독을 위해 사용되는 그런 구성에서, 로직 칩인 제 2 반도체 칩(12A)의 구성은 복잡해 지고, 동시에, 개발 공정에서 단계의 수가 증가하고, 나아가, 제 2 반도체 칩(12A)의 칩 사이즈가 증가한다. 게다가, 기록 코드 테스트 공정은 어려워진다.
대조적으로, 본 실시예에 따른 반도체 장치(10D)의 경우, 상술한 바와 같이, 정보 출력 패드(42A)는 제 1 반도체 칩(11A) 위에 설치되고, 이 정보 출력 패드(42A)는 와이어(43) 및 테스트 전극(41A)을 통해 땜납 볼(17)에 접속된다. 그런 구성의 경우, 제 2 반도체 칩(12A)을 거치지 않고, 땜납 볼(17)을 사용하여 직접 제 1 반도체 칩(11A)의 테스트를 하는 것이 가능해진다. 부가적으로 그리고 유사하게, 제 2 반도체 칩(12A)을 거치지 않고 기록 코드를 판독하는 것이 가능해지고, 따라서 기록 코드 판독의 공정을 단순화시킬 수 있다.
나아가, 제 2 반도체 칩(12A)의 회로 디자인이 제 1 반도체 칩(11A)에 의해 제한되지 않기 때문에, 개발 단계 수를 줄이는 것이 가능하다.
또한, 제 1 반도체 칩(11A)을 위한 테스트 회로를 설치하는 것이 더 이상 필요 없기 때문에, 제 2 반도체 칩(12A)은 더욱 소형화될 수 있다. 나아가, 반도체 장치(10D)를 테스트할 때, 제 1 반도체 칩(11A) 및 제 2 반도체 칩(12A)을 동시에 병행하여 테스트하는 것이 가능하므로, 테스트 효율이 개선될 수 있다.
다음으로, 본 발명의 제 3 실시예에 대해 설명한다.
도 14는 본 발명의 제 3 실시예에 따른 반도체 장치(10E)로부터 수지 패키지(16)가 제거된 상태의 평면도이다.
상술한 것처럼, 제 2 실시예에 따른 반도체 장치(10D)는 제 2 반도체 칩(12A)을 통하지 않고 제 1 반도체 칩(11A)의 테스트 로직 단자를 구동하고, 또한 기록 코드를 판독할 수 있다.
대조적으로, 본 발명에 따른 반도체 장치(10E)는, 제 1 반도체 칩(11A) 및 제 2 반도체 칩(12A) 사이에 메모리 칩인 제 1 반도체 칩(11A)을 위한 테스트 신호 배선(이하 테스트 배선(14A)이라고 호칭)을 직접 설치함과 동시에 제 2 반도체 칩(12A) 위에 예비 테스트 회로(이하 정보 전송 회로(50A))를 설치하는 것이 특징이다.
즉, 제 2 실시예 경우처럼, 제 1 반도체 칩(11A)에는 구동되는 테스트 로직 회로 및 또한 기록된 기록 코드를 판독하기 위한 정보 출력 패드(42A)가 설치된다. 이러한 정보 출력 패드(42A)는 테스트 배선(14A)을 통해 제 2 반도체 칩(12A)의 제 2 패드(18A)에 접속된다. 또한, 이 제 2 패드(18A)는 정보 전송 회로(50A)에 접속된다.
동시에, 정보 전송 회로(50A)는 제 2 와이어(15) 뿐만 아니라 제 2 패드(18B)를 통해 테스트 전극(41B)에 접속된다. 이 테스트 전극(41B)은 기판(13) 위에 설치된 땜납 볼(17)에 접속된다. 따라서, 정보 출력 패드(42A)는 정보 전송 회로(50A)를 통해 땜납 볼(17)(외부 접속 단자)에 접속된다.
따라서, 본 실시예에 따른 반도체 장치(10E)의 경우, 테스트 전극(41B)에 접속된 땜납 볼(17)(외부 접속 단자)을 사용하여 직접 제 1 반도체 칩(11A)의 테스트를 하는 것이 가능하다. 부수적으로 그리고 유사하게, 땜납 볼(17)로부터 제 1 반도체 칩(11A)에 기록된 기록 코드를 판독하는 것이 또한 가능하고, 따라서 기록 코드의 판독 공정이 쉽게 이루어질 수 있다.
도 15는 제 2 반도체 칩(12A) 위에 설치될 수 있는 정보 전송 회로(50B)를 도시하는 도면이다. 이 도면에 도시된 바와 같이, 정보 전송 회로(50B)는 반드시 회로 구성일 필요가 없고, 대신 간단하게 제 2 패드(18A) 및 제 2 패드(18B)를 접속하는 접속 와이어(51)를 포함할 수 있다.
또한, 도 16a 및 도 16b는 도 14에 도시된 반도체 장치(10E) 내에 위치한 정보 전송 회로(50A)를 표시한다. 본 실시예에서 정보 전송 회로(50A)는 두 개의 인버터(53A, 53B)에 의해 형성된다.
그러나, 도 16a 및 도 16b에 도시된 구성에서, 제 2 패드(18B)는 엄격하게 제 1 반도체 칩을 테스트하고 기록 코드를 판독하기 위한 패드가 된다. 일단 반도체 장치(10E)가 실장되면, 이 테스트 및 기록 코드 판독은 보통 사용되지 않으며, 따라서 테스트 및 기록 코드 판독만을 위해 제 2 반도체 칩(12A) 위에 이 타입의 특정 패드를 설치하는 것은 바람직하지 못하다.
따라서, 보조 회로에 스위칭 기능을 부여함으로써, 제 2 패드(18) 및 정보 출력 패드(42A)는 테스트 및 기록 코드 판독을 하는 동안에 접속되며, 다른 모든 경우에서는 제 2 패드(18B)는 제 2 반도체 칩(12A)의 정상 동작 회로(52)에 접속될 수 있다. 도 17a 내지 도 17c는 그러한 실시예들을 도시한다.
도 17a에 도시된 바와 같이, 본 실시예에서, 정보 전송 회로(50B)에 더하여 정상 동작 회로(52)가 제 2 패드(18B)에 접속된다. 도 17b는 정보 전송 회로(50B)의 회로 구성의 한 예를, 도 17c는 정상 동작 회로(52)의 회로 구성의 한 예를 도시한다.
도 17b에 도시된 바와 같이, 정보 전송 회로(50B)는 두 개의 인버터(53A, 53B) 및 스위칭 회로(54A)를 포함한다. 이 스위칭 회로(54A)는, 테스트 및 기록 코드 판독을 하는 동안에 테스트 신호 (test) 입력에 의한 신호 입력 (in)을 출력함으로써 스위치한다. 반대로, 테스트 신호 (test) 입력이 멈출 때, 입력 (in) 신호는 차단되고, 출력은 없게 된다. 정보 전송 회로(50B)에 대한 신호 입력 (in)은 제 1 반도체 칩(11A)의 정보 출력 패드(42A)로부터의 신호라는 것을 유념해야 한다.
또한, 도 17c에 도시된 바와 같이, 정상 동작 회로(52)는 두 개의 인버터(53A, 53B) 및 스위칭 회로(54B)를 포함한다. 이 스위칭 회로(54B)는 테스트 및 기록 코드 판독을 하는 동안에 테스트 신호 (test) 입력에 의한 신호 입력 (in)을 차단함으로써 스위치한다. 반대로, 테스트 신호 (test) 입력이 멈출 때, 입력 신호 (in)는 출력 (out)이다.
정보 전송 회로(52)에 대한 신호 입력 (in)은 제 2 반도체 칩(12A)의 내부 회로로부터의 신호이다. 부가하여, 상술한 테스트 신호는, 보통 제어 신호들의 조합이고 메모리 동작 모드가 실행되게 명령을 하는 신호, 전체 메모리를 비활성화 시키는 제어 신호, 메모리 입출력 단자를 비활성화 시키는 신호, 번인 제어 신호 또는 메모리-내부 제어 정보 신호 중 하나이다.
상술한 구성을 채택함으로써, 제 2 패드(18B)는 다른 보통 동작 동안뿐만 아니라 테스트 및 기록 코드 판독을 하는 동안에도 사용될 수 있다. 결과적으로, 제 2 반도체 칩(12A) 위에 설치된 패드의 수는 줄일 수 있고 제 2 반도체 칩(12A)은 더 소형화될 수 있다.
다음으로, 본 발명의 제 4 실시예에 대한 설명을 한다.
도 18a는 본 발명의 제 4 실시예인 반도체 장치에 설치된 반도체 칩 위에 형성된 패드의 확대도를 표시한다. 제 4 실시예에서, 특징적인 것은 패드이고, 나머지는 이미 설명한 제 1 내지 제 3 실시예에 따른 반도체 장치(10A, 10D 및 10E)와 변함이 없으므로, 패드를 제외한 제 4 실시예의 구조 설명은 생략한다.
상술한 실시예에서, 제 1 패드(19) 및 제 2 패드(18)의 형상은 실질적으로 정사각형이고, 일렬로 정렬되어 있다(도 18c 참조). 대조적으로, 본 실시예에서 패드(46)는 형상이 직사각형(이하 직사각형 패드(46)라 호칭)이고, 일렬로 정렬되어 있다.
구체적으로는, 직사각형 패드(46)는 일렬로 정렬한 제 1 방향(도면에서 화살표 X 방향)으로 연장하는 제 1 측면 뿐만 아니라 상술한 제 1 방향에 대해 직교하는 제 2 방향(도면에서 화살표 Y 방향)으로 연장하는 제 2 측면을 포함하며, 제 2 측면의 길이 b는 제 1 측면의 길이 a 보다 크다(a < b). 이러한 직사각형 패드(46)의 표면적은 상술한 제 1 내지 제 3 실시예에 따른 반도체 장치(10A, 10D, 10E) 위에 설치된 패드(18, 19)의 표면적보다 거의 두 배이다.
상술한 것처럼 패드를 직사각형으로 형성함으로써, 테스트 프로브(34)가 직사각형 패드(46) 내에서 접촉하는 제 1 영역(이하 프로브 접촉 부위(47B)라 호칭)을 와이어(45)가 접속되는 제 2 영역(이하 본딩 부위(47A)라 호칭)과 다르게 만드는 것이 가능하다. 부가하여, 본딩 부위(47A)는 인접 직사각형 패드(46) 사이에 교호적으로 제공되고, 결과적으로 프로브 접촉 부위(47B) 또한 교호적이 된다.
따라서, 본딩 부위(47A) 및 프로브 접촉 부위(47B)는 교호적 순서로 배치되며, 따라서 와이어(45)가 접속되는 본딩 부위(47A)는, 테스트 프로브가 접촉하는 프로브 접촉 부위(47B)로부터 직사각형 패드(46) 상에서 분리될 수 있고, 나아가, 직사각형 패드(46) 사이의 피치는 좁아질 수 있다. 부가하여, 와이어(45)가 접속되는 본딩 부위(47A) 사이의 실제적인 분리 거리는 넓어질 수 있고, 따라서 와이어(45)로 본딩 부위(47A)를 배선하는 동안 인접 와이어(45) 사이에서의 단락의 발생이 방지될 수 있다.
그러나, 본 발명에서와 같이, 제 1 반도체 칩(11A)위에 제 2 반도체 칩(12A)을 적층하는 반도체 장치에서, 테스트하는 동안 테스트 프로브(35)가 직사각형 패드(46)에 접촉하는 횟수는 증가한다. 도 19를 참조하여, 그것을 설명한다.
도 19는 본 실시예에 따른 반도체 장치 제조 방법의 한 예이다. 도면에서 도시된 단계 10에서(도면에서 단계는 약자 “S"로 표기), 제 2 반도체 칩(12A)을 위한 웨이퍼(도면에 표시되지 않음)뿐만 아니라 제 1 반도체 칩(11A)을 위한 웨이퍼(35)(도8 참조)가 제조된 때, 제 1 프로브 테스트는 제조된 웨이퍼 각각에 대해 행해진다(단계 11). 이 때, 상술한 바와 같이, 테스트 프로브(34)는 직사각구성 패드(46)의 프로브 접촉 부위(47B)에 접촉하고, 소정의 테스트가 행해진다.
이 제 1 프로브 테스트가 완료된 후, 테스트 결과에 기초하여 레이저 용장(laser redundant) 공정이 행해진다(단계 12). 그 후, 레이저 용장 공정으로 처리된 웨이퍼에 대해 제 2 프로브 테스트가 한 번 더 행해지고, 용장 회로가 정상적으로 작동하는지 판별한다(단계 13). 이 제 2 프로브 테스트에서 또한, 테스트 프로브(34)는 직사각형 패드(46)의 프로브 접촉 부위(47B)에 접촉한다.
제 2 프로브 테스트가 완료된 후, 다이싱 동작이 행해진다(단계 14). 웨이퍼는 반도체 칩들로 절단되고, 제 1 반도체 칩(11A) 뿐만 아니라 제 2 반도체 칩(12A)이 제조된다.
부가하여, 단계 11 뿐만 아니라 단계 13에서 행한 테스트의 결과에 기초하여, 결함이 있는 칩들은 또한 제거된다.
다음으로, 단계 15에서, 조립 공정이 수행된다. 수지 패키지(16)를 형성하기 위한 몰딩 공정에서처럼, 반도체 칩들(11A, 12A) 사이뿐만 아니라 제 2 반도체 칩(12A) 및 기판(13) 사이에 수행되는 와이어 본딩(배선 공정)과 함께, 어셈블리 공정에서, 제 1 반도체 칩(11A) 및 제 2 반도체 칩(12A)이 순차적으로 기판(13) 위에 적층되며, 와이어 본딩 공정이 수행된 때, 와이어(45)는 직사각구성 패드(46)의 본딩 부위(47A)에 접속된다.
다음으로, 단계 16 및 단계 17에서, 최종 테스트는 상술한 대로 제조된 반도체 장치에 대해 행해진다. 이 최종 테스트는 저온 조건 하에서 행해지는 저온 최종 테스트(단계 16) 및 고온 조건 하에서 행해지는 고온 최종 테스트(단계 17)를 포함한다. 그 후, 생산품이 양호하다는 것이 최종 테스트에 의해 나타내어지면, 반도체 장치는 선적된다.
상술한 본 실시예에서, 와이어 본딩 공정(배선 단계)이 수행되기 전에 두 번의 프로브 테스트가 수행되고(단계 11, 13), 그 결과, 직사각형 패드(46)가 테스트 프로브(34)에 의해 두 번 접촉된다. 테스트 프로브(34)에 의해 접촉된 때, 요철과 같은 단자 손상이 직사각형 패드(46)에 나타난다. 따라서, 와이어(45)가 단자 손상을 당한 패드에 결합된 다해도, 양호한 접속이 기대될 수 없다.
그러나, 본 실시예에서처럼, 직사각형 패드(46)가 본딩 부위(47A) 및 프로브 접촉 부위(47B)로 분리되고 테스트 프로브(34)를 프로브 접촉 부위(47B)에만 접촉시킴으로써, 프로브가 복수 회 접촉되더라도, 와이어(45)가 접촉된 본딩 부위(47A)는 요철이 없이 평평한 표면을 유지한다. 따라서, 와이어(45) 및 직사각형 패드(46) 사이의 접촉 강도는 증가될 수 있고, 그 결과, 반도체 장치의 신뢰도는 개선될 수 있다.
본 실시예의 효과를 얻기 위해 필요한 패드의 형상은 직사각형에 제한되지 않는다는 것을 유념해야 한다. 예를 들어, 도 18b에 도시된 바와 같이, 두 정사각형 패드가 도 18b에서 화살표 X로 나타낸 방향으로 정렬될 수 있고, 와이어(45)는 본딩 패드(48)로 사용되는 패드 중 하나에 접속되고, 테스트 프로브(34)가 프로브 접촉 패드(49)로 사용되는 다른 패드에 대해 접촉하고, 나아가, 패드(48, 49)가 배선(49A)에 의해 전기적으로 접속된다.
또한, 본딩 패드(48)의 위치뿐만 아니라 프로브 접촉 패드(49)의 위치 결정은 도면에서 화살표 Y로 나타낸 방향에서 교호적으로 이루어진다. 상술한 바와 같은 구성에 의해서, 도 18a에 도시된 직사각형 패드(46)와 동일한 효과를 또한 얻을 수 있다.
다음으로, 본 발명의 제 5 실시예에 대해 설명한다.
도 20은 본 발명의 제 5 실시예에 따른 수지 패키지(16)가 제거된 상태의 반도체 장치(10F)의 평면도이다.
본 실시예에 따른 반도체 장치(10F)는 하부층에 위치한 제 1 반도체 칩(11D) 위에 설치된 제 1 패드(19)를 상부층에 위치한 제 2 반도체 칩(12D)의 외주부 에지 근방에 위치하도록 하는 것이 특징이다. 제 1 반도체 칩(11D) 및 제 2 반도체 칩(12D)의 칩 사이즈가 매우 다른 경우, 본 실시예의 구성은 특히 효과적이다. 도 24 및 도 25를 참조하여, 이유에 대해 설명한다.
도 24는 제 1 반도체 칩(11B) 및 제 2 반도체 칩(12B)의 칩 사이즈가 매우 다른 종래의 반도체 장치를 표시한 것이다. 도면에 도시된 바와 같이, 종래 일반적으로 제 1 패드(19) 및 제 2 패드(18)는 반도체 칩(11B, 12B)의 외주부 에지 근방에 형성되며, 따라서 칩 사이즈가 매우 다를 때 와이어(14)를 통해 패드(18, 19)를 접속하는 경우 와이어 길이가 증가한다는 것을 의미한다는 점에서 문제가 있다. 와이어 길이가 증가함에 따라, 임피던스 및 기생 커패시턴스도 또한 증가하여, 신호 전송 속도를 떨어뜨린다.
또한 종래에는, 도 25에 도시된 바와 같이 제 2 반도체 칩(12C)의 표면적을 의도적으로 증가시키고, 그렇게 함으로써 와이어(14)의 길이를 단축시키기 위해 제 2 반도체 칩(12C)위에 연장 부위가 설치된 반도체 장치가 존재한다. 그러나, 그러한 구성은 제 2 반도체 칩(12C) 자체 내에 연장 부위(55)인 비사용 영역이 형성되게 하고, 이것은 장치를 좀더 소형 및 저비용으로 만들려는 시도에 상반된다.
대조적으로, 본 실시예에 따른 반도체 장치(10F)에서, 제 2 반도체 칩(12D)의 형상은 변하지 않으며, 하부층에 위치한 제 1 반도체 칩(11D) 위에 설치된 패드(19)가 제 2 반도체 칩(12D)의 외주부 에지 근방에 위치하게 한다. 따라서, 불필요한 공간이 반도체 칩(11D, 12D) 위에 형성되지 않고, 반도체 칩(11D, 12D) 사이에 설치된 와이어(14)의 길이는 단축될 수 있고, 따라서 임피던스는 감소될 수 있고, 신호 속도는 개선될 수 있다.
또한, 본 실시예의 구성의 경우, 패드(19)는 제 1 반도체 칩(11D)의 내부를 향해 위치된다. 그러나, 그러한 구성은 소위 LOC(Lead On Chip) 구조와 유사하다. 따라서, 리드(56)는 제 1 반도체 칩(11D)의 정상까지 연장하도록 형성되고, 이러한 리드(56) 및 패드(19)는 와이어(57)에 의해 접속되고, 따라서 리드(56)와 패드(19) 사이의 배선 길이가 또한 단축될 수 있다.
도 21은 반도체 장치(10F)의 부분을 구성하는 제 1 반도체 칩(11D)의 평면도이다. 상술한 것처럼, 제 1 반도체 칩(11D)은 패드(19)가 종래 패드보다 더욱 칩의 내부를 향해 형성되도록 구성되어 있다. 이러한 패드(19)의 라인을 경계로 하여, 제 1 반도체 칩(11D)이 세 영역으로 분할되고, 각 영역 내에 로직 회로 그룹이 형성된다. 즉, 제 1 반도체 칩(11D)은 패드 라인에 의해 로직 회로 그룹(58A 내지 58C)으로 구분된다.
따라서, 제 1 반도체 칩(11D) 위에 형성된 패드의 두 라인 내측에 로직 회로 그룹(58A)이 형성되고, 로직 회로 그룹(58B 및 58C)은 패드 라인의 외측에 형성된다. 결과적으로, 제 1 반도체 칩(11D) 위에 소위 사공간의 형성이 방지될 수 있고, 와이어(14)의 길이가 상술한 것처럼 단축됨에 따라 더 소형인 반도체 장치(10F)를 얻을 수 있다.
도 22는 제 1 반도체 칩(11D)의 패드(19)가 형성된 영역의 확대도이다. 상술한 바와 같이, 본 실시예에서 패드(19)는 제 1 반도체 칩(11D)의 내측에 위치하고, 따라서 세 로직 회로 그룹(58A 내지 58C)은 패드(19)에 의해 형성된다. 또한, 로직 회로 그룹(58A-58C)은 완전히 독립적인 회로는 아니므로, 로직 회로 그룹(58A 내지 58C) 사이에 배선을 설치하는 것이 필요하다.
따라서, 본 실시예에서, 로직 회로 그룹(58A-58C)을 서로에 대해 접속하는 칩간 접속 배선(59)은 패드(19)의 인접 쌍으로부터 분리된 위치에 설치된다. 결과적으로, 칩간 접속 배선(59)은 패드(19)의 양 측면(도면에서 상측면 및 하측면)을 따라 위치한다. 와이어 본딩을 사용하여 로직 회로 그룹(58A 내지 58C)이 서로에 대해 접속되는 구성에 비하여, 상술한 것처럼 인접한 패드 쌍으로부터 분리된 위치를 사용하여 로직 회로 그룹(58A 내지 58C)을 접속하는 칩간 접속 배선(59)을 설치하는 것은 배선하는 것을 용이하게 한다.
또한, 칩간 접속 배선(59)은 로직 회로 그룹(58A 내지 58C)이 칩 위에 형성될 때 동시에 형성될 수 있고, 따라서 제조 단계 수를 증가시키지 않고 용이하고 저렴하게 형성될 수 있다. 나아가, 칩간 접속 배선(59)은 패드(19)가 설치된 위치를 사용하여 형성되며, 따라서 칩간 접속 배선이 분리된 위치에 형성되는 구성과 비교하여, 제 1 반도체 칩(11D)은 더 소형으로 만들 수 있다. 도 22에 표시된 예에서, 칩간 접속 배선(59)은 도면에서 측면 방향으로 연장하도록 도시되어 있지만, 도면에서 세로 방향으로 배선을 연장하는 것 또한 가능하다.
본 발명의 제 6 실시예에 관해 설명한다.
본 실시예에 따른 반도체 장치(10G)는 상부층에 있는 제 2 반도체 칩(12F)을 제 1 로직 회로 칩(58A) 및 제 2 로직 칩 회로(58B)로 분할하는데 특징이 있다. 부가하여, 전술한 제 1 내지 제 4 실시예에 설치된 제 1 반도체 칩(11A)과 같이, 제 1 반도체 칩(11F)은 칩의 외주부 에지 근방에 위치한 패드(19)를 갖고 설치된다.
따라서, 제 2 반도체 칩(12F)을 복수의(본 실시예에서는 두 개의) 로직 회로 칩(58A, 58B)으로 분할하고 로직 회로 칩(58A, 58B)의 위치를 분리함으로써, 로직 회로 칩(58A, 58B) 위에 설치된 제 2 패드(18) 및 제 1 반도체 칩(11F) 위에 설치된 제 1 패드(19)는 서로 더 가까워질 수 있다.
따라서, 본 실시예에 따른 반도체 장치(10G)에서 또한, 반도체 칩(11F, 12F) 위에 어떠한 불필요한 영역도 형성되지 않으며, 반도체 칩(11F, 12F) 사이에 설치된 와이어(14)의 길이는 단축될 수 있고, 임피던스는 줄어들게 되고, 신호 속도는 개선될 수 있다.
또한, 제 2 반도체 칩(12F)을 복수의 로직 회로 칩(58A, 58B)으로 분할함으로써, 로직 회로 칩(58A, 58B)을 전기적으로 접속할 필요가 생긴다. 그 결과, 칩간 접속 와이어(60)가 로직 회로 칩(58A, 58B) 사이에 설치된다. 이 칩간 접속 와이어(60)는 와이어(14)의 와이어 본딩과 동시에 배선될 수 있다.
본 발명의 제 7 실시예에 대한 설명을 한다.
도 26은 본 발명의 제 5 실시예에 따른 수지 패키지(16)가 제거된 상태의 반도체 장치(10H)의 평면도이다.
본 실시예의 반도체 장치(10H)는 제 1 반도체 칩(11G) 위에 형성된 레이저 퓨즈 윈도우(61)를 가진다. 레이저 퓨즈 윈도우(61)는 제 1 반도체 칩(11G)의 용장성을 개선하기 위해 설치된다.
즉, 제 1 반도체 칩(11G)이 DRAM인 경우를 가정하면, 다수의 셀이 제 1 반도체 칩(11G) 내에 형성된다. 그러나, 이 다수의 셀 중 하나라도 결함이 있으면, 제 1 반도체 칩(11G)이 결함이 생기게 된다.
그러한 구성에서, 경제성이 급격히 저하되고, 따라서 여유 셀이 미리 제 1 반도체 칩(11G) 내에 형성되고, 동시에 레이저 퓨즈 윈도우(61)가 설치된다. 도 27 및 28에 도시된 바와 같이, 퓨즈 배선(64)은 레이저 퓨즈 윈도우(61) 내에 놓인다. 레이저 빔(65)으로 이 퓨즈 배선(64)을 절단함으로써(도 28 참조), 적절한 셀(오작동하는 셀)로부터 여유 셀로 스위치 될 수 있다. 그러한 구성을 사용함으로써 결함을 가진 칩의 발생을 줄일 수 있고, 경제성이 개선될 수 있다(이 공정을 리던던시 공정이라 호칭).
본 실시예에 따른 반도체 장치(10H)에서 퓨즈 배선(64)은, ① 단자가 존재하지 않는, 제 1 반도체 칩(11G)의 외주부 에지와 제 2 반도체 칩(12G)의 외주부 에지 사이(도 26에서 점선(62A)에 의해 형성된 영역), ②제 1 반도체 칩(11G) 위에 형성된 제 1 패드(19) 및 제 2 반도체 칩(12G) 위에 형성된 제 2 패드(18)로 분리된 곳(도 26에서 점선(62B)에 의해 형성된 영역), 또는 ③제 1 패드(19)가 제 1 반도체 칩(11G) 위에 형성된 위치로부터 더 바깥쪽에(도 26에서 점선(62C)으로 형성된 영역) 위치된다.
상술한 구조에 따르면, 제 1 반도체 칩(11G)의 정상에 제 2 반도체 칩(12G)을 적층하는 MCP구조에서 조차, 퓨즈 윈도우(64)는 제 1 및 제 2 반도체 칩(11G, 12G)이 중첩하는 영역 바깥쪽 위치에 형성된다. 즉, 제 1 및 제 2 반도체 칩(11G, 12G)이 적층되더라도, 퓨즈 윈도우(64)는 외부에 노출될 것이 확실하다.
퓨즈 윈도우(64)가 제 1 및 제 2 반도체 칩(11G, 12G)이 중첩하는 영역 내에 위치하는 경우를 가정하면, 퓨즈 배선(64)이 형성되는 위치에 갭이 발생하기 때문에, 실장 중 가열하는 과정에서 반도체 칩(11G, 12G) 사이에 박리 또는 크랙이 발생할 가능성이 있다.
그러나, 본 실시예에서는, 상술한 것처럼 반도체 칩(11G, 12G)이 적층되더라도 퓨즈 윈도우(64)가 외부에 항상 노출되고, 따라서 박리 및 크랙의 발생을 확실하게 방지할 수 있다.
또한, 제 1 및 제 2 반도체 칩(11G, 12G)을 적층한 후 퓨즈 윈도우(64)를 사 용하여 리던던시 공정을 하는 것이 가능하게 된다. 더구나, 리던던시 공정이 완료된 후, 퓨즈 윈도우(64)는 수지 등으로 채워질 수 있다. 그렇게 함으로써, 퓨즈 윈도우(64)로부터 반도체 장치의 내부로 물 등이 들어가는 것을 방지할 수 있다.
본 발명의 제 8 실시예에 대한 설명을 한다.
도 29는 본 발명의 제 8 실시예인 반도체 장치(10I)의 단면도이다. 도 30은 수지 패키지(16)가 제거된 상태의 반도체 장치(10I)의 단면도이다.
상술한 실시예에 따른 반도체 장치(10A-10H)에서, 바닥에 위치한 제 1 반도체 칩(11A-11G)은 절단되지 않은 스크라이브 라인(21)에 의해 결합된 제 1 기능 칩(30A) 및 제 2 기능 칩(31A)을 포함한다.
대조적으로, 본 실시예에 따른 반도체 장치(10I)는 제 1 반도체 칩(11H)을 복수의 (본 실시예에서 두 개의) 기능 칩(30B, 31B)으로 분할하고, 또한 열린 공간(70)을 형성한다. 또한, 제 2 반도체 칩(12H)은 분할된 제 1 및 제 2 기능 칩(30B, 31B) 위에 적층된다.
부가하여, 본 실시예에서 또한, 바닥에 위치한 제 1 반도체 칩(11H)은 메모리 칩이고, 반면에 정상에 위치한 제 2 반도체 칩(12H)은 제 1 반도체 칩(11H)과 상이한 기능을 갖는 로직 칩이다. 더구나, 제 1 반도체 칩(11H)이 분할된 때, 저장 용량에 의해 분할된다.
즉, 제 1 반도체 칩(11H)이 64Mbit의 저장 용량을 갖는 것이 바람직한 경우로 가정하면, 제 1 및 제 2 반도체 칩(30B, 31B)은 분할 후 각각 32Mbit의 저장 용량을 가질 것이다. 상술한 대로, 32Mbit 반도체 칩의 제조 수율이 64Mbit 반도체 칩의 제조 수율보다 더 나으며, 따라서 본 실시예에 따른 반도체 장치(10I)의 수율은 개선될 수 있다.
본 실시예의 반도체 장치(10I)의 제 1 와이어(14) 및 제 2 와이어(15)를 배치하는 기법은 상술한 제 1 실시예의 반도체 장치(10A)에서와 동일하다는 것을 유념해야 한다. 즉, 로직 칩인 제 2 반도체 칩(12H)과 외부 접속 단자 (도면에 도시하지 않음) 사이에는 파워 배선 및 신호 배선을 설치하고, 메모리 칩인 제 1 반도체 칩(11H)과 외부 접속 단자(도면에 표시되지 않음) 사이에는 파워 배선만을 설치하고, 로직 칩인 제 2 반도체 칩(12H)과 메모리 칩인 제 1 반도체 칩(11H) 사이에는 신호 배선만을 설치한다.
여기서, 도 31을 참조하여, 제 1 및 제 2 기능 칩(30B, 31B)을 절단하는 방법에 대해 설명한다. 도 31에 도시된 바와 같이, 본 발명에서 사용되는 제 1 및 제 2 기능 칩(30B, 31B)은, 제 2 기능 칩(31B)이 제 1 기능 칩(30B)에 대해 180도 회전되도록 배열된다. 따라서, 반도체 기판으로부터 제 1 및 제 2 기능 칩(30B, 31B)을 절단할 때, 절단이 성취될 수 있는 자유도는 개선된다.
절단되지 않는 스크라이브 라인으로 기능 칩(30A, 31A)을 결합하는 제 1 반도체 칩(11A)이 절단되는 전술한 실시예와 달리, 본 실시예에서는 제 1 및 제 2 기능 칩(30B, 31B)은 각각 개별적으로 절단된다. 결과적으로, 제 1 반도체 칩(11A)이 웨이퍼(35)로부터 절단되는 경우와 비교하여 수율이 많이 개선될 수 있다.
도 31을 참조하여 그에 대한 설명을 한다. 스크라이브 라인(21)에 의해 기능 칩(30A, 31A)을 결합하는 제 1 반도체 칩(11A)을 절단하는 경우에, 기능 칩(30A, 31A) 양자 모두 양호한 생산품임에 틀림없다. 도 31에서 O로 마크된 칩들은 양호한 칩을 나타내고 X로 마크한 칩들은 결함이 있는 칩들을 나타내는 것으로 가정하면, 도면에 표시된 웨이퍼(35)로부터 단지 세 개의 제 1 반도체 칩(11A)이 절단될 수 있다.
그러나, 제 2 반도체 칩(31B)은 제 1 반도체 칩(30B)에 대해 180도 회전된 것이기 때문에, 그것이 절단되어 개별화된 상태에서 제 1 반도체 칩(30B)과 제 2 반도체 칩(31B)은 동일하다. 따라서, 도 31에 표시된 것처럼, 14개의 양호한 칩이 있다면, 도면의 정상 부분에 표시된 제 1 반도체 칩(11A)이 7개(14 ÷2) 형성된다.
따라서, 본 실시예에 따라, 다수의 제 1 반도체 칩(11H)이 단일 웨이퍼(35)로부터 획득될 수 있고, 수율이 개선될 수 있으며, 반도체 장치(10I) 비용이 절감될 수 있다.
제 1 기능 칩 및 제 2 기능 칩은 도 32에 표시된 것처럼 경상 배열로 배치될 때 또는 제 1 기능 칩 및 제 2 기능 칩이 도 33에 표시된 것처럼 시프트 배열로 배치될 때, 제 1 기능 칩 및 제 2 기능 칩은 상이하여 본 실시예의 효과를 얻을 수 없다.
따라서, 도 29 및 도 30으로 다시 한번 되돌아가, 반도체 장치(10I)에 대해 설명을 계속하고자 한다.
상술한 것처럼, 본 실시예에 따른 반도체 장치(10I)에서, 열린 공간이 제 1 기능 칩(30B) 및 제 2 기능 칩(31B) 사이에 형성된다. 그 결과, 수지 패키지(16)를 형성한 때, 이 열린 공간(70)에 갭이 형성될 위험이 있다. 갭이 열린 공간(70)에 형성되면, 실장 중 가열하는 과정에서 갭 내 공기의 팽창으로 인해 크랙 등이 나타날 수 있는 위험이 있다.
따라서, 본 실시예에서 열린 공간(70)(도 30에서 화살표 W3으로 표시)의 분리 거리는 수지 밀봉을 하는 동안 수지 패키지(16)를 형성하기 위해 수지가 들어갈 수 있게 하는 거리로 설정된다. 상세하게는, 열린 공간(70)의 분리 거리 W3은 0.15밀리미터 이상으로 설정한다.
그러한 구성에 따르면, 수지 밀봉을 하는 동안 수지 패키지(16)를 형성하는 수지는 열린 공간(70) 속으로 확실하게 침투할 수 있고, 열린 공간(70) 내에서 수지 패키지(16)를 형성할 수 있다. 따라서, 수지 패키지(16) 내 갭의 발생은 방지될 수 있고, 제 1 및 제 2 기능 칩(30B, 31B)이 분리되어 있더라도 가열하는 동안 크랙 등의 발생이 줄어들 수 있고, 따라서 반도체 장치(10I)의 신뢰도는 개선될 수 있다.
본 발명의 제 9 실시예에 대해 설명한다.
도 34는 본 발명의 제 9 실시예에 따른 반도체 장치(10J)의 단면도이다. 본 실시예에 따른 반도체 장치(10J)의 제 1 반도체 칩(11I)(제 1 기능 칩(30C) 및 제 2 기능 칩(31C)을 포함)의 두께 H1은 제 2 반도체 칩(12A 12I)의 두께 H2보다 더 크게 만들어진다(H1>H2).
그러한 구성의 경우, 제 1 기능 칩(30C) 및 제 2 기능 칩(31C) 사이의 열린 공간(70)의 높이는 도 29에 도시된 반도체 장치(10I)(제 2 기능 칩(30B, 31B)의 두께는 실질적으로 동일)의 것보다 더 높다.
따라서, 수지 패키지(16)를 형성하는 수지로 열린 공간(70)을 채우는 것이 개선될 수 있고, 열린 공간(70) 내 갭의 발생이 방지될 수 있다. 따라서, 본 실시예에 따른 반도체 장치(10I)의 경우에 또한, 가열하는 동안 크랙 등의 발생으로 인한 손상은 줄일 수 있고, 신뢰도는 개선될 수 있다.
통상적으로 반도체 장치(10J) 위에 실장되기 전에, 제 1 반도체 칩(11I)(제 1 및 제 2 기능 칩(30C, 31C))은 바탕(background)이라는 것을 유념해야한다. 따라서, 바탕의 범위를 적절히 조절함으로써, 제 2 반도체 칩(12I)보다 더 두꺼운 제 1 반도체 칩(11I)의 형성이 용이하게 이루어질 수 있다.
상술한 실시예는, 수지 패키지(16)를 형성할 때 수지 패키지를 만드는 수지가 열린 공간(70)을 채우도록, 구성화된다는 것을 유념해야 한다. 그러나, 수지 패키지(16)의 형성 전에, 열린 공간(70)은 언더필(underfill)(70)로 채워질 수 있다.
본 발명의 제 10 실시예에 대해 설명한다.
도 35는 본 발명의 제 10 실시예에 따른 수지 패키지(16)가 제거된 상태의 반도체 장치(10K)의 평면도이다. 본 실시예에 따른 반도체 장치(10K)는 열린공간(70)을 막도록 분할된 기능 칩(30B, 31B)의 측면에 더미 칩(dummy chip)(71A, 71B)을 제공하는 것에 특징이 있고, 그렇게 해서 기능칩(30B, 31B) 및 더미 칩(71A, 71B)에 의해 형성된 오목부는 다이 본딩 재료(85)로 채워진다.
더미 칩(71A, 71B)은 회로가 형성되지 않은 칩이고, 기능 칩(30B, 31B)은 각각 동일한 두께를 가진다. 따라서, 더미 칩(71A, 71B)이 공급된 경우에도, 제 2 반도체 칩(12H)은 여전히 그 위에 적층될 수 있다. 또한, 예를 들어 기능 칩(30B, 31B) 뿐만 아니라 더미 칩(71A, 71B)에 의해 둘러싸인 오목 부위 내부를 다이 본딩 재료(85)로 채우기 위해 본딩 방법이 사용될 수 있다. 이렇게 다이 본딩 재료(85)로 채우는 것은 상술한 오목 부위를 채우도록 행해진다.
본 실시예에서, 어떠한 회로도 형성되지 않는 더미 칩(71A, 71B)은 열린 공간(70)의 양 끝에서 그것을 막는다는 것을 유념해야 한다. 그러나, 이 더미 칩(71A, 71B) 대신에 회로가 형성된 능동 칩을 사용하는 것 또한 가능하다.
상술한 본 실시예에 따른 분할된 기능 칩(30B, 31B)의 양 끝에 제 3 칩인 더미 칩(71A, 71B)을 설치함으로써, 열린 공간(70)의 내부는 다이 본딩 재료(85)로 채워질 수 있다. 따라서, 열린 공간(70)에서의 갭의 출현은 방지될 수 있고, 가열하는 동안 반도체 장치(10K)에서 크랙 등과 같은 손상의 발생을 줄일 수 있다. 따라서, 본 실시예의 경우 또한, 반도체 장치(10K)의 신뢰도는 개선될 수 있다.
본 발명은 기재된 특정 실시예에 한정되는 것이 아니고, 다양한 변형 및 실시예가 청구한 발명의 범위를 벗어나지 않고 이루어질 수 있다.

Claims (44)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 하나의 패키지 내에 밀봉되는 반도체 장치로서,
    제 1 기능을 갖는 제 1 반도체 칩과,
    제 2 기능을 갖는 제 2 반도체 칩을 구비하며,
    상기 제 1 반도체 칩은 절단되지 않은 스크라이브 라인을 가지며,
    상기 제 1 반도체 칩은 메모리 칩이고, 또한, 스크라이브 라인에 의해 형성된 제 1 기능 칩 및 제 2 기능 칩은 동일한 구성을 갖는 것을 특징으로 하는 반도체 장치.
  5. 하나의 패키지 내에 밀봉되는 반도체 장치로서,
    제 1 기능을 갖는 제 1 반도체 칩과,
    제 2 기능을 갖는 제 2 반도체 칩을 구비하며,
    상기 제 1 반도체 칩은 절단되지 않은 스크라이브 라인을 가지며,
    상기 제 1 반도체 칩은 메모리 칩이고, 상기 제 2 반도체 칩은 로직(logic) 칩이고,
    상기 로직 칩과 외부 접속 단자 사이에는 파워 배선 및 신호 배선을 설치하고,
    상기 메모리 칩과 상기 외부 접속 단자 사이에는 파워 배선만을 설치하고,
    상기 메모리 칩과 상기 로직 칩 사이에는 신호 배선만을 설치하는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 외부 접속 기판을 갖는 지지 기판과,
    상기 지지 기판 위에 적층된 복수의 반도체 칩과,
    상기 복수의 반도체 칩을 밀봉하는 패키지를 포함하고,
    배선은 상기 복수의 반도체 칩으로부터 연장되고, 상기 배선 중에서 외부 접속 단자에 접속되지 않은 것은 각각의 반도체 칩들 사이에 직접 접속되며,
    상기 복수의 반도체 칩 중 하나는 메모리 칩이고, 다른 하나는 상기 메모리 칩 위에 적층된 로직 칩이고,
    상기 로직 칩과 외부 접속 단자 사이에는 파워 배선 및 신호 배선을 설치하고,
    상기 메모리 칩과 상기 외부 접속 단자 사이에는 파워 배선만을 설치하고,
    상기 메모리 칩과 상기 로직 칩 사이에는 신호 배선만을 설치하는 것을 특징으로 하는 반도체 장치.
  8. 삭제
  9. 삭제
  10. 반도체 칩으로서 기능하는 제 1 기능 칩과,
    반도체 칩으로서 기능하고, 상기 제 1 기능 칩에 인접하여 설치된 제 2 기능 칩과,
    상기 제 1 기능 칩 및 상기 제 2 기능 칩을 각각 획정하는 스크라이브(scribe) 라인들을 포함하고,
    상기 제 1 기능 칩 및 상기 제 2 기능 칩의 위치는, 절단 공정을 위한 스크라이브 라인의 선택을 통해 상기 제 1 기능 칩만이 절단될 수 있거나, 또는 상기 제 2 기능 칩만이 절단될 수 있거나, 또는 상기 제 1 기능 칩 및 상기 제 2 기능 칩의 결합 영역이 절단될 수 있도록 설정되며,
    상기 스크라이브 라인은 절단되는 스크라이브 라인 및 절단되지 않는 스크라이브 라인을 포함하며,
    상기 절단되는 스크라이브 라인과 절단되지 않는 스크라이브 라인은 서로 직각으로 교차하며,
    상기 절단되지 않는 스크라이브 라인의 폭은 상기 절단되는 스크라이브 라인의 폭보다 더 좁은 것을 특징으로 하는 반도체 기판.
  11. 하나의 패키지 내에 밀봉되는 반도체 장치로서,
    제 1 기능을 갖는 제 1 반도체 칩과,
    제 2 기능을 갖는 제 2 반도체 칩을 포함하며,
    상기 제 1 반도체 칩은 절단되지 않는 스크라이브 라인을 갖고, 또한, 배선은 스크라이브 라인이 위치하는 곳에 설치되지 않는 것을 특징으로 하는 반도체 장치.
  12. 반도체 칩으로 기능하는 제 1 기능 칩과,
    반도체 칩으로 기능하고, 상기 제 1 기능 칩에 인접하여 설치된 제 2 기능 칩과,
    상기 제 1 기능 칩 및 상기 제 2 기능 칩을 각각 획정하는 스크라이브 라인을 포함하고,
    상기 제 2 기능 칩은 상기 제 1 기능칩을 180도 회전시킨 것을 특징으로 하는 반도체 기판.
  13. 하나의 패키지 내에 밀봉되는 반도체 장치로서, 절단되지 않는 스크라이브 라인을 통하여 결합되는 제 1 기능 칩 및 제 2 기능 칩을 포함하는 제 1 반도체 칩과, 제 2 반도체 칩을 구비하며,
    상기 제 1 반도체 칩을 구성하는 상기 제 2 기능 칩은 상기 제 1 기능칩을 180도 회전시킨 것을 특징으로 하는 반도체 장치.
  14. 외부 접속 단자를 갖는 지지 기판과,
    상기 지지 기판 위에 적층된 복수의 반도체 칩들과,
    상기 복수의 반도체 칩들을 밀봉하는 패키지를 포함하고,
    배선은 상기 복수의 반도체 칩들로부터 연장되고, 상기 배선 중에서 상기 외부 접속 단자에 접속되지 않은 것들은 각각의 반도체 칩들 사이에 직접 접속되고,
    제 1 정전 보호 회로는 상기 외부 접속 단자에 접속된 하나의 반도체 칩의 하나의 단자 위에 설치되고,
    제 2 정전 보호 회로는 외부 접속 단자에 접속되지 않은 배선이 접속된 한 쌍의 단자의 하나의 단자 위에 설치되거나, 상기 한 쌍의 단자의 양 단자 모두 위에 설치되는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 외부 접속 단자에 접속되지 않은 배선이 접속된 상기 단자 위에 설치된 상기 제 2 정전 보호 회로의 구성은, 상기 외부 접속 단자에 접속된 상기 반도체 칩의 상기 단자 위에 설치된 상기 제 1 정전 보호 회로의 구성보다 작은 것을 특징으로 하는 반도체 장치.
  16. 서로 위에 적층되고, 외부에 대해 정보 또는 파워를 송수신하기 위한 복수의 단자들을 갖는 반도체 칩들을 포함하고,
    상기 단자들은 적어도 한 열로 배열되고, 단자를 테스트하기 위한 제 1 영역 및 외부에 대해 정보 또는 파워를 송수신하는 배선이 상기 단자들에 접속된 제 2 영역이 형성되고,
    상기 제 1 영역 및 상기 제 2 영역은 상기 단자들이 상기 열로 배열되는 조건에서 스태거(stagger) 방식으로 배치되는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 단자들은 상기 열로 배열되는 제 1 방향으로 연장하는 제 1 측면 및 상기 제 1 방향에 대해 직교하는 제 2 방향으로 연장하며 제 1 측면보다 긴 제 2 측면을 갖도록 형성되는 것을 특징으로 하는 반도체 장치.
  18. 제 16 항에 기재된 상기 반도체 장치를 제조하는 방법으로서,
    테스트 프로브(test probe)를 상기 제 1 영역에 접촉시킴으로써 상기 반도체 칩을 테스트하는 테스트 단계와,
    상기 테스트 단계가 완료된 후에 외부에 대해 정보 또는 파워를 송수신하기 위한 상기 제 2 영역에 배선을 접속하는 배선 단계를 포함하는 반도체 장치 제조 방법.
  19. 삭제
  20. 외부 접속 단자를 갖는 지지 기판 위에 적층되며, 하나의 패키지 내에 밀봉되는 메모리 칩 및 로직 칩을 포함하고,
    메모리 칩 테스트용 테스트 단자는 상기 메모리 칩 위에 설치되고, 상기 외부 접속 단자에 직접 접속되는 것을 특징으로 하는 반도체 장치.
  21. 상호 정렬을 위해 정렬 마크가 형성되고, 하나의 패키지 내에 적층되는 제 1 및 제 2 반도체 칩을 포함하고,
    상기 정렬 마크는 칩 표면 위에 형성된 커버 막 위에 형성되는 것을 특징으로 하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 정렬 마크와 반도체 칩 패드가 함께 제공되는 것을 특징으로 하는 반도체 장치.
  23. 제 21 항에 있어서,
    상기 정렬 마크와 반도체 칩 패드가 함께 제공되며,
    상기 패드는 비접합(non-bonding) 패드인 것을 특징으로 하는 반도체 장치.
  24. 제 21 항에 있어서,
    상기 제 1 반도체 칩 상에 설치된 정렬 마크 및 상기 제 2 반도체 칩 상에 설치된 정렬 마크는 동일한 형상을 갖는 것을 특징으로 하는 반도체 장치.
  25. 하나의 패키지 내에서 제 1 반도체 칩 위에 적층된 제 2 반도체 칩을 포함하고,
    리던던시(redundancy)를 위한 퓨즈 윈도우가 상기 제 1 반도체 칩 위에 형성되고,
    상기 퓨즈 윈도우는 상기 제 1 반도체 칩 위에 형성된 단자들과 상기 제 2 반도체 칩 위에 형성된 단자들 사이에 위치하거나, 또는 상기 제 1 반도체 칩의 외주부와 단자가 존재하지 않는 상기 제 2 반도체 칩의 외주부 사이에 위치하거나, 또는 상기 제 1 반도체 칩 상에 단자들이 형성되는 위치의 외측에 위치하는 것을 특징으로 하는 반도체 장치.
  26. 하나의 패키지 내에 실장되도록 적층된 복수의 반도체 칩들을 포함하고,
    커버 막은 적어도, 상부층에 위치하는 상기 반도체 칩이 적층되는 영역에서, 하부층에 위치하는 상기 반도체 칩의 영역 위에 형성되는 것을 특징으로 하는 반도체 장치.
  27. 하나의 패키지 내에 메모리 칩 및 로직 칩을 실장하고,
    상기 메모리 칩용 테스트 신호 배선이 상기 메모리 칩과 상기 로직 칩 사이에 직접 배선되고, 테스트 보조 회로가 상기 로직 칩용으로 설치되고, 상기 테스트 신호는 상기 보조 회로를 통해 상기 패키지 위에 설치된 외부 접속 단자로 공급되는 것을 특징으로 하는 반도체 장치.
  28. 하나의 패키지 내에 복수의 반도체 칩들을 실장하도록 적층하고,
    하부층에 위치하는 반도체 칩 위에 모두 설치되며 상부층에 위치하는 반도체 칩에 접속되는 단자들의 위치는 상기 상부층에 위치하는 상기 반도체 칩의 외주부 근방에 배치되는 것을 특징으로 하는 반도체 장치.
  29. 하나의 패키지 내에 복수의 반도체 칩들을 실장하도록 적층하고,
    하부층에 위치하는 반도체 칩 위에 설치되고 상부층에 위치하는 반도체 칩에 접속되는 단자의 위치는 상기 상부층에 위치한 상기 반도체 칩의 외주부 근방에 배치되고,
    로직 회로 그룹들이 상기 하부층에 위치한 상기 반도체 칩 위에 형성된 단자들의 열(列)의 양 측면 위에 형성되는 것을 특징으로 하는 반도체 장치.
  30. 제 29 항에 있어서,
    접속 배선은 상기 로직 회로 그룹들을 서로 접속하기 위해 인접한 단자들의 쌍 사이의 위치에 설치되는 것을 특징으로 하는 반도체 장치.
  31. 제 1 기능을 갖는 제 1 반도체 칩 및 제 2 기능을 갖는 제 2 반도체 칩을 하나의 패키지 내에 밀봉하고,
    상기 제 1 반도체 칩은 복수의 기능 칩들로 분할되고 열린 공간을 갖고서 배치되고, 상기 제 2 반도체 칩은 상기 분할된 복수의 기능 칩들 위에 적층되는 것을 특징으로 하는 반도체 장치.
  32. 제 31 항에 있어서,
    상기 제 1 반도체 칩은 메모리 칩이고, 상기 제 2 반도체 칩은 로직 칩이고,
    상기 메모리 칩은 상기 메모리 칩의 분할시 저장 용량에 따라 분할되는 것을 특징으로 하는 반도체 장치.
  33. 제 31 항에 있어서,
    상기 열린 공간의 분리 거리는 수지 밀봉 중에 밀봉 수지의 유입을 허용하도록 설정되는 것을 특징으로 하는 반도체 장치.
  34. 제 31 항에 있어서,
    상기 제 1 반도체 칩의 두께는 상기 제 2 반도체 칩의 두께보다 더 큰 것을 특징으로 하는 반도체 장치.
  35. 제 31 항에 있어서,
    상기 분할된 기능 칩들의 한 측면에서 상기 개구를 덮도록 제 3 칩이 설치되고,
    다이 본딩 재료가 상기 분할된 기능 칩들 및 상기 제 3 칩에 의해 둘러싸인 부분을 채우는 것을 특징으로 하는 반도체 장치.
  36. 제 20 항 또는 제 27 항에 있어서,
    상기 테스트 신호는 통상적으로 상기 메모리 작동 모드를 실행하기 위한 명령을 나타내는 복수의 제어 신호들의 조합 신호인 것을 특징으로 하는 반도체 장치.
  37. 제 20 항 또는 제 27 항에 있어서,
    상기 테스트 신호는 전체 메모리를 비활성화시키는 제어 신호, 메모리 입력 또는 출력 단자들을 비활성화 시키는 신호, 번인(burn-in) 동안 사용되는 제어 신호 또는 상기 메모리에서 사용되는 제어 정보 신호 중의 어느 하나인 것을 특징으로 하는 반도체 장치.
  38. 제 29 항에 있어서,
    상기 로직 회로 그룹용 신호 배선은 상기 하부층에 위치한 상기 반도체 칩 위에 형성된 단자 열의 양 측부에 설치되는 것을 특징으로 하는 반도체 장치.
  39. 제 1 기능을 갖는 복수의 반도체 칩과,
    제 2 기능을 갖는 제 2 반도체 칩과,
    상기 기능 칩들의 측부에서 개구를 덮도록 설치되는 제 3 칩을 구비하고,
    분할된 상기 기능칩과 상기 제 3 칩에 의해서 둘러싸인 부위에 다이 본딩 재료가 충전되며,
    상기 제 1 및 제 2 반도체 칩과 제 3 칩은 하나의 패키지 내에 밀봉되는 것을 특징으로 하는 반도체 장치.
  40. 제 39 항에 있어서,
    상기 제 1 기능을 갖는 복수의 반도체 칩 및 상기 제 2 반도체 칩은 상기 패키지 내에 적층되는 것을 특징으로 하는 반도체 장치.
  41. 제 39 항에 있어서,
    상기 제 1 기능 및 상기 제 2 기능은 상이한 기능인 것을 특징으로 하는 반도체 장치.
  42. 제 39 항에 있어서,
    상기 제 1 기능을 갖는 상기 제 1 반도체 칩은 메모리 칩이고, 상기 제 2 기능을 갖는 상기 제 2 반도체 칩은 로직 칩이고,
    상기 로직 칩과 외부 접속 단자 사이에는 파워 배선 및 신호 배선을 설치하고,
    상기 메모리 칩과 상기 외부 접속 단자 사이에는 파워 배선만을 설치하고,
    상기 메모리 칩과 상기 로직 칩 사이에는 신호 배선만을 설치하는 것을 특징으로 하는 반도체 장치.
  43. 제 4 항에 있어서,
    상기 제 1 기능을 갖는 상기 제 1 반도체 칩은 메모리 칩이며, 상기 제 2 기능을 갖는 제 2 반도체 칩은 로직 칩이고,
    상기 로직 칩과 외부 접속 단자 사이에는 파워 배선 및 신호 배선을 설치하고,
    상기 메모리 칩과 상기 외부 접속 단자 사이에는 파워 배선만을 설치하고,
    상기 메모리 칩과 상기 로직 칩 사이에는 신호 배선만을 설치하는 것을 특징으로 하는 반도체 장치.
  44. 제 10 항에 있어서,
    인접한 기능 칩들을 접속하는 배선은 스크라이브 라인이 위치하는 곳에 형성되지 않는 것을 특징으로 하는 반도체 기판.
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