KR100630685B1 - 다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치및 집적회로 멀티 칩 패키지 - Google Patents

다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치및 집적회로 멀티 칩 패키지 Download PDF

Info

Publication number
KR100630685B1
KR100630685B1 KR1020040046560A KR20040046560A KR100630685B1 KR 100630685 B1 KR100630685 B1 KR 100630685B1 KR 1020040046560 A KR1020040046560 A KR 1020040046560A KR 20040046560 A KR20040046560 A KR 20040046560A KR 100630685 B1 KR100630685 B1 KR 100630685B1
Authority
KR
South Korea
Prior art keywords
chip
pad
input signal
input
pads
Prior art date
Application number
KR1020040046560A
Other languages
English (en)
Other versions
KR20050121433A (ko
Inventor
류정수
김병윤
김영대
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040046560A priority Critical patent/KR100630685B1/ko
Priority to JP2005179981A priority patent/JP5042469B2/ja
Priority to US11/157,500 priority patent/US7429794B2/en
Publication of KR20050121433A publication Critical patent/KR20050121433A/ko
Application granted granted Critical
Publication of KR100630685B1 publication Critical patent/KR100630685B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치 및 집적회로 멀티 칩 패키지가 개시된다. 상기 집적회로 멀티칩 패키지/집적회로 장치에서는, 제1 칩의 로직 회로에 필요한 입력신호가 제2 칩의 로직 회로에도 필요한 경우에, 동기화기를 경유하여 제1 칩과 제2 칩 각각의 로직 회로들에 동시에 입력신호를 전달한다. 3개 이상의 더 많은 칩들을 하나의 패키지 내에 패키징 하는 경우에도, 동기화기를 경유한 해당 입력신호를 다른 칩들에도 선택적으로 전달할 수 있다.

Description

다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치 및 집적회로 멀티 칩 패키지{Integrated circuit apparatus and multi-chip package inputting signals through other chip}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 집적회로 멀티칩 패키지의 단면도이다.
도 2는 도 1의 집적회로 멀티칩 패키지의 평면도이다.
도 3은 본 발명의 일실시예에 따른 집적회로 멀티칩 패키지/집적회로 장치의 평면도이다.
도 4는 도 3의 동기화기의 일례를 나타내는 블록도이다.
본 발명은 집적회로 멀티칩(multi-chip) 패키지(package)에 관한 것으로, 특히 다른 칩을 경유하여 입력 신호를 전달하는 집적회로(integrated circuit) 멀티칩 패키지 또는 집적회로 장치에 관한 것이다.
오늘날 반도체 메모리 회로 등과 같은 집적회로는 점점 더 고속화, 고용량 화 되어가고 있다. 이러한 집적회로의 성능에 패키지 구조가 미치는 영향도 점점 더 중요해지고 있다. 특히, 패드들(pads)을 효과적으로 배치하고 라우팅(routing)하는 기술은 집적회로의 성능에 크게 영향을 미친다. 일반적으로 집적회로 칩을 고용량화 하기 위하여 두 개 이상의 칩을 하나의 패키지에 쌓아 올리는 멀티 칩 패키징(multi-chip packaging) 방식을 이용한다.
도 1은 일반적인 집적회로 멀티칩 패키지(10)의 단면도이다. 도 2는 도 1의 집적회로 멀티칩 패키지(10)의 평면도이다. 도 1 및 도 2를 참조하면, 두 개 이상의 칩들(11, 12)을 하나의 패키지(10)에 쌓아 올려서 멀티 칩 패키징하는 경우에, 패드들과 PCB 기판(16)에 있는 본딩 핑거들(13)이 본딩 와이어들(14)에 의하여 전기적으로 서로 연결된 모습이 나타나 있다. 본딩 핑거들(13)은 PCB 기판(16) 내의 도전 물질에 의하여 외부 핀들(15)과 전기적으로 연결된다.
이러한 일반적인 패키지(10)는, 개별 칩마다 별도의 입력 신호가 인가되는 "Direct Access" 구조를 가진다. 즉, 제1 칩(11)의 패드들은 본딩 와이어들(bonding wire) 및 본딩 핑거들(bonding finger)을 통하여 외부 핀들과 전기적으로 연결되어, 외부 핀들로부터 입력되는 신호를 받거나 외부 핀들로 출력 신호를 전달한다. 제2 칩(12)의 패드들도 다른 본딩 와이어들 및 본딩 핑거들을 통하여 외부 핀들과 전기적으로 연결되어, 외부 핀들로부터 입력되는 신호를 받거나 외부 핀들로 출력 신호를 전달한다. 도 2의 (A)에 도시된 바와 같이, 경우에 따라서는, 일반적인 패키지(10) 구조에서, 제1 칩(11)의 패드는 직접 외부 핀(15)으로부터 입력 신호를 전달받고, 제1 칩(11)의 패드와 제2 칩(12)의 패드를 연결시키는 본딩 와이어에 의하여 제1 칩(11)의 패드를 거쳐 바로 제2 칩(12)으로 입력 신호가 전달되는 방법을 사용하기도 한다. 이때, 외부 핀들(15)을 통하여 입력되는 신호를 받는 경우에는, 해당 패드들에 연결된 내부 회로를 정전기로부터 보호하기 위하여, 패드들에 접속되는 정전기 대비회로(미도시)가 구비되어 있다. 도 2의 (A)와 같은 구조에서도, 마찬가지로 해당 패드들이 외부 핀들(15)을 통하여 직접 입력 신호를 받고, 외부 환경에 노출되어 있으므로, 제1 칩(11) 및 제2 칩(12) 모두가 해당 패드들에 접속되는 정전기 대비회로(미도시)를 구비하여야 한다. 이와 같은 멀티칩 패키지 구조에 대해서는 한국 공개 특허, "KR1999-0085110"에도 잘 나타나 있다.
이와 같이, "Direct Access" 구조를 가지는 일반적인 멀티칩 패키지(10)에서는, 테스트 단계에서 개별 핀마다 타이밍이나 스트레스 전압 레벨을 자유롭게 조절할 수 있는 장점은 있으나, 한 패키지(10) 내의 칩들 간의 신호 공조(synchronization)가 어렵고, 칩들 각각에 입력 신호를 전달하기 위한 많은 외부 핀들(15)이 구비되어야 하며, ESD/EOS(Electrostatic Defect/Electic Over Stress) 테스트를 패키지(10) 내의 개별 칩 단위로 다루어야만 한다는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 외부 핀수를 줄이고 칩들간 신호공조가 용이하며 칩 사이즈를 저감하기 위하여, 다른 칩을 경유하여 입력 신호를 전달하는 집적회로 멀티칩 패키지 또는 집적회로 장치를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 집적회로 장치는, 제1 칩 및 제2 칩을 구비하는 것을 특징으로 한다. 상기 제1 칩은 패드를 통하여 입력신호를 받아 동작한다. 상기 제2 칩은 상기 제1 칩을 경유하여 입력되는 상기 입력신호를 패드를 통하여 입력받아 동작한다. 상기 제1 칩에서 상기 입력신호를 받는 패드에 접속되는 정전기 대비회로가 구비되고, 상기 제1 칩을 경유한 상기 입력신호를 받는 상기 제2 칩의 패드에 접속되는 정전기 대비회로는 없는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 집적회로 멀티칩 패키지는, 제1 패드들, 제2 패드들, 본딩 핑거들, 제1 본딩 와이어들, 제2 본딩 와이어들, 및 제3 본딩 와이어들을 구비하는 것을 특징으로 한다. 상기 제1 패드들은 제1 칩에 구비된다. 상기 제2 패드들은 제2 칩에 구비된다. 상기 본딩 핑거들은 각각이 외부 핀들과 전기적으로 연결된다. 상기 제1 본딩 와이어들은 상기 제1 패드들 각각과 해당 본딩 핑거들을 전기적으로 연결시킨다. 상기 제2 본딩 와이어들은 제2 패드들 각각과 해당 본딩 핑거들을 전기적으로 연결시킨다. 상기 제3 본딩 와이어들은 상기 제1 패드들 중 하나 이상의 패드들을 통하여 입력되는 입력신호들이 상기 제1 칩 내의 회로를 경유하여 상기 제1 패드들 중 다른 패드들에 전달될 때, 상기 제1 칩 내의 회로를 경유하여 상기 입력신호들을 전달하는 상기 제1 패드들 중 해당 패드들 각각과 상기 제2 패드들 중 해당 패드를 전기적으로 연결시킨다. 상기 제1 칩에는 입력신호를 받는 패드에 접속되는 정전기 대비회로가 구비되고, 상기 제1 칩을 경유한 상기 입력신호를 받는 상기 제2 칩의 패드에 접속되는 정전기 대비회로는 없는 것을 특징으로 한다.
상기 제1 칩은 패드를 통하여 입력되는 입력신호를 받아, 소정 콘트롤 신호에 따라 상기 제1 칩 및 상기 제2 칩 중 적어도 어느 하나를 선택하여, 선택된 칩들에 상기 입력신호를 전달하는 동기화기를 구비하는 것을 특징으로 한다. 상기 동기화기는 상기 입력신호를 소정 클럭신호에 동기시켜 출력하는 것을 특징으로 한다. 상기 동기화기 출력은 상기 제1 칩의 패드를 경유하여 상기 제2 칩의 패드로 입력되는 것을 특징으로 한다. 상기 제1 칩에서 상기 입력신호를 받는 패드에 접속되는 정전기 대비회로가 구비되고, 상기 동기화기 출력을 받는 상기 제2 칩의 패드에 접속되는 정전기 대비회로는 없는 것을 특징으로 한다. 상기 동기화기 출력을 받는 상기 제1 칩의 패드는 외부 핀과 연결되는 경우를 포함하는 것을 특징으로 한다.
상기 집적회로 패키지는, 상기 제1 칩을 경유하여 입력되는 상기 입력신호를 패드를 통하여 입력받아 동작하는 다수의 칩들을 더 구비하는 것을 특징으로 한다. 상기 제1 칩은 패드를 통하여 입력되는 상기 입력신호를 받아, 소정 콘트롤 신호에 따라 상기 제1 칩, 상기 제2 칩, 및 상기 다수의 칩들 중 어느 하나 이상의 칩들을 선택하여, 선택된 칩들에 상기 입력신호를 전달하는 동기화기를 구비하는 것을 특징으로 한다. 상기 동기화기는 상기 입력신호를 소정 클럭신호에 동기시켜 출력하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 집적회로 멀티칩 패키지/집적회로 장치(20)의 평면도이다. 상기 집적회로 멀티칩 패키지/집적회로 장치(20)는, 제1 칩(21) 및 제2 칩(22)을 구비한다. 상기 제1 칩(21)에는 제1 패드들(33)이 구비되고, 상기 제2 칩(22)에는 제2 패드들(42)이 구비된다. 이외에도, 상기 집적회로 멀티칩 패키지/집적회로 장치(20)에는 본딩 핑거들(미도시)(도 1의 13 참조), 제1 본딩 와이어들(51), 제2 본딩 와이어들(52), 및 제3 본딩 와이어들(53)이 구비되어 있다.
상기 제1 칩(21)은 제1 패드들(33)을 통하여 입력신호들(INS)을 받는다. 제1 패드들(33) 각각은 제1 본딩 와이어들(51)에 의하여 해당 본딩 핑거들과 전기적으로 연결되기 때문에, 외부 핀들(54)로부터 입력신호를 받아 제1 칩(21) 내부 회로로 전달한다. 도 1에서 기술된 바와 같이, 본딩 핑거들은 PCB 기판 내의 도전 물질에 의하여 외부 핀들과 전기적으로 연결된다. 상기 제1 칩(21)을 구성하는 제1 로직 회로(31)는 입력신호들(INS)을 받아 동작한다. 도 3에는 편의상 하나의 패드를 통하여 하나의 입력신호(INS)가 전달되는 것으로 도시하였으나, 상기 제1 로직 회로(31)는 다수의 패드들을 통하여 입력되는 다수의 입력신호들(INS)을 받아 동작할 수도 있다. 당연히, 상기 제1 로직 회로(31)의 동작 결과에 따라 필요한 출력들은 제1 패드들(33) 중 어느 하나 이상을 통하여 외부 핀들(54)로 출력될 수 있다. 외부 핀들(54)은 볼 그리드 어레이(Ball Grid Array) 형태인 것이 바람직하지만, 이에 한정되는 것은 아니다. 상기 제1 칩(21)을 구성하는 동기화기(32)는 제1 패드들(33)을 통하여 입력되는 입력신호들(INS)을, 제1 칩(21)의 제1 로직 회로(31) 및 제2 칩(22)의 제2 로직 회로(41), 또는 도시되지는 않았으나 더 많은 다른 칩들 모두에 동시에 전달할 수도 있고, 선택적으로 필요한 칩들에만 전달할 수도 있다. 상기 동기화기(32)에 대해서는, 도 4에서 좀더 자세히 설명된다.
상기 제2 칩(22)의 제2 패드들(42) 중 어느 하나 이상은 상기 제1 칩(21)의 동기화기(32)를 경유하여 입력되는 입력신호들(INS)을 입력받는다. 즉, 상기 제2 칩(22)에 구비된 제2 패드들(42) 중 어느 하나 이상은 상기 제3 본딩 와이어들(53)에 의하여 상기 제1 칩(21)의 제1 패드들(33) 중 해당 패드들로부터 입력신호들(INS)을 받는다. 제1 패드들(33) 중 하나 이상의 패드들을 통하여 입력되는 입력신호들(INS)은, 상기 제1 칩(21) 내의 동기화기(32)를 경유하여 상기 제1 패드들(33) 중 다른 패드들에 전달될 수 있고, 이때, 제3 본딩 와이어들(53)은 상기 제1 칩(21) 내의 동기화기(32)를 경유하여 상기 입력신호들(INS)을 전달하는 상기 제1 패드들(33) 중 해당 패드들 각각과 상기 제2 패드들(42) 중 해당 패드를 전기적으로 연결시킨다. 도 3에 도시된 바와 같이, 상기 동기화기(32) 출력을 받는 상기 제1 칩(21)의 패드는 외부 핀과 연결될 수도 있다.
제2 칩(22)에 구비되는 제2 패드들(42) 중 일부 패드들은 제2 본딩 와이어들(52)에 의하여 해당 본딩 핑거들과 전기적으로 연결되어, 외부 핀들(54)로부터 직접 입력신호를 전달받을 수도 있다. 상기 제2 칩(22)을 구성하는 제2 로직 회로(41)는 제3 본딩 와이어들(53) 또는 제2 본딩 와이어들(52)을 통하여 입력되는 신호들을 받아 동작한다. 상기 제2 로직 회로(41)의 동작 결과에 따라 필요한 출력들은 제2 패드들(42) 중 어느 하나 이상을 통하여 외부 핀들(54)로 출력될 수 있다.
일반적으로, 제1 본딩 와이어들(51) 및 제2 본딩 와이어들(52)에 연결된 해당 패드들을 통하여 신호들을 입력받는 경우에, 해당 패드들에는 ESD(electrostatic defect)에 대비한 정전기 대비회로가 구비된다. 정전기 대비회로는 해당 패드들에 연결된 내부 회로가 외부 환경에서 발생될 수 있는 정전기 고전압에 의하여 파괴되는 것을 방지한다. 따라서, 상기 제1 칩(21)에는 입력신호를 받는 패드에 접속되는 정전기 대비회로가 구비되지만, 상기 제1 칩(21)을 경유하고 제3 본딩 와이어들(53)을 통하여 입력신호를 받는 제2 칩(22)의 패드에 접속되는 정전기 대비회로는 불필요하다.
도 4는 도 3의 동기화기(32)의 일례를 나타내는 블록도이다. 상기 동기화기(32)는 디멀티플렉서(de-multiplexer)(62)를 구비하여, 제1 패드들(33)을 통하여 입력되는 입력신호들(INS)을, 상기 집적회로 멀티칩 패키지/집적회로 장치(20)에 구비되는 칩들 중 필요한 칩들에 선택적으로 전달할 수 있다. 예를 들어, 상기 집적회로 멀티칩 패키지/집적회로 장치(20)에 4 개의 칩들이 구비되는 경우에, 상기 동기화기(32)는 칩 선택을 콘트롤하는 N 비트의 신호 DMUXC의 제어를 받아, 4 개의 칩들 중 입력신호들(INS)을 필요로 하는 어느 하나 이상의 해당 칩들을 선택하여 입력신호들(INS)을 전달할 수 있다. 상기 동기화기(32)가 상기 집적회로 멀티칩 패키지/집적회로 장치(20)에 구비되는 칩들 모두에 항상 동시에 입력신호들(INS)을 전달하는 경우에는, 상기 디멀티플렉서(62)는 요구되지 않으며, 다만, 제1 패드들(33) 중 하나 이상의 패드들을 통하여 입력되는 입력신호들(INS)이 상기 제1 칩(21) 내의 배선을 통하여, 상기 제1 패드들(33) 중 다른 패드들에 전달될 수 있도록 설계될 수 있다. 이때, 제3 본딩 와이어들(53)이 상기 제1 칩(21) 내의 배선을 경유하여 상기 입력신호들(INS)을 전달하는 상기 제1 패드들(33) 중 해당 패드들 각각과 상기 제2 패드들(42) 중 해당 패드를 전기적으로 연결시킨다. 이에 따라, 상기 동기화기(32) 출력은 상기 제1 칩(21)의 패드를 경유하여 상기 제2 칩(22)의 패드로 입력된다.
제1 본딩 와이어들(51) 및 제2 본딩 와이어들(52)에 연결된 해당 패드들을 통하여 외부로부터 신호들을 입력받는 경우에, 해당 패드들에는 ESD(electrostatic defect)에 대비한 정전기 대비회로가 구비된다. 도 4에 도시된 바와 같이, 상기 동기화기(32)가 입력받는 신호들(INS, SCLK, DMUXC)을 전달하는 해당 패드들 각각에도, 정전기 대비회로(61)가 구비된다. 상기 소정 클럭신호(SCLK)는 상기 동기화기(32)가 다른 칩들에 전달하려는 입력신호(INS)를 상기 소정 클럭신호(SCLK)에 동기 시켜 출력하기 위한 것이다. 즉, 상기 집적회로 멀티칩 패키지/집적회로 장치(20)의 테스트 목적이나 실제 동작 시에, 상기 소정 클럭신호(SCLK)를 기준 신호로하여 이에 상기 입력 신호(INS)를 비교하여 동작의 검증이 용이하게 하거나 실제 입력 신호(INS)가 상기 클럭신호(SCLK)에 동기화되도록 하기 위하여 사용된다.
상기 제1 칩(21)에서 상기 동기화기(32)가 신호들(INS, SCLK, DMUXC)을 받는 패드들에는 정전기 대비회로(61)가 접속되지만, 상기 동기화기(32)를 경유하고 제3 본딩 와이어들(53)을 통하여 입력신호를 받는 제2 칩(22)의 해당 패드들에 접속을 위한 정전기를 대비한 회로는 필요없다. 제3 본딩 와이어들(53)을 통하여 입력신호를 받는 제2 칩(22)의 해당 패드들은 외부 환경에 노출되어 있지 않기 때문이다. 위에서 기술한 바와 같이, 상기 동기화기(32) 출력을 받는 상기 제1 칩(21)의 패드는 외부 핀과 연결될 수도 있다. 이 경우에는 해당 패드가 제3 본딩 와이어들(53)을 통하여 제2 칩(22)의 패드와 연결되는 경우에, 제2 칩(22)의 패드도 외부 환경에 노출되므로, 이러한 제2 칩(22)의 패드에는 정전기 대비회로(61)가 요구된다.
위에서 기술한 바와 같이, 본 발명에 따른 집적회로 멀티칩 패키지/집적회로 장치(20)에서는, 제1 칩(21)의 제1 로직 회로(31)에 필요한 입력신호(INS)가 제2 칩(22)의 제2 로직 회로(41)에도 필요한 경우에, 동기화기(32)를 경유하여 제1 칩(21)과 제2 칩(22) 각각의 로직 회로들(31, 41)에 동시에 입력신호(INS)를 전달한다. 3개 이상의 더 많은 칩들을 하나의 패키지 내에 패키징 하는 경우에도, 동기화기(32)를 경유한 해당 입력신호(INS)를 다른 칩들에도 선택적으로 전달할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 집적회로 멀티칩 패키지/집적회로 장치(20)에서는, 동기화 로직을 구비한 칩으로부터 다른 칩이 입력신호를 전달받는 구조를 가지므로, 칩들간의 신호공조가 용이하고, 다른 칩으로부터 입력신호를 전달받는 칩의 패드에는 정전기 대비 회로가 요구되지 않고, 이에 따라 칩 사이즈를 줄일 수 있다. 또한, 제1 칩(21)의 동기화 로직 출력으로부터 입력신호를 전달받는 제2 칩(22)의 패드와 본딩 핑거 사이를 연결하는 본딩 와이어는 제거되므로, 외부 핀수를 줄이고 이에 따라 핀들간의 피치를 늘릴 수 있어서 고정세 서브스트레이트(fine-pitch substrate)에 유리하다. 이와 같은 방법으로 신호가 입력되는 경우에는, 본딩 와이어의 개수가 줄어들게 되므로, 신호선에 의한 파워 노이즈(power noise) 및 커플링 노이즈(coupling noise)도 감소시켜 입력 신호의 안정화에도 기여할 수 있는 효과가 있다.

Claims (20)

  1. 패드를 통하여 입력신호를 받아 동작하는 제1 로직 회로를 포함하는 제1 칩; 및
    상기 제1 칩을 경유하여 입력되는 상기 입력신호를 패드를 통하여 입력받아 동작하는 제2 로직 회로를 포함하는 제2 칩을 구비하는 것을 특징으로 하는 집적회로 장치.
  2. 제 1항에 있어서, 상기 제1 칩에서,
    상기 입력신호를 받는 패드에 접속되는 정전기 대비회로가 구비되고, 상기 제1 칩을 경유한 상기 입력신호를 받는 상기 제2 칩의 패드에 접속되는 정전기 대비회로는 없는 것을 특징으로 하는 집적회로 장치.
  3. 제 1항에 있어서, 상기 제1 칩은,
    패드를 통하여 입력되는 상기 입력신호를 받아, 소정 콘트롤 신호에 따라 상기 제1 칩 및 상기 제2 칩 중 적어도 어느 하나를 선택하여, 선택된 칩들에 상기 입력신호로서 전달하는 동기화기를 구비하는 것을 특징으로 하는 집적회로 장치.
  4. 제 3항에 있어서, 상기 동기화기는,
    상기 입력신호를 소정 클럭신호에 동기시켜 출력하는 것을 특징으로 하는 집적회로 장치.
  5. 제 3항에 있어서, 상기 동기화기 출력은,
    상기 제1 칩의 패드를 경유하여 상기 제2 칩의 패드로 입력되는 것을 특징으로 하는 집적회로 장치.
  6. 제 5항에 있어서, 상기 제1 칩에서,
    상기 입력신호를 받는 패드에 접속되는 정전기 대비회로가 구비되고, 상기 동기화기 출력을 받는 상기 제2 칩의 패드에 접속되는 정전기 대비회로는 없는 것을 특징으로 하는 집적회로 장치.
  7. 제 6항에 있어서, 상기 동기화기 출력을 받는 상기 제1 칩의 패드는,
    외부 핀과 연결되는 경우를 포함하는 것을 특징으로 하는 집적회로 장치.
  8. 제 1항에 있어서, 상기 집적회로 장치는,
    상기 제1 칩을 경유하여 입력되는 상기 입력신호를 패드를 통하여 입력받아 동작하는 다수의 칩들을 더 구비하는 것을 특징으로 하는 집적회로 장치.
  9. 제 8항에 있어서, 상기 제1 칩은,
    패드를 통하여 입력되는 상기 입력신호를 받아, 소정 콘트롤 신호에 따라 상기 제1 칩, 상기 제2 칩, 및 상기 다수의 칩들 중 어느 하나 이상의 칩들을 선택하여, 선택된 칩들에 상기 입력신호로서 전달하는 동기화기를 구비하는 것을 특징으로 하는 집적회로 장치.
  10. 제 9항에 있어서, 상기 동기화기는,
    상기 입력신호를 소정 클럭신호에 동기시켜 출력하는 것을 특징으로 하는 집적회로 장치.
  11. 제1 로직 회로를 포함하는 제1 칩에 구비된 제1 패드들;
    제2 로직 회로를 포함하는 제2 칩에 구비된 제2 패드들;
    각각이 외부 핀들과 전기적으로 연결된 본딩 핑거들;
    상기 제1 패드들 각각과 해당 본딩 핑거들을 전기적으로 연결시키는 제1 본딩 와이어들;
    제2 패드들 각각과 해당 본딩 핑거들을 전기적으로 연결시키는 제2 본딩 와이어들; 및
    상기 제1 패드들 중 하나 이상의 패드들을 통하여 입력되는 입력신호들이 상기 제1 칩 내의 회로를 경유하여 상기 제1 패드들 중 다른 패드들에 전달될 때, 상기 제1 칩 내의 회로를 경유하여 상기 입력신호들을 전달하는 상기 제1 패드들 중 해당 패드들 각각과 상기 제2 패드들 중 해당 패드를 전기적으로 연결시키는 제3 본딩 와이어들을 구비하며,
    상기 제1 로직 회로는 상기 입력신호들을 받아 동작하고, 상기 제2 로직 회로는 상기 입력 신호들을 입력받아 동작하는 것을 특징으로 하는 집적회로 패키지.
  12. 제 11항에 있어서, 상기 제1 칩에는,
    입력신호를 받는 패드에 접속되는 정전기 대비회로가 구비되고, 상기 제1 칩을 경유한 상기 입력신호를 받는 상기 제2 칩의 패드에 접속되는 정전기 대비회로는 없는 것을 특징으로 하는 집적회로 패키지.
  13. 제 11항에 있어서, 상기 제1 칩은,
    패드를 통하여 입력되는 입력신호를 받아, 소정 콘트롤 신호에 따라 상기 제1 칩 및 상기 제2 칩 중 적어도 어느 하나를 선택하여, 선택된 칩들에 상기 입력신호를 전달하는 동기화기를 구비하는 것을 특징으로 하는 집적회로 패키지.
  14. 제 13항에 있어서, 상기 동기화기는,
    상기 입력신호를 소정 클럭신호에 동기시켜 출력하는 것을 특징으로 하는 집적회로 패키지.
  15. 제 13항에 있어서, 상기 동기화기 출력은,
    상기 제1 칩의 패드를 경유하여 상기 제2 칩의 패드로 입력되는 것을 특징으로 하는 집적회로 패키지.
  16. 제 15항에 있어서, 상기 제1 칩에서,
    상기 입력신호를 받는 패드에 접속되는 정전기 대비회로가 구비되고, 상기 동기화기 출력을 받는 상기 제2 칩의 패드에 접속되는 정전기 대비회로는 없는 것을 특징으로 하는 집적회로 패키지.
  17. 제 16항에 있어서, 상기 동기화기 출력을 받는 상기 제1 칩의 패드는,
    외부 핀과 연결되는 경우를 포함하는 것을 특징으로 하는 집적회로 패키지.
  18. 제 11항에 있어서, 상기 집적회로 패키지는,
    상기 제1 칩을 경유하여 입력되는 상기 입력신호를 패드를 통하여 입력받아 동작하는 다수의 칩들을 더 구비하는 것을 특징으로 하는 집적회로 패키지.
  19. 제 18항에 있어서, 상기 제1 칩은,
    패드를 통하여 입력되는 상기 입력신호를 받아, 소정 콘트롤 신호에 따라 상기 제1 칩, 상기 제2 칩, 및 상기 다수의 칩들 중 어느 하나 이상의 칩들을 선택하여, 선택된 칩들에 상기 입력신호를 전달하는 동기화기를 구비하는 것을 특징으로 하는 집적회로 패키지.
  20. 제 19항에 있어서, 상기 동기화기는,
    상기 입력신호를 소정 클럭신호에 동기시켜 출력하는 것을 특징으로 하는 집적회로 패키지.
KR1020040046560A 2004-06-22 2004-06-22 다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치및 집적회로 멀티 칩 패키지 KR100630685B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040046560A KR100630685B1 (ko) 2004-06-22 2004-06-22 다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치및 집적회로 멀티 칩 패키지
JP2005179981A JP5042469B2 (ja) 2004-06-22 2005-06-20 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ
US11/157,500 US7429794B2 (en) 2004-06-22 2005-06-21 Multi-chip packaged integrated circuit device for transmitting signals from one chip to another chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040046560A KR100630685B1 (ko) 2004-06-22 2004-06-22 다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치및 집적회로 멀티 칩 패키지

Publications (2)

Publication Number Publication Date
KR20050121433A KR20050121433A (ko) 2005-12-27
KR100630685B1 true KR100630685B1 (ko) 2006-10-02

Family

ID=35479804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040046560A KR100630685B1 (ko) 2004-06-22 2004-06-22 다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치및 집적회로 멀티 칩 패키지

Country Status (3)

Country Link
US (1) US7429794B2 (ko)
JP (1) JP5042469B2 (ko)
KR (1) KR100630685B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4627286B2 (ja) 2006-09-05 2011-02-09 エルピーダメモリ株式会社 半導体記憶装置及び半導体装置
JP2013089001A (ja) 2011-10-18 2013-05-13 Elpida Memory Inc 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005077339A (ja) 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd 複合半導体装置およびそのテスト方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6173359A (ja) * 1984-09-18 1986-04-15 Fujitsu Ltd 半導体装置
JPS6181660A (ja) * 1984-09-28 1986-04-25 Fujitsu Ltd 半導体装置
US5528083A (en) * 1994-10-04 1996-06-18 Sun Microsystems, Inc. Thin film chip capacitor for electrical noise reduction in integrated circuits
KR19990069438A (ko) 1998-02-09 1999-09-06 김영환 칩 스택 패키지
KR19990069509A (ko) 1998-02-10 1999-09-06 구본준 적층형 메모리모듈 디바이스 및 그것을 이용한 메모리모듈 제조방법
KR19990085110A (ko) 1998-05-13 1999-12-06 윤종용 본딩패드 인터커넥트형 멀티 칩 패키지
JP3876088B2 (ja) * 1999-01-29 2007-01-31 ローム株式会社 半導体チップおよびマルチチップ型半導体装置
JP2002076250A (ja) 2000-08-29 2002-03-15 Nec Corp 半導体装置
JP4091838B2 (ja) 2001-03-30 2008-05-28 富士通株式会社 半導体装置
JP2002353396A (ja) * 2001-05-25 2002-12-06 Sharp Corp 半導体集積回路装置
US6680219B2 (en) * 2001-08-17 2004-01-20 Qualcomm Incorporated Method and apparatus for die stacking
KR100699314B1 (ko) 2002-01-28 2007-03-26 후지쯔 가부시끼가이샤 반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판
US7180175B2 (en) * 2002-02-01 2007-02-20 Stmicroelectronics, Inc. Thermally-enhanced ball grid array package structure and method
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
JP5085829B2 (ja) * 2002-05-07 2012-11-28 メギカ・コーポレイション 集積回路チップ構造
KR100422450B1 (ko) * 2002-05-10 2004-03-11 삼성전자주식회사 반도체 메모리장치의 플립칩 인터페이스회로 및 그 방법
KR100459730B1 (ko) * 2002-12-02 2004-12-03 삼성전자주식회사 핀의 기생 부하를 최소화시키는 멀티 칩 패키지
US20060065962A1 (en) * 2004-09-29 2006-03-30 Intel Corporation Control circuitry in stacked silicon

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005077339A (ja) 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd 複合半導体装置およびそのテスト方法

Also Published As

Publication number Publication date
KR20050121433A (ko) 2005-12-27
US7429794B2 (en) 2008-09-30
JP2006013495A (ja) 2006-01-12
JP5042469B2 (ja) 2012-10-03
US20050280165A1 (en) 2005-12-22

Similar Documents

Publication Publication Date Title
US7880491B2 (en) Multilayer semiconductor device
US10591544B2 (en) Programmable integrated circuits with in-operation reconfiguration capability
US7772708B2 (en) Stacking integrated circuit dies
CN111309284B (zh) 半导体装置
JP2004349694A (ja) 集積回路の相互接続方法
US6876221B2 (en) Fault tolerant semiconductor system
CN105977180B (zh) 具有测试结构的半导体封装元件及其测试方法
US6770493B2 (en) Integrated circuit package capable of operating in multiple orientations
CN116438654A (zh) 芯片堆叠中的时钟树布线
CN114975381A (zh) 处理管芯与存储器管芯之间的通信接口结构
US9356000B2 (en) Semiconductor integrated circuit and semiconductor system with the same
KR100630685B1 (ko) 다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치및 집적회로 멀티 칩 패키지
KR20040002701A (ko) 전자회로장치 및 집적회로장치
US20110302540A1 (en) Semiconductor device comprising shield tree and related layout method
TWI300582B (en) Programming semiconductor dies for pin map compatibility
US20070246835A1 (en) Semiconductor device
JP2005167222A (ja) 半導体チップパッケージ及び基板と半導体チップとの連結方法
EP1099953A3 (en) Semiconductor device with testing capability
US20080197872A1 (en) Semiconductor chip, multi-chip semiconductor device, inspection method of the same, and electric appliance integrating the same
US6753595B1 (en) Substrates for semiconductor devices with shielding for NC contacts
US20020175398A1 (en) Slot apparatus for programmable multi-chip module
US7193314B2 (en) Semiconductor devices and substrates used in thereof
JP2010278061A (ja) 半導体装置
TWI384610B (zh) 半導體裝置組合及用於在半導體裝置組合中建立電連接之方法
KR101100714B1 (ko) 번인보드용 인터페이스 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 14