JP4627286B2 - 半導体記憶装置及び半導体装置 - Google Patents

半導体記憶装置及び半導体装置 Download PDF

Info

Publication number
JP4627286B2
JP4627286B2 JP2006240474A JP2006240474A JP4627286B2 JP 4627286 B2 JP4627286 B2 JP 4627286B2 JP 2006240474 A JP2006240474 A JP 2006240474A JP 2006240474 A JP2006240474 A JP 2006240474A JP 4627286 B2 JP4627286 B2 JP 4627286B2
Authority
JP
Japan
Prior art keywords
signal
circuit
lock
semiconductor memory
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006240474A
Other languages
English (en)
Other versions
JP2008065884A (ja
Inventor
実成 荒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2006240474A priority Critical patent/JP4627286B2/ja
Priority to US11/849,379 priority patent/US7623398B2/en
Publication of JP2008065884A publication Critical patent/JP2008065884A/ja
Application granted granted Critical
Publication of JP4627286B2 publication Critical patent/JP4627286B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関し、特にクロック同期型半導体記憶装置に関する。
近時、クロック同期型半導体記憶装置等において、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ；遅延同期ループ）回路を内臓している半導体記憶装置が主流であり、モジュールにおいては、搭載する半導体記憶装置数分の、ＤＬＬの消費電流が上乗せされた形となり、システムとしての消費電力を増加させている一因となっている。
消費電流の増加による温度上昇（発熱）は、システムの不安定化を招くので消費は少ない方が望ましい。
したがって、本発明の目的は、ＤＬＬ回路を半導体記憶装置のチップを複数備えた半導体装置において、備えた消費電力を低減する半導体記憶装置及び半導体装置を提供することにある。
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
本発明によれば、外部クロック信号に遅延同期したロック信号（ＬＣＬＫ）を自己の半導体記憶装置の内部回路へ出力し、半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号（ＬＣＬＫ）よりも早めたクロック信号である外部クロック信号に遅延同期した信号（「フライングロッククロック信号」という）（ＬＩＯＣＬＫ）を他の半導体記憶装置へ出力する、ＤＬＬ（遅延同期ループ）回路と、前記ＤＬＬ回路の内部信号（ＭＬＣＬＫ）と、他の半導体記憶装置から入力した前記フライングロッククロック信号（ＬＩＯＣＬＫ）のいずれか一方を選択し、前記ロック信号（ＬＣＬＫ）を出力するロッククロックセレクト回路と、を備え、前記ロッククロックセレクト回路は、前記ＤＬＬ回路が活性に制御される第１状態では、前記内部信号（ＭＬＣＬＫ）を選択すると共に、前記ＤＬＬ回路が搭載され該ＤＬＬ回路が非活性に制御される第２状態の他の半導体記憶装置の前記ロッククロックセレクト回路へ前記フライングロッククロック信号を供給し、前記ＤＬＬ回路が非活性に制御される第２状態では、前記ＤＬＬ回路が搭載され該ＤＬＬ回路が活性に制御される第１状態の他の半導体記憶装置から供給される前記フライングロッククロック信号を選択し、該フライングロッククロック信号（ＬＩＯＣＬＫ）から前記ロック信号（ＬＣＬＫ）を生成する半導体記憶装置が提供される。
本発明によれば、専用パッドを介して、ＤＬＬ回路が動作しているチップから、フライングロッククロック信号が供給されるチップでは、そのＤＬＬ回路のほとんどが動作しないため、ＤＬＬ回路の消費電流を削減できる。この結果、モジュール全体として消費電流を低減することができる。
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）回路を備えた半導体記憶装置の積層モジュールまたは半導体記憶装置を複数有するマルチチップモジュール（ＭＣＭ）において、ＤＬＬで遅延調整されたクロック信号（ＣＬＫ）を、一の半導体記憶装置と他の半導体記憶装置間で共用するための専用パッド（ＰＡＤ）を有し、一の半導体記憶装置のＤＬＬを動作させ、他の半導体記憶装置ではＤＬＬを動作させず、一の半導体記憶装置の前記専用パッドから、ＤＬＬで遅延調整されたクロック信号（ＣＬＫ）から作られる、外部クロック信号（ＣＬＫ、ＣＬＫＢ）に遅延同期したクロック信号（「フライングロッククロック信号」という）を出力し、他の半導体記憶装置は、該フライングロッククロック信号を専用パッドから入力する。専用パッドを介して、ＤＬＬ回路が動作しているチップから、フライングロッククロック信号が供給されるチップでは、そのＤＬＬ回路のほとんどが動作しないため、ＤＬＬ回路の消費電流を削減できる。この結果、モジュール全体として消費電流を低減することができる。以下実施例に即して説明する。
図１と図２は、本発明の一実施例の構成を示す図である。図１には、ＤＬＬの専用パッドを有している半導体記憶装置を、２チップ積層化した時のボンディング状態が示されている。図２は、ＤＬＬのロックしたクロック信号から作られる、外部差動クロック信号（ＣＬＫ、ＣＬＫＢ）に同期したフライングロッククロック信号を受け渡す専用パッド（ＤＰＩＯ）を有した半導体記憶装置の内部構成、動作を説明するための図である。
図２を参照すると、モードレジスタセット等の外部コマンドによる、初期設定もしくは別途設けられたボンディングオプション・パッド（ＰＡＤ）から得られる信号にて、フライングロッククロック（ＬＩＯＣＬＫ）を、専用パッド（専用ＰＡＤ）を介して、別チップに供給されるよう設定されたチップＣ１と、フライングロッククロック（ＬＩＯＣＬＫ）を外部から取り込むように設定されたチップＣ２と、を備えている。
チップＣ１とチップＣ２は、ＤＬＬ回路ＤＬ、出力回路群ＤＯ、ＤＱ−パッド群ＰＱ、専用パッドＤＰ、専用パッドＤＰＩＯを備えている。
特に制限されないが、本実施例において、ＤＬＬ回路ＤＬは、
入力信号として、
差動クロックＣＬＫ、ＣＬＫＢ、
アウトプットイネーブル信号ＯＥ、
ＤＬＬイネーブル信号ＤＬＬＥＮ、
ＤＬＬリセット信号ＤＬＬＲＳＴ、および、
ＭＬＣＬＫ
を入力し、
出力信号として
ＬＣＬＫ、および、
ＥＬＣＬＫを出力し、
入出力信号として、フライングロッククロック（ＬＩＯＣＬＫ）を入力／出力し、データ出力のタイミング信号を生成する。
ＣＬＫおよびＣＬＫＢ信号は、外部から差動で入力される基準クロック信号である。
ＤＬＬＥＮ信号は、外部からのモードレジスタ等により設定させるＤＬＬを活性または非活性にするかを選択する信号である。
ＤＬＬＲＳＴ信号は、外部からのモードレジスタ等により設定させるＤＬＬの動作をリセットするための信号である。
ＯＥ信号は、データ出力を有効にするためのアウトプットイネーブル信号である。
ＬＣＬＫ信号は、データ出力に使用するクロックである。
ＥＬＣＬＫ信号およびＭＬＣＬＫ信号は、ワイヤの遅延情報を取得するため信号である。
ＬＩＯＣＬＫ信号は、他のチップへ、フライングロッククロック信号を受け渡すための信号である。
ＰＤ１〜ＰＤｓ信号は、データ出力のためのデータ信号である。
出力回路群ＤＯは、
入力信号が、ＰＤ、ＯＥ、および、ＬＣＬＫであり、
出力信号が、ＤＯＵＴである、
データを出力する出力回路のまとまりで構成される。
ＤＱ−ＰＡＤ（パッド）群ＰＱは、出力回路の出力信号が接続されているパッドである。
専用パッドＤＰは、フライングロッククロックの遅延情報を得るために設けられている。
専用パッドＤＰＩＯは、フライングロッククロックを入出力するためのパッドである。
各ブロック間の結線情報としては、ＤＬＬにてロックされた信号から作られるフライングロッククロック信号が、出力回路群ＤＯのＬＣＬＫとして入力される。
出力回路群ＤＯの出力信号であるＤＯＵＴ信号は、ＤＱ−パッド群ＰＱに接続されている。
ＤＬＬ回路ＤＬの出力信号であるＥＬＣＬＫ信号および入力信号であるＭＬＣＬＫ信号は、専用パッドＤＰと接続され、２個ある専用パッドＤＰは、ボンディングワイヤを介して接続されている。
ＤＬＬ回路ＤＬの入出力信号であるＬＩＯＣＬＫ信号は、専用パッドＤＰＩＯと接続され、チップＣ１の専用パッドＤＰＩＯと、チップＣ２の専用パッドＤＰＩＯとは、ボンディングワイヤを介して接続されている。
図１に示したチップの接続形態は、図２のＤＬＬ専用パッドを有している半導体記憶装置を、２チップ積層化した時のボンディング状態を示している。
図１に示すように、チップ（半導体記憶装置）Ｃ１とチップＣ２とは、積層化されており、外部信号との接続のためのボンディングパッドであるＢ１と、チップＣ１、Ｃ２上にあるチップＰＡＤが、ボンディングワイヤによって接続される。
また、チップＣ１とチップＣ２は、ＤＬＬのロックしたクロック信号から作られる、外部から入力される差動クロック信号ＣＬＫ、ＣＬＫＢに遅延同期したクロックであるフライングロッククロックを受け渡すための専用パッドＤＰＩＯおよびボンディングワイヤ遅延情報取得のための専用パッドＤＰを２個有し、フライングロッククロックを受け渡すための専用パッドは、チップＣ１とＣ２間において、ボンディングワイヤにて接続されている。
また、ボンディングワイヤ遅延情報取得のための専用パッドＤＰ（例えばＥＣＬＫが接続する専用パッド）は、同一の半導体記憶装置内のボンディングワイヤ遅延情報取得のための専用パッド（ＭＬＣＬＫが接続する専用ＰＡＤ）と、ボンディングワイヤ接続されている。
図３は、本実施例のＤＬＬ回路の構成および専用パッドとの接続関係の一例を示す図である。
図３の構成は、ＤＬＬ回路と専用パッド群により構成されている。ＤＬＬ回路は、クロック初段回路ＤＬ０と、遅延生成回路ＤＬ１と、遅延制御回路ＤＬ２と、ロッククロックセレクト回路ＤＬ３と、出力回路レプリカ回路ＤＬ４と、位相判定回路のＤＬ５と、を備えている。
クロック初段回路ＤＬ０は、入力信号であるＣＬＫ、ＣＬＫＢ信号をカレントミラー回路等により構成される差動増幅回路により増幅し、ＲＣＬＫ信号として出力する。
遅延生成回路ＤＬ１は、ＲＣＬＫ信号に、ＤＬＴ［ｔ：１］（ｔは遅延の調整精度により決定される正の整数）で決定される遅延を加えた信号ＥＴＣＬＫを生成する。
遅延制御回路ＤＬ２は、位相判定結果信号であるＤＥＴの状態により、遅延情報のデータをＤＬＴ［ｔ：１］信号として出力する。
ロッククロックセレクト回路ＤＬ３は、出力回路群で供給されるクロック信号ＬＣＬＫの元となる信号を、
ＤＬＬ活性時には、ＭＬＣＬＫ信号、
ＤＬＬ非活性時には、ＬＩＯＣＬＫ信号
をセレクトする。すなわち、ロッククロックセレクト回路ＤＬ３は、ＤＬＬ非活性時には、別チップから専用パッドＤＰＩＯを介してＬＩＯＣＬＫ端子（入出力端子）に入力されるＬＩＯＣＬＫ信号を選択してＬＯＣＫ信号、ＲＬＣＬＫ信号として出力する。
また、ロッククロックセレクト回路ＤＬ３は、ＤＬＬ活性時には、ＲＬＣＬＫ信号を出力するようになっている。
出力回路レプリカ回路ＤＬ４は、ＲＬＣＬＫ信号に対して、出力回路と同等の遅延を持たせＭＣＬＫ信号として出力する。
位相判定回路ＤＬ５は、ＭＣＬＫ信号のエッジと、差動の外部クロック信号ＣＬＫ、ＣＬＫＢのクロス位置とのズレを検出した結果を、ＤＥＴ信号として出力する。
本実施例では、ロッククロックセレクト回路ＤＬ３を新規に設け(従来の構成においては存在しない)、遅延生成回路ＤＬ１の出力信号ＥＴＣＬＫが、ＲＬＣＬＫ信号として、出力回路レプリカ回路ＤＬ４に接続されている。
専用パッド群は、ＭＬＣＬＫおよびＥＬＣＬＫ信号が接続されている専用パッドＤＰ、ＬＩＯＣＬＫ信号が接続されている専用パッドＤＰＩＯを備えている。従来の構成においては、この専用パッドは存在しない。
クロック初段回路ＤＬ０、遅延生成回路ＤＬ１、遅延制御回路ＤＬ２、ロッククロックセレクト回路ＤＬ３、および位相判定回路ＤＬ５に入力されているＤＬＬＥＮ信号は、モードレジスタセット等の外部コマンドによる、初期設定、もしくは、別途設けられたボンディングオプションＰＡＤから得られる信号である。特に制限されないが、ＤＬＬを活性化するときには、ＤＬＬＥＮ信号はＨｉｇｈ（”H”）に設定され、ＤＬＬを非活性にするときは、ＤＬＬＥＮ信号はＬｏｗ（”L”）に設定される。
ＤＬＬ回路において、ＤＬＬＥＮ信号がＬｏｗレベルの非活性時には、ＤＬＬＥＮ信号を入力する各回路の動作を止めるようになっている。
遅延制御回路ＤＬ２に入力されているＤＬＬＲＳＴ信号は、遅延情報をリセットし、初期値に戻すための信号である。
また、ロッククロックセレクト回路ＤＬ３に入力されているＯＥ信号は、出力回路群に入力されるＬＣＬＫ信号を有効にするためのイネーブル信号である。
図４は、本実施例のロッククロックセレクト回路ＤＬ３の構成例を示す図である。構成としては、
図３の専用パッドＤＰと接続されているＭＬＣＬＫ信号を入力して反転しＭＬＣＬＫＢ信号を出力するインバータＪ０と、
図３の専用パッドＤＰＩＯと接続されているＬＩＯＣＬＫ信号を入力して、反転しＬＩＯＣＬＫＢ信号を出力するインバータＪ１（ＩＯＣＬＫ信号の反転レシーバ）と、
ＤＬＬＥＮ、ＥＴＣＬＫ信号を入力し、ＥＴＣＬＫＬＢ信号を出力する２入力ＮＡＮＤ回路Ｊ２と、
ＤＬＬＥＮ、ＥＴＣＬＫ信号を入力しＥＴＣＬＫＥＢ信号を出力する２入力ＮＡＮＤ回路Ｊ３と、
ＤＬＬＥＮ信号を入力して反転しＤＬＬＥＮＢ信号を出力するインバータＪ４と、
ＳＬＣＬＫおよびＯＥ信号を入力しＬＣＬＫＰＢ信号を出力する２入力ＮＡＮＤ回路Ｊ５と、
ＬＣＬＫＰＢ信号を入力して反転しＬＣＬＫ信号を出力するインバータＪ６と、
ＳＬＣＬＫおよびＤＬＬＥＮ信号を入力しＲＬＣＬＫＰＢ信号を出力する２入力ＮＡＮＤ回路Ｊ７と、
ＲＬＣＬＫＰＢ信号を入力しＲＬＣＬＫ信号を出力するインバータＪ８と、
ＥＬＣＬＫを入力とする負荷調整用のインバータＪ９と、
クロックインバータ（ｃｌｏｃｋｅｄ ｉｎｖｅｒｔｅｒ ；クロックドインバータともいう）Ｊ１０〜Ｊ１４と、
を備えている。
クロックインバータＪ１０は、ＭＣＬＫＢ信号がＤＴ（入力）として、ＤＬＬＥＮＢ信号がＥＮＢ（イネーブル信号ＥＮの反転信号）として、ＤＬＬＥＮ信号がＥＮとして、ＳＬＣＬＫ信号が出力ＯＢとして接続されている。
クロックインバータＪ１１は、ＬＩＯＣＬＫＢ信号がＤＴとして、ＤＬＬＥＮ信号がＥＮＢとして、ＤＬＬＥＮＢ信号がＥＮとして、ＳＬＣＬＫがＯＢとして接続されている。
クロックインバータＪ１２は、ＥＴＣＬＫＬＢ信号がＤＴとして、ＤＬＬＥＮＢ信号がＥＮＢとして、ＤＬＬＥＮ信号がＥＮとして、ＬＩＯＣＬＫがＯＢ（専用パッドに接続される）として接続されている。クロックインバータＪ１２とＮＡＮＤ回路Ｊ２がＬＩＯＣＬＫのトライステート型正転出力バッファを構成している。
クロックインバータＪ１３は、ＥＴＣＬＫＥＢ信号がＤＴとして、ＧＮＤがＥＮＢとして、電源がＥＮとして、ＥＬＣＬＫがＯＢとして接続されている。
クロックインバータＪ１４は、ＧＮＤがＤＴとして、電源がＥＮＢとして、ＧＮＤがＥＮとして、ＭＬＣＬＫがＯＢとして接続されている。
クロックインバータＪ１０〜Ｊ１４は同一構成とされ、それぞれ、
ソースが電源、ゲートがＥＮＢに接続されているＰＭＯＳトランジスタＱ１Ｉ（Ｉ＝１〜５）と、
ソースがＰＭＯＳトランジスタＱ１Ｉ（Ｉ＝１〜５）のドレインに接続され、ゲートがＤＴ信号に接続され、ドレインが出力のＯＢに接続されているＰＭＯＳトランジスタＱ２Ｉ（Ｉ＝１〜５）と、
ドレインが出力ＯＢに接続され、ゲートが入力ＤＴに接続されているＮＭＯＳトランジスタＱ３Ｉ（Ｉ＝１〜５）、
ソースがＧＮＤに接続され、ゲートがＥＮに接続され、ドレインがＮＭＯＳトランジスタＱ３Ｉ（Ｉ＝１〜５）のソースに接続されているＮＭＯＳトランジスタＱ４Ｉ（Ｉ＝１〜５）と、
を備えている。
図５は、本実施例のＤＬＬ回路におけるロッククロックセレクト回路ＤＬ３の別の構成例を示す図である。図５を参照すると、図４の構成に対して、入力がＥＬＣＬＫ信号で出力がＭＬＣＬＫ信号である、配線、パッド、ボンディングワイヤ部のレプリカ遅延素子Ｊ１５が追加されている。これ以外の構成は、図４の構成と同様である。レプリカ遅延素子Ｊ１５は、ＥＬＣＬＫの等価遅延素子Ｋ０、パッドの等価遅延素子Ｋ１、ボンディングワイヤの等価遅延素子Ｋ２、パッドの等価遅延素子Ｋ３、ＭＬＣＬＫ配線の等価遅延素子Ｋ４を直列形態に接続して構成され、各々は、それぞれの遅延を複製するための回路（抵抗とＭＯＳキャパシタの積分回路）から構成されている。
次に、本実施例の動作を説明する。
図２において、チップＣ１はモードレジスタセット等の外部コマンドによる初期設定もしくは別途設けられたボンディングオプションＰＡＤから得られる信号にて、フライングロッククロックを、パッドＤＰＩＯを介して、別チップＣ２に供給するように設定されている。
チップＣ２は、フライングロッククロックＬＩＯＣＬＫを外部から取り込むように設定された場合を示している。
チップＣ１におけるＤＬＬＥＮ信号はＨｉｇｈレベルに、チップＣ２におけるＤＬＬＥＮ信号はＬｏｗレベルに設定される。
この状態で、ＤＬＬＥＮ信号がＨｉｇｈとなっているチップＣ１のＤＬＬ回路ＤＬは、活性状態となり、データ出力の遅延を、外部ＣＬＫ、ＣＬＫＢ信号と位相同期させるための動作を行い、位相同期されたロック状態となる。
また、フライングロッククロックＬＩＯＣＬＫと同位相同遅延の信号を、ＥＬＣＬＫ信号として出力する。
チップＣ１におけるＥＬＣＬＫ信号は、専用パッドＤＰにおいて、ボンディングワイヤを介して、ＭＬＣＬＫ信号と接続され、ＭＬＣＬＫ信号はＤＬＬ回路ＤＬに入力されている。
一方、ＤＬＬＥＮ信号がＬｏｗと設定されたチップＣ２におけるＤＬＬ回路ＤＬは、非活性状態となり、ＤＬＬ回路において、ＥＬＣＬＫ信号はＬｏｗとなり（ＤＬＬＥＮがＬｏｗのため、クロックドインバータＪ１３において、ＮＡＮＤ回路Ｊ３の出力はＨｉｇｈとなり、トランジスタＱ３４がオンし、ＥＬＣＬＫ信号はＬｏｗレベル）、ＥＬＣＬＫ信号は、専用パッドＤＰを介してＭＬＣＬＫ信号に接続されているため、Ｌｏｗ状態として、ＤＬＬ回路のＤＬに入力される。
また、チップＣ２におけるＬＩＯＣＬＫ信号は、ＤＬＬＥＮ信号によりハイインピーダンス状態となる（ＤＬＬＥＮがＬｏｗのため、クロックドインバータＪ１２において、ＥＮはＬｏｗ、ＤＬＬＥＮＢはＨｉｇｈとなり、クロックドインバータＪ１２はオフする）。ここで、チップＣ１における出力信号のＬＩＯＣＬＫは、チップＣ１、Ｃ２の専用パッドＤＰＩＯを介して、チップＣ２のＬＩＯＣＬＫ信号と接続されているため、チップＣ２におけるＬＩＯＣＬＫは、チップＣ１のＬＩＯＣＬＫにより駆動されることになる。
上記したボンディング接続したチップは、図１のＤＬＬ専用パッドを有した半導体記憶装置を２チップ積層化した時のボンディング状態の図として表されている。専用パッドＤＰは、チップ内でボンディングされ、専用パッドＤＰＩＯは、チップ間で接続された状態となっている。
各チップ内におけるＬＩＯＣＬＫ、ＭＬＣＬＫおよびＥＬＣＬＫ信号は、配線遅延が等しくなるように同じ負荷で配線されている。
ＬＩＯＣＬＫの配線負荷による遅延をＴＳＬ、ＭＬＣＬＫの配線負荷による遅延をＴＳＭ、ＥＬＣＬＫの配線負荷による遅延をＴＳＥとすると、
ＴＳＬ＝ＴＳＭ＝ＴＳＥ ・・・（１）
となる。
また、各チップにおける、ボンディングワイヤ遅延情報取得のための専用パッドＤＰ間を接続しているボンディングワイヤ（専用パッドＤＰとボンディングワイヤの負荷による遅延をＴＷ１とする）と、
ＬＩＯＣＬＫ信号をチップ間で専用パッドＤＰＩＯを介して接続しているボンディングワイヤ（負荷による遅延をＴＷ２とする）とは、
遅延時間が等しくなるようにボンディングされている。
ＴＷ１＝ＴＷ２ ・・・（２）
以上により、
チップＣ１のＤＬＬ回路ＤＬから出力されているＥＬＣＬＫから専用パッドＤＰ（ボンディングワイヤ遅延情報取得のための専用パッドＤＰ）によるボンディングワイヤを介して、ＭＬＣＬＫとしてＤＬＬ回路ＤＬに入力されるまでの遅延（＝ＴＳＥ＋ＴＷ１＋ＴＳＭ）と、
チップＣ１から出力されたＬＩＯＣＬＫ信号が、チップＣ１の専用パッドＤＰＩＯとチップＣ２の専用パッドＤＰＩＯとをつなぐボンディングワイヤを介してチップＣ２のＬＩＯＣＬＫとしてチップＣ２のＤＬＬ回路ＤＬに入力されるまでの遅延（＝ＴＳＬ＋ＴＷ２＋ＴＳＬ）は
互いに等しいことがわかる。
すなわち、関係式（１）、（２）より、
ＴＳＥ＋ＴＷ１＋ＴＳＭ＝ＴＳＬ＋ＴＷ２＋ＴＳＬ ・・・（３）
となる。
チップＣ１では、ＭＬＣＬＫ信号から作られる信号をＬＣＬＫとして、チップＣ２では、ＬＩＯＣＬＫ信号から作られる信号をＬＣＬＫとして選択して出力することで、ＬＣＬＫは、チップＣ１とＣ２で同一の波形（遷移タイミング等が同一）とすることができる。
次に、このチップ内でのＭＬＣＬＫ信号から作られる信号をＬＣＬＫとして、ＬＩＯＣＬＫ信号から作られる信号をＬＣＬＫとして選択するための構成を図３を参照して説明する。
図３において、ＤＬＬが活性状態にあり、出力回路レプリカ回路ＤＬ４の出力信号ＭＣＬＫのエッジとＣＬＫおよびＣＬＫＢ信号のクロス位置の位相がロックした状態において説明する。
この場合、遅延制御回路ＤＬ２は、前述したように、出力回路レプリカ回路ＤＬ４の出力信号ＭＣＬＫのエッジと、ＣＬＫおよびＣＬＫＢ信号のクロス位置の位相がロックした状態となるように調整された遅延情報信号ＤＬＴ［ｔ：１］を、遅延生成回路ＤＬ１に対して出力する。この情報をもとに、遅延生成回路ＤＬ１は、ＭＣＬＫのエッジと、ＣＬＫおよびＣＬＫＢ信号のクロス位置の位相がロックした状態となるように、入力信号ＲＣＬＫに対して遅延を付加してＥＴＣＬＫ信号を生成する。
このロック状態では、ＲＬＣＬＫ信号は、ＭＣＬＫに対して、出力回路と同遅延を有した出力回路レプリカ回路ＤＬ４の遅延分（遅延量を「ＴＲＥＰ」とする）だけ、早い（位相が進んだ）クロック信号となる。
ここで、図３および図４に示した、ロッククロックセレクト回路の構成例から、ＥＴＣＬＫ信号は、図４の２入力ＮＡＮＤ回路Ｊ３、クロックインバータＪ１３を介してＥＬＣＬＫ信号（ＥＴＣＬＫからＥＬＣＬＫまでの遅延を「ＴＥＥ」とする）となり、このＥＬＣＬＫ信号は、図３の専用パッドＤＰ、専用パッドＤＰ同士を接続しているボンディングワイヤ、専用パッドを介して、ＭＬＣＬＫ信号として、ロッククロックセレクト回路に入力される。この遅延は、前述したように、
ＴＳＥ＋ＴＷ１＋ＴＳＭ
で表せる。
さらに、ＭＬＣＬＫ信号が、図４のインバータＪ０、クロックインバータＪ１０、２入力ＮＡＮＤ回路Ｊ７およびインバータＪ８を通って、ＲＬＣＬＫ信号と接続されている。
ロッククロックセレクト回路内のＭＬＣＬＫからＲＬＣＬＫまでの遅延をＴＭＲとする。
また、ＥＴＣＬＫ信号は、図４の２入力ＮＡＮＤ回路Ｊ２、クロックインバータＪ１２を介してＬＩＯＣＬＫ信号（このＥＴＣＬＫからＬＩＯＣＬＫまでの遅延を「ＴＥＬ」とする）となり、このＬＩＯＣＬＫ信号は、前記したように、チップＣ１の専用パッドＤＰＩＯ、専用パッドＤＰＩＯ間を接続するボンディングワイヤ、チップＣ２の専用パッドＤＰＩＯを介して、チップＣ２のＤＬＬ回路のＬＩＯＣＬＫ信号を入力する、ＤＬＬ回路の入出力端子（ロッククロックセレクト回路ＤＬ３の入出力端子）に接続される。この遅延は、前記したように、
ＴＳＬ＋ＴＷ２＋ＴＳＬ
となる。
さらに、このＬＩＯＣＬＫ信号は、図４のロッククロックセレクト回路内のインバータＪ１、クロックインバータＪ１１、２入力ＮＡＮＤ回路Ｊ７およびインバータＪ８を通ってＲＬＣＬＫ信号と接続されている。ロッククロックセレクト回路内のＬＩＯＣＬＫからＲＬＣＬＫまでの遅延を「ＴＬＲ」とする。前記した図４内の遅延値においては、構成が同一であることから、
ＴＥＥ＝ＴＥＬ ・・・（４）
ＴＭＲ＝ＴＬＲ ・・・（５）
が成り立つ。
また出力を、イネーブルにするＯＥ信号がＨｉｇｈ時のＬＩＯＣＬＫ信号からＬＣＬＫまでの遅延（「ＴＬＬ」とする）は、回路構成が同じであるため、前記遅延のＴＬＲと等しくなる。
すなわち、
ＴＭＲ＝ＴＬＲ＝ＴＬＬ ・・・（６）
前述したように、図５のロッククロックセレクト回路ＤＬ３の構成例２は、図４の構成例１に対して、配線、パッド、ボンディングワイヤ部のレプリカ遅延素子Ｊ１５が追加された形である。図５の構成は、図２、図３で示していたＥＬＣＬＫ、ＭＬＣＬＫの配線、専用パッドＤＰ、専用パッドＤＰを接続しているボンディングワイヤをトランジスタで構成した容量や抵抗素子により等価の遅延（このＪ１５による遅延を、ＴＳＥ＋ＴＷ１＋ＴＳＭと等しくする）を持たせた構成である。
かかる構成により、ＥＬＣＬＫ、ＭＬＣＬＫの配線、専用パッドＤＰ、専用パッドＤＰを接続しているボンディングワイヤを設けなくですむという利点がある。ただし、予め、ボンディングワイヤの材質やボンディングされたときの長さの情報をもとに、等価遅延素子を調整しておく必要がある。
以上の遅延関係を踏まえて、図２でＤＬＬイネーブル信号ＤＬＬＥＮがＨｉｇｈと設定され、フライングロッククロックＬＩＯＣＬＫを供給するように設定されたチップＣ１における、図４のロッククロックセレクト回路の構成例１の動作を示す。
ＨｉｇｈレベルのＤＬＬＥＮ信号と、インバータＪ４により生成されるＤＬＬＥＮの逆データのＬｏｗである、ＤＬＬＥＮＢ信号により、クロックインバータＪ１１およびＪ１０は、それぞれ、Ｊ１１では、ＥＮがＬｏｗとなり、ＥＮＢがＨｉｇｈとなるので、入力信号のＬＩＯＣＬＫＢ信号は、ＳＬＣＬＫとして出力されず、Ｊ１０では、ＥＮがＨｉｇｈとなり、ＥＮＢがＬｏｗとなるので、入力信号のＭＬＣＬＫＢが、逆データのＳＬＣＬＫ信号として出力される。
ＳＬＣＬＫ信号は、２入力ＮＡＮＤ回路Ｊ７の入力ＤＬＬＥＮ信号がＨｉｇｈであるため、ＳＬＣＬＫ信号の逆データが、ＲＬＣＬＫＰＢ信号として出力され、インバータＪ８により、ＲＬＣＬＫＰＢ信号の逆データがＲＬＣＬＫ信号として出力される。
同様に、ＳＬＣＬＫ信号が入力されている２入力ＮＡＮＤ回路Ｊ５においては、出力を有効にするためのイネーブル信号ＯＥがＨｉｇｈ時に、ＳＬＣＬＫ信号の逆データがＬＣＬＫＰＢ信号として出力され、インバータＪ６により、ＬＣＬＫＰＢ信号の逆データがＬＣＬＫ信号として出力され、図２の出力回路群のＬＣＬＫとして入力される。
ＯＥ信号がＬｏｗの時には、２入力ＮＡＮＤ回路Ｊ５の出力ＬＣＬＫＰＢは、Ｈｉｇｈとなり、インバータＪ６の出力ＬＣＬＫはＬｏｗとなる。
２入力ＮＡＮＤ回路Ｊ３は、入力のＤＬＬＥＮがＨｉｇｈのため、ＥＴＣＬＫの逆データがＥＴＣＬＫＥＢ信号として出力され、クロックインバータＪ１３においては、ＥＮがＨｉｇｈ、ＥＮＢがＬｏｗのため、ＥＴＣＬＫＥＢ信号の逆データがＥＬＣＬＫとして出力され、図２の専用パッドＤＰに接続される。
ＥＬＣＬＫに接続されているインバータＪ９は、ＬＩＯＣＬＫに接続されているインバータＪ１により生じる負荷と、同じ負荷を付けるために設けられている。
クロックインバータJ１４は、ＥＮがＬｏｗで、ＥＮＢがＨｉｇｈのため、入力のＧＮＤレベルは出力されない。このクロックインバータＪ１４は、クロックインバータＪ１２によるＬＩＯＣＬＫの負荷と、ＭＬＣＬＫの負荷の等価化ために設けられた素子である。
以上の動作より、ＤＬＬＥＮがＨｉｇｈと設定されたチップＣ１における、図４のＥＴＣＬＫ信号からＲＬＣＬＫ信号までの遅延ＴＤＬＥ（ＯＥがＨｉｇｈ時は、ＥＴＣＬＫ信号からＬＣＬＫまでの遅延も同値となる）は、
図４の２入力ＮＡＮＤ回路Ｊ３およびクロックインバータＪ１３の遅延（ＴＥＥ）と、
ＥＬＣＬＫ信号の配線遅延（ＴＳＥ）と、
専用パッドＤＰおよびＤＰを接続しているボンディングワイヤの遅延（ＴＷ１）と、
ＭＬＣＬＫ信号の配線遅延（ＴＳＭ）と、
図４のクロックインバータＪ１４の負荷による遅延を含むインバータＪ０、クロックインバータＪ１０、２入力ＮＡＮＤ回路Ｊ７、インバータＪ８によるＭＬＣＬＫからＲＬＣＬＫまでの遅延（ＴＭＲ）
の和
ＴＤＬＥ＝ＴＥＥ＋ＴＳＥ＋ＴＷ１＋ＴＳＭ＋ＴＭＲ ・・・（７）
と表すことができる。
ＯＥ信号がＨｉｇｈ状態における、ＥＴＣＬＫからＬＣＬＫに信号が伝わるまでの遅延は、このＥＴＣＬＫからＲＬＣＬＫに信号が伝わるまでの遅延と同じである。
よって、ロック状態であるチップＣ１でのＥＴＣＬＫ信号は、外部差動クロック信号ＣＬＫ、ＣＬＫＢと位相同期された、ＭＣＬＫに対して、
ＴＲＥＰ＋ＴＤＬＥ
だけ早い信号となる。
また、同時に、クロックインバータＪ１２のＥＮがＨｉｇｈでＥＮＢがＬｏｗであることから、ＬＩＯＣＬＫ信号は、ＥＴＣＬＫに対して遅延ＴＥＬを持った信号として出力される。
次に、図２において、ＤＬＬイネーブル信号ＤＬＬＥＮがＬｏｗと設定され、フライングロッククロックが供給されるように設定されたチップＣ２における、図４のロッククロックセレクト回路の構成例１の動作を示す。
ＤＬＬＥＮがＬｏｗから、インバータＪ４の出力信号ＤＬＬＥＮＢ信号はＨｉｇｈとなり、クロックインバータＪ１０およびＪ１１はそれぞれ、Ｊ１０ではＥＮがＬｏｗとなり、ＥＮＢがＨｉｇｈとなるので、入力信号のＭＬＣＬＫＢ信号はＳＬＣＬＫとして出力されず、Ｊ１１ではＥＮがＨｉｇｈとなりＥＮＢがＬｏｗとなるので、入力信号のＬＩＯＣＬＫＢが逆データのＳＬＣＬＫ信号として出力される。
ＳＬＣＬＫ信号は２入力ＮＡＮＤ回路Ｊ７の入力ＤＬＬＥＮ信号がＬｏｗであるため、ＲＬＣＬＫＰＢ信号はＨｉｇｈとして出力され、インバータＪ８の出力のＲＬＣＬＫ信号はＬｏｗとして出力される。
ＳＬＣＬＫ信号が入力されている２入力ＮＡＮＤ回路Ｊ５においては、出力を有効にするためのアウトプットイネーブル信号ＯＥがＨｉｇｈ時にＳＬＣＬＫ信号の逆データがＬＣＬＫＰＢ信号として出力され、インバータＪ６により、ＬＣＬＫＰＢ信号の逆データがＬＣＬＫ信号として出力され、図２の出力回路群のＬＣＬＫとして入力される。
ＯＥ信号がＬｏｗの時には、２入力ＮＡＮＤ回路Ｊ５の出力ＬＣＬＫＰＢは、Ｈｉｇｈとなり、インバータＪ６の出力ＬＣＬＫはＬｏｗとなる。
２入力ＮＡＮＤ回路Ｊ３は、入力のＤＬＬＥＮがＬｏｗのため、出力のＥＴＣＬＫＥＢはＨｉｇｈとなり、クロックインバータＪ１３の出力であるＥＬＣＬＫはＬｏｗとなる。
ＥＬＣＬＫ信号は、専用パッドＤＰに接続されているボンディングワイヤを介してＭＬＣＬＫとして、図４のロッククロックセレクト回路に入力されているため、同様にＬｏｗレベルとなる。
２入力ＮＡＮＤ回路Ｊ２は、入力のＤＬＬＥＮ信号がＬｏｗのため、出力のＥＴＣＬＫＬＢはＨｉｇｈとなる。
ＥＴＣＬＫＬＢ信号が入力のクロックインバータＪ１２は、ＥＮがＬｏｗでＥＮＢがＨｉｇｈとなるため、入力データは出力されず、出力信号のＬＩＯＣＬＫ信号はハイインピーダンス状態となる。
ここで、ＤＬＬＥＮがＨｉｇｈと設定されたチップＣ１のＬＩＯＣＬＫ信号は、出力状態であり、ＬＩＯＣＬＫ信号は、チップＣ１の専用パッドＤＰＩＯとチップＣ２の専用パッドＤＰＩＯを接続しているボンディングワイヤを介して、チップＣ２のＬＩＯＣＬＫに接続されていることから、チップＣ２でのＬＩＯＣＬＫは、チップＣ１のＬＩＯＣＬＫにより駆動されていることになる。
この状態のチップＣ１のＥＴＣＬＫから、チップＣ２のＬＣＬＫまでの遅延ＴＤＬＤは、
チップＣ１における、図４の２入力ＮＡＮＤ回路Ｊ２およびクロックインバータＪ１２の遅延（ＴＥＬ）、
ＬＩＯＣＬＫ信号の配線遅延（ＴＳＬ）、チップＣ１の専用パッドＤＰＩＯとチップＣ２の専用パッドＤＰＩＯを接続しているボンディングワイヤおよび専用パッドの負荷による遅延（ＴＷ２）、
チップＣ２のＬＩＯＣＬＫ信号の配線遅延（ＴＳＬ）、
チップＣ２における、図４のクロックインバータＪ１２の負荷による遅延を含むインバータＪ１、クロックインバータＪ１１、２入力ＮＡＮＤ回路Ｊ５、インバータＪ６によるＬＩＯＣＬＫからＬＣＬＫまでの遅延（ＴＬＬ）
の和
ＴＤＬＤ＝ＴＥＬ＋ＴＳＬ＋ＴＷ２＋ＴＳＬ＋ＴＬＬ ・・・（８）
と表すことができる。
ここで、ＴＤＬＥの遅延（式（７））とＴＤＬＤ（式（８））の遅延は、前記した関係式の
ＴＥＥ＝ＴＥＬ、
ＴＳＥ＝ＴＳＬ、
ＴＷ１＝ＴＷ２、
ＴＳＭ＝ＴＳＬ、
ＴＭＲ＝ＴＬＬ
より、
ＴＤＬＥ＝ＴＤＬＤ ・・・（９）
となり、互いに等しいことがわかる。
図６は、本実施例における、上記タイミング関係を示したタイミングダイアグラムである。
図６のタイミングダイアグラムにおいて、チップＣ１をモードレジスタセット等の外部コマンドによる初期設定もしくは別途設けられたボンディングオプションＰＡＤから得られる信号にて、フライングロッククロックがパッドを介して別チップに供給するように設定し（ＤＬＬＥＮ＝Ｈｉｇｈ）、チップＣ２は、フライングロッククロックを外部から取り込むように設定した場合（ＤＬＬＥＮ＝Ｌｏｗ）を示している。
また、出力をイネーブルにするためのＯＥ信号がＨｉｇｈ状態の場合を示している。
図６のタイミングダイアグラム、および、前記説明より、チップＣ１からフライングロッククロックを供給されたチップＣ２におけるデータ出力タイミングは、チップＣ１と同じになっている。
チップＣ２のこの状態におけるＤＬＬ回路の動作は、図３のロッククロックセレクト回路ＤＬ３の一部のみしか動作していないため、チップＣ２のＤＬＬ回路の消費電流は大幅に低減できることになる。
第１の実施例においては、チップＣ１とＣ２において同状態のボンディング接続関係にあるため、チップＣ１とチップＣ２のＤＬＬの状態を入れ換えることが可能である。
従来の構成では、各半導体記憶装置に搭載されているＤＬＬ回路が全て動作している。これは、積層モジュールにおいても同様である。
これに対して、本実施例では、積層やマルチチップモジュールにおいては、隣接する半導体記憶装置が近いことを利用して、近傍にある半導体記憶装置間では、いずれか１つの半導体記憶装置のＤＬＬのみを動作させ、ロックしたＤＬＬ回路から作られるフライングロッククロックを、近傍にあるチップに供給することで、半導体記憶装置の搭載数に対してＤＬＬの活性数を少なくできるため、モジュール全体として、消費電流を低減することができる。
図７は、本発明の第２の実施例の構成を示す図である。図７には、ＤＬＬのロックしたクロック信号ＣＬＫから作られる外部ＣＬＫ、ＣＬＫＢに同期したクロック信号ＣＬＫの入力・出力専用パッドを有している半導体記憶装置のｎ個チップＣ１〜Ｃｎ（ｎは２以上）の接続構成およびＤＬＬ〜出力までの接続構成が示されている。
それぞれのチップの内部構成は、入力が外部から入力されるＣＬＫ、ＣＬＫＢ、ＤＬＬの活性化信号であるＤＬＬＥＮ、出力を有効にするためのＯＥ、ＣＬＫおよびＣＬＫＢ信号に位相同期化された信号から作られるＬＣＬＫ、ＬＯＣＬＫ１〜ＬＯＣＬＫｎ（フライングロッククロックＬＯＣＬＫ１〜ＬＯＣＬＫｎを「ＬＯＣＬＫ信号群」ともいう）、他のチップからＤＬＬのロッククロックから作られた信号が入力されるＬＩＣＬＫ信号を有するＤＬＬ回路ＤＬ、ＤＬＬ回路によりＣＬＫおよびＣＬＫＢに位相同期化された信号から作られる出力回路の出力用ＣＬＫであるＬＣＬＫ信号、出力を有効にするＯＥ信号および出力するデータ信号であるＰＤが入力で、出力信号がＤＱ−パッドであるＰＱに接続されている出力回路群ＤＯ、出力回路群ＤＯから出力された信号が接続されているＤＱ−パッド群ＰＱ、ＤＬＬ回路ＤＬから出力されたフライングロッククロックのＬＯＣＬＫ信号群およびＤＬＬ回路に入力されるＬＩＣＬＫ信号に接続されているフライングロッククロック入出力パッド群ＰＤＬにより構成される。
また、チップＣ１〜Ｃｍ−１およびＣｍ＋１〜Ｃｎ ＭＲＳ等の外部からのコマンドでフライングロッククロックが供給されるように設定され、チップＣｍはＭＲＳ等の外部からのコマンドでフライングロッククロックを他のチップに供給するように設定されている（ただし、
ｎ＝２の場合、ｎ＝ｍとなり、Ｃ１チップのみ、
ｎ＝３の場合、ｍ＝２、
ｎ＞＝４の場合、ｍ＜＝ｎ−１）。
この場合のチップ間の接続は、チップＣｍの出力専用パッドＬＯｕ（ｕ＝１〜ｍ）はチップの入力専用パッドＬＩＮにボンディングワイヤで接続されている。
ここで、ｕ＝ｍ時は、同一のチップ上でボンディングされることになる。
図８は、本発明の第２の実施例のＤＬＬ回路の構成およびパッドとの接続関係図を示している。
図８と、図３に示した構成（ＤＬＬ回路の構成およびパッドとの接続関係図）との相違点は、図３のロッククロックセレクタ回路ＤＬ３の代わりに、図８のロッククロックセレクタ回路ＤＬ３Ａが設けられ、図３の専用パッド群（ＤＰ、ＤＰＩＯ）の代わりに、図８では、フライングロッククロック入出力パッド群が設けられている。
結線情報として異なるのは、以下の２点（Ａ）、（Ｂ）である。
（Ａ）ロッククロックセレクタ回路ＤＬ３Ａから出力されるフライングロッククロック（ＬＯＣＬＫ信号群）が、ＤＬＬ回路でロックされたクロック信号から作られるフライングロッククロックを共有しようとするチップ数分出力され、それぞれがフライングロッククロック入出力パッド群ＬＯｕと接続されている。
（Ｂ）図３では、ＥＬＣＬＫ信号が専用パッドＤＰ同士を接続しているボンディングワイヤを介してＤＬＬ回路にＭＬＣＬＫとして入力されていたのが、図８では、フライングロッククロックを供給するように設定されたＣｍチップ上で、ＬＯＣＬＫｍ信号が出力パッドＬＯｍと入力パッドＬＩＮを接続しているボンディングワイヤを介して、ＬＩＣＬＫとしてＤＬＬに入力されている。
図９は、図８のロッククロックセレクト回路ＤＬ３Ａの構成例を示す図である。図９の構成は、
ＬＩＣＬＫ信号およびＯＥ信号を入力とし、出力がＬＣＬＫＳＢ信号の２入力ＮＡＮＤ回路Ｒ１と、
ＬＣＬＫＳＢ信号を入力とし、出力がＬＣＬＫ信号のインバータＲ２と、
ＬＩＣＬＫ信号およびＤＬＬＥＮ信号を入力とし、出力がＲＬＣＬＫＳＢ信号である２入力ＮＡＮＤ回路Ｒ３と、
ＲＬＣＬＫＳＢ信号を入力とし、出力がＲＬＣＬＫ信号のインバータＲ４と、
ＤＬＬＥＮ信号およびＥＴＣＬＫ信号を入力とし、出力がＥＮＣＬＫＢ信号である２入力ＮＡＮＤ回路Ｒ５と、
ＥＮＣＬＫＢ信号を入力とし、ＬＯＣＬＫ信号群が出力であるインバータＲ６＿１〜Ｒ６＿ｎと、
を備えている。
次に、本発明の第２の実施例の動作説明をする。図７におけるチップＣｍは、ＭＲＳ等の外部コマンドにより、フライングロッククロックを、ＰＡＤおよびボンディングワイヤを介して、別チップであるＣ１〜Ｃｍ−１、および別チップＣｍ＋１〜Ｃｎに供給するように設定され、ＤＬＬが活性状態（ＤＬＬＥＮ＝Ｈｉｇｈ状態）となる。
チップＣ１〜Ｃｍ−１およびＣｍ＋１〜Ｃｎは、フライングロッククロックを、パッド、および、ボンディングワイヤを介して、チップＣｍから供給されるように設定され、ＤＬＬが非活性（ＤＬＬＥＮ＝Ｌｏｗ状態）となる。
この状態で、チップＣｍにおけるＤＬＬがロック状態となると、図８で示されているチップＣｍのＤＬＬ回路の構成から、ＭＣＬＫのエッジと、外部入力信号であるＣＬＫおよびＣＬＫＢのクロス位置との位相が同期された状態となる。そのため、ＲＬＣＬＫ信号はＭＣＬＫに対して、出力回路レプリカ回路ＤＬ４Ａの遅延（ＴＲＥＰ）分早い信号となる。
チップＣｍにおけるＤＬＬ回路においては、ＤＬＬＥＮ信号がＨｉｇｈであるため、ロッククロックセレクト回路ＤＬ３Ａに入力されているＥＴＣＬＫ信号は、
ＲＬＣＬＫに対して、図９のＥＴＣＬＫ信号からＬＯＣＬＫｍまでの遅延である２入力ＮＡＮＤ回路Ｒ５、インバータＲ６＿ｍの遅延（遅延量を「ＴＥＬｍ」とする）と、
図８のＬＯＣＬＫｍの配線遅延（ＴＳＬＯｍ）と、
ＬＯＣＬＫｍが接続されている出力パッドＬＯｍと、入力パッドＬＩＮを接続しているボンディングワイヤと出力パッドＬＯｍと、入力パッドＬＩＮの負荷による遅延（遅延量を「ＴＢｍ」とする）と、
入力パッドＬＩＮに接続されているＬＩＣＬＫ信号の配線遅延（ＴＳＬＩｍ）、
図９のＬＩＣＬＫからＲＬＣＬＫまでのインバータＲ４、２入力ＮＡＮＤ回路Ｒ３の遅延（遅延量を「ＴＬＲｍ」とする）と
の和
ＴＤＬＥｍ＝ＴＥＬｍ＋ＴＳＬＯｍ＋ＴＢｍ＋ＴＳＬＩｍ＋ＴＬＲｍ ・・・（１０）
の遅延分だけ、早い信号となる。
すなわち、チップＣｍにおける、ＥＴＣＬＫの入力からＬＣＬＫ（ロッククロックセレクト回路ＤＬ３Ａの出力）までの遅延は、ＴＤＬＥｍとなる。
出力をイネーブルにするＯＥ信号がＨｉｇｈの場合、ＬＩＣＬＫからＬＣＬＫまでの２入力ＮＡＮＤ回路Ｒ１が有効になるため、２入力ＮＡＮＤ回路Ｒ１とインバータＲ２との遅延（ＴＬＬｍ）は、ＴＬＲ２の遅延における構成と同じため、同遅延となる。
ＴＬＬｍ＝ＴＬＲｍ ・・・（１１）
すなわち、ＥＴＣＬＫからＬＣＬＫまでの遅延も、ＴＤＬＥｍとなる。
一方、チップＣｍのＥＴＣＬＫ信号からのフライングロッククロックのＬＯＣＬＫ信号を供給されるように設定されたチップＣ１〜Ｃｍ−１およびチップＣｍ＋１〜ＣｎのチップＣｕ（ｕは１〜ｍ−１、ｍ＋１〜ｎの正の整数）における、ＬＣＬＫまでの遅延ＴＤＬＤｕは、
チップＣｍにおける図９のロッククロックセレクト回路における２入力ＮＡＮＤ回路Ｒ５、インバータＲ６＿ｕの遅延（ＴＥＬｕ）と、
ＬＯＣＬＫ群が接続されているフライングロッククロック入出力パッド群ＰＤＬまでの遅延（ＴＳＬＯｕ）と、
フライングロッククロック入出力パッド群の出力パッドＬＯｕと、チップＣｕのフライングロッククロック入出力パッド群の入力パッドＬＩＮに接続されているボンディングワイヤと、出力パッドＬＯｕと、入力パッドＬＩＮの負荷による遅延（遅延量を「ＴＢｕ」とする）と、
チップＣｕにおける、図７のＬＩＣＬＫの配線遅延（ＴＳＬＩｕ）と、
図９の２入力ＮＡＮＤ回路Ｒ１とインバータＲ２の遅延（ＴＬＬｕ）
の和で与えられ、
ＴＤＬＤｕ＝ＴＥＬｕ＋ＴＳＬＯｕ＋ＴＢｕ＋ＴＳＬＩｕ＋ＴＬＬｕ ・・・（１２）
となる。
ここで、ＴＥＬｋ（ｋ＝１〜ｎ）は同一構成であるので、同一の遅延値となる。
また、ＬＯＣＬＫ信号群とＬＩＣＬＫ信号は同配線遅延となるように配線し、ＴＳＬＯｋ（ｋ＝１〜ｎ）とＴＳＬＩｋ（ｋ＝１〜ｎ）の遅延を同一にする。
ＴＢｋ（ｋ＝１〜ｎ）の遅延は、ボンディングによる遅延が等しくなるようにボンディングすることで、等しくする。
図９の２入力ＮＡＮＤ回路Ｒ１とインバータＲ２の遅延であるＴＬＬｋ（ｋ＝１〜ｎ）は同一構成であるため遅延は同じである。また前記したようにＴＬＬｋ＝ＴＬＲｋである。
以上から、
ＴＤＬＥｍ＝ＴＤＬＤｋ
（ｋ＝１〜ｍ−１、ｍ＋１〜ｎ） ・・・（１３）
となり、各チップにおける、ＬＣＬＫ信号のタイミングを同一にすることができる。
本実施例において、ｎチップ内でＤＬＬ回路が活性となっているのは１チップであり、このチップにおいては、ロッククロックから作られるフライングロッククロックを他のチップに供給するため、消費電力は増加する。
一方、他のチップのＤＬＬ回路は非活性であるため、ＤＬＬ回路の消費電力は、ロッククロックセレクト回路の一部のみが動作しているのみであるため、大幅に低減できることになる。
消費電力の増加分とこの低減分において、
増加分＜低減分は、動作回路の比率から容易に推測できるので、本実施例の構成により、モジュール全体におけるＤＬＬの消費電流を大幅に低減できる。
第２の実施例においては、ボンディング構成が、第１の実施例と異なるため、ボンディング後にフライングロッククロックを供給するチップと供給されるチップを入れ換えることはできない。
本発明は、ＤＬＬを備えたＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）等の半導体装置に適用可能である。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の第１の実施例において２チップ積層時のボンディング状態を示す図である。 本発明の第１の実施例の半導体記憶装置と専用パッドとの接続構成を示す図である。 本発明の第１の実施例のＤＬＬ回路の構成と専用パッドとの接続関係を示す図である。 本発明の第１の実施例のロッククロックセレクト回路の構成例を示す図である。 本発明の第１の実施例のロッククロックセレクト回路の別の構成例を示す図である。 本発明の第１の実施例の動作を示すタイミングダイアグラムである。 本発明の第２の実施例の半導体記憶装置と専用パッドとの接続構成を示す図である。 本発明の第２の実施例のＤＬＬ回路の構成と専用パッドとの接続関係を示す図である。 本発明の第２の実施例のロッククロックセレクト回路の構成例を示す図である。
符号の説明
Ｂ１ ボンディングパッド（ＰＡＤ）
Ｃ１、Ｃ２、Ｃｍ、Ｃｎ チップ
ＤＬ ＤＬＬ回路
ＤＬ０、ＤＬ０Ａ クロック初段回路（ＣＬＫ初段回路）
ＤＬ１、ＤＬ１Ａ 遅延生成回路
ＤＬ２、ＤＬ２Ａ 遅延制御回路
ＤＬ３、ＤＬ３Ａ ロッククロックセレクト回路（ロックＣＬＫセレクト回路）
ＤＬ４、ＤＬ４Ａ 出力回路レプリカ回路
ＤＬ５、ＤＬ５Ａ 位相判定回路
ＤＯ 出力回路群
ＤＰ 専用パッド
ＤＰＩＯ 専用パッド
Ｊ０、Ｊ１、Ｊ４、Ｊ６、Ｊ８、Ｊ９ インバータ
Ｊ２、Ｊ３、Ｊ５、Ｊ７ ２入力ＮＡＮＤ回路
Ｊ１０〜Ｊ１４ クロックドインバータ
Ｊ１５ レプリカ遅延素子
Ｋ０ ＥＬＣＬＫの等価遅延素子
Ｋ１ パッドの等価遅延素子
Ｋ２ ボンディングワイヤの等価遅延素子
Ｋ３ パッドの等価遅延素子
Ｋ４ ＭＬＣＬＫ配線の等価遅延素子
ＬＩＮ 入力パッド
ＬＯ１−ＬＯｎ 出力パッド
ＰＱ 出力パッド群（ＤＱ−ＰＡＤ群）
Ｑ１１−Ｑ１５、Ｑ２１−Ｑ２５ ＰｃｈＭＯＳトランジスタ
Ｑ３１−Ｑ３５、Ｑ４１−Ｑ４５ ＮｃｈＭＯＳトランジスタ
Ｒ１、Ｒ３、Ｒ５ ２入力ＮＡＮＤ回路
Ｒ２、Ｒ４、Ｒ６ インバータ回路

Claims (19)

  1. 外部クロック信号に遅延同期したロック信号（ＬＣＬＫ）を自己の半導体記憶装置の内部回路へ出力し、半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号（ＬＣＬＫ）よりも早めたクロック信号である外部クロック信号に遅延同期した信号（「フライングロッククロック信号」という）（ＬＩＯＣＬＫ）を他の半導体記憶装置へ出力する、ＤＬＬ（遅延同期ループ）回路と、
    前記ＤＬＬ回路の内部信号（ＭＬＣＬＫ）と、他の半導体記憶装置から入力した前記フライングロッククロック信号（ＬＩＯＣＬＫ）のいずれか一方を選択し、前記ロック信号（ＬＣＬＫ）を出力するロッククロックセレクト回路と、
    を備え、
    前記ロッククロックセレクト回路は、
    前記ＤＬＬ回路が活性に制御される第１状態では、前記内部信号（ＭＬＣＬＫ）を選択すると共に、前記ＤＬＬ回路が搭載され該ＤＬＬ回路が非活性に制御される第２状態の他の半導体記憶装置の前記ロッククロックセレクト回路へ前記フライングロッククロック信号を供給し、
    前記ＤＬＬ回路が非活性に制御される第２状態では、前記ＤＬＬ回路が搭載され該ＤＬＬ回路が活性に制御される第１状態の他の半導体記憶装置から供給される前記フライングロッククロック信号を選択し、該フライングロッククロック信号（ＬＩＯＣＬＫ）から前記ロック信号（ＬＣＬＫ）を生成する、ことを特徴とする半導体記憶装置。
  2. 外部クロック信号に遅延同期したロック信号（ＬＣＬＫ）を自己の半導体記憶装置の内部回路へ出力し、半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号（ＬＣＬＫ）よりも早めたクロック信号である外部クロック信号に遅延同期した信号（「フライングロッククロック信号」という）（ＬＩＯＣＬＫ）を他の半導体記憶装置へ出力する、ＤＬＬ（遅延同期ループ）回路と、
    前記ＤＬＬ回路の内部信号（ＭＬＣＬＫ）と、他の半導体記憶装置から入力した前記フライングロッククロック信号（ＬＩＯＣＬＫ）のいずれか一方を選択し、前記ロック信号（ＬＣＬＫ）を出力するロッククロックセレクト回路と、
    をそれぞれ備える第１及び第２の半導体記憶装置を有し、
    前記第１の半導体記憶装置は、自己の前記フライングロッククロック信号（ＬＩＯＣＬＫ）を前記第２の半導体記憶装置の前記ロッククロックセレクト回路へ供給し、
    前記第２の半導体記憶装置は、自己の前記ＤＬＬ回路を非活性にすると共に、前記第２の半導体記憶装置のロッククロックセレクト回路は、前記第１の半導体記憶装置から供給された前記フライングロッククロック信号（ＬＩＯＣＬＫ）を選択し、該フライングロッククロック信号（ＬＩＯＣＬＫ）から、自己の前記ロック信号（ＬＣＬＫ）を生成する、ことを特徴とする半導体記憶装置。
  3. 外部クロック信号に遅延同期したロック信号（ＬＣＬＫ）を自己の半導体記憶装置の内部回路へ出力し、半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号（ＬＣＬＫ）よりも早めたクロック信号である外部クロック信号に遅延同期した信号（「フライングロッククロック信号」という）（ＬＩＯＣＬＫ）を他の半導体記憶装置へ出力する、ＤＬＬ（遅延同期ループ）回路と、
    前記ＤＬＬ回路の内部信号（ＭＬＣＬＫ）と、他の半導体記憶装置から入力した前記フライングロッククロック信号（ＬＩＯＣＬＫ）のいずれか一方を選択し、前記ロック信号（ＬＣＬＫ）を出力するロッククロックセレクト回路と、
    少なくとも１つの他の半導体記憶装置へ前記フライングロッククロック信号を供給するか、他の半導体記憶装置のＤＬＬ回路から供給されるフライングロッククロック信号を入力するパッドと、
    を備え、
    前記ＤＬＬ回路が非活性に制御される自己の半導体記憶装置の前記ロッククロックセレクト回路は、前記ＤＬＬ回路が活性に制御される他の半導体記憶装置から、前記パッドに入力された、フライングロッククロック信号を選択し、該フライングロッククロック信号から前記ロック信号（ＬＣＬＫ）を生成する、ことを特徴とする半導体記憶装置。
  4. 前記ＤＬＬ回路の非活性は、ＤＬＬ制御信号によって前記ＤＬＬ回路内の遅延同期ループを非活性にする、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. 前記フライングロッククロック信号を、前記パッドとボンディングワイヤで接続された、前記他の半導体記憶装置のパッドを介して、前記他の半導体記憶装置へ供給するか、又は、前記他の半導体記憶装置のパッドからボンディングワイヤで接続されたパッドを介して、他の半導体記憶装置から、前記フライングロッククロック信号が供給される状態とが、選択自在とされてなる、ことを特徴とする請求項３記載の半導体記憶装置。
  6. 前記他の半導体記憶装置との間を接続するパッドを介した接続による前記遅延情報を、抵抗、容量を用いたレプリカ構成で取得し、前記ロック信号（ＬＣＬＫ）に対して、前記遅延分早めたクロック信号を、前記フライングロッククロック信号として、前記他の半導体記憶装置に供給する、構成とされてなる、ことを特徴とする請求項１又は３に記載の半導体記憶装置。
  7. 前記ＤＬＬ回路は、
    前記遅延情報に対応する遅延値分を前記ロック信号（ＬＣＬＫ）よりも早めたクロック信号である外部クロック信号に遅延同期した別のクロック信号（ＥＬＣＬＫ）を、前記ＤＬＬ回路から出力し一のパッドからボンディングワイヤで接続された他のパッドを介して前記ＤＬＬ回路の入力用の第１の端子（ＭＬＣＬＫ）に入力し、
    前記ＤＬＬ回路の入出力用の第２の端子（ＬＩＯＣＬＫ）から、前記他の半導体記憶装置より供給されるフライングロッククロック信号を前記パッドから配線を介して入力するか、又は、前記ＤＬＬ回路で生成され、外部クロック信号に遅延同期したフライングロッククロック信号を、配線を介して前記パッドに出力し、
    ＤＬＬの活性化を制御するＤＬＬ制御信号を入力し、
    前記ＤＬＬ制御信号の活性化時には、前記第１の端子に入力されるクロック信号を選択して、前記ＤＬＬ回路からのロック信号（ＬＣＬＫ）として出力し、前記ＤＬＬ回路の第２の端子からは、外部クロック信号に遅延同期したフライングロッククロック信号を、前記パッドに出力し、
    前記ＤＬＬ制御信号の非活性化時には、前記第２の端子の出力をハイインピーダンス状態とし、前記第２の端子に入力されるフライングロッククロック信号を選択して、前記ＤＬＬ回路からのロック信号（ＬＣＬＫ）として出力する前記ロッククロックセレクト回路を備えている、ことを特徴とする請求項３記載の半導体記憶装置。
  8. 前記外部クロック信号に遅延同期した別のクロック信号（ＥＬＣＬＫ）が、前記ＤＬＬ回路から出力され配線を介して一のパッドに達し前記一のパッドからボンディングワイヤで接続された他のパッド、配線を介して、前記ＤＬＬ回路の第１の端子（ＭＬＣＬＫ）に入力されるまでの遅延時間と、
    前記ＤＬＬ回路の第２の端子（ＬＩＯＣＬＫ）から出力された、外部クロック信号に遅延同期したフライングロッククロック信号が、配線、前記パッド、ボンディングワイヤを介して前記他の半導体装置のパッドに至り、配線を介して、前記他の半導体装置の第２の端子（ＬＩＯＣＬＫ）に到達するまでの遅延時間と、が互いに等しくなるように設定されている、ことを特徴とする請求項７記載の半導体記憶装置。
  9. 前記ロッククロックセレクト回路において、
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる遅延生成回路の出力である基本信号（ＥＴＣＬＫ）が前記ロッククロックセレクト回路に入力されてから、前記ＤＬＬ回路のロック信号（ＬＣＬＫ）が出力されるまでの遅延時間は、
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる前記遅延生成回路の出力である前記基本信号（ＥＴＣＬＫ）が、前記ロッククロックセレクト回路に入力されてから、ＤＬＬ制御信号が非活性状態の前記他の半導体装置のＤＬＬ回路のロック信号（ＬＣＬＫ）が出力されるまでの遅延時間と等しくなるように設定されている、ことを特徴とする請求項７又は８記載の半導体記憶装置。
  10. 前記別のクロック信号（ＥＬＣＬＫ）を、前記ＤＬＬ回路から出力し一のパッドからボンディングワイヤで接続された他のパッドを介して前記ＤＬＬ回路の入力用の第１の端子（ＭＬＣＬＫ）に入力するまでの、配線、パッド、ボンディングワイヤ部のレプリカ遅延素子を備えている、ことを特徴とする請求項７記載の半導体記憶装置。
  11. 前記ロッククロックセレクト回路において、
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる遅延生成回路の出力である基本信号（ＥＴＣＬＫ）が前記ロッククロックセレクト回路に入力されてから、前記活性化されたＤＬＬ制御信号に対応する前記ＤＬＬ回路のロック信号（ＬＣＬＫ）が出力されるまでの遅延時間は、
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる前記遅延生成回路の出力である前記基本信号（ＥＴＣＬＫ）が前記ロッククロックセレクト回路に入力されてから、
    ＤＬＬ制御信号が非活性状態の前記他の半導体装置のＤＬＬ回路のロック信号（ＬＣＬＫ）が出力されるまでの遅延と等しくなるように設定されている、ことを特徴とする請求項７記載の半導体記憶装置。
  12. 前記ＤＬＬ回路は、前記ロッククロックセレクト回路の出力信号を、直接または出力回路のレプリカ回路を介して、受け、外部クロック信号との位相を検出する位相判定回路と、
    前記位相判定回路の出力を受け、遅延時間を制御する信号を生成する遅延制御回路と、
    前記遅延制御回路の信号にしたがって、外部クロック信号の遅延を可変させる遅延生成回路と、を含む、ことを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置。
  13. それぞれが、クロック信号を遅延同期させるＤＬＬ（遅延同期ループ）回路を備えた半導体記憶装置の積層モジュール又は半導体記憶装置を複数有するマルチチップモジュール構成の半導体装置において、
    それぞれの前記半導体記憶装置の前記ＤＬＬ回路は、
    ＤＬＬ回路の出力信号として外部クロック信号に遅延同期したロック信号（ＬＣＬＫ）を自己の半導体記憶装置の内部回路へ出力し、前記半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号（ＬＣＬＫ）よりも早めたクロック信号である外部クロック信号に遅延同期した信号（「フライングロッククロック信号」という）（ＬＩＯＣＬＫ）を他の半導体記憶装置へ出力し、
    更に、それぞれの前記半導体記憶装置は、自己の半導体記憶装置のＤＬＬ回路の内部信号（ＭＬＣＬＫ）と、前記他の半導体記憶装置から入力した前記フライングロッククロック信号（ＬＩＯＣＬＫ）のいずれか一方を選択し、自己の半導体記憶装置の内部回路へＤＬＬ回路の出力信号として前記ロック信号（ＬＣＬＫ）を出力するロッククロックセレクト回路を含み、
    複数の前記半導体記憶装置の中のＤＬＬ回路が活性される１つの半導体記憶装置は、該ＤＬＬ回路から作られる前記フライングロッククロック信号を、ＤＬＬ回路が非活性状態とされる少なくとも１つの他の半導体記憶装置に供給すると共に、該ロッククロックセレクト回路は、自己のＤＬＬ回路の内部信号（ＭＬＣＬＫ）を前記ロック信号（ＬＣＬＫ）として選択し、
    前記ＤＬＬ回路が非活性状態とされる少なくとも１つの他の半導体記憶装置のロッククロックセレクト回路は、前記ＤＬＬ回路が活性される１つの半導体記憶装置から供給されたフライングロッククロック信号を前記ロック信号（ＬＣＬＫ）として選択し、
    前記半導体記憶装置の搭載数に対して、ＤＬＬ回路の活性数を縮減自在とし、モジュール全体として、消費電流を低減自在としてなる、ことを特徴とする半導体装置。
  14. それぞれが、ＤＬＬ（遅延同期ループ）回路を備えた半導体記憶装置の積層モジュール又は半導体記憶装置を複数有するマルチチップモジュール構成の半導体装置において、
    それぞれの前記半導体記憶装置の前記ＤＬＬ回路は、ＤＬＬ回路の出力信号として外部クロック信号に遅延同期したロック信号（ＬＣＬＫ）を自己の半導体記憶装置の内部回路へ出力し、前記半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号（ＬＣＬＫ）よりも早めたクロック信号である外部クロック信号に遅延同期した信号（「フライングロッククロック信号」という）（ＬＩＯＣＬＫ）を他の半導体記憶装置へ出力し、
    更に、それぞれの前記半導体記憶装置は、自己の半導体記憶装置のＤＬＬ回路の内部信号（ＭＬＣＬＫ）と、前記他の半導体記憶装置から入力した前記フライングロッククロック信号（ＬＩＯＣＬＫ）のいずれか一方を選択し、自己の半導体記憶装置の内部回路へＤＬＬ回路の出力信号として前記ロック信号（ＬＣＬＫ）を出力するロッククロックセレクト回路を含み、
    前記フライングロッククロック信号を、一の半導体記憶装置と他の半導体記憶装置間で共用するための、ＤＬＬ回路に専用のパッドを有し、
    一の半導体記憶装置のＤＬＬ回路を選択的に活性化し、
    他の半導体記憶装置では、そのＤＬＬ回路を選択的に非活性状態とし、
    前記一の半導体記憶装置の前記パッドから、前記ＤＬＬ回路で生成されたフライングロッククロック信号を出力し、
    前記他の半導体記憶装置では、前記フライングロッククロック信号を前記パッドから入力し、
    前記他の半導体記憶装置のロッククロックセレクト回路は、前記入力されたフライングロッククロック信号を選択し、前記ロック信号（ＬＣＬＫ）として前記他の半導体記憶装置内に供給する、ことを特徴とする半導体装置。
  15. 前記ＤＬＬ回路は、前記遅延情報に対応する遅延値分を前記ロック信号（ＬＣＬＫ）よりも早めたクロック信号である外部クロック信号に遅延同期した別のクロック信号（ＥＬＣＬＫ）を、前記ＤＬＬ回路から出力し一のパッドからボンディングワイヤで接続された他のパッドを介して前記ＤＬＬ回路の入力用の第１の端子（ＭＬＣＬＫ）に入力し、
    前記ＤＬＬ回路の入出力用の第２の端子（ＬＩＯＣＬＫ）から、前記他の半導体記憶装置より供給されるフライングロッククロック信号を前記パッドから配線を介して入力するか、又は、前記ＤＬＬ回路で生成され、外部クロック信号に遅延同期したフライングロッククロック信号を、配線を介して前記パッドに出力し、
    ＤＬＬの活性化を制御するＤＬＬ制御信号を入力し、
    前記ＤＬＬ制御信号の活性化時には、前記第１の端子に入力されるクロック信号を選択して、前記ＤＬＬ回路からのロック信号（ＬＣＬＫ）として出力し、前記ＤＬＬ回路の第２の端子からは、外部クロック信号に遅延同期したフライングロッククロック信号を、前記パッドに出力し、
    前記ＤＬＬ制御信号の非活性化時には、前記第２の端子の出力をハイインピーダンス状態とし、前記第２の端子に入力されるフライングロッククロック信号を選択して、前記ＤＬＬ回路からのロック信号（ＬＣＬＫ）として出力する前記ロッククロックセレクト回路を備えている、ことを特徴とする請求項１４記載の半導体装置。
  16. 前記外部クロック信号に遅延同期した別のクロック信号（ＥＬＣＬＫ）が、前記ＤＬＬ回路から出力され配線を介して一のパッドに達し前記一のパッドからボンディングワイヤで接続された他のパッド、配線を介して、前記ＤＬＬ回路の第１の端子（ＭＬＣＬＫ）に入力されるまでの遅延時間と、
    前記ＤＬＬ回路の第２の端子（ＬＩＯＣＬＫ）から出力された、外部クロック信号に遅延同期したフライングロッククロック信号が、配線、前記パッド、ボンディングワイヤを介して前記他の半導体装置のパッドに至り、配線を介して、前記他の半導体装置の第２の端子（ＬＩＯＣＬＫ）に到達するまでの遅延時間と、が互いに等しくなるように設定されている、ことを特徴とする請求項１５記載の半導体装置。
  17. 前記ＤＬＬ回路のロッククロックセレクト回路において、
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる遅延生成回路の出力である基本信号（ＥＴＣＬＫ）が前記ロッククロックセレクト回路に入力されてから、前記ＤＬＬ回路のロック信号（ＬＣＬＫ）が出力されるまでの遅延時間は、
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる遅延生成回路の出力である基本信号（ＥＴＣＬＫ）が前記ロッククロックセレクト回路に入力されてから、ＤＬＬ制御信号が非活性状態の前記他の半導体装置のＤＬＬ回路のロック信号（ＬＣＬＫ）が出力されるまでの遅延時間と、等しくなるように設定されている、ことを特徴とする請求項１６記載の半導体装置。
  18. 前記別のクロック信号（ＥＬＣＬＫ）を、前記ＤＬＬ回路から出力し一のパッドからボンディングワイヤで接続された他のパッドを介して前記ＤＬＬ回路の入力用の第１の端子（ＭＬＣＬＫ）に入力するまでの、配線、パッド、ボンディングワイヤ部のレプリカ遅延素子を備えている、ことを特徴とする請求項１５記載の半導体装置。
  19. 前記ＤＬＬ回路のロッククロックセレクト回路において、
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる遅延生成回路の出力である基本信号（ＥＴＣＬＫ）が前記ロッククロックセレクト回路に入力されてから、前記活性化されたＤＬＬ制御信号に対応する前記ＤＬＬ回路のロック信号（ＬＣＬＫ）が出力されるまでの遅延時間は、
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる前記遅延生成回路の出力である前記基本信号（ＥＴＣＬＫ）が前記ロッククロックセレクト回路に入力されてから、ＤＬＬ制御信号が非活性状態の前記他の半導体装置のＤＬＬ回路のロック信号（ＬＣＬＫ）が出力されるまでの遅延と等しくなるように設定されている、ことを特徴とする請求項１５記載の半導体装置。
JP2006240474A 2006-09-05 2006-09-05 半導体記憶装置及び半導体装置 Active JP4627286B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006240474A JP4627286B2 (ja) 2006-09-05 2006-09-05 半導体記憶装置及び半導体装置
US11/849,379 US7623398B2 (en) 2006-09-05 2007-09-04 Semiconductor memory device and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006240474A JP4627286B2 (ja) 2006-09-05 2006-09-05 半導体記憶装置及び半導体装置

Publications (2)

Publication Number Publication Date
JP2008065884A JP2008065884A (ja) 2008-03-21
JP4627286B2 true JP4627286B2 (ja) 2011-02-09

Family

ID=39150609

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006240474A Active JP4627286B2 (ja) 2006-09-05 2006-09-05 半導体記憶装置及び半導体装置

Country Status (2)

Country Link
US (1) US7623398B2 (ja)
JP (1) JP4627286B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8228704B2 (en) * 2007-02-28 2012-07-24 Samsung Electronics Co., Ltd. Stacked semiconductor chip package with shared DLL signal and method for fabricating stacked semiconductor chip package with shared DLL signal
KR100931026B1 (ko) * 2008-07-10 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100951667B1 (ko) * 2008-08-19 2010-04-07 주식회사 하이닉스반도체 패드를 포함하는 반도체 메모리 장치
KR101263663B1 (ko) * 2011-02-09 2013-05-22 에스케이하이닉스 주식회사 반도체 장치
US8525569B2 (en) 2011-08-25 2013-09-03 International Business Machines Corporation Synchronizing global clocks in 3D stacks of integrated circuits by shorting the clock network
US8476771B2 (en) 2011-08-25 2013-07-02 International Business Machines Corporation Configuration of connections in a 3D stack of integrated circuits
US8576000B2 (en) 2011-08-25 2013-11-05 International Business Machines Corporation 3D chip stack skew reduction with resonant clock and inductive coupling
US8516426B2 (en) 2011-08-25 2013-08-20 International Business Machines Corporation Vertical power budgeting and shifting for three-dimensional integration
US8587357B2 (en) 2011-08-25 2013-11-19 International Business Machines Corporation AC supply noise reduction in a 3D stack with voltage sensing and clock shifting
US8381156B1 (en) 2011-08-25 2013-02-19 International Business Machines Corporation 3D inter-stratum connectivity robustness
US8476953B2 (en) 2011-08-25 2013-07-02 International Business Machines Corporation 3D integrated circuit stack-wide synchronization circuit
US8519735B2 (en) 2011-08-25 2013-08-27 International Business Machines Corporation Programming the behavior of individual chips or strata in a 3D stack of integrated circuits
JP2013089001A (ja) 2011-10-18 2013-05-13 Elpida Memory Inc 半導体装置
US9231603B2 (en) 2014-03-31 2016-01-05 International Business Machines Corporation Distributed phase detection for clock synchronization in multi-layer 3D stacks
TWI585427B (zh) * 2016-05-24 2017-06-01 國立中央大學 延遲量測電路及其量測方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118346A (ja) * 1997-04-25 1999-01-12 Sharp Corp 半導体集積回路装置
JPH1186546A (ja) * 1997-09-09 1999-03-30 Fujitsu Ltd 半導体装置及び半導体システム
JPH11340421A (ja) * 1998-05-25 1999-12-10 Fujitsu Ltd メモリ及びロジック混載のｌｓｉデバイス
JP2002015567A (ja) * 2000-06-26 2002-01-18 Fujitsu Ltd 半導体記憶装置
JP2002318638A (ja) * 2001-04-24 2002-10-31 Hitachi Ltd 情報処理システム及び半導体集積回路装置
JP2005228932A (ja) * 2004-02-13 2005-08-25 Sony Corp 半導体装置
JP2006013495A (ja) * 2004-06-22 2006-01-12 Samsung Electronics Co Ltd 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW432669B (en) 1997-04-25 2001-05-01 Sharp Kk Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power
US6759881B2 (en) * 2002-03-22 2004-07-06 Rambus Inc. System with phase jumping locked loop circuit
JP3838939B2 (ja) * 2002-05-22 2006-10-25 エルピーダメモリ株式会社 メモリシステムとモジュール及びレジスタ
JP2004055100A (ja) * 2002-07-24 2004-02-19 Elpida Memory Inc メモリモジュールの救済方法、メモリモジュール、及び揮発性メモリ
US7464225B2 (en) * 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118346A (ja) * 1997-04-25 1999-01-12 Sharp Corp 半導体集積回路装置
JPH1186546A (ja) * 1997-09-09 1999-03-30 Fujitsu Ltd 半導体装置及び半導体システム
JPH11340421A (ja) * 1998-05-25 1999-12-10 Fujitsu Ltd メモリ及びロジック混載のｌｓｉデバイス
JP2002015567A (ja) * 2000-06-26 2002-01-18 Fujitsu Ltd 半導体記憶装置
JP2002318638A (ja) * 2001-04-24 2002-10-31 Hitachi Ltd 情報処理システム及び半導体集積回路装置
JP2005228932A (ja) * 2004-02-13 2005-08-25 Sony Corp 半導体装置
JP2006013495A (ja) * 2004-06-22 2006-01-12 Samsung Electronics Co Ltd 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ

Also Published As

Publication number Publication date
US20080054965A1 (en) 2008-03-06
US7623398B2 (en) 2009-11-24
JP2008065884A (ja) 2008-03-21

Similar Documents

Publication Publication Date Title
JP4627286B2 (ja) 半導体記憶装置及び半導体装置
US6757212B2 (en) Clock synchronous type semiconductor memory device
US6703879B2 (en) Clock generation circuit, control method of clock generation circuit and semiconductor memory device
US8026747B2 (en) Apparatus and method for multi-phase clock generation
US6205086B1 (en) Phase control circuit, semiconductor device and semiconductor memory
US7489172B2 (en) DLL driver control circuit
US6205082B1 (en) LSI device with memory and logics mounted thereon
US6995591B2 (en) Register controlled delay locked loop with low power consumption
US8351283B2 (en) Semiconductor storage device
US8867301B2 (en) Semiconductor device having latency counter to control output timing of data and data processing system including the same
JP4040140B2 (ja) 半導体装置及びそのアクセスタイム調整方法
US7719334B2 (en) Apparatus and method for multi-phase clock generation
KR20120056268A (ko) 다이 위치 보상
JP2015012352A (ja) 半導体装置
JP2010219751A (ja) 半導体装置
JP4495381B2 (ja) 半導体メモリデバイス
US20040178835A1 (en) Duty cycle correction circuit of delay locked loop and delay locked loop having the duty cycle correction circuit
JP2009295263A (ja) 半導体メモリ装置
JP3953206B2 (ja) 高速クロックに対応可能な入力バッファを持つ集積回路装置
JPH10303727A (ja) データレシーバ
JP2003283477A (ja) 半導体集積回路
Na et al. A 1.8-Gb/s/Pin 16-Tb NAND flash memory multi-chip package with F-chip for high-performance and high-capacity storage
JP5056070B2 (ja) Ｄｄｒ−ｓｄｒａｍインターフェース回路
JP2005071569A (ja) 半導体素子における位相遅延補償装置及びその方法
US11183980B1 (en) Power amplifier having a spread of graded outputs

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080805

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100308

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101102

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101104

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4627286

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250