JPH1186546A - 半導体装置及び半導体システム - Google Patents

半導体装置及び半導体システム

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JPH1186546A JP24428597A JP24428597A JPH1186546A JP H1186546 A JPH1186546 A JP H1186546A JP 24428597 A JP24428597 A JP 24428597A JP 24428597 A JP24428597 A JP 24428597A JP H1186546 A JPH1186546 A JP H1186546A
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正夫 中野
Takaaki Suzuki
孝章 鈴木
Hiroyoshi Tomita
浩由 富田
Toshiya Uchida
敏也 内田
Yasuharu Sato
靖治 佐藤
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淳 畠山
Masato Matsumiya
正人 松宮
Yasuro Matsuzaki
康郎 松崎
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Abstract

(57)【要約】 【課題】本発明は、低いコストでワンチップＬＳＩと同
等のデータ転送速度を達成する半導体システムを提供す
ることを目的とする。 【解決手段】半導体システムは、少なくとも一つのロジ
ックチップと、一辺が少なくとも一つのロジックチップ
の一辺と対向するように配置される少なくとも一つのメ
モリチップと、隣接するメモリチップとデータ転送をす
るために少なくとも一つのロジックチップに設けられる
第１の入出力端子と、隣接するロジックチップとデータ
転送をするために少なくとも一つのメモリチップに設け
られる第２の入出力端子と、少なくとも一つのロジック
チップと少なくとも一つのメモリチップを内部に格納す
るパッケージを含み、第１の入出力端子は少なくとも一
つのロジックチップの上記一辺に設けられ、第２の入出
力端子は少なくとも一つのメモリチップの上記一辺に設
けられることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置及
び半導体システムに関し、詳しくはメモリチップとロジ
ックチップを一つのパッケージに混載したデバイス（Ｍ
ＣＰ：Multi-ChipPackage）に関する。
【０００２】
【従来の技術】従来ロジックデバイスとメモリデバイス
とを接続する際、一般的には、共通のバスを介して両デ
バイスを接続する。図２４（Ａ）は、共通バスを介した
ロジックデバイスとメモリデバイスとの接続の従来例を
示す。図２４（Ａ）に示されるように、ロジックデバイ
ス５０１とメモリデバイス５０２が、共通のバス５０３
に接続され、このバス５０３を介すことでロジックデバ
イス５０１とメモリデバイス５０２間のデータ転送が行
われる。
【０００３】データ処理の高速化をはかるためにはロジ
ックデバイスとメモリデバイスとの間のデータ転送速度
を向上させることが必要であるが、そのためには、図２
４に於てバス５０３の信号線の本数を増やすこと、デー
タ転送のクロック周波数を上げることが考えられる。バ
スの信号線を増やす方法は、バス信号線の占める面積や
消費電力が増加するという問題があり好ましくない。ま
たデータ転送のクロック周波数を上げる方法は、バス信
号線の信号伝送能力の限界や各デバイスのデータ入出力
スピードの限界が問題となり、これらの限界を越えて周
波数を上げていくことは困難である。
【０００４】これらの問題に対応する技術として、ロジ
ックデバイスとメモリデバイスとを同一のチップ上に搭
載したワンチップＬＳＩがある。図２４（Ｂ）は、ロジ
ックデバイスとメモリデバイスとをワンチップ化したワ
ンチップＬＳＩの例を示す。図２４（Ｂ）に示されるよ
うに、ワンチップＬＳＩ５１０には、メモリ部５１１と
ロジック部５１２とが搭載される。メモリ部５１１とロ
ジック部５１２間はチップ内の配線によって接続されて
いるので、高速なデータ転送を行うことが出来る。
【０００５】しかしワンチップＬＳＩを製造するために
は、メモリ部５１１とロジック部５１２を同一プロセス
で製造するための新プロセス技術の開発が必要となり、
コスト増加を招く。また共通のプロセスで製造されたメ
モリ部５１１とロジック部５１２とは、夫々を専用のプ
ロセスで製造した場合と比較して、性能が低下してしま
う可能性が高い。
【０００６】
【発明が解決しようとする課題】このように共通のバス
でロジックデバイスとメモリデバイスとを接続した場合
には、両デバイス間でのデータ転送速度を上げることが
難しく、またロジック部とメモリ部とを同一のチップ上
に搭載したワンチップＬＳＩでは、コスト増加及び性能
低下という問題が生じてしまう。
【０００７】従って本発明は、低いコストでワンチップ
ＬＳＩと同等のデータ転送速度を達成する半導体システ
ムを提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１の発明に於て
は、半導体システムは、少なくとも一つのロジックチッ
プと、一辺が該少なくとも一つのロジックチップの一辺
と対向するように配置される少なくとも一つのメモリチ
ップと、隣接するメモリチップとデータ転送をするため
に該少なくとも一つのロジックチップに設けられる第１
の入出力端子と、隣接するロジックチップとデータ転送
をするために該少なくとも一つのメモリチップに設けら
れる第２の入出力端子と、該少なくとも一つのロジック
チップと該少なくとも一つのメモリチップを内部に格納
するパッケージを含み、該第１の入出力端子は該少なく
とも一つのロジックチップの該一辺に設けられ、該第２
の入出力端子は該少なくとも一つのメモリチップの該一
辺に設けられることを特徴とする。
【０００９】請求項２の発明に於ては、請求項１記載の
半導体システムに於て、前記第１の入出力端子と前記第
２の入出力端子とは、隣接するロジックチップとメモリ
チップとの間で、対向した位置に配置されることを特徴
とする。請求項３の発明に於ては、請求項２記載の半導
体システムに於て、前記第１の入出力端子と前記第２の
入出力端子とを前記隣接するロジックチップとメモリチ
ップとの間で接続する接続配線を更に含み、該接続配線
は該隣接するロジックチップとメモリチップとの間で同
一長であることを特徴とする。
【００１０】請求項４の発明に於ては、請求項３記載の
半導体システムに於て、前記接続配線は、前記第１の入
出力端子と前記第２の入出力端子との間を最短距離で接
続することを特徴とする。請求項５の発明に於ては、請
求項２記載の半導体システムに於て、前記第１の入出力
端子と前記第２の入出力端子とを、前記隣接するロジッ
クチップとメモリチップとの間で接続する接続配線を更
に含み、該接続配線はワイヤボンディングを含むことを
特徴とする。
【００１１】請求項６の発明に於ては、請求項１記載の
半導体システムに於て、隣接するメモリチップとデータ
転送をするために該少なくとも一つのロジックチップに
設けられる第１の入出力回路部と、隣接するロジックチ
ップとデータ転送をするために該少なくとも一つのメモ
リチップに設けられる第２の入出力回路部と、該第１の
入出力回路部と該第２の入出力回路部とに共通の電源電
圧を供給する電源配線を更に含むことを特徴とする。
【００１２】請求項７の発明に於ては、請求項６記載の
半導体システムに於て、前記少なくとも一つのロジック
チップの前記一辺に設けられ前記電源配線から電源電圧
を受け取る電源端子と、前記少なくとも一つのメモリチ
ップの前記一辺に設けられ前記電源配線から電源電圧を
受け取る電源端子を更に含み、前記電源配線は隣接する
ロジックチップとメモリチップとの間に配置されること
を特徴とする。
【００１３】請求項８の発明に於ては、請求項６記載の
半導体システムに於て、前記少なくとも一つのロジック
チップ及び前記少なくとも一つのメモリチップの一方に
設けられ前記電源電圧を降圧して降圧電圧を生成する降
圧回路と、該降圧電圧を該少なくとも一つのロジックチ
ップ及び該少なくとも一つのメモリチップの該一方から
他方へ供給する降圧配線を更に含むことを特徴とする。
【００１４】請求項９の発明に於ては、請求項６記載の
半導体システムに於て、前記電源配線は、前記第１の入
出力回路部と前記第２の入出力回路部とに対して、専用
の電源電圧を供給することを特徴とする。請求項１０の
発明に於ては、請求項１記載の半導体システムに於て、
隣接するメモリチップとデータ転送をするために該少な
くとも一つのロジックチップに設けられる第１の入出力
回路部と、隣接するロジックチップとデータ転送をする
ために該少なくとも一つのメモリチップに設けられる第
２の入出力回路部と、を更に含み、該第１の入出力回路
部と該第２の入出力回路部は、ＣＭＯＳ型の回路である
信号出力部と信号入力部とを含み、出力信号の振幅は、
該信号出力部に供給される電源電圧に略等しいことを特
徴とする。
【００１５】請求項１１の発明に於ては、請求項１記載
の半導体システムに於て、前記少なくとも一つのメモリ
チップと前記パッケージ外部に設けられた別の記憶装置
との間でデータ転送を行うために該少なくとも一つのメ
モリチップに設けられるの第３の入出力端子を更に含
み、該第３の入出力端子は該少なくとも一つのメモリチ
ップの前記一辺とは別の辺に設けられることを特徴とす
る。
【００１６】請求項１２の発明に於ては、請求項１１記
載の半導体システムに於て、前記少なくとも一つのメモ
リチップは、前記少なくとも一つのロジックチップから
ランダムアクセス可能な第１の記憶部と、前記第３の入
出力端子から供給されたデータを一時的に蓄えた後に該
第１の記憶部に転送する第２の記憶部を含むことを特徴
とする。
【００１７】請求項１３の発明に於ては、請求項１１記
載の半導体システムに於て、前記少なくとも一つのメモ
リチップは、前記少なくとも一つのロジックチップから
ランダムアクセス可能な第１の記憶部と、前記第１の記
憶部から供給されたデータを一時的に蓄えた後に該第３
の入出力端子に送出する第２の記憶部を含むことを特徴
とする。
【００１８】請求項１４の発明に於ては、半導体装置
は、チップの一辺に配置されたクロック受信用端子と、
該一辺に配置された複数の入出力端子と、該クロック受
信用端子で受信された受信クロック信号に基づいて入出
力制御用クロック信号を生成する制御用クロック発生回
路と、該入出力制御用クロック信号に同期して該入出力
端子を介して外部へのデータ出力及び外部からのデータ
取り込みを行う複数の入出力回路と、該制御用クロック
発生回路と該複数の入出力回路の各々とを接続する同一
長の複数の接続配線を含むことを特徴とする。
【００１９】請求項１５の発明に於ては、請求項１４記
載の半導体装置に於て、前記制御用クロック発生回路
は、データ出力用クロック信号を前記入出力制御用クロ
ック信号として生成する第１のクロック発生回路を含む
ことを特徴とする。請求項１６の発明に於ては、請求項
１５記載の半導体装置に於て、前記第１のクロック発生
回路は、前記複数の接続配線の第１の遅延分と前記複数
の入出力回路の第２の遅延分との合計遅延分だけ前記受
信クロック信号から位相がずれた信号を前記データ出力
用クロック信号として出力することを特徴とする。
【００２０】請求項１７の発明に於ては、請求項１６記
載の半導体装置に於て、前記第１のクロック発生回路
は、前記受信クロック信号の位相を調整して遅延信号を
出力する位相調整回路と、該遅延信号より前記第１の遅
延分だけ位相の遅れた第１の信号を出力する第１の手段
と、該第１の信号より前記第２の遅延分だけ位相の遅れ
た第２の信号を出力する第２の手段を含み、該位相調整
手段は該第２の信号と該受信クロック信号とが同位相と
なるように該遅延信号の位相を調整して該遅延信号を前
記データ出力用クロック信号として出力することを特徴
とする。
【００２１】請求項１８の発明に於ては、請求項１４記
載の半導体装置に於て、前記制御用クロック発生回路
は、データ取り込み用クロック信号を前記入出力制御用
クロック信号として生成する第２のクロック発生回路を
含むことを特徴とする。請求項１９の発明に於ては、請
求項１８記載の半導体装置に於て、前記第２のクロック
発生回路は、前記複数の接続配線の第１の遅延分と第２
の遅延分との合計遅延分だけ前記受信クロック信号から
位相がずれた信号を前記データ取り込み用クロック信号
として出力することを特徴とする。
【００２２】請求項２０の発明に於ては、請求項１９記
載の半導体装置に於て、前記第２のクロック発生回路
は、前記受信クロック信号の位相を調整して遅延信号を
出力する位相調整回路と、該遅延信号より前記第１の遅
延分だけ位相の遅れた第１の信号を出力する第１の手段
と、該遅延信号を前記第２の遅延分だけ遅延させる第２
の手段を含み、該位相調整手段は該第１の信号と該受信
クロック信号とが同位相となるように該遅延信号の位相
を調整して、該第２の手段は該遅延信号を該第２の遅延
分だけ遅延させて前記データ取り込み用クロック信号と
して出力することを特徴とする。
【００２３】請求項２１の発明に於ては、請求項２０記
載の半導体装置に於て、前記第２の手段は、前記遅延信
号を位相１８０度分遅延させる位相シフト回路であるこ
とを特徴とする。請求項２２の発明に於ては、請求項２
０記載の半導体装置に於て、前記第２の手段は、前記遅
延信号を所定の固定遅延量だけ遅延させる固定遅延回路
であることを特徴とする。
【００２４】請求項２３の発明に於ては、請求項２０記
載の半導体装置に於て、前記第２のクロック発生回路は
１／Ｎ分周器を更に含み、前記受信クロック信号の周波
数の１／Ｎの周波数で互いに位相が３６０度／Ｎずれた
複数の分周クロック信号を生成し、前記複数の入出力回
路の各々は、Ｎ個の入力回路を含み、該Ｎ個の入力回路
は対応する該分周クロック信号を同期信号として用いる
ことを特徴とする。
【００２５】請求項２４の発明に於ては、請求項１４記
載の半導体装置に於て、前記クロック受信用端子に受信
された前記受信クロック信号をそのまま出力する前記一
辺に配置されたクロックリターン端子を更に含むことを
特徴とする。請求項２５の発明に於ては、半導体装置
は、外部から受信した受信クロック信号を入力として内
部クロック信号を供給する内部クロック発生回路と、チ
ップの一辺に配置され該内部クロック信号を出力するク
ロック送信用端子と、該一辺に配置された複数の入出力
端子と、該内部クロック信号に基づいて入出力制御用ク
ロック信号を生成する制御用クロック発生回路と、該入
出力制御用クロック信号に同期して該入出力端子を介し
て外部へのデータ出力及び外部からのデータ取り込みを
行う複数の入出力回路と、該制御用クロック発生回路と
該複数の入出力回路の各々とを接続する同一長の複数の
接続配線を含むことを特徴とする。
【００２６】請求項２６の発明に於ては、請求項２５記
載の半導体装置に於て、前記内部クロック発生回路は、
前記受信クロック信号の周波数を逓倍して該内部クロッ
ク信号を生成することを特徴とする。請求項２７の発明
に於ては、請求項２５記載の半導体装置に於て、前記制
御用クロック発生回路は、データ出力用クロック信号を
前記入出力制御用クロック信号として生成する第１のク
ロック発生回路を含むことを特徴とする。
【００２７】請求項２８の発明に於ては、請求項２７記
載の半導体装置に於て、前記第１のクロック発生回路
は、前記複数の接続配線の第１の遅延分と前記複数の入
出力回路の第２の遅延分との合計遅延分だけ前記内部ク
ロック信号から位相がずれた信号を前記データ出力用ク
ロック信号として出力することを特徴とする。請求項２
９の発明に於ては、請求項１６記載の半導体装置に於
て、前記第１のクロック発生回路は、前記内部クロック
信号の位相を調整して遅延信号を出力する位相調整回路
と、該遅延信号より前記第１の遅延分だけ位相の遅れた
第１の信号を出力する第１の手段と、該第１の信号より
前記第２の遅延分だけ位相の遅れた第２の信号を出力す
る第２の手段を含み、該位相調整手段は該第２の信号と
該内部クロック信号とが同位相となるように該遅延信号
の位相を調整して該遅延信号を前記データ出力用クロッ
ク信号として出力することを特徴とする。
【００２８】請求項３０の発明に於ては、請求項２５記
載の半導体装置に於て、前記制御用クロック発生回路
は、データ取り込み用クロック信号を前記入出力制御用
クロック信号として生成する第２のクロック発生回路を
含むことを特徴とする。請求項３１の発明に於ては、請
求項３０記載の半導体装置に於て、前記第２のクロック
発生回路は、前記複数の接続配線の第１の遅延分と第２
の遅延分との合計遅延分だけ前記内部クロック信号から
位相がずれた信号を前記データ取り込み用クロック信号
として出力することを特徴とする。
【００２９】請求項３２の発明に於ては、請求項３１記
載の半導体装置に於て、前記第２のクロック発生回路
は、前記内部クロック信号の位相を調整して遅延信号を
出力する位相調整回路と、該遅延信号より前記第１の遅
延分だけ位相の遅れた第１の信号を出力する第１の手段
と、該遅延信号を前記第２の遅延分だけ遅延させる第２
の手段を含み、該位相調整手段は該第１の信号と該内部
クロック信号とが同位相となるように該遅延信号の位相
を調整して、該第２の手段は該遅延信号を該第２の遅延
分だけ遅延させて前記データ取り込み用クロック信号と
して出力することを特徴とする。
【００３０】請求項３３の発明に於ては、請求項３２記
載の半導体装置に於て、前記第２の手段は、前記遅延信
号を位相１８０度分遅延させる位相シフト回路であるこ
とを特徴とする。請求項３４の発明に於ては、請求項３
２記載の半導体装置に於て、前記第２の手段は、前記遅
延信号を所定の固定遅延量だけ遅延させる固定遅延回路
であることを特徴とする。
【００３１】請求項３５の発明に於ては、請求項３２記
載の半導体装置に於て、前記第２のクロック発生回路は
１／Ｎ分周器を更に含み、前記内部クロック信号の周波
数の１／Ｎの周波数で互いに位相が３６０度／Ｎずれた
複数の分周クロック信号を生成し、前記複数の入出力回
路の各々は、Ｎ個の入力回路を含み、該Ｎ個の入力回路
は対応する該分周クロック信号を同期信号として用いる
ことを特徴とする。
【００３２】請求項３６の発明に於ては、請求項２５記
載の半導体装置に於て、前記クロック送信用端子から送
出される前記内部クロック信号を所定の遅延時間後に受
信する前記一辺に設けられたクロックリターン端子を更
に含み、前記制御用クロック発生回路は、該内部クロッ
ク信号を用いて前記入出力制御用クロック信号としてデ
ータ出力用クロック信号を生成する第１のクロック発生
回路と、該クロックリターン端子に受信されたクロック
信号を用いて該入出力制御用クロック信号としてデータ
取り込み用クロック信号を生成する第２のクロック発生
手段を含むことを特徴とする。
【００３３】請求項３７の発明に於ては、半導体システ
ムは、少なくとも一つの第１の半導体チップと、一辺が
該少なくとも一つの第１の半導体チップの一辺と対向す
るように配置される少なくとも一つの第２の半導体チッ
プと、該少なくとも一つの第１の半導体チップと該少な
くとも一つの第２の半導体チップを内部に格納するパッ
ケージを含み、該少なくとも一つの第１の半導体チップ
は、外部から受信した受信クロック信号を入力として内
部クロック信号を供給する内部クロック発生回路と、該
一辺に配置され該内部クロック信号を出力するクロック
送信用端子と、該一辺に配置された第１の複数の入出力
端子と、該内部クロック信号に基づいて第１の入出力制
御用クロック信号を生成する第１の制御用クロック発生
回路と、該第１の入出力制御用クロック信号に同期して
該第１の複数の入出力端子を介して外部へのデータ出力
及び外部からのデータ取り込みを行う第１の複数の入出
力回路と、該第１の制御用クロック発生回路と該第１の
複数の入出力回路の各々とを接続する同一長の複数の接
続配線を含み、該少なくとも一つの第２の半導体チップ
は、該一辺に配置され該内部クロック信号を該少なくと
も一つの第１の半導体チップから受け取るクロック受信
用端子と、該一辺に配置され該第１の複数の入出力端子
と接続される第２の複数の入出力端子と、該クロック受
信用端子で受信された該内部クロック信号に基づいて第
２の入出力制御用クロック信号を生成する第２の制御用
クロック発生回路と、該第２の入出力制御用クロック信
号に同期して該第２の複数の入出力端子を介して外部へ
のデータ出力及び外部からのデータ取り込みを行う第２
の複数の入出力回路と、該第２の制御用クロック発生回
路と該第２の複数の入出力回路の各々とを接続する同一
長の複数の接続配線を含み、該第１の半導体チップ及び
該第２の半導体チップの一方はロジックチップであり他
方はメモリチップであることを特徴とする。
【００３４】請求項３８の発明に於ては、請求項３７記
載の半導体システムに於て、前記少なくとも一つの第２
の半導体チップは、前記クロック受信用端子に受信され
た前記内部クロック信号をそのまま出力する前記一辺に
配置された第１のクロックリターン端子を更に含み、前
記少なくとも一つの第１の半導体チップは、該第１のク
ロックリターン端子に接続される前記一辺に設けられた
第２のクロックリターン端子を更に含み、前記第１の制
御用クロック発生回路は、該内部クロック発生回路から
の該内部クロック信号を用いて前記第１の入出力制御用
クロック信号としてデータ出力用クロック信号を生成す
る第１のクロック発生回路と、該第２のクロックリター
ン端子に受信されたクロック信号を用いて該第１の入出
力制御用クロック信号としてデータ取り込み用クロック
信号を生成する第２のクロック発生手段を含むことを特
徴とする。
【００３５】請求項３９の発明に於ては、２のＭ乗ビッ
ト×Ｎワード×２のＬ乗バンク構成を有する半導体メモ
リチップは、チップの一辺に配置された、クロック受信
用端子と、Ｍ個のアドレス信号用端子と、Ｎ個のデータ
入出力端子と、Ｌ個のバンク選択信号用端子と、３個の
コマンド選択用端子と、パワーダウン信号用端子と、バ
イト単位に用意したＤＭ信号用端子と、複数の電源用端
子を含むことを特徴とする。
【００３６】請求項４０の発明に於ては、請求項３９記
載の半導体メモリチップに於て、前記クロック受信用端
子で受信したクロック信号をそのまま送出する該一辺に
配置されるクロックリターン端子を更に含むことを特徴
とする。請求項４１の発明に於ては、請求項４０記載の
半導体メモリチップに於て、ＰＬＬ回路及びＤＬＬ回路
の少なくとも一つを更に含み、前記複数の電源用端子
は、該ＰＬＬ回路及びＤＬＬ回路の少なくとも一つに対
する専用の電源を供給する電源端子を含むことを特徴と
する。
【００３７】請求項４２の発明に於ては、半導体システ
ムは、パッケージと、該パッケージ内部に格納される複
数の半導体チップを含み、該複数の半導体チップは、該
パッケージ外部と接続される外部接続パッドと、該複数
の半導体チップ間で接続されるチップ間接続パッドと、
静電気放電による破壊防止のために該外部接続パッド毎
に設けられる第１の電流駆動能力を有する第１のＥＳＤ
保護回路と、静電気放電による破壊防止のために該チッ
プ間接続パッド毎に設けられる第２の電流駆動能力を有
する第２のＥＳＤ保護回路を含み、該第２の電流駆動能
力は該第１の電流駆動能力よりも小さいことを特徴とす
る。
【００３８】請求項４３の発明に於ては、請求項４２記
載の半導体システムに於て、前記第１のＥＳＤ保護回路
は第１のＭＯＳＦＥＴを含み、前記第２のＥＳＤ保護回
路は第２のＭＯＳＦＥＴを含み、該第２のＭＯＳＦＥＴ
は該第１のＭＯＳＦＥＴよりも狭いゲート幅を有するこ
とを特徴とする。請求項４４の発明に於ては、請求項４
２記載の半導体システムに於て、前記第１のＥＳＤ保護
回路は第１のバイポーラ型トランジスタを含み、前記第
２のＥＳＤ保護回路は第２のバイポーラ型トランジスタ
を含み、該第２のバイポーラ型トランジスタは該第１の
バイポーラ型トランジスタよりも狭いエミッタ面積を有
することを特徴とする。
【００３９】請求項４５の発明に於ては、請求項４２記
載の半導体システムに於て、前記第１のＥＳＤ保護回路
は第１のダイオードを含み、前記第２のＥＳＤ保護回路
は第２のダイオードを含み、該第２のダイオードは該第
１のダイオードよりも狭いエミッタ面積を有することを
特徴とする。上記請求項１乃至１３記載の半導体システ
ムに於ては、パッケージ内にロジックチップとメモリチ
ップとを搭載して互いに接続する構成に於て、チップ間
の入出力端子を全て対向する辺に設けるので接続が容易
である。またチップ間の入出力端子同士を最短距離で同
一長の配線を用いて接続することで信号間スキューがな
くなると共に、ワイヤボンディングを用いることで配線
容量が少なくなるので、チップ間での高速なデータ転送
を実現することが出来る。また隣接するチップの入出力
回路に共通な電源を用いることで、入力側と出力側で信
号レベルの揃った高速なデータ転送が可能になると共
に、この共通な電源を入出力回路用の専用電源とすれ
ば、他の回路部分の動作による電源電圧レベルの変動の
影響を避けることが出来る。更に、メモリチップ側にパ
ッケージ外部とのデータ入出力を直接に行う端子群を設
けることで、パッケージ外部にある外部記憶装置とのデ
ータ入出力を行うことが出来る。
【００４０】上記請求項１４乃至２４記載の半導体装置
に於ては、データ転送に必要な入出力端子及び相手側か
らクロック信号を受信するクロック受信用端子がチップ
の一辺に配置されるので、相手側のチップをこの辺に対
向するように隣接して配置した場合に、データ転送のた
めの接続を容易に行うことが出来る共に、相手側のチッ
プと同一のクロック信号を用いることが可能になる。更
に、制御用クロック発生回路から入出力回路までを等長
配線で接続するので、入出力回路によってデータ出力及
びデータ取り込みに関する同期を確実に取ることが出来
る。また制御用クロック発生回路は、等長配線等による
信号遅延を考慮にいれたフィードバックループによる位
相制御を行うことで、データ取り込み用に適した位相の
クロック信号と、データ出力用に適した位相のクロック
信号とを生成することが出来る。更にデータ取り込み用
クロック信号の周波数を１／Ｎに分周してＮセットのデ
ータ取り込み動作を行うことで、半導体装置内部での動
作周波数に対してデータ転送周波数をＮ倍にすることが
出来る。また相手側のチップから受信したクロック信号
をそのまま相手側に送信することで、相手側のチップは
チップ間の信号伝播遅延を考慮にいれた同期制御を行う
ことが出来るようになる。
【００４１】上記請求項２５乃至３６記載の半導体装置
に於ては、データ転送に必要な入出力端子及びクロック
信号を相手側に供給するクロック送信用端子がチップの
一辺に配置されるので、相手側のチップをこの辺に対向
するように隣接して配置した場合に、データ転送のため
の接続を容易に行うことが出来る共に、相手側のチップ
が同一のクロック信号を用いることを可能にする。更
に、制御用クロック発生回路から入出力回路までを等長
配線で接続するので、入出力回路によってデータ出力及
びデータ取り込みに関する同期を確実に取ることが出来
る。また制御用クロック発生回路は、等長配線等による
信号遅延を考慮にいれたフィードバックループによる位
相制御を行うことで、データ取り込み用に適した位相の
クロック信号と、データ出力用に適した位相のクロック
信号とを生成することが出来る。更にデータ取り込み用
クロック信号の周波数を１／Ｎに分周してＮセットのデ
ータ取り込み動作を行うことで、半導体装置内部での動
作周波数に対してデータ転送周波数をＮ倍にすることが
出来る。また相手側のチップに送信してそのまま戻って
きたクロック信号を受け取り、このクロック信号に基づ
いてデータ取り込み動作の同期を取ることによって、チ
ップ間の信号伝播遅延を考慮にいれた同期制御を行うこ
とが出来る。
【００４２】上記請求項３７乃至３８記載の半導体シス
テムに於ては、パッケージ内にロジックチップとメモリ
チップとを搭載して互いに接続する構成に於て、チップ
間の入出力端子を全て対向する辺に設けるので接続が容
易であると共に、制御用クロック発生回路から入出力回
路までを等長配線で接続するので、入出力回路によって
データ出力及びデータ取り込みに関する同期を確実に取
ることが出来る。また一方のチップは、他方のチップに
送信してそのまま戻ってきたクロック信号を受け取り、
このクロック信号に基づいてデータ取り込み動作の同期
を取ることによって、チップ間の信号伝播遅延を考慮に
いれた同期制御を行うことが出来る。
【００４３】上記請求項３９乃至４１記載の半導体メモ
リチップに於ては、データ転送に必要な端子及び電源端
子がメモリチップの一辺に配置されるので、ロジックチ
ップ等をこの辺に対向するように隣接して配置した場合
に、データ転送のための接続を容易に行うことが出来
る。また受信したクロック信号をそのまま送出するクロ
ックリターン端子を設けることで、隣接して配置される
ロジックチップ等の側で、このクロックリターン端子か
ら返されたクロック信号を用いて、チップ間の信号伝播
遅延を考慮にいれた同期制御を行うことが出来る。更に
は、メモリチップ内のＰＬＬ回路及び／又はＤＬＬ回路
で用いられる専用電源端子を設けることで、ＰＬＬ回路
及び／又はＤＬＬ回路の安定した動作を保証することが
出来る。
【００４４】上記請求項４２乃至４５記載の半導体シス
テムに於ては、パッケージに複数の半導体チップが搭載
される場合、半導体チップ間を接続するためのパッド
は、パッケージによって覆われており、帯電した人体が
触れるようなことはない。従って、外部端子に接続され
るパッドに設けられるＥＳＤ保護回路と比較して、半導
体チップ間接続のパッドに設けられるＥＳＤ保護回路
は、比較的小量の電流を流せすに足るものであればよ
い。ＥＳＤ保護回路を小さく出来れば、チップ面積を小
さく出来るという利点があると共に、寄生容量を小さく
出来るので、信号の切り替わりの速度を速くして高速な
データ転送を可能にすることが出来る。
【００４５】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面と共に説明する。図１は、本発明により同一のパッ
ケージにロジックチップとメモリチップとを搭載した実
施例を示す。図１の半導体システム１は、パッケージ１
０に搭載されたロジックチップ１１及びメモリチップ１
２を含む。ロジックチップ１１及びメモリチップ１２
は、一辺が向き合うように互いに隣接して配置される。
パッケージ１０は、外部との信号入出力用の外部端子１
３、ロジックチップ１１及びメモリチップ１２と接続さ
れる接続端子１４を含み、外部端子１３と接続端子１４
とは電気的に接続されている（図示せず）。
【００４６】パッケージ１０は、更にＩ／Ｏ回路電源用
端子１５を含み、Ｉ／Ｏ回路電源用端子１５は接続端子
１４を介して外部から電源電圧ＶＣＣとグランド電圧Ｖ
ＳＳを受け取る。電源電圧ＶＣＣとグランド電圧ＶＳＳ
を伝送するＩ／Ｏ回路電源線１６が、Ｉ／Ｏ回路電源用
端子１５から延びて、ロジックチップ１１及びメモリチ
ップ１２間に配線される。Ｉ／Ｏ回路電源線１６上に
は、端子１７が設けられる。
【００４７】接続端子１４は、ロジックチップ１１及び
メモリチップ１２の接続端子２４或いはメモリチップ１
２の外部記憶装置用端子３２に、ワイヤボンディング等
で電気的に接続される。ロジックチップ１１及びメモリ
チップ１２の各々は、メモリ・ロジック間Ｉ／Ｏ部２０
を含む。メモリ・ロジック間Ｉ／Ｏ部２０は、高速Ｉ／
Ｏ回路２１、Ｉ／Ｏ端子２２、及びＩ／Ｏ電源端子２３
を含む。Ｉ／Ｏ端子２２及びＩ／Ｏ電源端子２３は、ロ
ジックチップ１１及びメモリチップ１２の対向して隣接
する辺に配置される。Ｉ／Ｏ端子２２は、ロジックチッ
プ１１及びメモリチップ１２間で、対向する端子同士が
対応するように、ワイヤボンディング２５で電気的に接
続される。Ｉ／Ｏ電源端子２３は、Ｉ／Ｏ回路電源線１
６上に設けられた端子１７にワイヤボンディング等で接
続する。
【００４８】ロジックチップ１１及びメモリチップ１２
間で、Ｉ／Ｏ端子２２同士は配線長が等しくなるように
接続され、データ間のタイミングのずれが生じないよう
に構成される。また上述のように対向する端子同士が接
続されるので、Ｉ／Ｏ端子２２間を最短の配線長で配線
することになる。高速Ｉ／Ｏ回路２１は、後述するよう
に、ＣＭＯＳタイプの回路で構成されており、ロジック
チップ１１及びメモリチップ１２間で高速なデータ転送
を可能にする。高速Ｉ／Ｏ回路２１は、Ｉ／Ｏ電源端子
２３に供給された電源電圧ＶＣＣ及びグランド電圧ＶＳ
Ｓにより駆動される。なおロジックチップ１１及びメモ
リチップ１２に於て、高速Ｉ／Ｏ回路２１以外の回路部
分は、Ｉ／Ｏ電源端子２３とは別の電源経路として、接
続端子１４から接続端子２４を介して電源電圧及びグラ
ンド電圧が供給される。
【００４９】高速Ｉ／Ｏ回路２１の電源を、ロジックチ
ップ１１及びメモリチップ１２間で共通にすることによ
り、ロジックチップ１１及びメモリチップ１２の間で信
号振幅を同一にして、確実な信号伝達を実現することが
可能になる。またこの共通のＩ／Ｏ用電源は、それ以外
の回路部分の電源電圧と違いが発生してもよいように、
上述のように専用電源として供給される。専用電源とし
て供給することで、高速Ｉ／Ｏ回路２１へ安定した電源
電圧供給を行うことが出来る。
【００５０】図２４（Ａ）のようにバス５０３を介して
接続するのではなく、ワイヤボンディング２５によって
Ｉ／Ｏ端子２２同士を接続するので、ロジックチップ１
１及びメモリチップ１２間の配線容量が小さく、高速な
データ転送を実現することが出来る。また高速Ｉ／Ｏ回
路２１の出力回路の駆動能力をそれ程高くする必要がな
いので、高速Ｉ／Ｏ回路２１の面積を小さく構成するこ
とが可能となり、多数のＩ／Ｏ端子２２を対向する辺に
配置することが出来る。
【００５１】図２は、高速Ｉ／Ｏ回路２１の出力回路及
び入力回路の回路構成を示す回路図である。図２に示さ
れるように、高速Ｉ／Ｏ回路２１の出力回路は、ＰＭＯ
Ｓトランジスタ２６とＮＭＯＳトランジスタ２７を含
み、入力回路は、ＰＭＯＳトランジスタ２８とＮＭＯＳ
トランジスタ２９を含む。このようにＣＭＯＳタイプの
回路で入出力回路を構成するのは、以下の理由による。
従来の図２４（Ａ）のような構成に於ては、データ転送
のクロック周波数が高くなると、バス５０３に於ける信
号反射の影響が大きくなってしまう。この影響を小さく
するためには、信号の振幅を小さくすると共にバス終端
抵抗を設ける必要があり、ＣＭＯＳタイプの回路を用い
ることが困難になる。それに対して図１及び図２に示さ
れる本発明の構成では、出力回路と入力回路との間は、
ワイヤボンディング２５によって接続されているため、
反射の影響を考える必要がなく、ＣＭＯＳタイプの回路
によって振幅の大きな信号を用いることが出来る。また
ワイヤボンディング２５の配線容量が小さいので、出力
回路の電流駆動能力をそれ程高くしなくても、高速なデ
ータ転送が可能である。従って出力回路に於て、ＰＭＯ
Ｓトランジスタ２６とＮＭＯＳトランジスタ２７のゲー
ト幅を比較的小さくすることが可能であり、高速Ｉ／Ｏ
回路２１の面積を小さくして、多数のＩ／Ｏ端子２２を
配置することが出来る。また出力回路当りの消費電力が
小さいので、多数のＩ／Ｏ端子２２を配置してロジック
チップ１１及びメモリチップ１２間を多数の信号線で接
続しても、大きな消費電力を必要とすることがなく、バ
ス幅の拡大による高速なデータ転送を実現できる。
【００５２】図１を再び参照して、メモリチップ１２は
更に、パッケージ１０外部の他の記憶装置とデータ入出
力を行う外部記憶装置用Ｉ／Ｏ部３０を含んでもよい。
外部記憶装置用Ｉ／Ｏ部３０は、外部記憶装置用Ｉ／Ｏ
回路３１及び外部記憶装置用端子３２を含む。外部記憶
装置用端子３２は、パッケージ１０側の接続端子１４を
介して、パッケージ１０の外部端子１３に電気的に接続
される。この外部記憶装置用端子３２は、メモリチップ
１２に於て、Ｉ／Ｏ端子２２が設けられている辺とは異
なる辺に設けられる。また外部記憶装置用Ｉ／Ｏ回路３
１は、半導体システム１が接続されるバスと整合性があ
る通常のＩ／Ｏ回路であってよく、高速Ｉ／Ｏ回路２１
と同程度の高速データ転送が可能である必要性はない。
【００５３】図３は、本発明により同一のパッケージに
ロジックチップとメモリチップとを搭載した別の実施例
を示す。図３に於て、図１と同一の番号は、図１と同一
の構成要素を参照するために用いられる。図３の半導体
システム１Ａは、パッケージ１０Ａ、ロジックチップ１
１Ａ、及びメモリチップ１２Ａを含む。図３の実施例は
図１の実施例に比較して、ロジックチップ１１Ａ及びメ
モリチップ１２ＡのＩ／Ｏ電源の供給の仕方が異なる。
【００５４】図３のロジックチップ１１Ａは、電源電圧
を受け取り電源電圧を降圧して降圧電圧を生成する降圧
回路３３を含む。降圧回路３３は、電源電圧ＶＣＣを供
給する端子１７からＩ／Ｏ電源端子２３ａを介して電源
電圧ＶＣＣを受け取り、降圧電圧ＶＣＣｌをＩ／Ｏ電源
端子２３ｂに供給する。ロジックチップ１１Ａ側のＩ／
Ｏ電源端子２３ｂは、メモリチップ１２Ａ側のＩ／Ｏ電
源端子２３ｂにワイヤボンディング等を介して電気的に
接続される。なおグランド電圧ＶＳＳは、図１の実施例
と同様に、ロジックチップ１１Ａ及びメモリチップ１２
Ａの各々に対して、端子１７からＩ／Ｏ電源端子２３を
介して直接に供給される。
【００５５】このような構成にすることで、電源電圧Ｖ
ＣＣを降圧した降圧電圧ＶＣＣｌを用いて高速Ｉ／Ｏ回
路２１を駆動する場合に、降圧電圧ＶＣＣｌの電圧レベ
ルをロジックチップ１１Ａ及びメモリチップ１２Ａ間で
同一とすることが出来る。従ってロジックチップ１１Ａ
及びメモリチップ１２Ａ間で信号振幅を同一にして、確
実な信号伝達を実現することが可能になる。
【００５６】図３に於て、降圧回路３３は、ロジックチ
ップ１１Ａ側に設けられたが、代わりにメモリチップ１
２Ａ側に設けてもよいことは言うまでもない。なお降圧
回路３３の構成は、従来半導体システムで用いられる降
圧回路と同様であるので、詳細な説明は省略する。図４
は、本発明により同一のパッケージにロジックチップと
メモリチップとを搭載した更に別の実施例を示す。図４
に於て、図１と同一の番号は、図１と同一の構成要素を
参照するために用いられる。
【００５７】図４の半導体システム１Ｂは、パッケージ
１０Ｂ、２つのロジックチップ１１、及びメモリチップ
１２Ｂを含む。２つのロジックチップ１１は、メモリチ
ップ１２Ｂの両側に配置され、各ロジックチップ１１と
メモリチップ１２Ｂとの間には、Ｉ／Ｏ回路電源線１６
が配線される。一つのロジックチップ１１ではなく、２
つのロジックチップ１１がパッケージ１０Ｂ内に搭載さ
れる点が、図１の実施例の場合と異なる。
【００５８】図４から分かるように、Ｉ／Ｏ端子２２が
メモリチップ１２Ｂの左右両辺に配置されているので、
パッケージ１０Ｂ外部の他の記憶装置とデータ入出力を
行う外部記憶装置用Ｉ／Ｏ部３０は、メモリチップ１２
Ｂの図面下側の辺に設けられる。図５は、本発明により
同一のパッケージにロジックチップとメモリチップとを
搭載した更に別の実施例を示す。図５に於て、図１と同
一の番号は、図１と同一の構成要素を参照するために用
いられる。
【００５９】図５の半導体システム１Ｃは、パッケージ
１０Ｃ、ロジックチップ１１Ｃ、及び２つのメモリチッ
プ１２を含む。２つのメモリチップ１２は、ロジックチ
ップ１１Ｃの両側に配置され、各メモリチップ１２とロ
ジックチップ１１Ｃとの間には、Ｉ／Ｏ回路電源線１６
が配線される。一つのメモリチップ１２ではなく、２つ
のメモリチップ１２がパッケージ１０Ｃ内に搭載される
点が、図１の実施例の場合と異なる。
【００６０】図６は、図１のメモリチップ１２の構成例
を示すブロック図である。メモリチップ（ＤＲＡＭ）１
２は、クロックバッファ４１、コマンドデコーダ４２、
バンク選択バッファ４３、アドレスバッファ４４、デー
タバッファ４５、及び複数（図では２つ）のバンク５０
を含む。各バンク５０は、メモリセルアレイ４６、ロー
デコーダ４７、センスアンプ・ライトアンプ４８、及び
コラムデコーダ４９を含む。図６のＤＲＡＭの構成は、
従来のＤＲＡＭの構成と同様であり、単にデータバッフ
ァ４５等のロジックチップ１１との間で信号伝送を行う
バッファが、図２に示される入出力回路を有した高速Ｉ
／Ｏ回路２１を用いて構成されている点が、従来のＤＲ
ＡＭとは異なる。従って以下に於て、メモリチップ１２
の動作に関する説明は、必要最小限の説明とする。
【００６１】クロックバッファ４１は、供給されるクロ
ック信号ＣＬＫを、コマンドデコーダ４２、バンク選択
バッファ４３、アドレスバッファ４４、及びデータバッ
ファ４５に供給する。コマンドデコーダ４２は、コマン
ド信号ＰＤ、／ＲＡＳ、／ＣＡＳ、及び／ＷＥを、クロ
ック信号ＣＬＫに同期して取り込みデコードする。デコ
ード結果に応じて、メモリチップ１２の動作が制御され
る。バンク選択バッファ４３は、クロック信号ＣＬＫに
同期してアドレス信号Ａを取り込む。アドレス信号Ａに
応じて、２つのバンク５０のうちの一つが選択される。
アドレスバッファ４４は、アドレス信号Ａ０乃至Ａｍ
を、クロック信号ＣＬＫに同期して取り込み、ローデコ
ーダ及びコラムデコーダにローアドレス及びコラムアド
レスを供給する。
【００６２】選択されたバンク５０のローデコーダ４７
は、メモリセルアレイ４６の指定されたローアドレスを
アクセスする。データ読み出しの場合には、このローア
ドレスのデータが、センスアンプ・ライトアンプ４８に
保持される。コラムデコーダ４９は、指定されたコラム
アドレスのデータを、センスアンプ・ライトアンプ４８
から読み出させる。読み出されたデータは、データバッ
ファ４５を介して、ロジックチップ１１に供給される。
データ書き込みの場合には、ロジックチップ１１からデ
ータバッファ４５に供給されたデータが、センスアンプ
・ライトアンプ４８を介して、メモリセルアレイ４６に
格納される。
【００６３】図７は、外部記憶装置用Ｉ／Ｏ部３０を備
える場合のメモリチップ１２の構成例を示すブロック図
である。図７に於て、図６と同一の構成要素は同一の番
号で参照され、その説明は省略される。図７のメモリチ
ップ１２は、図６のメモリチップに於て、バンク５０が
バンク５０Ａで置き換えられると共に、転送制御回路５
５と外部記憶装置用データバッファ５６とを含む。バン
ク５０Ａは、図６のバンク５０と同一のメモリセルアレ
イ４６、ローデコーダ４７、センスアンプ・ライトアン
プ４８、及びコラムデコーダ４９に加えて、シリアルア
ドレスカウンタ５１、シリアルデコーダ５２、シリアル
アクセスメモリ（ＳＡＭ）５３、及び転送ゲート５４を
含む。これらのシリアルアドレスカウンタ５１、シリア
ルデコーダ５２、シリアルアクセスメモリ５３、及び転
送ゲート５４は、半導体システム１（図１）の外部に設
けられた外部記憶装置とメモリチップ１２との間で、シ
リアルなデータ転送を行うためにバンク５０Ａ内に設け
られる。ここで外部記憶装置用データバッファ５６が、
図１の外部記憶装置用Ｉ／Ｏ部３０に対応する。
【００６４】シリアルアドレスカウンタ５１は、アドレ
スバッファ４４から供給されたアドレスを基にして、ア
ドレスをカウントアップすることで連続したアドレスを
順次出力する。シリアルデコーダ５２は、シリアルアド
レスカウンタ５１から順次供給されるアドレスをデコー
ドして、シリアルアクセスメモリ５３に供給する。デー
タ書き込みの場合、外部から外部記憶装置用データバッ
ファ５６に供給されるデータは、シリアルアクセスメモ
リ５３内の連続するアドレスに順次書き込まれる。転送
制御回路５５が制御するタイミングで、転送ゲート５４
が開かれ、シリアルアクセスメモリ５３内のデータが、
並列にメモリセルアレイ４６に転送される。データ読み
出しの場合の動作は、データ書き込みの場合と逆であ
る。
【００６５】図７のメモリチップ１２の構成は、従来用
いられるデュアルポートメモリ等で用いられる構成と同
様であり、各構成要素の詳細な説明は省略する。図８
は、図１の高速Ｉ／Ｏ回路２１を含むメモリ・ロジック
間Ｉ／Ｏ部２０の構成を示すブロック図である。図８に
於て、図１と同一の構成要素は同一の番号で参照され、
その説明は省略される。
【００６６】メモリチップ１２は、Ｔ−ＣＬＫ発生回路
１００、Ｒ−ＣＬＫ発生回路１０１、等長配線１０２、
及びデータバッファ１０３を含む。これらのＴ−ＣＬＫ
発生回路１００、Ｒ−ＣＬＫ発生回路１０１、等長配線
１０２、及びデータバッファ１０３が高速Ｉ／Ｏ回路２
１を構成し、高速Ｉ／Ｏ回路２１と複数のＩ／Ｏ端子２
２とで、メモリチップ側のメモリ・ロジック間Ｉ／Ｏ部
２０を構成する。
【００６７】Ｔ−ＣＬＫ発生回路１００は、ロジックチ
ップ１１からノードＮ１（Ｉ／Ｏ端子２２）に供給され
たクロック信号Ｉ−ＣＬＫに基づいて、メモリチップ１
２に対するデータ書き込み用のクロック信号Ｔ−ＣＬＫ
を生成する回路である。Ｔ−ＣＬＫ発生回路１００は、
ＤＬＬ（delay latch cicuit）回路１１１、位相シフト
回路１１２、及びダミー等長配線１１３を含む。ＤＬＬ
回路１１１は、Ｔ−ＣＬＫ発生回路１００からデータバ
ッファ１０３までの等長配線１０２による信号遅延を考
慮にいれて、略３６０度の位相遅れを、ノードＮ１の信
号Ｎ１に対して与える。位相遅延された信号Ｎ２は、位
相シフト回路１１２によって更に１８０度位相が遅延さ
れ、書き込み用クロック信号Ｔ−ＣＬＫとして、等長配
線１０２を介して複数のデータバッファ１０３に供給さ
れる。ダミー等長配線１１３は、ＤＬＬ回路１１１に於
て、等長回線１０２による位相遅延の影響を模擬する為
に用いられる。
【００６８】図９は、図８のメモリチップ側の高速Ｉ／
Ｏ回路２１の動作を説明するためのタイミング図であ
る。以下に図８及び図９を用いて、高速Ｉ／Ｏ回路２１
の動作を説明する。等長配線１０２による位相遅延をｘ
とする。Ｔ−ＣＬＫ発生回路１００のＤＬＬ回路１１１
から出力される信号Ｎ４は、信号Ｎ２と同位相の信号で
ある。信号Ｎ４をダミー等長配線１１３に入力すると、
ダミー等長配線１１３から出力される信号Ｎ３は、信号
Ｎ２より位相ｘだけ遅れた信号となる。ＤＬＬ回路１１
１は、この信号Ｎ３と信号Ｎ１とが同位相になるよう
に、信号Ｎ４の位相を調整する。従って、信号Ｎ４と同
位相である信号Ｎ２は、信号Ｎ１（クロック信号Ｉ−Ｃ
ＬＫ）と比較して３６０度−ｘだけ位相が遅れた信号で
ある。信号Ｎ１と信号Ｎ２とが図９の（Ｆ）及び（Ｇ）
に示される。信号Ｎ２は、位相シフト回路１１２によっ
て１８０度位相が遅延されて、信号Ｎ５（図９（Ｈ））
となる。信号Ｎ５は、Ｔ−ＣＬＫ発生回路１００から出
力され、等長配線１０２を伝播して、信号Ｎ１１として
データバッファ１０３に供給される。図９（Ｉ）に示さ
れるように、信号Ｎ１１は、等長配線１０２の位相遅延
ｘによって、クロック信号Ｉ−ＣＬＫ（信号Ｎ１）と正
確に１８０度位相のずれた信号となる。
【００６９】ロジックチップ１１からは、クロック信号
Ｉ−ＣＬＫと同位相のデータ信号がメモリチップ１２に
供給される。メモリチップ１２のノードＮ１２（Ｉ／Ｏ
端子２２）に供給された信号Ｎ１２が、図９（Ｊ）に示
される。データバッファ１０３に供給される信号Ｎ１１
（図９（Ｉ））は、信号Ｎ１２と丁度１８０度位相がず
れているので、信号Ｎ１１をデータ取り込みのための同
期信号として用いることで、信号Ｎ１２が有効である期
間の丁度中間点でデータを取り込むことが可能になる。
これによって、高速なクロック周波数を用いても、信頼
性の高いデータ書き込みを実行することが可能になる。
【００７０】Ｒ−ＣＬＫ発生回路１０１は、ロジックチ
ップ１１からノードＮ１（Ｉ／Ｏ端子２２）に供給され
たクロック信号Ｉ−ＣＬＫに基づいて、メモリチップ１
２からデータを読み出す際のデータ読み出し用クロック
信号Ｒ−ＣＬＫを生成する回路である。Ｒ−ＣＬＫ発生
回路１０１は、ＤＬＬ回路１１４、ダミー等長配線１１
５、ダミーデータバッファ１１６、及びダミーノード１
１７を含む。ＤＬＬ回路１１４は、Ｒ−ＣＬＫ発生回路
１０１からＩ／Ｏ端子２２までの信号遅延を考慮にいれ
て、略３６０度の位相遅れを、ノードＮ１の信号Ｎ１に
対して与える。位相遅延された信号Ｎ６は、読み出し用
クロック信号Ｒ−ＣＬＫとして、等長配線１０２を介し
て複数のデータバッファ１０３に供給される。ダミー等
長配線１１５は、ＤＬＬ回路１１４に於て、等長回線１
０２による位相遅延の影響を模擬する為に用いられる。
またダミーデータバッファ１１６及びダミーノード１１
７は各々、データバッファ１０３とＩ／Ｏ端子２２の遅
延を模擬するために用いられる。
【００７１】等長配線１０２、データバッファ１０３、
及びＩ／Ｏ端子２２による合計の位相遅延をｙとする。
Ｒ−ＣＬＫ発生回路１０１のＤＬＬ回路１１４から出力
される信号Ｎ７は、信号Ｎ６と同位相の信号である。信
号Ｎ７をダミー等長配線１１５、ダミーデータバッファ
１１６、及びダミーノード１１７に伝播させると、ダミ
ーノード１１７から出力される信号Ｎ９は、信号Ｎ７よ
り位相ｙだけ遅れた信号となる。ＤＬＬ回路１１４は、
この信号Ｎ９と信号Ｎ１とが同位相になるように、信号
Ｎ７の位相を調整する。従って、信号Ｎ７と同位相であ
る信号Ｎ６は、信号Ｎ１（クロック信号Ｉ−ＣＬＫ）と
比較して３６０度−ｙだけ位相が遅れた信号である。信
号Ｎ１と信号Ｎ６（＝Ｎ７）とが、図９の（Ａ）及び
（Ｂ）に示される。信号Ｎ６は、等長配線１０２によっ
て位相が遅延されて、信号Ｎ１０（＝Ｎ８：図９
（Ｃ））となる。信号Ｎ１０は、データバッファ１０３
で同期信号として用いられて、データバッファ１０３か
らＩ／Ｏ端子２２へと信号Ｎ１２（図９（Ｅ））が出力
される。信号Ｎ１２は、信号Ｎ６に対して位相ｙだけ遅
れているので、図９（Ｄ）に示される信号Ｎ９と同位相
の信号である。信号Ｎ９はクロック信号Ｉ−ＣＬＫ（信
号Ｎ１）と同位相の信号であるから、Ｉ／Ｏ端子２２か
ら出力される信号Ｎ１２もまた、クロック信号Ｉ−ＣＬ
Ｋと同位相の信号となる。
【００７２】このようにＲ−ＣＬＫ発生回路１０１を用
いることで、ロジックチップ１１から供給されるクロッ
ク信号Ｉ−ＣＬＫと同一の位相で、読み出しデータをメ
モリチップ１２から読みだすことが出来る。図８に於
て、ロジックチップ１１は、クロックバッファ１２０、
ＤＬＬ回路１２１、位相シフト回路１２２、ダミー等長
配線１２３、ＤＬＬ回路１２４、ダミー等長配線１２
５、ダミーデータバッファ１２６、ダミーノード１２
７、及びデータバッファ１２８を含む。クロックバッフ
ァ１２０は、接続端子２４を介して外部から入力された
クロック信号ＣＬＫを受け取り、クロック信号Ｉ−ＣＬ
Ｋを出力する。クロック信号Ｉ−ＣＬＫは、Ｉ／Ｏ端子
２２を介してメモリチップ１２に供給されると共に、ロ
ジックチップ１１内部へと供給される。メモリ・ロジッ
ク間Ｉ／Ｏ部２０を示した図８に於て、クロックバッフ
ァ１２０以外のロジックチップ１１の構成要素はメモリ
チップ１２の構成要素と同一であり、読み出し及び書き
込み時の動作も同一であるので、その詳細な説明は省略
する。
【００７３】図１０は、ＤＬＬ回路１１１の構成を示す
構成図である。図１０に示されるように、ＤＬＬ回路１
１１は、分周器１３１、可変遅延回路１３２及び１３
３、位相比較器１３４、及び遅延制御回路１３５を含
む。端子ＩＮに入力された信号は分周器１３１によって
分周されて、位相比較をするに適切な分周信号に変換さ
れる。分周器１３１からの分周信号は可変遅延回路１３
３によって遅延され、更にダミー等長配線１１３によっ
て遅延されて、位相比較器１３４に入力される。位相比
較器１３４は、分周器１３１から直接に供給される分周
信号と、遅延された分周信号との位相を比較して、両信
号の位相が同一になるように遅延制御回路１３５を制御
する。この遅延制御回路１３５は、可変遅延回路１３３
の遅延量を設定する回路である。
【００７４】また端子ＩＮに入力された信号は、可変遅
延回路１３２によって遅延され、端子ＯＵＴから出力さ
れる。可変遅延回路１３２の遅延量は、遅延制御回路１
３５によって、遅延制御回路１３３と同一の遅延量に設
定される。ダミー等長配線１１３の遅延量をｘとする
と、可変遅延回路１３３の位相遅延量は、３６０度−ｘ
に調整される。従って端子ＯＵＴから出力される信号も
また、端子ＩＮに入力される信号と比較して、３６０度
−ｘだけ位相が遅れることになる。
【００７５】図１１は、位相比較器１３４の回路構成の
一例を示す回路図である。位相比較器１３４に入力され
る信号Ｓ１及びＳ２は、図１０に於て、分周器１３１か
ら供給される分周信号と、ダミー等長配線１１３から供
給される遅延された分周信号である。位相比較器１３４
は、ＮＡＮＤ回路１４１乃至１４５、インバータ１４６
乃至１４９、ＮＡＮＤ回路１５０及び１５１、インバー
タ１５２及び１５３、バイナリカウンタ１５４、インバ
ータ１５５、ＮＡＮＤ回路１５６及び１５７、及びイン
バータ１５８及び１５９を含む。ＮＡＮＤ回路１４４及
び１４５はラッチを構成し、図１１に示されるように初
期状態では２つの入力がＬＯＷであり、２つの出力はＨ
ＩＧＨである。信号Ｓ１の立ち上がりエッジが、信号Ｓ
２の立ち上がりエッジより早い場合、ＮＡＮＤ回路１４
３の出力の方がＮＡＮＤ回路１４２の出力よりも先にＨ
ＩＧＨになる。従って、ＮＡＮＤ回路１４５の出力がＬ
ＯＷになり、ＮＡＮＤ回路１４４の出力はＨＩＧＨのま
まである。この状態はラッチされるので、その後信号Ｓ
２の立ち上がりエッジによってＮＡＮＤ回路１４２の出
力がＨＩＧＨになっても状態は変化しない。従って、信
号Ｓ１の方が位相が進んでいる場合には、インバータ１
４９の出力はＨＩＧＨになる。逆に信号Ｓ２の方が位相
が進んでいる場合には、インバータ１５５の出力がＨＩ
ＧＨになる。
【００７６】ここでインバータ１４８からの信号は、適
切なタイミングでＮＡＮＤ回路１４２及び１４３の出力
を同時にＬＯＷにすることで、ラッチの状態を初期状態
に戻す役目を果たす。このような構成にしないと、信号
Ｓ１の方が位相が進んでいる場合に、ＮＡＮＤ回路１４
３の出力がＨＩＧＨになり続いてＮＡＮＤ回路１４２の
出力がＨＩＧＨになった後、信号Ｓ１が信号Ｓ２より先
にＬＯＷに戻ることでラッチの状態が逆転され、ＮＡＮ
Ｄ回路１４４の出力がＬＯＷになってしまう。これを避
けるために、ＮＡＮＤ回路１４２及び１４３の出力を同
時にＬＯＷにすることが行われる。
【００７７】インバータ１４８の出力信号は、バイナリ
カウンタ１５４に供給される。バイナリカウンタ１５４
の２つの出力は、入力分周信号Ｓ１及びＳ２の１サイク
ル毎に交互にＨＩＧＨになる信号である。バイナリカウ
ンタ１５４は、ＮＡＮＤ回路１６１乃至１６８と、イン
バータ１６９乃至１７１を含む。その動作は従来技術の
範囲内であるので、説明を省略する。
【００７８】バイナリカウンタ１５４の２つの出力は、
ＮＡＮＤ回路１５０及び１５１の一方の入力に供給され
る。ＮＡＮＤ回路１５０及び１５１のもう一方の入力に
は、インバータ１４９からの出力が供給される。更にバ
イナリカウンタ１５４の２つの出力は、ＮＡＮＤ回路１
５６及び１５７の一方の入力に供給される。ＮＡＮＤ回
路１５６及び１５７のもう一方の入力には、インバータ
１５５からの出力が供給される。
【００７９】従って、信号Ｓ１の方が信号Ｓ２より位相
が進んでいる場合には、ＮＡＮＤ回路１５０及び１５１
の出力を反転するインバータ１５２及び１５３から、Ｈ
ＩＧＨパルスが交互に出力されることになる。逆に信号
Ｓ２の方が位相が進んでいる場合には、ＮＡＮＤ回路１
５６及び１５７の出力を反転するインバータ１５８及び
１５９から、ＨＩＧＨパルスが交互に出力される。
【００８０】インバータ１５２及び１５３或いはインバ
ータ１５８及び１５９から交互に出力されるＨＩＧＨパ
ルスが、図１０の遅延制御回路１３５に供給されて、可
変遅延回路１３２及び１３３の遅延量を調整する。図１
２は、遅延制御回路１３５の回路構成の一例を示す回路
図である。遅延制御回路１３５は、ＮＯＲ回路２０１−
０乃至２０１−ｎ、インバータ２０２−１乃至２０２−
ｎ、ＮＡＮＤ回路２０３−１乃至２０３−ｎ、ＮＭＯＳ
トランジスタ２０４−１乃至２０４−ｎ、ＮＭＯＳトラ
ンジスタ２０５−１乃至２０５−ｎ、ＮＭＯＳトランジ
スタ２０６−１乃至２０６−ｎ、及びＮＭＯＳトランジ
スタ２０７−１乃至２０７−ｎを含む。リセット信号Ｒ
がＬＯＷにされると、遅延制御回路１３５はリセットさ
れる。即ち、リセット信号ＲがＬＯＷになると、ＮＡＮ
Ｄ回路２０３−１乃至２０３−ｎの出力がＨＩＧＨにな
り、インバータ２０２−１乃至２０２−ｎの出力がＬＯ
Ｗになる。ＮＡＮＤ回路２０３−１乃至２０３−ｎとイ
ンバータ２０２−１乃至２０２−ｎとの各ペアは、互い
の出力を互いの入力とすることでラッチを形成する。従
って、上記リセット信号Ｒで設定された初期状態は、リ
セット信号ＲがＨＩＧＨに戻っても保持される。
【００８１】この初期状態では、図１２に示されるよう
に、ＮＯＲ回路２０１−０の出力Ｐ（０）はＨＩＧＨで
あり、ＮＯＲ回路２０１−１乃至２０１−ｎの出力Ｐ
（１）乃至Ｐ（ｎ）はＬＯＷである。即ち出力Ｐ（０）
だけがＨＩＧＨである。遅延量を大きくする必要がある
場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供
給する。まず信号線ＢにＨＩＧＨパルスが供給される
と、ＮＭＯＳトランジスタ２０４−１がオンになる。こ
のときＮＭＯＳトランジスタ２０６−１がオンであるの
で、ＮＡＮＤ回路２０３−１の出力がグランドに接続さ
れて、強制的にＨＩＧＨからＬＯＷに変化させられる。
従ってインバータ２０２−１の出力はＨＩＧＨになり、
この状態がＮＡＮＤ回路２０３−１とインバータ２０２
−１からなるラッチに保持される。またこの時出力Ｐ
（０）はＨＩＧＨからＬＯＷに変化し、出力Ｐ（１）は
ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、
出力Ｐ（１）のみがＨＩＧＨになる。
【００８２】次に信号線ＡにＨＩＧＨパルスが供給され
ると、ＮＭＯＳトランジスタ２０４−２がオンになる。
このときＮＭＯＳトランジスタ２０６−２がオンになっ
ているので、ＮＡＮＤ回路２０３−２の出力がグランド
に接続されて、強制的にＨＩＧＨからＬＯＷに変化させ
られる。従ってインバータ２０２−２の出力はＨＩＧＨ
になり、この状態がＮＡＮＤ回路２０３−２とインバー
タ２０２−２からなるラッチに保持される。またこの時
出力Ｐ（１）はＨＩＧＨからＬＯＷに変化し、出力Ｐ
（２）はＬＯＷからＨＩＧＨに変化する。従ってこの状
態では、出力Ｐ（２）だけがＨＩＧＨになる。
【００８３】このように信号線Ａ及びＢに交互にＨＩＧ
Ｈパルスを供給することで、出力Ｐ（０）乃至Ｐ（ｎ）
のうちで一つだけＨＩＧＨである出力を一つずつ右にず
らしていくことが出来る。遅延量を小さくする必要があ
る場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを
供給する。この場合の動作は、上述の動作と逆であるの
で、詳細な説明は省略する。
【００８４】信号線Ｃ及びＤに交互にＨＩＧＨパルスを
供給することで、出力Ｐ（０）乃至Ｐ（ｎ）のうちで一
つだけＨＩＧＨである出力を一つずつ左にずらしていく
ことが出来る。これらの出力信号Ｐ（１）乃至Ｐ（ｎ）
を、図１０の可変遅延回路１３２及び１３３に供給する
ことで、信号の遅延量を調整する。
【００８５】図１３は、可変遅延回路１３２の回路構成
の一例を示す回路図である。なお可変遅延回路１３３の
構成は、可変遅延回路１３２の構成と同一である。可変
遅延回路１３２は、インバータ２１０、ＮＡＮＤ回路２
１１−１乃至２１１−ｎ、ＮＡＮＤ回路２１２−１乃至
２１２−ｎ、及びインバータ２１３−１乃至２１３−ｎ
を含む。ここでＮＡＮＤ回路２１２−１乃至２１２−ｎ
及びインバータ２１３−１乃至２１３−ｎが、遅延素子
列を構成する。
【００８６】ＮＡＮＤ回路２１１−１乃至２１１−ｎの
一方の入力には、入力信号ＳＩの反転信号がインバータ
２１０から供給され、もう一方の入力には信号Ｐ（１）
乃至Ｐ（ｎ）が供給される。信号Ｐ（１）乃至Ｐ（ｎ）
のうちで、一つだけＨＩＧＨである信号をＰ（ｘ）とす
る。ＮＡＮＤ回路２１１−１乃至２１１−ｎうちでＮＡ
ＮＤ回路２１１−ｘ以外のものは、一方の入力がＬＯＷ
であるから、出力はＨＩＧＨレベルになる。このＨＩＧ
Ｈレベルを一方の入力に受け取るＮＡＮＤ回路２１２−
１乃至２１２−ｎのうちでＮＡＮＤ回路２１２−ｘ以外
のものは、他方の入力に対するインバータとして機能す
る。
【００８７】従って、ＮＡＮＤ回路２１２−ｘより図面
左側にある遅延素子列は、ＮＡＮＤ回路２１２−ｎの一
方の入力に与えられる固定のＨＩＧＨレベルを伝達す
る。従って、ＮＡＮＤ回路２１２−ｘの一方の入力はＨ
ＩＧＨである。ＮＡＮＤ回路２１２−ｘのもう一方の入
力には、インバータ２１０及びＮＡＮＤ回路２１１−ｘ
を介して、入力信号ＳＩが供給される。従って、ＮＡＮ
Ｄ回路２１２−ｘからインバータ２１３−１までの遅延
素子列は、入力信号ＳＩを遅延させながら伝播させ、遅
延された信号が出力信号ＳＯとして得られる。この場合
の出力信号ＳＯは、入力信号ＳＩに対して、遅延素子ｘ
段分の遅延時間だけ遅れることになる。
【００８８】このように、図１１に示される位相比較器
１３４が分周信号の位相を比較し、この比較結果に基づ
いて、図１２に示される遅延制御回路１３５が出力信号
Ｐ（１）乃至Ｐ（ｎ）のうちで唯一ＨＩＧＨである信号
の位置を制御し、この信号Ｐ（１）乃至Ｐ（ｎ）によっ
て、図１３に示される可変遅延回路１３２（１３３）の
遅延量を設定する。これによって、図１０のＤＬＬ回路
１１１に於て、所望の遅延量を有した信号を生成して出
力することが出来る。
【００８９】図１４は、図８の位相シフト回路１１２の
構成を示す構成図である。図１４に示されるように、位
相シフト回路１１２は、可変遅延回路２５０及び２５
１、位相比較器２５２、及び遅延制御回路２５３を含
む。入力端子ＩＮに入力された信号は、可変遅延回路２
５０によって遅延量Ｔだけ遅延される。可変遅延回路２
５０から出力される遅延量Ｔの信号は、更に可変遅延回
路２５１によって、可変遅延回路２５０の遅延量と同一
の遅延量Ｔだけ遅延される。可変遅延回路２５１から出
力される遅延量２Ｔの信号は、位相比較器２５２によっ
て、入力端子ＩＮに入力された信号と位相が比較され
る。位相比較器２５２は、両信号の位相が同一になるよ
うに、遅延制御回路２５３を介して可変遅延回路２５０
及び２５１の遅延量Ｔを制御する。
【００９０】従って、遅延量２Ｔが位相にして３６０度
に等しくなるように、可変遅延回路２５０及び２５１の
遅延量が調整されることになる。これによって、位相シ
フト回路１１２の出力端子ＯＵＴには、入力信号を位相
にして１８０度遅延させた信号が得られることになる。
なお可変遅延回路２５０及び２５１、位相比較器２５
２、及び遅延制御回路２５３の構成は、夫々、ＤＬＬ回
路１１１の可変遅延回路１３２及び１３３、位相比較器
１３４、及び遅延制御回路１３５の構成と同様である。
【００９１】なお信号周波数が固定の場合には、位相シ
フト回路１１２は、固定の遅延量だけ信号を遅延させる
固定遅延回路であってもよい。図１５は、ロジックチッ
プ１１及びメモリチップ１２のメモリ・ロジック間Ｉ／
Ｏ部２０の別の構成例を示すブロック図である。図１５
に於て、図８と同一の構成要素は同一の番号で参照さ
れ、その説明は省略される。
【００９２】図１５の構成は、図８の構成に比較して、
ロジックチップ１１からメモリチップ１２に供給したク
ロック信号Ｉ−ＣＬＫを、ワイヤボンディング２５ａを
介してメモリチップ１２からロジックチップ１１に戻す
構成が付加されている。戻されたクロック信号Ｉ−ＣＬ
Ｋは、メモリチップ１２から読み出されたデータをロジ
ックチップ１１に取り込む際に用いるクロック信号Ｔ−
ＣＬＫを生成するために用いられる。
【００９３】図８の構成は、ロジックチップ１１とメモ
リチップ１２との間のワイヤボンディング２５に於て、
信号伝播の遅延がない或いは無視できる程度に小さいこ
とを条件とする構成であり、図１５の構成に於ては、ワ
イヤボンディング２５に無視できない遅延がある場合で
あっても、信頼性のあるデータ転送を行うために、クロ
ック信号Ｉ−ＣＬＫを戻すことが行われる。
【００９４】ここでワイヤボンディング２５或いは２５
ａによる信号遅延をＴ１とする。ロジックチップ１１か
らメモリチップ１２に供給されるクロック信号Ｉ−ＣＬ
Ｋは、ワイヤボンディング２５による遅延量Ｔ１を有す
る。メモリチップ１２に対するデータ書き込みの場合、
ロジックチップ１１からメモリチップ１２へ伝播するデ
ータ信号も、ワイヤボンディング２５で遅延量Ｔ１だけ
遅れることになる。従って、遅延量Ｔ１を有するクロッ
ク信号Ｉ−ＣＬＫから求めた書き込み用クロック信号Ｔ
−ＣＬＫを用いて、遅延量Ｔ１を有するデータをメモリ
チップ１２に取り込むことに問題はない。
【００９５】しかしながら、遅延量Ｔ１のクロック信号
Ｉ−ＣＬＫに同期してメモリチップ１２から読み出され
るデータは、ロジックチップ１１に到達するまでに更に
遅延量Ｔ１だけ遅れることになる。従って、遅延無しの
クロック信号Ｉ−ＣＬＫと比較すると、ロジックチップ
１１に到達するデータは、遅延量２Ｔ１だけ遅れてい
る。従って図８の構成のように、遅延量無しのクロック
信号Ｉ−ＣＬＫから求めた書き込み用クロック信号Ｔ−
ＣＬＫを用いて、遅延量２Ｔ１のデータをロジックチッ
プ１１に取り込んだのでは、データ取り込みに関して同
期が取れないことになる。
【００９６】図１５の構成に於ては、ロジックチップ１
１からメモリチップ１２に送信したクロック信号Ｉ−Ｃ
ＬＫを、更にワイヤボンディング２５ａを介してロジッ
クチップ１１に戻すことで、遅延量２Ｔ１のクロック信
号Ｉ−ＣＬＫを得ることが出来る。ロジックチップ１１
に於ては、この遅延量２Ｔ１のクロック信号Ｉ−ＣＬＫ
から求めた書き込み用クロック信号Ｔ−ＣＬＫを同期信
号として用いて、メモリチップ１２から送られる遅延量
２Ｔ１のデータを取り込む。このような構成によって、
ロジックチップ１１とメモリチップ１２間の信号遅延が
無視できない場合であっても、信頼性のある高速なデー
タ転送を行うことが出来る。
【００９７】図１６は、ロジックチップ１１及びメモリ
チップ１２のメモリ・ロジック間Ｉ／Ｏ部２０の更に別
の構成例を示すブロック図である。図１６に於て、図８
と同一の構成要素は同一の番号で参照され、その説明は
省略される。図１６の構成においては、図８の構成で用
いられるデータ書き込み用クロック信号Ｔ−ＣＬＫに対
して、分周器で１／２の周波数に分周したデータ書き込
み用クロック信号Ｔ−ＣＬＫ（Ａ）及びＴ−ＣＬＫ
（Ｂ）を生成し、このデータ書き込み用クロック信号Ｔ
−ＣＬＫ（Ａ）及びＴ−ＣＬＫ（Ｂ）を用いて、外部か
らのデータ取り込みを行う。
【００９８】このようにして取り込まれたデータは、基
のクロック信号Ｉ−ＣＬＫに比較して１／２の周波数で
切り替わるので、ロジックチップ１１及びメモリチップ
１２の内部回路の動作周波数を１／２にすることが出来
る。即ち、ロジックチップ１１及びメモリチップ１２を
従来可能な速度で動作させながらも、この動作周波数よ
りも高い周波数の高速なクロックを用いて、ロジックチ
ップ１１及びメモリチップ１２間で高速なデータ転送を
実現することが出来る。即ち、図１のように同一パッケ
ージ１０にロジックチップ１１及びメモリチップ１２を
搭載して、対向するＩ／Ｏ端子２２同士をワイヤボンデ
ィング２５で接続した構成において、高速データ転送可
能な特徴を十分に生かすことが出来る。
【００９９】メモリチップ１２に於ては、Ｔ−ＣＬＫ発
生回路１００ａの分周器３０１が、信号Ｎ５（クロック
信号Ｔ−ＣＬＫ）を１／２に分周する。分周されたクロ
ック信号Ｔ−ＣＬＫ（Ａ）は、等長配線１０２ａを介し
て、ラッチ−Ａ３０５に供給される。また分周されたク
ロック信号Ｔ−ＣＬＫ（Ｂ）は、等長配線１０２ａを介
して、ラッチ−Ｂ３０６に供給される。ラッチ−Ａ３０
５及びラッチ−Ｂ３０６は、ロジックチップ１１からの
データ取り込み用のラッチであり、データ送出用には、
データ出力バッファ３０４が用いられる。
【０１００】図１７は、図１６のメモリチップ１２の動
作を説明するためのタイミング図である。図１７に示さ
れるように、１／２に分周されたクロック信号Ｎ２１及
びＮ２２を生成し、クロック信号Ｎ２１及びＮ２２が等
長配線１０２ａで遅延されたクロック信号Ｎ２３及びＮ
２４を用いて、データ信号Ｎ１２を取り込む。このよう
にしてラッチ−Ａ３０５及びラッチ−Ｂ３０６に取り込
まれたデータは、クロック信号Ｉ−ＣＬＫ（信号Ｎ１）
の１／２の周波数で、データ切り替えが行われることに
なる。
【０１０１】なお図１６及び図１７の例に於ては、分周
器３０１は２分周としたが、２分周ではなくＮ分周され
互いに位相が３６０度／ＮだけずれたＮ個のクロック信
号を生成する構成としてもよい。この場合、データ取り
込み用のラッチは、各Ｉ／Ｏ端子２２に対してＮ個設け
られる。図１６に戻り、ロジックチップ１１に於ては、
分周器３０２が、信号Ｎ５’（クロック信号Ｔ−ＣＬ
Ｋ）を１／２に分周する。データ取り込み及びデータ送
出に関する動作は、メモリチップ１２の動作と同様であ
るので説明を省略する。
【０１０２】図１６のロジックチップ１１は、更にＰＬ
Ｌ回路３０３を含む。このＰＬＬ回路３０３によって、
接続端子２４を介して外部から供給されるクロック信号
ＣＬＫの周波数を逓倍して、高周波数のクロック信号Ｉ
−ＣＬＫを生成する。外部から供給するクロック信号Ｃ
ＬＫは、図１の半導体システム１までバスを介して供給
されるので、それ程高い信号周波数を用いることは出来
ない。そこで図１６のような構成とすれば、半導体シス
テム１内部で高い周波数のクロック信号Ｉ−ＣＬＫを生
成して、ロジックチップ１１及びメモリチップ１２間で
高速なデータ転送を行うことが出来る。なおＰＬＬ回路
３０３の回路構成は、従来技術の範囲内であるので説明
を省略する。
【０１０３】なお上述の図８、図１５、及び図１６の構
成に於ては、外部からクロック信号ＣＬＫを受け取るチ
ップはロジックチップ１１であるとしたが、逆にメモリ
チップ１２がクロック信号ＣＬＫを外部から受け取る構
成であってもよい。図１８は、メモリチップ１２に於
て、ロジックチップ１１に対向する辺に配置されるＩ／
Ｏ端子２２の一例を示す図である。
【０１０４】メモリチップ１２が、２のＭ乗ビット×Ｎ
ワード×２のＬ乗バンク構成のメモリチップである場
合、Ｉ／Ｏ端子２２は、一つのクロック受信用端子（或
いはクロック送信用端子）ＣＬＫ、Ｍ個のアドレス信号
用端子及びＬ個のバンク選択信号用端子Ａ００乃至Ａ１
９、Ｎ個のデータ入出力端子ＤＱ００乃至ＤＱ３１、３
個のコマンド選択用端子ＷＥ、ＣＡＳ、及びＲＡＳ、１
個のパワーダウン信号用端子ＰＤ、バイト単位に用意し
たＤＭ信号用端子ＤＭ０乃至ＤＭ７、電源用端子ＶＳ
Ｓ、ＶＣＣ、ＶＳＳＱ、及びＶＣＣＱを含む。また更
に、メモリチップ１２は、供給されたクロック信号をロ
ジックチップ１１に戻す（或いは供給したクロック信号
をロジックチップ１１から受け取る）クロックリターン
端子ＲＣＬＫを含んでもよい。ここでＤＭ信号用端子Ｄ
Ｍ０乃至ＤＭ７が受け取る信号は、バイト毎にマスクを
してデータを書き込まないようにするための信号であ
る。
【０１０５】また電源用端子ＶＳＳ、ＶＣＣ、ＶＳＳ
Ｑ、及びＶＣＣＱの幾つかは、ＤＬＬ回路１１１、１１
４、１２１、及び１２４、及び／又はＰＬＬ回路３０３
用の専用電源端子であってよい。ＤＬＬ回路やＰＬＬ回
路は、その動作がデリケートであり外乱に弱いので、Ｄ
ＬＬ回路及び／又はＰＬＬ回路に専用電源を設けること
で、信頼性のあるクロック制御を行うことが可能にな
る。
【０１０６】図１９は、本発明による図１の半導体シス
テムのＥＳＤ保護回路を説明するための図である。図１
９に於て、図１と同一の構成要素は同一の番号で参照さ
れ、その説明は省略する。通常、半導体チップの端子に
は、ＥＳＤ（electrical-static discharge ）によるデ
バイス破壊を防ぐために、ＥＳＤ保護回路が設けられ
る。ＥＳＤとしては、ワイヤーボンディング時等に帯電
した金属がデバイスに接触して起こる放電、帯電した人
体がデバイスに触れた時に起こる放電、及びデバイスの
パッケージが帯電し他の物体に接触して起こる放電など
が挙げられる。
【０１０７】図１或いは図１９のように、パッケージ１
０にロジックチップ１１及びメモリチップ１２が搭載さ
れる場合、ロジックチップ１１及びメモリチップ１２間
を接続するためのＩ／Ｏ端子２２（パッド）は、パッケ
ージ１０によって覆われており、帯電した人体が触れる
ようなことはない。従って、外部端子１３に対して設け
られるＥＳＤ保護回路４０１と比較して、ロジックチッ
プ・メモリチップ間Ｉ／Ｏに対して設けられるＥＳＤ保
護回路４０２は、比較的小さなものであればよい。即
ち、ＥＳＤ保護回路４０２は、比較的小量の電流を流せ
すに足るものであればよい。
【０１０８】このようにＥＳＤ保護回路４０２を小さく
出来れば、チップ面積を小さく出来るという利点があ
る。また寄生容量を小さく出来るので、信号の切り替わ
りの速度を速くすることが可能である。図２０は、ＭＯ
ＳＦＥＴをＥＳＤ保護回路として用いた場合の実施例を
示す図である。
【０１０９】ＥＳＤ保護回路４０１或いは４０２は、Ｎ
ＭＯＳトランジスタ４１０を含む。信号レベル以上の電
圧がパッド（接続端子２４或いはＩ／Ｏ端子２２）に印
加されると、ＮＭＯＳトランジスタ４１０が導通して、
デバイス破壊を防ぐ。ＥＳＤ保護回路４０１の場合、即
ち外部端子１３に接続される接続端子２４に用いられる
回路の場合、ＮＭＯＳトランジスタ４１０のゲート幅は
１０００μｍ程度でよい。またＥＳＤ保護回路４０２の
場合、即ちＩ／Ｏ端子２２に用いられる回路の場合、Ｎ
ＭＯＳトランジスタ４１０のゲート幅は５００μｍ程度
でよい。
【０１１０】図２１は、フィールドＭＯＳＦＥＴをＥＳ
Ｄ保護回路として用いた場合の実施例を示す図である。
ＥＳＤ保護回路４０１或いは４０２は、しきい値電圧の
高いフィールドＭＯＳＦＥＴ４１１を含む。信号レベル
以上の電圧がパッド（接続端子２４或いはＩ／Ｏ端子２
２）に印加されると、フィールドＭＯＳＦＥＴ４１１が
導通して、デバイス破壊を防ぐ。ＥＳＤ保護回路４０１
の場合、即ち外部端子１３に接続される接続端子２４に
用いられる回路の場合、フィールドＭＯＳＦＥＴ４１１
のゲート幅は１０００μｍ程度でよい。またＥＳＤ保護
回路４０２の場合、即ちＩ／Ｏ端子２２に用いられる回
路の場合、フィールドＭＯＳＦＥＴ４１１のゲート幅は
５００μｍ程度でよい。
【０１１１】図２２は、バイポーラ型トランジスタをＥ
ＳＤ保護回路として用いた場合の実施例を示す図であ
る。ＥＳＤ保護回路４０１或いは４０２は、バイポーラ
型トランジスタ４１２を含む。信号レベル以上の電圧が
パッド（接続端子２４或いはＩ／Ｏ端子２２）に印加さ
れると、バイポーラ型トランジスタ４１２が導通して、
デバイス破壊を防ぐ。ＥＳＤ保護回路４０１の場合、即
ち外部端子１３に接続される接続端子２４に用いられる
回路の場合、バイポーラ型トランジスタ４１２のエミッ
タ面積は３００μｍ2 程度でよい。またＥＳＤ保護回路
４０２の場合、即ちＩ／Ｏ端子２２に用いられる回路の
場合、バイポーラ型トランジスタ４１２のエミッタ面積
は１００μｍ2 程度でよい。
【０１１２】図２３は、ダイオードをＥＳＤ保護回路と
して用いた場合の実施例を示す図である。ＥＳＤ保護回
路４０１或いは４０２は、ダイオード４１３を含む。信
号レベル以上の電圧がパッド（接続端子２４或いはＩ／
Ｏ端子２２）に印加されると、ダイオード４１３が導通
して、デバイス破壊を防ぐ。ＥＳＤ保護回路４０１の場
合、即ち外部端子１３に接続される接続端子２４に用い
られる回路の場合、ダイオード４１３のジャンクション
面積は３００μｍ2 程度でよい。またＥＳＤ保護回路４
０２の場合、即ちＩ／Ｏ端子２２に用いられる回路の場
合、ダイオード４１３のジャンクション面積は１００μ
ｍ2 程度でよい。
【０１１３】以上、本発明を実施例に基づいて説明した
が、本発明は上述の実施例に限定されることなく、特許
請求の範囲に記載の範囲内で変形・変更が可能である。
【０１１４】
【発明の効果】請求項１乃至１３記載の半導体システム
に於ては、パッケージ内にロジックチップとメモリチッ
プとを搭載して互いに接続する構成に於て、チップ間の
入出力端子を全て対向する辺に設けるので接続が容易で
ある。またチップ間の入出力端子同士を最短距離で同一
長の配線を用いて接続することで信号間スキューがなく
なると共に、ワイヤボンディングを用いることで配線容
量が少なくなるので、チップ間での高速なデータ転送を
実現することが出来る。また隣接するチップの入出力回
路に共通な電源を用いることで、入力側と出力側で信号
レベルの揃った高速なデータ転送が可能になると共に、
この共通な電源を入出力回路用の専用電源とすれば、他
の回路部分の動作による電源電圧レベルの変動の影響を
避けることが出来る。更に、メモリチップ側にパッケー
ジ外部とのデータ入出力を直接に行う端子群を設けるこ
とで、パッケージ外部にある外部記憶装置とのデータ入
出力を行うことが出来る。
【０１１５】請求項１４乃至２４記載の半導体装置に於
ては、データ転送に必要な入出力端子及び相手側からク
ロック信号を受信するクロック受信用端子がチップの一
辺に配置されるので、相手側のチップをこの辺に対向す
るように隣接して配置した場合に、データ転送のための
接続を容易に行うことが出来る共に、相手側のチップと
同一のクロック信号を用いることが可能になる。更に、
制御用クロック発生回路から入出力回路までを等長配線
で接続するので、入出力回路によってデータ出力及びデ
ータ取り込みに関する同期を確実に取ることが出来る。
また制御用クロック発生回路は、等長配線等による信号
遅延を考慮にいれたフィードバックループによる位相制
御を行うことで、データ取り込み用に適した位相のクロ
ック信号と、データ出力用に適した位相のクロック信号
とを生成することが出来る。更にデータ取り込み用クロ
ック信号の周波数を１／Ｎに分周してＮセットのデータ
取り込み動作を行うことで、半導体装置内部での動作周
波数に対してデータ転送周波数をＮ倍にすることが出来
る。また相手側のチップから受信したクロック信号をそ
のまま相手側に送信することで、相手側のチップはチッ
プ間の信号伝播遅延を考慮にいれた同期制御を行うこと
が出来るようになる。
【０１１６】請求項２５乃至３６記載の半導体装置に於
ては、データ転送に必要な入出力端子及びクロック信号
を相手側に供給するクロック送信用端子がチップの一辺
に配置されるので、相手側のチップをこの辺に対向する
ように隣接して配置した場合に、データ転送のための接
続を容易に行うことが出来る共に、相手側のチップが同
一のクロック信号を用いることを可能にする。更に、制
御用クロック発生回路から入出力回路までを等長配線で
接続するので、入出力回路によってデータ出力及びデー
タ取り込みに関する同期を確実に取ることが出来る。ま
た制御用クロック発生回路は、等長配線等による信号遅
延を考慮にいれたフィードバックループによる位相制御
を行うことで、データ取り込み用に適した位相のクロッ
ク信号と、データ出力用に適した位相のクロック信号と
を生成することが出来る。更にデータ取り込み用クロッ
ク信号の周波数を１／Ｎに分周してＮセットのデータ取
り込み動作を行うことで、半導体装置内部での動作周波
数に対してデータ転送周波数をＮ倍にすることが出来
る。また相手側のチップに送信してそのまま戻ってきた
クロック信号を受け取り、このクロック信号に基づいて
データ取り込み動作の同期を取ることによって、チップ
間の信号伝播遅延を考慮にいれた同期制御を行うことが
出来る。
【０１１７】請求項３７乃至３８記載の半導体システム
に於ては、パッケージ内にロジックチップとメモリチッ
プとを搭載して互いに接続する構成に於て、チップ間の
入出力端子を全て対向する辺に設けるので接続が容易で
あると共に、制御用クロック発生回路から入出力回路ま
でを等長配線で接続するので、入出力回路によってデー
タ出力及びデータ取り込みに関する同期を確実に取るこ
とが出来る。また一方のチップは、他方のチップに送信
してそのまま戻ってきたクロック信号を受け取り、この
クロック信号に基づいてデータ取り込み動作の同期を取
ることによって、チップ間の信号伝播遅延を考慮にいれ
た同期制御を行うことが出来る。
【０１１８】請求項３９乃至４１記載の半導体メモリチ
ップに於ては、データ転送に必要な端子及び電源端子が
メモリチップの一辺に配置されるので、ロジックチップ
等をこの辺に対向するように隣接して配置した場合に、
データ転送のための接続を容易に行うことが出来る。ま
た受信したクロック信号をそのまま送出するクロックリ
ターン端子を設けることで、隣接して配置されるロジッ
クチップ等の側で、このクロックリターン端子から返さ
れたクロック信号を用いて、チップ間の信号伝播遅延を
考慮にいれた同期制御を行うことが出来る。更には、メ
モリチップ内のＰＬＬ回路及び／又はＤＬＬ回路で用い
られる専用電源端子を設けることで、ＰＬＬ回路及び／
又はＤＬＬ回路の安定した動作を保証することが出来
る。
【０１１９】請求項４２乃至４５記載の半導体システム
に於ては、パッケージに複数の半導体チップが搭載され
る場合、半導体チップ間を接続するためのパッドは、パ
ッケージによって覆われており、帯電した人体が触れる
ようなことはない。従って、外部端子に接続されるパッ
ドに設けられるＥＳＤ保護回路と比較して、半導体チッ
プ間接続のパッドに設けられるＥＳＤ保護回路は、比較
的小量の電流を流せすに足るものであればよい。ＥＳＤ
保護回路を小さく出来れば、チップ面積を小さく出来る
という利点があると共に、寄生容量を小さく出来るの
で、信号の切り替わりの速度を速くして高速なデータ転
送を可能にすることが出来る。
【図面の簡単な説明】
【図１】本発明により同一のパッケージにロジックチッ
プとメモリチップとを搭載した実施例を示す図である。
【図２】高速Ｉ／Ｏ回路の出力回路及び入力回路の回路
構成を示す回路図である。
【図３】本発明により同一のパッケージにロジックチッ
プとメモリチップとを搭載した別の実施例を示す図であ
る。
【図４】本発明により同一のパッケージにロジックチッ
プとメモリチップとを搭載した更に別の実施例を示す図
である。
【図５】本発明により同一のパッケージにロジックチッ
プとメモリチップとを搭載した更に別の実施例を示す図
である。
【図６】図１のメモリチップの構成例を示すブロック図
である。
【図７】外部記憶装置用Ｉ／Ｏ部を備える場合の図１の
メモリチップの構成例を示すブロック図である。
【図８】図１の高速Ｉ／Ｏ回路を含むメモリ・ロジック
間Ｉ／Ｏ部の構成を示すブロック図である。
【図９】図８のメモリチップ側の高速Ｉ／Ｏ回路の動作
を説明するためのタイミング図である。
【図１０】ＤＬＬ回路の構成を示す構成図である。
【図１１】位相比較器の回路構成の一例を示す回路図で
ある。
【図１２】遅延制御回路の回路構成の一例を示す回路図
である。
【図１３】可変遅延回路の回路構成の一例を示す回路図
である。
【図１４】図８の位相シフト回路の構成を示す構成図で
ある。
【図１５】ロジックチップ及びメモリチップのメモリ・
ロジック間Ｉ／Ｏ部の別の構成例を示すブロック図であ
る。
【図１６】ロジックチップ及びメモリチップのメモリ・
ロジック間Ｉ／Ｏ部の更に別の構成例を示すブロック図
である。
【図１７】図１６のメモリチップの動作を説明するため
のタイミング図である。
【図１８】メモリチップに於て、ロジックチップに対向
する辺に配置されるＩ／Ｏ端子の一例を示す図である。
【図１９】本発明による図１の半導体システムのＥＳＤ
保護回路を説明するための図である。
【図２０】ＭＯＳＦＥＴをＥＳＤ保護回路として用いた
場合の実施例を示す図である。
【図２１】フィールドＭＯＳＦＥＴをＥＳＤ保護回路と
して用いた場合の実施例を示す図である。
【図２２】バイポーラ型トランジスタをＥＳＤ保護回路
として用いた場合の実施例を示す図である。
【図２３】ダイオードをＥＳＤ保護回路として用いた場
合の実施例を示す図である。
【図２４】（Ａ）は、共通バスを介したロジックデバイ
スとメモリデバイスとの接続の従来例を示す図であり、
（Ｂ）は、ロジックデバイスとメモリデバイスとをワン
チップ化したワンチップＬＳＩの例を示す図である。
【符号の説明】
１ 半導体システム１ １０ パッケージ １１ ロジックチップ １２ メモリチップ １３ 外部端子 １４ 接続端子 １５ Ｉ／Ｏ回路電源用端子 １６ Ｉ／Ｏ回路電源線 １７ 端子 ２０ メモリ・ロジック間Ｉ／Ｏ部 ２１ 高速Ｉ／Ｏ回路 ２２ Ｉ／Ｏ端子 ２３ Ｉ／Ｏ電源端子 ２４ 接続端子 ２５ ワイヤボンディング ３０ 外部記憶装置用Ｉ／Ｏ部 ３１ 外部記憶装置用Ｉ／Ｏ回路 ３２ 外部記憶装置用端子 ３３ 降圧回路 ４１ クロックバッファ ４２ コマンドデコーダ ４３ バンク選択バッファ ４４ アドレスバッファ ４５ データバッファ ４６ メモリセルアレイ ４７ ローデコーダ ４８ センスアンプ・ライトアンプ ４９ コラムデコーダ ５０、５０Ａ バンク ５１ シリアルアドレスカウンタ ５２ シリアルデコーダ ５３ シリアルアクセスメモリ ５４ 転送ゲート ５５ 転送制御回路 ５６ 外部記憶装置用データバッファ １００ Ｔ−ＣＬＫ発生回路 １０１ Ｒ−ＣＬＫ発生回路 １０２ 等長配線 １０３ データバッファ １１１ ＤＬＬ回路 １１２ 位相シフト回路 １１３ ダミー等長配線 １１４ ＤＬＬ回路 １１５ ダミー等長配線 １１６ ダミーデータバッファ １１７ ダミーノード １２８ データバッファ １２０ クロックバッファ １２１ ＤＬＬ回路 １２２ 位相シフト回路 １２３ ダミー等長配線 １２４ ＤＬＬ回路 １２５ ダミー等長配線 １２６ ダミーデータバッファ １２７ ダミーノード １２８ データバッファ ４０１ ＥＳＤ保護回路 ４０２ ＥＳＤ保護回路 ５０１ ロジックデバイス ５０２ メモリデバイス ５０３ バス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３５４Ｃ (72)発明者 中野 正夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鈴木 孝章 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 富田 浩由 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 内田 敏也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 靖治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 畠山 淳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松宮 正人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松崎 康郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (45)

    【特許請求の範囲】
  1. 【請求項１】少なくとも一つのロジックチップと、 一辺が該少なくとも一つのロジックチップの一辺と対向
    するように配置される少なくとも一つのメモリチップ
    と、 隣接するメモリチップとデータ転送をするために該少な
    くとも一つのロジックチップに設けられる第１の入出力
    端子と、 隣接するロジックチップとデータ転送をするために該少
    なくとも一つのメモリチップに設けられる第２の入出力
    端子と、 該少なくとも一つのロジックチップと該少なくとも一つ
    のメモリチップを内部に格納するパッケージを含み、該
    第１の入出力端子は該少なくとも一つのロジックチップ
    の該一辺に設けられ、該第２の入出力端子は該少なくと
    も一つのメモリチップの該一辺に設けられることを特徴
    とする半導体システム。
  2. 【請求項２】前記第１の入出力端子と前記第２の入出力
    端子とは、隣接するロジックチップとメモリチップとの
    間で、対向した位置に配置されることを特徴とする請求
    項１記載の半導体システム。
  3. 【請求項３】前記第１の入出力端子と前記第２の入出力
    端子とを前記隣接するロジックチップとメモリチップと
    の間で接続する接続配線を更に含み、該接続配線は該隣
    接するロジックチップとメモリチップとの間で同一長で
    あることを特徴とする請求項２記載の半導体システム。
  4. 【請求項４】前記接続配線は、前記第１の入出力端子と
    前記第２の入出力端子との間を最短距離で接続すること
    を特徴とする請求項３記載の半導体システム。
  5. 【請求項５】前記第１の入出力端子と前記第２の入出力
    端子とを、前記隣接するロジックチップとメモリチップ
    との間で接続する接続配線を更に含み、該接続配線はワ
    イヤボンディングを含むことを特徴とする請求項２記載
    の半導体システム。
  6. 【請求項６】隣接するメモリチップとデータ転送をする
    ために該少なくとも一つのロジックチップに設けられる
    第１の入出力回路部と、 隣接するロジックチップとデータ転送をするために該少
    なくとも一つのメモリチップに設けられる第２の入出力
    回路部と、 該第１の入出力回路部と該第２の入出力回路部とに共通
    の電源電圧を供給する電源配線を更に含むことを特徴と
    する請求項１記載の半導体システム。
  7. 【請求項７】前記少なくとも一つのロジックチップの前
    記一辺に設けられ前記電源配線から電源電圧を受け取る
    電源端子と、 前記少なくとも一つのメモリチップの前記一辺に設けら
    れ前記電源配線から電源電圧を受け取る電源端子と、を
    更に含み、前記電源配線は隣接するロジックチップとメ
    モリチップとの間に配置されることを特徴とする請求項
    ６記載の半導体システム。
  8. 【請求項８】前記少なくとも一つのロジックチップ及び
    前記少なくとも一つのメモリチップの一方に設けられ前
    記電源電圧を降圧して降圧電圧を生成する降圧回路と、 該降圧電圧を該少なくとも一つのロジックチップ及び該
    少なくとも一つのメモリチップの該一方から他方へ供給
    する降圧配線を更に含むことを特徴とする請求項６記載
    の半導体システム。
  9. 【請求項９】前記電源配線は、前記第１の入出力回路部
    と前記第２の入出力回路部とに対して、専用の電源電圧
    を供給することを特徴とする請求項６記載の半導体シス
    テム。
  10. 【請求項１０】隣接するメモリチップとデータ転送をす
    るために該少なくとも一つのロジックチップに設けられ
    る第１の入出力回路部と、 隣接するロジックチップとデータ転送をするために該少
    なくとも一つのメモリチップに設けられる第２の入出力
    回路部と、を更に含み、該第１の入出力回路部と該第２
    の入出力回路部は、ＣＭＯＳ型の回路である信号出力部
    と信号入力部とを含み、出力信号の振幅は、該信号出力
    部に供給される電源電圧に略等しいことを特徴とする請
    求項１記載の半導体システム。
  11. 【請求項１１】前記少なくとも一つのメモリチップと前
    記パッケージ外部に設けられた別の記憶装置との間でデ
    ータ転送を行うために該少なくとも一つのメモリチップ
    に設けられるの第３の入出力端子を更に含み、該第３の
    入出力端子は該少なくとも一つのメモリチップの前記一
    辺とは別の辺に設けられることを特徴とする請求項１記
    載の半導体システム。
  12. 【請求項１２】前記少なくとも一つのメモリチップは、 前記少なくとも一つのロジックチップからランダムアク
    セス可能な第１の記憶部と、 前記第３の入出力端子から供給されたデータを一時的に
    蓄えた後に該第１の記憶部に転送する第２の記憶部を含
    むことを特徴とする請求項１１記載の半導体システム。
  13. 【請求項１３】前記少なくとも一つのメモリチップは、 前記少なくとも一つのロジックチップからランダムアク
    セス可能な第１の記憶部と、 前記第１の記憶部から供給されたデータを一時的に蓄え
    た後に該第３の入出力端子に送出する第２の記憶部を含
    むことを特徴とする請求項１１記載の半導体システム。
  14. 【請求項１４】チップの一辺に配置されたクロック受信
    用端子と、 該一辺に配置された複数の入出力端子と、 該クロック受信用端子で受信された受信クロック信号に
    基づいて入出力制御用クロック信号を生成する制御用ク
    ロック発生回路と、 該入出力制御用クロック信号に同期して該入出力端子を
    介して外部へのデータ出力及び外部からのデータ取り込
    みを行う複数の入出力回路と、 該制御用クロック発生回路と該複数の入出力回路の各々
    とを接続する同一長の複数の接続配線を含むことを特徴
    とする半導体装置。
  15. 【請求項１５】前記制御用クロック発生回路は、データ
    出力用クロック信号を前記入出力制御用クロック信号と
    して生成する第１のクロック発生回路を含むことを特徴
    とする請求項１４記載の半導体装置。
  16. 【請求項１６】前記第１のクロック発生回路は、前記複
    数の接続配線の第１の遅延分と前記複数の入出力回路の
    第２の遅延分との合計遅延分だけ前記受信クロック信号
    から位相がずれた信号を前記データ出力用クロック信号
    として出力することを特徴とする請求項１５記載の半導
    体装置。
  17. 【請求項１７】前記第１のクロック発生回路は、 前記受信クロック信号の位相を調整して遅延信号を出力
    する位相調整回路と、 該遅延信号より前記第１の遅延分だけ位相の遅れた第１
    の信号を出力する第１の手段と、 該第１の信号より前記第２の遅延分だけ位相の遅れた第
    ２の信号を出力する第２の手段を含み、該位相調整手段
    は該第２の信号と該受信クロック信号とが同位相となる
    ように該遅延信号の位相を調整して該遅延信号を前記デ
    ータ出力用クロック信号として出力することを特徴とす
    る請求項１６記載の半導体装置。
  18. 【請求項１８】前記制御用クロック発生回路は、データ
    取り込み用クロック信号を前記入出力制御用クロック信
    号として生成する第２のクロック発生回路を含むことを
    特徴とする請求項１４記載の半導体装置。
  19. 【請求項１９】前記第２のクロック発生回路は、前記複
    数の接続配線の第１の遅延分と第２の遅延分との合計遅
    延分だけ前記受信クロック信号から位相がずれた信号を
    前記データ取り込み用クロック信号として出力すること
    を特徴とする請求項１８記載の半導体装置。
  20. 【請求項２０】前記第２のクロック発生回路は、 前記受信クロック信号の位相を調整して遅延信号を出力
    する位相調整回路と、 該遅延信号より前記第１の遅延分だけ位相の遅れた第１
    の信号を出力する第１の手段と、 該遅延信号を前記第２の遅延分だけ遅延させる第２の手
    段を含み、該位相調整手段は該第１の信号と該受信クロ
    ック信号とが同位相となるように該遅延信号の位相を調
    整して、該第２の手段は該遅延信号を該第２の遅延分だ
    け遅延させて前記データ取り込み用クロック信号として
    出力することを特徴とする請求項１９記載の半導体装
    置。
  21. 【請求項２１】前記第２の手段は、前記遅延信号を位相
    １８０度分遅延させる位相シフト回路であることを特徴
    とする請求項２０記載の半導体装置。
  22. 【請求項２２】前記第２の手段は、前記遅延信号を所定
    の固定遅延量だけ遅延させる固定遅延回路であることを
    特徴とする請求項２０記載の半導体装置。
  23. 【請求項２３】前記第２のクロック発生回路は、１／Ｎ
    分周器を更に含み、前記受信クロック信号の周波数の１
    ／Ｎの周波数で互いに位相が３６０度／Ｎずれた複数の
    分周クロック信号を生成し、前記複数の入出力回路の各
    々は、Ｎ個の入力回路を含み、該Ｎ個の入力回路は対応
    する該分周クロック信号を同期信号として用いることを
    特徴とする請求項２０記載の半導体装置。
  24. 【請求項２４】前記クロック受信用端子に受信された前
    記受信クロック信号をそのまま出力する前記一辺に配置
    されたクロックリターン端子を更に含むことを特徴とす
    る請求項１４記載の半導体装置。
  25. 【請求項２５】外部から受信した受信クロック信号を入
    力として内部クロック信号を供給する内部クロック発生
    回路と、 チップの一辺に配置され該内部クロック信号を出力する
    クロック送信用端子と、 該一辺に配置された複数の入出力端子と、 該内部クロック信号に基づいて入出力制御用クロック信
    号を生成する制御用クロック発生回路と、 該入出力制御用クロック信号に同期して該入出力端子を
    介して外部へのデータ出力及び外部からのデータ取り込
    みを行う複数の入出力回路と、 該制御用クロック発生回路と該複数の入出力回路の各々
    とを接続する同一長の複数の接続配線を含むことを特徴
    とする半導体装置。
  26. 【請求項２６】前記内部クロック発生回路は、前記受信
    クロック信号の周波数を逓倍して該内部クロック信号を
    生成することを特徴とする請求項２５記載の半導体装
    置。
  27. 【請求項２７】前記制御用クロック発生回路は、データ
    出力用クロック信号を前記入出力制御用クロック信号と
    して生成する第１のクロック発生回路を含むことを特徴
    とする請求項２５記載の半導体装置。
  28. 【請求項２８】前記第１のクロック発生回路は、前記複
    数の接続配線の第１の遅延分と前記複数の入出力回路の
    第２の遅延分との合計遅延分だけ前記内部クロック信号
    から位相がずれた信号を前記データ出力用クロック信号
    として出力することを特徴とする請求項２７記載の半導
    体装置。
  29. 【請求項２９】前記第１のクロック発生回路は、 前記内部クロック信号の位相を調整して遅延信号を出力
    する位相調整回路と、 該遅延信号より前記第１の遅延分だけ位相の遅れた第１
    の信号を出力する第１の手段と、 該第１の信号より前記第２の遅延分だけ位相の遅れた第
    ２の信号を出力する第２の手段を含み、該位相調整手段
    は該第２の信号と該内部クロック信号とが同位相となる
    ように該遅延信号の位相を調整して該遅延信号を前記デ
    ータ出力用クロック信号として出力することを特徴とす
    る請求項２８記載の半導体装置。
  30. 【請求項３０】前記制御用クロック発生回路は、データ
    取り込み用クロック信号を前記入出力制御用クロック信
    号として生成する第２のクロック発生回路を含むことを
    特徴とする請求項２５記載の半導体装置。
  31. 【請求項３１】前記第２のクロック発生回路は、前記複
    数の接続配線の第１の遅延分と第２の遅延分との合計遅
    延分だけ前記内部クロック信号から位相がずれた信号を
    前記データ取り込み用クロック信号として出力すること
    を特徴とする請求項３０記載の半導体装置。
  32. 【請求項３２】前記第２のクロック発生回路は、 前記内部クロック信号の位相を調整して遅延信号を出力
    する位相調整回路と、該遅延信号より前記第１の遅延分
    だけ位相の遅れた第１の信号を出力する第１の手段と、 該遅延信号を前記第２の遅延分だけ遅延させる第２の手
    段を含み、該位相調整手段は該第１の信号と該内部クロ
    ック信号とが同位相となるように該遅延信号の位相を調
    整して、該第２の手段は該遅延信号を該第２の遅延分だ
    け遅延させて前記データ取り込み用クロック信号として
    出力することを特徴とする請求項３１記載の半導体装
    置。
  33. 【請求項３３】前記第２の手段は、前記遅延信号を位相
    １８０度分遅延させる位相シフト回路であることを特徴
    とする請求項３２記載の半導体装置。
  34. 【請求項３４】前記第２の手段は、前記遅延信号を所定
    の固定遅延量だけ遅延させる固定遅延回路であることを
    特徴とする請求項３２記載の半導体装置。
  35. 【請求項３５】前記第２のクロック発生回路は、１／Ｎ
    分周器を更に含み、前記内部クロック信号の周波数の１
    ／Ｎの周波数で互いに位相が３６０度／Ｎずれた複数の
    分周クロック信号を生成し、前記複数の入出力回路の各
    々は、Ｎ個の入力回路を含み、該Ｎ個の入力回路は対応
    する該分周クロック信号を同期信号として用いることを
    特徴とする請求項３２記載の半導体装置。
  36. 【請求項３６】前記クロック送信用端子から送出される
    前記内部クロック信号を所定の遅延時間後に受信する前
    記一辺に設けられたクロックリターン端子を更に含み、
    前記制御用クロック発生回路は、 該内部クロック信号を用いて前記入出力制御用クロック
    信号としてデータ出力用クロック信号を生成する第１の
    クロック発生回路と、 該クロックリターン端子に受信されたクロック信号を用
    いて該入出力制御用クロック信号としてデータ取り込み
    用クロック信号を生成する第２のクロック発生手段を含
    むことを特徴とする請求項２５記載の半導体装置。
  37. 【請求項３７】少なくとも一つの第１の半導体チップ
    と、 一辺が該少なくとも一つの第１の半導体チップの一辺と
    対向するように配置される少なくとも一つの第２の半導
    体チップと、 該少なくとも一つの第１の半導体チップと該少なくとも
    一つの第２の半導体チップを内部に格納するパッケージ
    を含み、該少なくとも一つの第１の半導体チップは、 外部から受信した受信クロック信号を入力として内部ク
    ロック信号を供給する内部クロック発生回路と、 該一辺に配置され該内部クロック信号を出力するクロッ
    ク送信用端子と、 該一辺に配置された第１の複数の入出力端子と、 該内部クロック信号に基づいて第１の入出力制御用クロ
    ック信号を生成する第１の制御用クロック発生回路と、 該第１の入出力制御用クロック信号に同期して該第１の
    複数の入出力端子を介して外部へのデータ出力及び外部
    からのデータ取り込みを行う第１の複数の入出力回路
    と、 該第１の制御用クロック発生回路と該第１の複数の入出
    力回路の各々とを接続する同一長の複数の接続配線を含
    み、該少なくとも一つの第２の半導体チップは、 該一辺に配置され該内部クロック信号を該少なくとも一
    つの第１の半導体チップから受け取るクロック受信用端
    子と、 該一辺に配置され該第１の複数の入出力端子と接続され
    る第２の複数の入出力端子と、 該クロック受信用端子で受信された該内部クロック信号
    に基づいて第２の入出力制御用クロック信号を生成する
    第２の制御用クロック発生回路と、 該第２の入出力制御用クロック信号に同期して該第２の
    複数の入出力端子を介して外部へのデータ出力及び外部
    からのデータ取り込みを行う第２の複数の入出力回路
    と、 該第２の制御用クロック発生回路と該第２の複数の入出
    力回路の各々とを接続する同一長の複数の接続配線を含
    む、該第１の半導体チップ及び該第２の半導体チップの
    一方はロジックチップであり他方はメモリチップである
    ことを特徴とする半導体システム。
  38. 【請求項３８】前記少なくとも一つの第２の半導体チッ
    プは、前記クロック受信用端子に受信された前記内部ク
    ロック信号をそのまま出力する前記一辺に配置された第
    １のクロックリターン端子を更に含み、前記少なくとも
    一つの第１の半導体チップは、該第１のクロックリター
    ン端子に接続される前記一辺に設けられた第２のクロッ
    クリターン端子を更に含み、前記第１の制御用クロック
    発生回路は、 該内部クロック発生回路からの該内部クロック信号を用
    いて前記第１の入出力制御用クロック信号としてデータ
    出力用クロック信号を生成する第１のクロック発生回路
    と、 該第２のクロックリターン端子に受信されたクロック信
    号を用いて該第１の入出力制御用クロック信号としてデ
    ータ取り込み用クロック信号を生成する第２のクロック
    発生手段を含むことを特徴とする請求項３７記載の半導
    体システム。
  39. 【請求項３９】２のＭ乗ビット×Ｎワード×２のＬ乗バ
    ンク構成の半導体メモリチップであって、チップの一辺
    に配置された、 クロック受信用端子と、 Ｍ個のアドレス信号用端子と、 Ｎ個のデータ入出力端子と、 Ｌ個のバンク選択信号用端子と、 ３個のコマンド選択用端子と、 パワーダウン信号用端子と、 バイト単位に用意したＤＭ信号用端子と、 複数の電源用端子を含むことを特徴とする半導体メモリ
    チップ。
  40. 【請求項４０】前記クロック受信用端子で受信したクロ
    ック信号をそのまま送出する該一辺に配置されるクロッ
    クリターン端子を更に含むことを特徴とする請求項３９
    記載の半導体メモリチップ。
  41. 【請求項４１】ＰＬＬ回路及びＤＬＬ回路の少なくとも
    一つを更に含み、前記複数の電源用端子は、該ＰＬＬ回
    路及びＤＬＬ回路の少なくとも一つに対する専用の電源
    を供給する電源端子を含むことを特徴とする請求項４０
    記載の半導体メモリチップ。
  42. 【請求項４２】パッケージと、 該パッケージ内部に格納される複数の半導体チップを含
    み、該複数の半導体チップは、 該パッケージ外部と接続される外部接続パッドと、 該複数の半導体チップ間で接続されるチップ間接続パッ
    ドと、 静電気放電による破壊防止のために該外部接続パッド毎
    に設けられる第１の電流駆動能力を有する第１のＥＳＤ
    保護回路と、 静電気放電による破壊防止のために該チップ間接続パッ
    ド毎に設けられる第２の電流駆動能力を有する第２のＥ
    ＳＤ保護回路を含み、該第２の電流駆動能力は該第１の
    電流駆動能力よりも小さいことを特徴とする半導体シス
    テム。
  43. 【請求項４３】前記第１のＥＳＤ保護回路は第１のＭＯ
    ＳＦＥＴを含み、前記第２のＥＳＤ保護回路は第２のＭ
    ＯＳＦＥＴを含み、該第２のＭＯＳＦＥＴは該第１のＭ
    ＯＳＦＥＴよりも狭いゲート幅を有することを特徴とす
    る請求項４２記載の半導体システム。
  44. 【請求項４４】前記第１のＥＳＤ保護回路は第１のバイ
    ポーラ型トランジスタを含み、前記第２のＥＳＤ保護回
    路は第２のバイポーラ型トランジスタを含み、該第２の
    バイポーラ型トランジスタは該第１のバイポーラ型トラ
    ンジスタよりも狭いエミッタ面積を有することを特徴と
    する請求項４２記載の半導体システム。
  45. 【請求項４５】前記第１のＥＳＤ保護回路は第１のダイ
    オードを含み、前記第２のＥＳＤ保護回路は第２のダイ
    オードを含み、該第２のダイオードは該第１のダイオー
    ドよりも狭いエミッタ面積を有することを特徴とする請
    求項４２記載の半導体システム。
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