JP3479018B2 - 半導体集積回路 - Google Patents
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00032—Dc control of switching transistors
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Description
【０００１】
【発明の属する技術分野】本発明は、入力信号のデータ
パタン（パターン）すなわち入力信号パタン（パター
ン）によって個々の遅延時間すなわち動作速度が変化す
る半導体集積回路に関し、特に動作速度の高速化あるい
は所定の動作速度を満たす範囲で消費電力を低減する回
路に関する。
パタン（パターン）すなわち入力信号パタン（パター
ン）によって個々の遅延時間すなわち動作速度が変化す
る半導体集積回路に関し、特に動作速度の高速化あるい
は所定の動作速度を満たす範囲で消費電力を低減する回
路に関する。
【０００２】
【従来の技術】図１２に示すような内部回路１０１と降
圧回路１０２を有する従来の半導体集積回路は、入力フ
リップフロップ１０３を用いて入力信号線１０４上の入
力データＩＮ１を取り込み、その入力データＩＮ１に対
して何らかの信号処理を内部回路１０１で行い、その処
理結果を出力信号線１０５上の出力データＯＵＴとして
出力することを目的として用いられる。このように、一
般的に、入力データに対して所定の機能を果たす回路を
機能回路という。
圧回路１０２を有する従来の半導体集積回路は、入力フ
リップフロップ１０３を用いて入力信号線１０４上の入
力データＩＮ１を取り込み、その入力データＩＮ１に対
して何らかの信号処理を内部回路１０１で行い、その処
理結果を出力信号線１０５上の出力データＯＵＴとして
出力することを目的として用いられる。このように、一
般的に、入力データに対して所定の機能を果たす回路を
機能回路という。
【０００３】ここで、内部回路１０１の電源電位は、外
部電源電位Ｖddをそのまま直結して用いる場合もある
が、内部回路１０１を構成する素子が強い電界を受ける
ことによる信頼性の劣化を緩和するためと、内部回路１
０１での消費電力を低減するために、図１２に示すよう
に降圧回路１０２を設けて外部電源電位Ｖddから、より
低い内部電源電位Ｖint を発生させ、内部電源線１０６
を通して内部回路１０１の電源電位とする。この場合、
内部回路１０１を構成する素子には高い電圧が印加され
ないので、降圧回路１０２を構成する素子よりも内部回
路１０１を構成する素子を、より微細化することができ
る。そして、この素子の微細化で動作速度や消費電力や
占有面積が改善されるようになる。また、各素子に想定
される耐圧に関わらず、印加される電圧や電界が低いほ
ど素子の信頼性は高くなる。
部電源電位Ｖddをそのまま直結して用いる場合もある
が、内部回路１０１を構成する素子が強い電界を受ける
ことによる信頼性の劣化を緩和するためと、内部回路１
０１での消費電力を低減するために、図１２に示すよう
に降圧回路１０２を設けて外部電源電位Ｖddから、より
低い内部電源電位Ｖint を発生させ、内部電源線１０６
を通して内部回路１０１の電源電位とする。この場合、
内部回路１０１を構成する素子には高い電圧が印加され
ないので、降圧回路１０２を構成する素子よりも内部回
路１０１を構成する素子を、より微細化することができ
る。そして、この素子の微細化で動作速度や消費電力や
占有面積が改善されるようになる。また、各素子に想定
される耐圧に関わらず、印加される電圧や電界が低いほ
ど素子の信頼性は高くなる。
【０００４】一般に、内部回路１０１は内部電源電位Ｖ
int が高いほど高速に動作する。また、内部回路１０１
がＭＯＳ(Ｍetal-Ｏxide-Ｓemiconductor)トランジスタ
のスタティック回路で構成されている場合、消費電力は
Ｃ×Ｖint ×Ｖint ／２で表される(Ｃは負荷容量の合
計)。よって、降圧回路１０２での電力損失があるにも
関わらず、内部電源電位Ｖint を低くすることで、内部
回路１０１の消費電力を効果的に削減できる。なお、降
圧回路１０２は、特に半導体集積回路の内部に設ける必
要はなく、外部に電源ＩＣ(Integrated Circuit)または
ＤＣ−ＤＣコンバータ（Direct Current- Direct Curre
nt Converter、直流電圧−直流電圧変換回路）と呼ばれ
る半導体集積回路を設けて接続することによって実現す
ることも多い。
int が高いほど高速に動作する。また、内部回路１０１
がＭＯＳ(Ｍetal-Ｏxide-Ｓemiconductor)トランジスタ
のスタティック回路で構成されている場合、消費電力は
Ｃ×Ｖint ×Ｖint ／２で表される(Ｃは負荷容量の合
計)。よって、降圧回路１０２での電力損失があるにも
関わらず、内部電源電位Ｖint を低くすることで、内部
回路１０１の消費電力を効果的に削減できる。なお、降
圧回路１０２は、特に半導体集積回路の内部に設ける必
要はなく、外部に電源ＩＣ(Integrated Circuit)または
ＤＣ−ＤＣコンバータ（Direct Current- Direct Curre
nt Converter、直流電圧−直流電圧変換回路）と呼ばれ
る半導体集積回路を設けて接続することによって実現す
ることも多い。
【０００５】さて、入力データＩＮ１にそれぞれ対応し
た処理結果を出力する訳であるから、ほぼ全ての半導体
集積回路において内部回路１０１の遅延時間すなわち動
作速度は、入力データＩＮ１のデータパタンに大なり小
なり依存する。例えば、図１３に示す従来のメモリ回路
のように、外部から入力された入力データＩＮ１となる
アドレス信号では、そのデータパタンにより読み出され
るメモリセルの位置が半導体チップ上で一意に定まり、
入出力（Ｉ／Ｏ）部１１１からそのメモリセルの位置ま
での距離がそれぞれ異なるために読み出し時間が変化す
る。
た処理結果を出力する訳であるから、ほぼ全ての半導体
集積回路において内部回路１０１の遅延時間すなわち動
作速度は、入力データＩＮ１のデータパタンに大なり小
なり依存する。例えば、図１３に示す従来のメモリ回路
のように、外部から入力された入力データＩＮ１となる
アドレス信号では、そのデータパタンにより読み出され
るメモリセルの位置が半導体チップ上で一意に定まり、
入出力（Ｉ／Ｏ）部１１１からそのメモリセルの位置ま
での距離がそれぞれ異なるために読み出し時間が変化す
る。
【０００６】図１３において、情報を記憶するメモリセ
ルはマトリクス状に配列されておりバンク１１４〜１２
１のいずれかに属する。それぞれのメモリセルはバンク
内配線１３３や１３５を介してバンク下部のバス配線Ｂ
ＵＳ(１３２や１３４)に接続される。バス配線ＢＵＳ
は、中央制御部（ＣＥＮＴ）１１３内を通過する配線１
３１を介してまたは介さずに、ＥＣＣ（Ｅrror Ｃorrec
ting Ｃode）から成る、誤り訂正符号回路部（ＥＣＣ）
１１２に接続される。誤り訂正符号回路部１１２は入出
力部１１１に接続され、入出力部１１１は入出力信号線
１３６を用いて外部とのやりとりを行う。
ルはマトリクス状に配列されておりバンク１１４〜１２
１のいずれかに属する。それぞれのメモリセルはバンク
内配線１３３や１３５を介してバンク下部のバス配線Ｂ
ＵＳ(１３２や１３４)に接続される。バス配線ＢＵＳ
は、中央制御部（ＣＥＮＴ）１１３内を通過する配線１
３１を介してまたは介さずに、ＥＣＣ（Ｅrror Ｃorrec
ting Ｃode）から成る、誤り訂正符号回路部（ＥＣＣ）
１１２に接続される。誤り訂正符号回路部１１２は入出
力部１１１に接続され、入出力部１１１は入出力信号線
１３６を用いて外部とのやりとりを行う。
【０００７】図１２と図１３を関連づけると、図１２の
入力信号線１０４と出力信号線１０５の機能を図１３の
入出力信号線１３６が兼ねており、図１２の入力フリッ
プフロップ１０３は図１３の入出力部１１１に含まれ
る。また、図１２の降圧回路１０２は図１３の中央制御
部１１３に含まれ、図１３のそれ以外の部分は図１２の
内部回路１０１に含まれる。
入力信号線１０４と出力信号線１０５の機能を図１３の
入出力信号線１３６が兼ねており、図１２の入力フリッ
プフロップ１０３は図１３の入出力部１１１に含まれ
る。また、図１２の降圧回路１０２は図１３の中央制御
部１１３に含まれ、図１３のそれ以外の部分は図１２の
内部回路１０１に含まれる。
【０００８】次に、図１３の動作のうち読み出し動作を
説明する。入出力部１１１に入力されたアドレス信号
は、誤り訂正符号回路部１１２を通過して中央制御部１
１３内でデコードされる。具体的にはアドレス信号のう
ち、図１３で４ビットの記されているバンクから、上位
３ビットが０００ならバンク１１４、００１ならバンク
１１５、０１０ならバンク１１６、０１１ならバンク１
１７、１００ならバンク１１８、１０１ならバンク１１
９、１１０ならバンク１２０、１１１ならバンク１２１
を選択し、さらにアドレス信号の上位第４ビットが１な
ら各バンクの上半分、０なら各バンクの下半分が選択さ
れる。上位第５ビット目以下のアドレス信号は、そのバ
ンク半分のさらに内部の選択に用いられ、具体的には各
バンク内の列デコーダと行デコーダによってメモリセル
選択が行われる。読み出されたメモリセルのデータは、
本来の読み出しデータの他に誤り訂正用の冗長データも
含まれている。
説明する。入出力部１１１に入力されたアドレス信号
は、誤り訂正符号回路部１１２を通過して中央制御部１
１３内でデコードされる。具体的にはアドレス信号のう
ち、図１３で４ビットの記されているバンクから、上位
３ビットが０００ならバンク１１４、００１ならバンク
１１５、０１０ならバンク１１６、０１１ならバンク１
１７、１００ならバンク１１８、１０１ならバンク１１
９、１１０ならバンク１２０、１１１ならバンク１２１
を選択し、さらにアドレス信号の上位第４ビットが１な
ら各バンクの上半分、０なら各バンクの下半分が選択さ
れる。上位第５ビット目以下のアドレス信号は、そのバ
ンク半分のさらに内部の選択に用いられ、具体的には各
バンク内の列デコーダと行デコーダによってメモリセル
選択が行われる。読み出されたメモリセルのデータは、
本来の読み出しデータの他に誤り訂正用の冗長データも
含まれている。
【０００９】メモリセルのデータは、バンク内配線（１
３３や１３５）を伝播した後増幅され、続いてバス配線
ＢＵＳ（１３２や１３４）を伝播する。バンク１１８〜
１２１のデータを読み出した場合は、さらに中央制御部
１１３内を通過する配線１３１を経由してから誤り訂正
符号回路部１１２に達する。誤り訂正符号回路部１１２
は、誤り訂正用の冗長データを元に演算処理を行い、誤
り訂正後の読み出しデータを入出力部１１１へ送る。入
出力部１１１は、入出力信号線１３６を用いて外部に読
み出しデータを出力する。
３３や１３５）を伝播した後増幅され、続いてバス配線
ＢＵＳ（１３２や１３４）を伝播する。バンク１１８〜
１２１のデータを読み出した場合は、さらに中央制御部
１１３内を通過する配線１３１を経由してから誤り訂正
符号回路部１１２に達する。誤り訂正符号回路部１１２
は、誤り訂正用の冗長データを元に演算処理を行い、誤
り訂正後の読み出しデータを入出力部１１１へ送る。入
出力部１１１は、入出力信号線１３６を用いて外部に読
み出しデータを出力する。
【００１０】このとき、メモリセルを選択する信号が入
出力部１１１から各バンク１１４〜１２１内にある行デ
コーダ、列デコーダに達するまでの距離は図１３に示す
ように、入力アドレス信号の上位ビットの値によりそれ
ぞれ異なる。同様に、メモリセルからの信号が入出力部
１１１に読み出されるまでに通過する配線の距離はそれ
ぞれ異なる。それぞれの配線１３１、１３２、１３３、
１３４、１３５などは電気抵抗を持つため、信号を通過
させるには遅延時間を必要とする。図１３の各バンク１
１４〜１２１には、そのバンク内のメモリセルのうち、
最も読み出し遅延時間が長くなる箇所を○記号で示して
いる。このように、バンク１１４〜１２１が互いに離れ
て配置されていることによる個々の遅延時間の違いと、
各バンク内のメモリセルの位置に依存した個々の遅延時
間の違いが重なって、アドレス信号の値による遅延時間
すなわち動作速度の違いが生じる。
出力部１１１から各バンク１１４〜１２１内にある行デ
コーダ、列デコーダに達するまでの距離は図１３に示す
ように、入力アドレス信号の上位ビットの値によりそれ
ぞれ異なる。同様に、メモリセルからの信号が入出力部
１１１に読み出されるまでに通過する配線の距離はそれ
ぞれ異なる。それぞれの配線１３１、１３２、１３３、
１３４、１３５などは電気抵抗を持つため、信号を通過
させるには遅延時間を必要とする。図１３の各バンク１
１４〜１２１には、そのバンク内のメモリセルのうち、
最も読み出し遅延時間が長くなる箇所を○記号で示して
いる。このように、バンク１１４〜１２１が互いに離れ
て配置されていることによる個々の遅延時間の違いと、
各バンク内のメモリセルの位置に依存した個々の遅延時
間の違いが重なって、アドレス信号の値による遅延時間
すなわち動作速度の違いが生じる。
【００１１】図１４は、図１３に示す従来のメモリ回路
の、アドレス信号パタンすなわち入力アドレスパタンに
対するアクセス時間つまり読み出し時間の変化の一例を
表したものである。折れ線の断続的なアクセス時間の変
化はバンク１１４〜１２１の入出力部１１１からの距離
がそれぞれ異なることによる影響で、断続的な変化点の
間のアクセス時間の緩やかな増加は、各バンク内のメモ
リセルの位置の違いによるものである。
の、アドレス信号パタンすなわち入力アドレスパタンに
対するアクセス時間つまり読み出し時間の変化の一例を
表したものである。折れ線の断続的なアクセス時間の変
化はバンク１１４〜１２１の入出力部１１１からの距離
がそれぞれ異なることによる影響で、断続的な変化点の
間のアクセス時間の緩やかな増加は、各バンク内のメモ
リセルの位置の違いによるものである。
【００１２】図１４に示すようなアクセス時間の入力ア
ドレスパタン依存性は、各バンク１１４〜１２１の構
成、入出力部の位置や配列、メモリ回路の各配線を構成
する材料や配線形状ならびに配線を駆動するトランジス
タの電気特性など、様々な要因で複雑に変わる。しか
し、全てのメモリセルを同一の場所に配置できない以
上、入力信号パタンによって回路の個々の遅延時間がば
らつくことは本質的に避けられない。そして、図１４で
ｔmax として示したように、個々のばらつきの中で最も
遅延時間が大きなものを回路全体の性能として規定して
いる。
ドレスパタン依存性は、各バンク１１４〜１２１の構
成、入出力部の位置や配列、メモリ回路の各配線を構成
する材料や配線形状ならびに配線を駆動するトランジス
タの電気特性など、様々な要因で複雑に変わる。しか
し、全てのメモリセルを同一の場所に配置できない以
上、入力信号パタンによって回路の個々の遅延時間がば
らつくことは本質的に避けられない。そして、図１４で
ｔmax として示したように、個々のばらつきの中で最も
遅延時間が大きなものを回路全体の性能として規定して
いる。
【００１３】このような入力信号パタンによる回路の遅
延時間ばらつきは、配線の遅延時間によってのみもたら
されるものではない。例えば、外部に記憶した命令プロ
グラムを入力信号として順次取り込み、内部でデコード
することによって命令を解釈し、場合分けによって処理
を実行するようなＭＰＵ（Ｍicro Ｐrocessing Ｕnit）
やＣＰＵ（Ｃentral Ｐrocessining Ｕnit）やＤＳＰ
（Ｄigital Ｓignal Ｐrocesor）では、論理演算などの
単純な処理と乗算などの比較的複雑な処理が混在してい
る。よって、入力された各命令の内容によって回路全体
の遅延時間が大きく異なり、それら個々の遅延時間はク
ロック信号いくつ分に相当するかが、各命令ごとに仕様
として明示されている。しかし、全ての遅延時間がクロ
ック周期の整数倍として表されているため、同一の遅延
時間（クロック数）として分類されている命令群の中で
も互いに微妙に（１クロック周期未満の範囲で）個々の
遅延時間が異なってしまう。
延時間ばらつきは、配線の遅延時間によってのみもたら
されるものではない。例えば、外部に記憶した命令プロ
グラムを入力信号として順次取り込み、内部でデコード
することによって命令を解釈し、場合分けによって処理
を実行するようなＭＰＵ（Ｍicro Ｐrocessing Ｕnit）
やＣＰＵ（Ｃentral Ｐrocessining Ｕnit）やＤＳＰ
（Ｄigital Ｓignal Ｐrocesor）では、論理演算などの
単純な処理と乗算などの比較的複雑な処理が混在してい
る。よって、入力された各命令の内容によって回路全体
の遅延時間が大きく異なり、それら個々の遅延時間はク
ロック信号いくつ分に相当するかが、各命令ごとに仕様
として明示されている。しかし、全ての遅延時間がクロ
ック周期の整数倍として表されているため、同一の遅延
時間（クロック数）として分類されている命令群の中で
も互いに微妙に（１クロック周期未満の範囲で）個々の
遅延時間が異なってしまう。
【００１４】また、従来の遅延時間ばらつき補償とし
て、例えば１９９０年１０月、アイ・イー・イー・イー
・ジャーナル・オブ・ソリッド・ステート・サーキッ
ツ、第２５巻、第５号（IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.２５,NO.５,OCTOBER １９９０）の１１３
６〜１１４０ページの技術が知られている。図１５は、
この文献のＦｉｇ．２に相当する回路ブロック図であ
る。内部回路１４１は、入力データＩＮ１に対して何ら
かの信号処理を行い、その処理結果を出力データＯＵＴ
として出力することを目的として用いられる。
て、例えば１９９０年１０月、アイ・イー・イー・イー
・ジャーナル・オブ・ソリッド・ステート・サーキッ
ツ、第２５巻、第５号（IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.２５,NO.５,OCTOBER １９９０）の１１３
６〜１１４０ページの技術が知られている。図１５は、
この文献のＦｉｇ．２に相当する回路ブロック図であ
る。内部回路１４１は、入力データＩＮ１に対して何ら
かの信号処理を行い、その処理結果を出力データＯＵＴ
として出力することを目的として用いられる。
【００１５】内部回路１４１と電圧制御発振器１４２で
は、電源電位として内部電源電位Ｖint が用いられる。
電圧制御発振器１４２は、内部電源電位Ｖint の大きさ
に応じた高さの高周波出力が得られる発振器で、例えば
リングオシレータによって実現できる。固定Ｎ分周器１
４３は、電圧制御発振器１４２の高周波出力を受信し
て、その周波数をＮ分の１（Ｎは自然数）に減少させる
回路である。固定Ｎ分周器１４３の出力は、クロック信
号ＣＬＫと共に位相比較器１４４に入力される。位相比
較器１４４は、クロック信号ＣＬＫと固定Ｎ分周器１４
３の出力の立ち上がり若しくは立ち下がりのタイミング
を比較して、相対的にクロック信号ＣＬＫの方が速けれ
ばUp信号を、固定Ｎ分周器１４３の出力の方が速ければ
Down信号をチャージポンプ１４５へ出力する。チャージ
ポンプ１４５は、Up信号を受信するとローパスフィルタ
１４６への電流供給を増やし、結果として内部電源電位
Ｖint の電位が高くなる。逆に、チャージポンプ１４５
がDown信号を受信するとローパスフィルタ１４６への電
流供給を減らし、結果として内部電源電位Ｖint の電位
が低くなる。ローパスフィルタ１４６は、チャージポン
プ１４５が電流供給量を増減することによって生ずる内
部電源電位Ｖint の電位変動を抑制し、安定化させる働
きがある。
は、電源電位として内部電源電位Ｖint が用いられる。
電圧制御発振器１４２は、内部電源電位Ｖint の大きさ
に応じた高さの高周波出力が得られる発振器で、例えば
リングオシレータによって実現できる。固定Ｎ分周器１
４３は、電圧制御発振器１４２の高周波出力を受信し
て、その周波数をＮ分の１（Ｎは自然数）に減少させる
回路である。固定Ｎ分周器１４３の出力は、クロック信
号ＣＬＫと共に位相比較器１４４に入力される。位相比
較器１４４は、クロック信号ＣＬＫと固定Ｎ分周器１４
３の出力の立ち上がり若しくは立ち下がりのタイミング
を比較して、相対的にクロック信号ＣＬＫの方が速けれ
ばUp信号を、固定Ｎ分周器１４３の出力の方が速ければ
Down信号をチャージポンプ１４５へ出力する。チャージ
ポンプ１４５は、Up信号を受信するとローパスフィルタ
１４６への電流供給を増やし、結果として内部電源電位
Ｖint の電位が高くなる。逆に、チャージポンプ１４５
がDown信号を受信するとローパスフィルタ１４６への電
流供給を減らし、結果として内部電源電位Ｖint の電位
が低くなる。ローパスフィルタ１４６は、チャージポン
プ１４５が電流供給量を増減することによって生ずる内
部電源電位Ｖint の電位変動を抑制し、安定化させる働
きがある。
【００１６】結局、図１５に示すシステム全体で、電圧
制御発振器１４２の出力周波数が、クロック信号ＣＬＫ
のちょうどＮ倍になるように内部電源電位Ｖint が調整
される。よって、製造ばらつきや動作温度や外部電源電
位Ｖddの変動に対して、内部電源電位Ｖint を印加した
ときの内部回路１４１の遅延時間の変化量と電圧制御発
振器１４２の出力周波数の変化量が常に一定であるよう
に回路を設計できれば、内部回路１４１の遅延時間とク
ロック信号ＣＬＫの周期の関係がこれら変動の影響を免
れ、常に一定となる。
制御発振器１４２の出力周波数が、クロック信号ＣＬＫ
のちょうどＮ倍になるように内部電源電位Ｖint が調整
される。よって、製造ばらつきや動作温度や外部電源電
位Ｖddの変動に対して、内部電源電位Ｖint を印加した
ときの内部回路１４１の遅延時間の変化量と電圧制御発
振器１４２の出力周波数の変化量が常に一定であるよう
に回路を設計できれば、内部回路１４１の遅延時間とク
ロック信号ＣＬＫの周期の関係がこれら変動の影響を免
れ、常に一定となる。
【００１７】図１５の技術を用いて内部回路１４１の遅
延時間ばらつきが補償される様子を示したのが図１６で
ある。図１２に示す通常の回路では、入力信号パタンに
よる個々の遅延時間の変動とは別に、製造ばらつきや動
作温度や外部電源電位Ｖddの変動によって内部回路１０
１の遅延時間がばらつき、典型的な遅延時間特性は破線
で示したものとなる。そして、集積回路全体の性能を示
す遅延時間はｔmax である。
延時間ばらつきが補償される様子を示したのが図１６で
ある。図１２に示す通常の回路では、入力信号パタンに
よる個々の遅延時間の変動とは別に、製造ばらつきや動
作温度や外部電源電位Ｖddの変動によって内部回路１０
１の遅延時間がばらつき、典型的な遅延時間特性は破線
で示したものとなる。そして、集積回路全体の性能を示
す遅延時間はｔmax である。
【００１８】これに対して図１５に示す回路では、製造
ばらつきや動作温度や外部電源電位Ｖddの変動によっ
て、電圧制御発振器１４２を構成する素子の遅延時間と
内部回路１４１を構成する素子の遅延時間が同じように
変化する。よって、内部電源電位Ｖint が自動的に調整
され、結局内部回路１４１の遅延時間は図１６の実線の
特性を保ち続け、回路全体の性能を示す遅延時間は低減
しｔmax'となる。しかしこの場合でも、入力信号パタン
による個々の遅延時間の変化は影響を受けないので、依
然として入力信号パタン依存の遅延時間変動は残る。図
１５と同様な遅延時間ばらつき補償技術は、例えば特開
平８−２２３０１８号公報や特開平７−２６４０５６号
公報や特開平９−１３９６５６号公報に示された従来例
や発明の実施例を用いても実現できる。しかしこの場合
にも、個々の遅延時間の入力信号パタン依存性はのこ
る。
ばらつきや動作温度や外部電源電位Ｖddの変動によっ
て、電圧制御発振器１４２を構成する素子の遅延時間と
内部回路１４１を構成する素子の遅延時間が同じように
変化する。よって、内部電源電位Ｖint が自動的に調整
され、結局内部回路１４１の遅延時間は図１６の実線の
特性を保ち続け、回路全体の性能を示す遅延時間は低減
しｔmax'となる。しかしこの場合でも、入力信号パタン
による個々の遅延時間の変化は影響を受けないので、依
然として入力信号パタン依存の遅延時間変動は残る。図
１５と同様な遅延時間ばらつき補償技術は、例えば特開
平８−２２３０１８号公報や特開平７−２６４０５６号
公報や特開平９−１３９６５６号公報に示された従来例
や発明の実施例を用いても実現できる。しかしこの場合
にも、個々の遅延時間の入力信号パタン依存性はのこ
る。
【００１９】
【発明が解決しようとする課題】上述したように、従来
の技術における第１の問題点は、遅延時間つまり動作速
度が遅くなるということである。その理由は、個々の遅
延時間が入力信号パタン依存性をもち、しかも回路全体
の性能がごく少数の特定のパタンが入力された場合のみ
で決まるからである。もし、内部回路全体の遅延時間
が、内部回路を構成する素子そのものの遅延時間や内部
回路の処理内容の複雑さのみによってもたらされるので
あれば、本質的な遅延時間と言える。しかし、ほとんど
全ての集積回路である機能回路は、個々の遅延時間に入
力信号パタン依存性があり、図１４に示した例での１０
０１ＸＸＸＸや１１１１ＸＸＸＸのように、ごく少数の
パタンが入力されたときの遅延時間が、回路全体の性能
を制約している。
の技術における第１の問題点は、遅延時間つまり動作速
度が遅くなるということである。その理由は、個々の遅
延時間が入力信号パタン依存性をもち、しかも回路全体
の性能がごく少数の特定のパタンが入力された場合のみ
で決まるからである。もし、内部回路全体の遅延時間
が、内部回路を構成する素子そのものの遅延時間や内部
回路の処理内容の複雑さのみによってもたらされるので
あれば、本質的な遅延時間と言える。しかし、ほとんど
全ての集積回路である機能回路は、個々の遅延時間に入
力信号パタン依存性があり、図１４に示した例での１０
０１ＸＸＸＸや１１１１ＸＸＸＸのように、ごく少数の
パタンが入力されたときの遅延時間が、回路全体の性能
を制約している。
【００２０】一般に、半導体集積回路のチップサイズは
年々大きく、回路全体の遅延時間に占める配線遅延の割
合は大きく、高速化などにより微少な遅延時間のばらつ
きが回路全体の性能を制限する場合が多くなっていく傾
向にあるため、遅延時間の入力信号パタン依存性の影響
は、今後ますます増大していく。
年々大きく、回路全体の遅延時間に占める配線遅延の割
合は大きく、高速化などにより微少な遅延時間のばらつ
きが回路全体の性能を制限する場合が多くなっていく傾
向にあるため、遅延時間の入力信号パタン依存性の影響
は、今後ますます増大していく。
【００２１】そして第２の問題点は、消費電力の削減が
効果的でないことである。その理由は、図１２に示すよ
うな内部の降圧回路は、所定の遅延時間ｔmax を満たす
範囲でできるだけ内部電源電位Ｖint を小さくすること
を主な狙いとしている。しかし、実際には図１４に示す
ように、大半の入力信号パタンでは所定の遅延時間ｔma
x を下回る遅延時間しかかからないにも関わらず、特定
のパタン（図１４の例では１００１ＸＸＸＸや１１１１
ＸＸＸＸ）が入力されることに備えて、内部電源電位Ｖ
int を高めに設定しなければならないからである。
効果的でないことである。その理由は、図１２に示すよ
うな内部の降圧回路は、所定の遅延時間ｔmax を満たす
範囲でできるだけ内部電源電位Ｖint を小さくすること
を主な狙いとしている。しかし、実際には図１４に示す
ように、大半の入力信号パタンでは所定の遅延時間ｔma
x を下回る遅延時間しかかからないにも関わらず、特定
のパタン（図１４の例では１００１ＸＸＸＸや１１１１
ＸＸＸＸ）が入力されることに備えて、内部電源電位Ｖ
int を高めに設定しなければならないからである。
【００２２】第３の問題点は、内部回路を構成する素子
の信頼性の向上が効果的でないことである。その理由
は、図１２に示すような降圧回路は、所定の遅延時間ｔ
max を満たす範囲で内部電源電位Ｖint をなるべく低減
し、内部回路を構成する素子に印加される電界をなるべ
く小さくすることを副次的な狙いとしている。しかし、
実際には図１４に示すように、大半の入力信号パタンで
は所定の遅延時間ｔmaxを下回る遅延時間しかかからな
いにも関わらず、特定のパタン（図１４の例では１００
１ＸＸＸＸや１１１１ＸＸＸＸ）が入力されることに備
えて、内部電源電位Ｖint を高めに設定するからであ
る。
の信頼性の向上が効果的でないことである。その理由
は、図１２に示すような降圧回路は、所定の遅延時間ｔ
max を満たす範囲で内部電源電位Ｖint をなるべく低減
し、内部回路を構成する素子に印加される電界をなるべ
く小さくすることを副次的な狙いとしている。しかし、
実際には図１４に示すように、大半の入力信号パタンで
は所定の遅延時間ｔmaxを下回る遅延時間しかかからな
いにも関わらず、特定のパタン（図１４の例では１００
１ＸＸＸＸや１１１１ＸＸＸＸ）が入力されることに備
えて、内部電源電位Ｖint を高めに設定するからであ
る。
【００２３】本発明の目的は、遅延時間の短い、すなわ
ち高速動作の半導体集積回路を提供することにある。本
発明の他の目的は、所定の動作速度を満たす範囲で、で
きるだけ消費電力の小さい半導体集積回路を提供するこ
とにある。そして、本発明の他の目的は、所定の動作速
度を満たす範囲で、できるだけ回路素子の信頼性が高い
半導体集積回路を提供することにある。
ち高速動作の半導体集積回路を提供することにある。本
発明の他の目的は、所定の動作速度を満たす範囲で、で
きるだけ消費電力の小さい半導体集積回路を提供するこ
とにある。そして、本発明の他の目的は、所定の動作速
度を満たす範囲で、できるだけ回路素子の信頼性が高い
半導体集積回路を提供することにある。
【００２４】
【課題を解決するための手段】このために本発明の半導
体集積回路は、入力信号に基づいて動作し該入力信号に
応じた信号を出力する機能回路と、前記入力信号パター
ンの一部または全部を基に前記機能回路の遅延時間を見
積もる動作速度判定手段と、前記機能回路の一部または
全部の動作速度を前記動作速度判定手段の判定結果に基
づいて調整する動作速度調整手段とを備えている。ある
いは、本発明の半導体集積回路は、半導体集積回路の内
部に記憶された情報データに基づいて動作し該情報デー
タに応じた信号を出力する機能回路と、前記情報データ
パターンの一部または全部を基に前記機能回路の遅延時
間を見積もる動作速度判定手段と、前記機能回路の一部
または全部の動作速度を前記動作速度判定手段の判定結
果に基づいて調整する動作速度調整手段とを備えてい
る。
体集積回路は、入力信号に基づいて動作し該入力信号に
応じた信号を出力する機能回路と、前記入力信号パター
ンの一部または全部を基に前記機能回路の遅延時間を見
積もる動作速度判定手段と、前記機能回路の一部または
全部の動作速度を前記動作速度判定手段の判定結果に基
づいて調整する動作速度調整手段とを備えている。ある
いは、本発明の半導体集積回路は、半導体集積回路の内
部に記憶された情報データに基づいて動作し該情報デー
タに応じた信号を出力する機能回路と、前記情報データ
パターンの一部または全部を基に前記機能回路の遅延時
間を見積もる動作速度判定手段と、前記機能回路の一部
または全部の動作速度を前記動作速度判定手段の判定結
果に基づいて調整する動作速度調整手段とを備えてい
る。
【００２５】あるいは、本発明の半導体集積回路は、半
導体集積回路の内部に記憶された情報データと入力信号
の両方に基づいて動作し該情報データと入力信号に応じ
た信号を出力する機能回路と、前記情報データパターン
および入力信号パターンの一部または全部を基に前記機
能回路の遅延時間を見積もる動作速度判定手段と、前記
機能回路の一部または全部の動作速度を前記動作速度判
定手段の判定結果に基づいて調整する動作速度調整手段
とを備えている。
導体集積回路の内部に記憶された情報データと入力信号
の両方に基づいて動作し該情報データと入力信号に応じ
た信号を出力する機能回路と、前記情報データパターン
および入力信号パターンの一部または全部を基に前記機
能回路の遅延時間を見積もる動作速度判定手段と、前記
機能回路の一部または全部の動作速度を前記動作速度判
定手段の判定結果に基づいて調整する動作速度調整手段
とを備えている。
【００２６】ここで、前記機能回路と、前記動作速度判
定手段となる回路と、前記動作速度調整手段となる回路
とが同一半導体チップに搭載されている。
定手段となる回路と、前記動作速度調整手段となる回路
とが同一半導体チップに搭載されている。
【００２７】そして、前記動作速度調整手段は電圧レギ
ュレータであり、前記機能回路に印加する電源電位を調
整することによって前記機能回路の動作速度を変化させ
る。あるいは、前記動作速度調整手段はＤＣ−ＤＣコン
バータであり、前記機能回路に印加する電源電位を調整
することによって前記機能回路の動作速度を変化させ
る。
ュレータであり、前記機能回路に印加する電源電位を調
整することによって前記機能回路の動作速度を変化させ
る。あるいは、前記動作速度調整手段はＤＣ−ＤＣコン
バータであり、前記機能回路に印加する電源電位を調整
することによって前記機能回路の動作速度を変化させ
る。
【００２８】また、前記機能回路のうち前記動作速度調
整手段の制御下にある部分と前記制御下にない部分との
間の信号の授受がレベルシフタを介して行われる。そし
て、前記動作速度調整手段の回路から前記動作速度調整
手段の回路の制御下にある部分への信号伝達が、前記機
能回路のうち前記動作速度調整手段の回路の制御下にな
い部分から制御下にある部分への信号伝達よりも早くな
るようにタイミング調整される。
整手段の制御下にある部分と前記制御下にない部分との
間の信号の授受がレベルシフタを介して行われる。そし
て、前記動作速度調整手段の回路から前記動作速度調整
手段の回路の制御下にある部分への信号伝達が、前記機
能回路のうち前記動作速度調整手段の回路の制御下にな
い部分から制御下にある部分への信号伝達よりも早くな
るようにタイミング調整される。
【００２９】あるいは、本発明の半導体集積回路では、
前記集積回路内部に記憶された情報データがパイプライ
ンレジスタに記憶されている。
前記集積回路内部に記憶された情報データがパイプライ
ンレジスタに記憶されている。
【００３０】このように本発明の要部では、動作速度判
定手段となる入力パタン検知回路で入力信号のデータパ
タンを解読し、その結果から予測される機能回路である
内部回路全体の遅延時間に対し、所望の遅延時間との差
異を制御信号として動作速度調整手段となる遅延時間制
御回路へ送信する。そして、遅延時間制御回路が内部回
路の一部もしくは全部の内部電源電位を上記の制御信号
に応じて調整するようになる。
定手段となる入力パタン検知回路で入力信号のデータパ
タンを解読し、その結果から予測される機能回路である
内部回路全体の遅延時間に対し、所望の遅延時間との差
異を制御信号として動作速度調整手段となる遅延時間制
御回路へ送信する。そして、遅延時間制御回路が内部回
路の一部もしくは全部の内部電源電位を上記の制御信号
に応じて調整するようになる。
【００３１】このようにすることで、従来の技術で説明
したような機能回路の入力信号パタン依存性がなくな
り、半導体チップ内の機能回路ひいては半導体集積回路
の動作速度が全体的に向上するようになる。
したような機能回路の入力信号パタン依存性がなくな
り、半導体チップ内の機能回路ひいては半導体集積回路
の動作速度が全体的に向上するようになる。
【００３２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の構
成を示したブロック図である。本発明の半導体集積回路
では、それぞれの機能回路である前段（後段）内部回路
１，２に対して、入力パタン検知回路３および遅延時間
制御回路４が付加される。ここで、入力パタン検知回路
３は動作速度判定手段であり、遅延時間制御回路４は動
作速度調整手段となる。そして、このような半導体集積
回路は、複数ビットの入力信号線１１を有し、同ビット
幅の入力フリップフロップ５に接続されている。入力信
号線１１は、一種類の多ビット入力線であってもよい
し、複数の多ビット入力線をまとめた総称であってもよ
い。入力フリップフロップ５にはクロック信号ＣＬＫが
接続され、ＣＬＫの立ち上がりを検出すると、入力信号
線１１上の入力データＩＮ１を信号線１２へとそのまま
出力する。ＣＬＫの立ち下がりを検出すると、信号線１
２への出力を保ったまま入力フリップフロップ５内部に
入力データＩＮ１を保持し、入力信号線１１とは電気的
に遮断する。
て図面を参照して詳細に説明する。図１は、本発明の構
成を示したブロック図である。本発明の半導体集積回路
では、それぞれの機能回路である前段（後段）内部回路
１，２に対して、入力パタン検知回路３および遅延時間
制御回路４が付加される。ここで、入力パタン検知回路
３は動作速度判定手段であり、遅延時間制御回路４は動
作速度調整手段となる。そして、このような半導体集積
回路は、複数ビットの入力信号線１１を有し、同ビット
幅の入力フリップフロップ５に接続されている。入力信
号線１１は、一種類の多ビット入力線であってもよい
し、複数の多ビット入力線をまとめた総称であってもよ
い。入力フリップフロップ５にはクロック信号ＣＬＫが
接続され、ＣＬＫの立ち上がりを検出すると、入力信号
線１１上の入力データＩＮ１を信号線１２へとそのまま
出力する。ＣＬＫの立ち下がりを検出すると、信号線１
２への出力を保ったまま入力フリップフロップ５内部に
入力データＩＮ１を保持し、入力信号線１１とは電気的
に遮断する。
【００３３】信号線１２は、前段内部回路１の入力端子
へ接続される一方で、その一部または全部が入力パタン
検知回路３の入力端子へ接続される。前段内部回路１と
後段内部回路２は、信号線１３上の入力データＩＮ２を
介して縦続接続されることによって、信号線１２上のデ
ータに対し演算などの所定の機能を果たし、その結果を
出力信号線１６上の出力データＯＵＴとして出力する一
般的な回路であり、それぞれクロック信号ＣＬＫによっ
てタイミングが制御される。出力信号線１６と後段内部
回路２の信号線１３は１ビットであっても多ビットであ
ってもよい。
へ接続される一方で、その一部または全部が入力パタン
検知回路３の入力端子へ接続される。前段内部回路１と
後段内部回路２は、信号線１３上の入力データＩＮ２を
介して縦続接続されることによって、信号線１２上のデ
ータに対し演算などの所定の機能を果たし、その結果を
出力信号線１６上の出力データＯＵＴとして出力する一
般的な回路であり、それぞれクロック信号ＣＬＫによっ
てタイミングが制御される。出力信号線１６と後段内部
回路２の信号線１３は１ビットであっても多ビットであ
ってもよい。
【００３４】入力パタン検知回路３は、信号線１２上の
データパタンを読み取り、そのデータパタンが前段内部
回路１と後段内部回路２へ入力されたときの遅延時間が
どれくらいになるかを評価し、その評価結果（見積もっ
た遅延時間の大きさ）を表す信号を、制御信号線１４上
の遅延時間制御信号Ｖpin として遅延時間制御回路４へ
出力する。
データパタンを読み取り、そのデータパタンが前段内部
回路１と後段内部回路２へ入力されたときの遅延時間が
どれくらいになるかを評価し、その評価結果（見積もっ
た遅延時間の大きさ）を表す信号を、制御信号線１４上
の遅延時間制御信号Ｖpin として遅延時間制御回路４へ
出力する。
【００３５】遅延時間制御回路４は、遅延時間制御信号
Ｖpin の値に応じて内部電源線１５上の内部電源電位Ｖ
int を変化させることによって、後段内部回路２の遅延
時間(すなわち動作速度)と消費電力を調整することがで
きる。内部電源線１５は、１本であっても複数であって
も構わない。また、内部電源線１５が複数のとき、内部
電源電位Ｖint は１種類の電位であっても複数種類の電
位であっても構わない。以後、これら本発明を構成する
回路ブロックはすべて同一の半導体チップ内に集積され
ているとして説明する。しかし、必ずしもその必然性は
なく、これら回路ブロックの一部の機能が別の半導体チ
ップ上の集積回路によってもたらされ、それらがボード
上の配線で接続されることによって全体の機能を果たし
ていても構わない。
Ｖpin の値に応じて内部電源線１５上の内部電源電位Ｖ
int を変化させることによって、後段内部回路２の遅延
時間(すなわち動作速度)と消費電力を調整することがで
きる。内部電源線１５は、１本であっても複数であって
も構わない。また、内部電源線１５が複数のとき、内部
電源電位Ｖint は１種類の電位であっても複数種類の電
位であっても構わない。以後、これら本発明を構成する
回路ブロックはすべて同一の半導体チップ内に集積され
ているとして説明する。しかし、必ずしもその必然性は
なく、これら回路ブロックの一部の機能が別の半導体チ
ップ上の集積回路によってもたらされ、それらがボード
上の配線で接続されることによって全体の機能を果たし
ていても構わない。
【００３６】図１に示す本発明の前段内部回路１や後段
内部回路２は、図１２に示す従来の内部回路１０１と本
質的に何ら変わらないので、前段内部回路１や後段内部
回路２の実施例として図１３に示すメモリ回路を挙げ
る。ここで、誤り訂正符号回路部１１２が後段内部回路
２に相当し、その他のブロックは前段内部回路１に相当
する。入力パタン検知回路３と入力フリップフロップ５
は入出力部１１１内に含まれ、遅延時間制御回路４は中
央制御部１１３内に含まれる。誤り訂正符号回路部１１
２の電源電位は、遅延時間制御回路４の出力である内部
電源電位Ｖint から供給され、その他の回路ブロックに
は外部電源電位Ｖddが供給される。
内部回路２は、図１２に示す従来の内部回路１０１と本
質的に何ら変わらないので、前段内部回路１や後段内部
回路２の実施例として図１３に示すメモリ回路を挙げ
る。ここで、誤り訂正符号回路部１１２が後段内部回路
２に相当し、その他のブロックは前段内部回路１に相当
する。入力パタン検知回路３と入力フリップフロップ５
は入出力部１１１内に含まれ、遅延時間制御回路４は中
央制御部１１３内に含まれる。誤り訂正符号回路部１１
２の電源電位は、遅延時間制御回路４の出力である内部
電源電位Ｖint から供給され、その他の回路ブロックに
は外部電源電位Ｖddが供給される。
【００３７】図２は、入力パタン検知回路３の実施例と
して、図１２に示したメモリ回路を想定した場合のブロ
ック図の一例である。この例では、入力信号線１１とし
てｎビットアドレス入力を想定（入力アドレス：Ａ0 〜
Ａn-1 ）し、制御信号線１４のビット幅を３ビットとし
ている。信号線１２のうち入力パタン検知回路３の入力
端子に接続されているのは、入力データＩＮ１の上位４
ビットに相当するものだけである。入力パタン検知回路
３内部は３つの論理ゲートのみで構成され、それぞれ入
力データＩＮ１の最上位ビットに相当する信号線から順
に、バッファ２１の入力端子、２入力ＥＸＮＯＲ(EXclus
ive NOR)ゲート２２の入力端子の一方、２入力ＥＸＮＯ
Ｒゲート２２の入力端子のもう一方、バッファ２３の入
力端子に接続される。それぞれの論理ゲートの出力端子
は、制御信号線１４によって、遅延時間制御回路４の入
力端子へ接続される。制御信号線１４上の遅延時間制御
信号Ｖpin は、バッファ２１の出力端子に接続されてい
る側を上位ビット、バッファ２３の出力端子に接続され
ている側を下位ビットとする。
して、図１２に示したメモリ回路を想定した場合のブロ
ック図の一例である。この例では、入力信号線１１とし
てｎビットアドレス入力を想定（入力アドレス：Ａ0 〜
Ａn-1 ）し、制御信号線１４のビット幅を３ビットとし
ている。信号線１２のうち入力パタン検知回路３の入力
端子に接続されているのは、入力データＩＮ１の上位４
ビットに相当するものだけである。入力パタン検知回路
３内部は３つの論理ゲートのみで構成され、それぞれ入
力データＩＮ１の最上位ビットに相当する信号線から順
に、バッファ２１の入力端子、２入力ＥＸＮＯＲ(EXclus
ive NOR)ゲート２２の入力端子の一方、２入力ＥＸＮＯ
Ｒゲート２２の入力端子のもう一方、バッファ２３の入
力端子に接続される。それぞれの論理ゲートの出力端子
は、制御信号線１４によって、遅延時間制御回路４の入
力端子へ接続される。制御信号線１４上の遅延時間制御
信号Ｖpin は、バッファ２１の出力端子に接続されてい
る側を上位ビット、バッファ２３の出力端子に接続され
ている側を下位ビットとする。
【００３８】図３は、遅延時間制御回路４の実施例とし
て、電圧レギュレータを用いた場合のブロック図の一例
である。図３の電圧レギュレータの構成は、基準電位発
生部とドライバ部から成る。基準電位発生部は、入力端
子が制御信号線１４に接続された３つのインバータ群３
１と、オペアンプ反転入力端子４０と電源電位Ｖddの間
に並列に接続されたＰｃｈトランジスタ３２〜３５と、
オペアンプ反転入力端子４０と接地電位の間に接続され
た抵抗素子３６から構成される。３つのインバータ群３
１の出力端子は、それぞれＰｃｈトランジスタ３２〜３
４のゲート端子に接続される。ここでは便宜的に、Ｐｃ
ｈトランジスタ３２〜３４は、制御信号線１４上の遅延
時間制御信号Ｖpin の上位ビットから順にそれぞれ対応
しているものとする。Ｐｃｈトランジスタ３５のゲート
端子は接地されているものとする。ドライバ部はオペア
ンプ３７とドライバトランジスタ３８から構成される。
オペアンプ正転入力端子とドライバトランジスタ３８の
ドレイン端子は、内部電源線１５に接続される。ドライ
バトランジスタ３８のソース端子とゲート端子は、それ
ぞれ外部電源電位Ｖddとオペアンプ３７の出力端子に接
続される。Ｐｃｈトランジスタ３２〜３４のサイズは、
遅延時間制御信号Ｖpin の上位ビットに接続されるもの
ほど大きくなるように設計することで重み付けされる。
Ｐｃｈトランジスタ３５のサイズはさらに大きく、遅延
時間制御信号Ｖpin の値に関わらず、ある程度の電流は
流れるようになっている。内部電源線１５は、後段内部
回路２を構成する論理ゲート３９の電源端子に接続され
ている。後段内部回路２は、図３ではインバータの縦続
接続で表されているが、実際は内部回路の機能に応じて
様々な論理ゲートの組み合わせで実現される。
て、電圧レギュレータを用いた場合のブロック図の一例
である。図３の電圧レギュレータの構成は、基準電位発
生部とドライバ部から成る。基準電位発生部は、入力端
子が制御信号線１４に接続された３つのインバータ群３
１と、オペアンプ反転入力端子４０と電源電位Ｖddの間
に並列に接続されたＰｃｈトランジスタ３２〜３５と、
オペアンプ反転入力端子４０と接地電位の間に接続され
た抵抗素子３６から構成される。３つのインバータ群３
１の出力端子は、それぞれＰｃｈトランジスタ３２〜３
４のゲート端子に接続される。ここでは便宜的に、Ｐｃ
ｈトランジスタ３２〜３４は、制御信号線１４上の遅延
時間制御信号Ｖpin の上位ビットから順にそれぞれ対応
しているものとする。Ｐｃｈトランジスタ３５のゲート
端子は接地されているものとする。ドライバ部はオペア
ンプ３７とドライバトランジスタ３８から構成される。
オペアンプ正転入力端子とドライバトランジスタ３８の
ドレイン端子は、内部電源線１５に接続される。ドライ
バトランジスタ３８のソース端子とゲート端子は、それ
ぞれ外部電源電位Ｖddとオペアンプ３７の出力端子に接
続される。Ｐｃｈトランジスタ３２〜３４のサイズは、
遅延時間制御信号Ｖpin の上位ビットに接続されるもの
ほど大きくなるように設計することで重み付けされる。
Ｐｃｈトランジスタ３５のサイズはさらに大きく、遅延
時間制御信号Ｖpin の値に関わらず、ある程度の電流は
流れるようになっている。内部電源線１５は、後段内部
回路２を構成する論理ゲート３９の電源端子に接続され
ている。後段内部回路２は、図３ではインバータの縦続
接続で表されているが、実際は内部回路の機能に応じて
様々な論理ゲートの組み合わせで実現される。
【００３９】次に図１の回路の動作について、図を参照
して説明する。クロック信号ＣＬＫが立ち上がると、入
力データＩＮ１は入力信号線１１から信号線１２を経
て、前段内部回路１と入力パタン検知回路３の両方へと
伝播する。入力パタン検知回路３へは、入力データＩＮ
１の一部または全てが入力される。前段内部回路１と後
段内部回路２はその入力データＩＮ１に対し所定の演算
処理などの機能を果たしたうえで出力信号線１６上に出
力データＯＵＴを出力する。この間、入力フリップフロ
ップ５にて先の入力データＩＮ１が保持されるため、演
算処理などの実行中に入力信号線１１に新たな入力デー
タを受信しても誤動作しない。
して説明する。クロック信号ＣＬＫが立ち上がると、入
力データＩＮ１は入力信号線１１から信号線１２を経
て、前段内部回路１と入力パタン検知回路３の両方へと
伝播する。入力パタン検知回路３へは、入力データＩＮ
１の一部または全てが入力される。前段内部回路１と後
段内部回路２はその入力データＩＮ１に対し所定の演算
処理などの機能を果たしたうえで出力信号線１６上に出
力データＯＵＴを出力する。この間、入力フリップフロ
ップ５にて先の入力データＩＮ１が保持されるため、演
算処理などの実行中に入力信号線１１に新たな入力デー
タを受信しても誤動作しない。
【００４０】一方、入力パタン検知回路３は、入力デー
タＩＮ１のデータパタンを読み取り、前段内部回路１と
後段内部回路２の合計遅延時間がどれくらいかを判定
し、その判定結果に応じて遅延時間制御回路４へ遅延時
間制御信号Ｖpin を出力する。遅延時間制御回路４は遅
延時間制御信号Ｖpin の値に応じて、後段内部回路２の
内部電源電位Ｖint を制御する。半導体集積回路では一
般に、電源電位が高くなるほど動作が高速になる代わり
に消費電力が大きくなる。内部電源電位Ｖint は、前段
内部回路１と後段内部回路２の合計遅延時間が所望の遅
延時間になるような最低限の電源電位となるように、入
力パタン検知回路３と遅延時間制御回路４によって制御
される。
タＩＮ１のデータパタンを読み取り、前段内部回路１と
後段内部回路２の合計遅延時間がどれくらいかを判定
し、その判定結果に応じて遅延時間制御回路４へ遅延時
間制御信号Ｖpin を出力する。遅延時間制御回路４は遅
延時間制御信号Ｖpin の値に応じて、後段内部回路２の
内部電源電位Ｖint を制御する。半導体集積回路では一
般に、電源電位が高くなるほど動作が高速になる代わり
に消費電力が大きくなる。内部電源電位Ｖint は、前段
内部回路１と後段内部回路２の合計遅延時間が所望の遅
延時間になるような最低限の電源電位となるように、入
力パタン検知回路３と遅延時間制御回路４によって制御
される。
【００４１】入力パタン検知回路３に入力データＩＮ１
(の一部または全部)が入力されてから遅延時間制御回路
４が内部電源電位Ｖint の電位を制御し安定するまでの
時間は、入力データＩＮ１が前段内部回路１内で処理さ
れ後段内部回路２への入力データＩＮ２として出力され
るまでの時間と同程度か短くなるようにタイミング調整
され、回路設計時に内部回路を前段内部回路１と後段内
部回路２へ切り分けておく。これによって、後段内部回
路２への入力データＩＮ２が入力された時点で既に、後
段内部回路２の内部電源電位は最適なＶint に設定され
ており、動作中の電源電位の変動によって誤動作が起き
る危険はない。なお、図１では、前段内部回路１や後段
内部回路２を同期回路としているので、クロック信号Ｃ
ＬＫが外部から入力されているが、本発明は、特にそれ
に限定されるものではない。
(の一部または全部)が入力されてから遅延時間制御回路
４が内部電源電位Ｖint の電位を制御し安定するまでの
時間は、入力データＩＮ１が前段内部回路１内で処理さ
れ後段内部回路２への入力データＩＮ２として出力され
るまでの時間と同程度か短くなるようにタイミング調整
され、回路設計時に内部回路を前段内部回路１と後段内
部回路２へ切り分けておく。これによって、後段内部回
路２への入力データＩＮ２が入力された時点で既に、後
段内部回路２の内部電源電位は最適なＶint に設定され
ており、動作中の電源電位の変動によって誤動作が起き
る危険はない。なお、図１では、前段内部回路１や後段
内部回路２を同期回路としているので、クロック信号Ｃ
ＬＫが外部から入力されているが、本発明は、特にそれ
に限定されるものではない。
【００４２】次に、さらに具体的な動作を、内部回路と
して図１３に示したメモリ回路と、入力パタン検知回路
３として図２に示す実施例と、遅延時間制御回路４とし
て図３に示す実施例とを用いて説明する。
して図１３に示したメモリ回路と、入力パタン検知回路
３として図２に示す実施例と、遅延時間制御回路４とし
て図３に示す実施例とを用いて説明する。
【００４３】図２を参照すると、入力パタン検知回路３
がバッファ２１、２３と２入力ＥＸＮＯＲゲート２２で
構成されているので、入力データＩＮ１の上位４ビット
と遅延時間制御信号Ｖpin の対応は、００１０や０１０
０のときＶpin ＝０００、００１１や０１０１のときＶ
pin ＝００１、００００や０１１０のときＶpin ＝０１
０、０００１や０１１１のときＶpin ＝０１１、１０１
０や１１００のときＶpin ＝１００、１０１１や１１０
１のときＶpin ＝１０１、１０００や１１１０のときＶ
pin ＝１１０、１００１や１１１１のときＶpin ＝１１
１となる。
がバッファ２１、２３と２入力ＥＸＮＯＲゲート２２で
構成されているので、入力データＩＮ１の上位４ビット
と遅延時間制御信号Ｖpin の対応は、００１０や０１０
０のときＶpin ＝０００、００１１や０１０１のときＶ
pin ＝００１、００００や０１１０のときＶpin ＝０１
０、０００１や０１１１のときＶpin ＝０１１、１０１
０や１１００のときＶpin ＝１００、１０１１や１１０
１のときＶpin ＝１０１、１０００や１１１０のときＶ
pin ＝１１０、１００１や１１１１のときＶpin ＝１１
１となる。
【００４４】図１３を参照すると、入出力部１１１から
バンク１１４〜１２１までの距離は、バンク１１８と１
２１、バンク１１９と１２０、バンク１１４と１１７、
バンク１１５と１１６の順に遠くなる。また、各バンク
の上半分は、下半分よりも入出力部１１１からみて遠く
に設置されている。したがって、入力データＩＮ１によ
って選択されるバンク１１４〜１２１が入出力部１１１
から遠ければ遠いほど、遅延時間制御信号Ｖpin の値は
大きくなる。言い換えれば、入出力部１１１が入力デー
タＩＮ１を受信して、対応するメモリセルを選択し、メ
モリセルのデータが入出力部１１１に戻ってくるまでの
遅延時間が長いほど、遅延時間制御信号Ｖpin の値が大
きくなる。
バンク１１４〜１２１までの距離は、バンク１１８と１
２１、バンク１１９と１２０、バンク１１４と１１７、
バンク１１５と１１６の順に遠くなる。また、各バンク
の上半分は、下半分よりも入出力部１１１からみて遠く
に設置されている。したがって、入力データＩＮ１によ
って選択されるバンク１１４〜１２１が入出力部１１１
から遠ければ遠いほど、遅延時間制御信号Ｖpin の値は
大きくなる。言い換えれば、入出力部１１１が入力デー
タＩＮ１を受信して、対応するメモリセルを選択し、メ
モリセルのデータが入出力部１１１に戻ってくるまでの
遅延時間が長いほど、遅延時間制御信号Ｖpin の値が大
きくなる。
【００４５】次に図３の基準電位発生部の動作を説明す
る。オペアンプ反転入力端子４０の電位は、(抵抗素子
３６の抵抗値)×(抵抗素子３６に流れる電流)で決ま
る。抵抗素子３６に流れ込む電流は、Ｐｃｈトランジス
タ３２〜３５に流れる電流の和なので、遅延時間制御信
号Ｖpin の値によって、オペアンプ反転入力端子４０の
電位が制御される。
る。オペアンプ反転入力端子４０の電位は、(抵抗素子
３６の抵抗値)×(抵抗素子３６に流れる電流)で決ま
る。抵抗素子３６に流れ込む電流は、Ｐｃｈトランジス
タ３２〜３５に流れる電流の和なので、遅延時間制御信
号Ｖpin の値によって、オペアンプ反転入力端子４０の
電位が制御される。
【００４６】より具体的に、図１３に示すメモリ回路の
各バンク１１４〜１２１の配置と、図２に示す入力パタ
ン検知回路３の実施例の動作と、図３に示す遅延時間制
御回路４の実施例の抵抗素子３６に流れ込む電流の大き
さとは、以下のように関連づけられる。
各バンク１１４〜１２１の配置と、図２に示す入力パタ
ン検知回路３の実施例の動作と、図３に示す遅延時間制
御回路４の実施例の抵抗素子３６に流れ込む電流の大き
さとは、以下のように関連づけられる。
【００４７】図１３のメモリ回路全体の上半分のバンク
１１８〜１２１に属するメモリセルを読み出すときは、
図３のＰｃｈトランジスタ３２が導通し、（Ｐｃｈトラ
ンジスタ３２のサイズ即ちゲート幅に比例した電流）×
（抵抗素子３６の抵抗値）の分だけ、オペアンプ反転入
力端子４０の電位が上がる。逆に、図１３のバンク１１
４〜１１７を読み出すときは、図３のＰｃｈトランジス
タ３２は導通しない。したがって、Ｐｃｈトランジスタ
３２のサイズは、図１３の中央制御部１１３を通過する
配線１３１の抵抗による遅延時間に対応した大きさとす
る。同様に、図１３の左右端のバンク１１４、１１７、
１１８、１２１を読み出すときは図３のＰｃｈトランジ
スタ３３が導通し、内側のバンク１１５、１１６、１１
９、１２０を読み出すときは、図３のＰｃｈトランジス
タ３３が導通しない。したがって、Ｐｃｈトランジスタ
３３のサイズは、図１３のバス配線１３２や１３４の抵
抗による遅延時間に対応した大きさとする。最後に、図
１３の各バンク１１４〜１２１内の上半分に属するメモ
リセルを読み出すときは、図３のＰｃｈトランジスタ３
４が導通する。したがって、Ｐｃｈトランジスタ３４の
サイズは、図１３のバンク内配線１３３や１３５の抵抗
による遅延時間に対応した大きさとする。また、図３の
Ｐｃｈトランジスタ３５は、遅延時間制御信号Ｖpin の
値に関わらず常に導通し、一定の電流を流す。したがっ
て、Ｐｃｈトランジスタ３５のサイズは、図１３のメモ
リ回路の遅延時間の各バンク１１４〜１２１をアクセス
する時間のうち、バンク内配線１３３，１３５の抵抗、
バス配線１３２，１３４の抵抗、中央制御部１１３を通
過する配線１３１の抵抗の影響を除いた全てに対応した
大きさとする。
１１８〜１２１に属するメモリセルを読み出すときは、
図３のＰｃｈトランジスタ３２が導通し、（Ｐｃｈトラ
ンジスタ３２のサイズ即ちゲート幅に比例した電流）×
（抵抗素子３６の抵抗値）の分だけ、オペアンプ反転入
力端子４０の電位が上がる。逆に、図１３のバンク１１
４〜１１７を読み出すときは、図３のＰｃｈトランジス
タ３２は導通しない。したがって、Ｐｃｈトランジスタ
３２のサイズは、図１３の中央制御部１１３を通過する
配線１３１の抵抗による遅延時間に対応した大きさとす
る。同様に、図１３の左右端のバンク１１４、１１７、
１１８、１２１を読み出すときは図３のＰｃｈトランジ
スタ３３が導通し、内側のバンク１１５、１１６、１１
９、１２０を読み出すときは、図３のＰｃｈトランジス
タ３３が導通しない。したがって、Ｐｃｈトランジスタ
３３のサイズは、図１３のバス配線１３２や１３４の抵
抗による遅延時間に対応した大きさとする。最後に、図
１３の各バンク１１４〜１２１内の上半分に属するメモ
リセルを読み出すときは、図３のＰｃｈトランジスタ３
４が導通する。したがって、Ｐｃｈトランジスタ３４の
サイズは、図１３のバンク内配線１３３や１３５の抵抗
による遅延時間に対応した大きさとする。また、図３の
Ｐｃｈトランジスタ３５は、遅延時間制御信号Ｖpin の
値に関わらず常に導通し、一定の電流を流す。したがっ
て、Ｐｃｈトランジスタ３５のサイズは、図１３のメモ
リ回路の遅延時間の各バンク１１４〜１２１をアクセス
する時間のうち、バンク内配線１３３，１３５の抵抗、
バス配線１３２，１３４の抵抗、中央制御部１１３を通
過する配線１３１の抵抗の影響を除いた全てに対応した
大きさとする。
【００４８】次に図３の、オペアンプ３７とドライバト
ランジスタ３８によって構成されるドライバ部の動作を
説明する。オペアンプ反転入力端子４０の電位は、Ｐｃ
ｈトランジスタ３２〜３５と抵抗素子３６の抵抗分割に
よって発生させているので出力インピーダンスが非常に
高く、電流を取り出すことで電位が低下する。ドライバ
部は、この効果を低減するために低インピーダンス変換
回路として機能する。オペアンプ３７の電圧利得は非常
に大きいので、出力電位が有限の値をとるときは、オペ
アンプ反転入力端子４０とオペアンプ正転入力端子間の
電位差はゼロと見なすことができる。よって、オペアン
プ正転入力端子とドライバトランジスタ３８のドレイン
端子が、内部電源線１５として接続されているので、オ
ペアンプ反転入力端子４０の電位と内部電源電位Ｖint
が等しくなる。しかも、非常にサイズが大きなドライバ
トランジスタ３８によって内部電源電位Ｖint を駆動す
るので、安定した電位で大電流を流すことができる。後
段内部回路２は、内部電源電位Ｖint を電源電位とし
て、所定の演算処理などを果たし、出力データＯＵＴを
出力する。図１３のメモリ回路の例では、後段内部回路
２が誤り訂正符号回路部１１２に相当する。
ランジスタ３８によって構成されるドライバ部の動作を
説明する。オペアンプ反転入力端子４０の電位は、Ｐｃ
ｈトランジスタ３２〜３５と抵抗素子３６の抵抗分割に
よって発生させているので出力インピーダンスが非常に
高く、電流を取り出すことで電位が低下する。ドライバ
部は、この効果を低減するために低インピーダンス変換
回路として機能する。オペアンプ３７の電圧利得は非常
に大きいので、出力電位が有限の値をとるときは、オペ
アンプ反転入力端子４０とオペアンプ正転入力端子間の
電位差はゼロと見なすことができる。よって、オペアン
プ正転入力端子とドライバトランジスタ３８のドレイン
端子が、内部電源線１５として接続されているので、オ
ペアンプ反転入力端子４０の電位と内部電源電位Ｖint
が等しくなる。しかも、非常にサイズが大きなドライバ
トランジスタ３８によって内部電源電位Ｖint を駆動す
るので、安定した電位で大電流を流すことができる。後
段内部回路２は、内部電源電位Ｖint を電源電位とし
て、所定の演算処理などを果たし、出力データＯＵＴを
出力する。図１３のメモリ回路の例では、後段内部回路
２が誤り訂正符号回路部１１２に相当する。
【００４９】以上の回路動作によって、図１３に示すメ
モリ回路を用いた本発明の実施例における、アクセス時
間の入力信号パタン依存性、つまり読み出し時間の入力
アドレス依存性は、例えば図４のように表される。本発
明の技術を用いない場合の図１４とを比較すれば分かる
ように、入力アドレスに依存する遅延時間のばらつきが
効果的に抑制される。これによって、遅延時間の最大値
ｔmax が減少するため、回路全体の性能として規定され
る遅延時間が改善されることになる。図４においても、
入力信号パタンに応じた若干の遅延時間のばらつきが残
される。なぜなら、図１３の各バンク１１４〜１２１の
半分の大きさ内であっても、読み出すメモリセルの位置
の違いによって微妙に遅延時間に差が生じるからであ
る。本実施の形態ではこれら微妙な遅延時間の差を制御
することはできないが、本実施の形態と同様の考え方
で、入力パタン検知回路３や遅延時間制御回路４の構成
を変えれば、容易に遅延制御の分解能を細かくすること
も粗くすることもできる。特に、回路全体の性能を決め
る、遅延時間がｔmax となるパタンが入力されるときに
限定して遅延時間の制御を行うことで、回路規模の増大
を最小限にすることができる。
モリ回路を用いた本発明の実施例における、アクセス時
間の入力信号パタン依存性、つまり読み出し時間の入力
アドレス依存性は、例えば図４のように表される。本発
明の技術を用いない場合の図１４とを比較すれば分かる
ように、入力アドレスに依存する遅延時間のばらつきが
効果的に抑制される。これによって、遅延時間の最大値
ｔmax が減少するため、回路全体の性能として規定され
る遅延時間が改善されることになる。図４においても、
入力信号パタンに応じた若干の遅延時間のばらつきが残
される。なぜなら、図１３の各バンク１１４〜１２１の
半分の大きさ内であっても、読み出すメモリセルの位置
の違いによって微妙に遅延時間に差が生じるからであ
る。本実施の形態ではこれら微妙な遅延時間の差を制御
することはできないが、本実施の形態と同様の考え方
で、入力パタン検知回路３や遅延時間制御回路４の構成
を変えれば、容易に遅延制御の分解能を細かくすること
も粗くすることもできる。特に、回路全体の性能を決め
る、遅延時間がｔmax となるパタンが入力されるときに
限定して遅延時間の制御を行うことで、回路規模の増大
を最小限にすることができる。
【００５０】次に、本発明の第２の実施の形態につい
て、図１に示した本発明の第１の実施の形態と対比し
て、図５を用いて説明する。ここで同じものは同一符号
で示される。図１では、前段内部回路１と後段内部回路
２を縦続接続することによって、所望の機能を果たす内
部回路を形成していた。しかし図５では、前段内部回路
１と後段内部回路２が一つにまとめられて、内部回路６
として示されている。
て、図１に示した本発明の第１の実施の形態と対比し
て、図５を用いて説明する。ここで同じものは同一符号
で示される。図１では、前段内部回路１と後段内部回路
２を縦続接続することによって、所望の機能を果たす内
部回路を形成していた。しかし図５では、前段内部回路
１と後段内部回路２が一つにまとめられて、内部回路６
として示されている。
【００５１】本発明の第１の実施の形態では、入力パタ
ン検知回路３に入力データＩＮ１が入力されてから遅延
時間制御回路４が内部電源電位Ｖint の電位を制御し安
定するまでの時間を、入力データＩＮ１が前段内部回路
１内で処理され後段内部回路２への入力データＩＮ２と
して出力されるまでの時間と同程度か短くなるように、
回路設計時に内部回路を前段内部回路１と後段内部回路
２の二つへ切り分けていた。これに対して本発明の第２
の実施の形態では、入力データＩＮ１が入力パタン検知
回路３と遅延時間制御回路４で処理され次第、すぐさま
内部電源電位Ｖint に反映され、内部回路６の遅延時間
と消費電力が最適化される。
ン検知回路３に入力データＩＮ１が入力されてから遅延
時間制御回路４が内部電源電位Ｖint の電位を制御し安
定するまでの時間を、入力データＩＮ１が前段内部回路
１内で処理され後段内部回路２への入力データＩＮ２と
して出力されるまでの時間と同程度か短くなるように、
回路設計時に内部回路を前段内部回路１と後段内部回路
２の二つへ切り分けていた。これに対して本発明の第２
の実施の形態では、入力データＩＮ１が入力パタン検知
回路３と遅延時間制御回路４で処理され次第、すぐさま
内部電源電位Ｖint に反映され、内部回路６の遅延時間
と消費電力が最適化される。
【００５２】これによって、内部回路６を前段内部回路
１と後段内部回路２に切り分ける必要がないので回路設
計が容易になる、内部回路６の電源電位線が内部電源線
１５の一種類になるのでレイアウトが容易になるという
効果が期待できる。ただし、本発明の第２の実施の形態
が適用できる内部回路６は、動作中に内部電源電位Ｖin
t を変化させても誤動作しないような動作マージンが広
い回路であること、逆に動作マージンが小さくなりすぎ
ないように内部電源電位Ｖint の変化幅が小さくても良
いような回路であること、のいずれかが成立することが
必要である。
１と後段内部回路２に切り分ける必要がないので回路設
計が容易になる、内部回路６の電源電位線が内部電源線
１５の一種類になるのでレイアウトが容易になるという
効果が期待できる。ただし、本発明の第２の実施の形態
が適用できる内部回路６は、動作中に内部電源電位Ｖin
t を変化させても誤動作しないような動作マージンが広
い回路であること、逆に動作マージンが小さくなりすぎ
ないように内部電源電位Ｖint の変化幅が小さくても良
いような回路であること、のいずれかが成立することが
必要である。
【００５３】次に、本発明の第３の実施の形態につい
て、図１に示した本発明の第１の実施の形態と対比し
て、図６と図７を用いて説明する。ここでも同じものは
同一符号で示される。
て、図１に示した本発明の第１の実施の形態と対比し
て、図６と図７を用いて説明する。ここでも同じものは
同一符号で示される。
【００５４】図１では、前段内部回路１の出力端子が、
後段内部回路２の入力端子に直接接続されていた。それ
に対し、図６に示す第３の実施の形態では、前段内部回
路１と後段内部回路２との間にレベルシフタ７が挿入さ
れ信号線１７，１３を通してそれぞれに接続される。レ
ベルシフタ７の電源端子は内部電源線１５に接続され、
例えば図７に示すような公知の回路構成で実現できる。
ここで、図６と同じものは同一符号で示されている。
後段内部回路２の入力端子に直接接続されていた。それ
に対し、図６に示す第３の実施の形態では、前段内部回
路１と後段内部回路２との間にレベルシフタ７が挿入さ
れ信号線１７，１３を通してそれぞれに接続される。レ
ベルシフタ７の電源端子は内部電源線１５に接続され、
例えば図７に示すような公知の回路構成で実現できる。
ここで、図６と同じものは同一符号で示されている。
【００５５】本発明の第３の実施の形態は、前段内部回
路１に供給される電源電位すなわち外部電源電位Ｖdd
と、後段内部回路２に供給される電源電位すなわち内部
電源電位Ｖint の高さが大きく異なる場合に用いられ
る。レベルシフタ７は、外部電源電位Ｖddレベルを内部
電源電位Ｖint のレベルにスムーズに変換するために用
いられ、これによって、前段内部回路１の処理が後段内
部回路２へ安定して引き継がれる。
路１に供給される電源電位すなわち外部電源電位Ｖdd
と、後段内部回路２に供給される電源電位すなわち内部
電源電位Ｖint の高さが大きく異なる場合に用いられ
る。レベルシフタ７は、外部電源電位Ｖddレベルを内部
電源電位Ｖint のレベルにスムーズに変換するために用
いられ、これによって、前段内部回路１の処理が後段内
部回路２へ安定して引き継がれる。
【００５６】次に、上記発明の実施の形態で用いられる
遅延時間制御回路４の別の例を説明する。図８は、遅延
時間制御回路４の第２の実施の形態たるＤＣ−ＤＣコン
バータであり、本発明の第１〜第３の実施の形態のいず
れにも用いることもできる。ここで、図３と同じものは
同一符号で示される。
遅延時間制御回路４の別の例を説明する。図８は、遅延
時間制御回路４の第２の実施の形態たるＤＣ−ＤＣコン
バータであり、本発明の第１〜第３の実施の形態のいず
れにも用いることもできる。ここで、図３と同じものは
同一符号で示される。
【００５７】この種のＤＣ−ＤＣコンバータは、例えば
１９９９年３月、アイ・イー・イー・イー・ジャーナル
・オブ・ソリッド・ステート・サーキッツ、第３３巻、
第３号(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.
３３, NO.３, MARCH １９９８）の４５４〜４６２ペー
ジに詳細に示されている。なお図８では、遅延時間制御
信号Ｖpin のビット幅を６ビットとしたが、これに限定
されるものではない。例えば、図２に示した３ビット出
力の入力パタン検知回路３と接続する場合には、図８の
遅延時間制御信号線１４の上位３ビットのみを入力パタ
ン検知回路３の出力線と接続し、下位の３ビットは常に
外部電源電位Ｖddに保てばよい。
１９９９年３月、アイ・イー・イー・イー・ジャーナル
・オブ・ソリッド・ステート・サーキッツ、第３３巻、
第３号(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.
３３, NO.３, MARCH １９９８）の４５４〜４６２ペー
ジに詳細に示されている。なお図８では、遅延時間制御
信号Ｖpin のビット幅を６ビットとしたが、これに限定
されるものではない。例えば、図２に示した３ビット出
力の入力パタン検知回路３と接続する場合には、図８の
遅延時間制御信号線１４の上位３ビットのみを入力パタ
ン検知回路３の出力線と接続し、下位の３ビットは常に
外部電源電位Ｖddに保てばよい。
【００５８】図８を参照すると、リングオシレータ５１
は縦続接続された奇数論理ゲートの入力端子と出力端子
を接続することを基本構成とし、クロック信号ＣＬＫよ
りも周波数が充分高い内部クロック信号fpを生成する。
６ビットカウンタ５２は、内部クロック信号fpが立ち上
げる毎に"１"ずつカウンタ出力線６５への出力値を増加
させ、出力値が"６３"に達する度に次の内部クロック信
号fpの立ち上がりで出力値を"０"に戻す。
は縦続接続された奇数論理ゲートの入力端子と出力端子
を接続することを基本構成とし、クロック信号ＣＬＫよ
りも周波数が充分高い内部クロック信号fpを生成する。
６ビットカウンタ５２は、内部クロック信号fpが立ち上
げる毎に"１"ずつカウンタ出力線６５への出力値を増加
させ、出力値が"６３"に達する度に次の内部クロック信
号fpの立ち上がりで出力値を"０"に戻す。
【００５９】６ビット並列接続２入力ＥＸＮＯＲゲート
５３と、６入力ＡＮＤゲート５４、５５と、Ｄフリップ
フロップ５６、５７とセットリセットフリップフロップ
５８、５９と、Ｐｃｈドライバトランジスタ６０と、Ｎ
ｃｈドライバトランジスタ６１は、図８に示すように接
続されパルス幅変調回路を形成する。６ビット並列に接
続された６ビット並列接続２入力ＥＸＮＯＲゲート５３
の入力端子には、カウンタ出力線６５と制御信号線１４
が接続され、各々の６ビット並列出力は６入力ＡＮＤゲ
ート５４の入力にそれぞれ接続される。よって、カウン
タ出力線６５上の値と遅延時間制御信号Ｖpin の値が逐
次比較され、両者が６ビットとも等しい場合にのみ、６
入力ＡＮＤゲート５４の出力線６６上の値が"１"にな
り、それ以外は"０"になる。もう一方の６入力ＡＮＤゲ
ート５５の入力端子にはカウンタ出力線６５が接続さ
れ、６ビットカウンタ５２の値が"６３"のときのみ、６
入力ＡＮＤゲート５５の出力端子６７上の値が"１"にな
り、それ以外は"０"になる。したがって、パルス幅変調
回路全体での動作は次の通りである。
５３と、６入力ＡＮＤゲート５４、５５と、Ｄフリップ
フロップ５６、５７とセットリセットフリップフロップ
５８、５９と、Ｐｃｈドライバトランジスタ６０と、Ｎ
ｃｈドライバトランジスタ６１は、図８に示すように接
続されパルス幅変調回路を形成する。６ビット並列に接
続された６ビット並列接続２入力ＥＸＮＯＲゲート５３
の入力端子には、カウンタ出力線６５と制御信号線１４
が接続され、各々の６ビット並列出力は６入力ＡＮＤゲ
ート５４の入力にそれぞれ接続される。よって、カウン
タ出力線６５上の値と遅延時間制御信号Ｖpin の値が逐
次比較され、両者が６ビットとも等しい場合にのみ、６
入力ＡＮＤゲート５４の出力線６６上の値が"１"にな
り、それ以外は"０"になる。もう一方の６入力ＡＮＤゲ
ート５５の入力端子にはカウンタ出力線６５が接続さ
れ、６ビットカウンタ５２の値が"６３"のときのみ、６
入力ＡＮＤゲート５５の出力端子６７上の値が"１"にな
り、それ以外は"０"になる。したがって、パルス幅変調
回路全体での動作は次の通りである。
【００６０】まず、６ビットカウンタ５２の出力値が"
６３"から"０"に変わるとき、Ｐｃｈドライバトランジ
スタ６０が導通すると同時に、Ｎｃｈドライバトランジ
スタ６１が非導通となる。続いて、６ビットカウンタ５
２の出力値が遅延時間制御信号Ｖpin と等しくなるまで
は、Ｐｃｈドライバトランジスタ６０が節点６８を充電
する。６ビットカウンタ５２の出力値が遅延時間制御信
号Ｖpin よりも大きくなると、Ｐｃｈドライバトランジ
スタ６０が非導通となると同時に、Ｎｃｈドライバトラ
ンジスタ６１が導通する。よって、６ビットカウンタ５
２の出力値が"０"に変わるまでは、Ｎｃｈドライバトラ
ンジスタ６１が節点６８を放電する。以上により図８に
示す回路で、遅延時間制御信号Ｖpin の値の大きさに応
じた幅のパルスが発生が可能となり即ちパルス幅変調が
実現できる。
６３"から"０"に変わるとき、Ｐｃｈドライバトランジ
スタ６０が導通すると同時に、Ｎｃｈドライバトランジ
スタ６１が非導通となる。続いて、６ビットカウンタ５
２の出力値が遅延時間制御信号Ｖpin と等しくなるまで
は、Ｐｃｈドライバトランジスタ６０が節点６８を充電
する。６ビットカウンタ５２の出力値が遅延時間制御信
号Ｖpin よりも大きくなると、Ｐｃｈドライバトランジ
スタ６０が非導通となると同時に、Ｎｃｈドライバトラ
ンジスタ６１が導通する。よって、６ビットカウンタ５
２の出力値が"０"に変わるまでは、Ｎｃｈドライバトラ
ンジスタ６１が節点６８を放電する。以上により図８に
示す回路で、遅延時間制御信号Ｖpin の値の大きさに応
じた幅のパルスが発生が可能となり即ちパルス幅変調が
実現できる。
【００６１】図８において、インダクタ６２とキャパシ
タ６３は、二次ローパスフィルタを形成し、パルス幅変
調回路の出力節点６８の変動する電位を平坦化して、内
部電源線１５に出力する。つまり、パルス幅変調回路出
力信号のデューティ比に比例した電位を内部電源電位Ｖ
int として出力する。内部電源電位Ｖint を平坦化する
とき、インダクタ６２が磁束としてエネルギーを蓄積／
放電するので、図８に示すＤＣ−ＤＣコンバータ全体と
しては電力損失が非常に少ない。この点が、図３のよう
に遅延時間制御回路４として電圧レギュレータを用いる
実施例に対する長所である。
タ６３は、二次ローパスフィルタを形成し、パルス幅変
調回路の出力節点６８の変動する電位を平坦化して、内
部電源線１５に出力する。つまり、パルス幅変調回路出
力信号のデューティ比に比例した電位を内部電源電位Ｖ
int として出力する。内部電源電位Ｖint を平坦化する
とき、インダクタ６２が磁束としてエネルギーを蓄積／
放電するので、図８に示すＤＣ−ＤＣコンバータ全体と
しては電力損失が非常に少ない。この点が、図３のよう
に遅延時間制御回路４として電圧レギュレータを用いる
実施例に対する長所である。
【００６２】次に、本発明の第４の実施の形態を図９と
図１０に基づいて説明する。この実施の形態は、図１５
に示した従来の遅延時間ばらつき補償技術と、本発明を
組み合わせた一例のブロック図である。図１５に示すシ
ステムと同様、電圧制御発振器７２の出力周波数がクロ
ック信号ＣＬＫのちょうどＮ倍になるように内部電源電
位Ｖint が調整される。しかし、本発明の第４の実施の
形態では、位相比較器７４の出力と入力パタン検知回路
７７の出力が演算回路７８を通して演算（例えば、重み
付きの乗算）された結果がチャージポンプ７５に入力さ
れるという点が異なる。これによって、図１５の従来例
と同様、製造ばらつきや動作温度や外部電源電位Ｖddの
変動に対する内部回路７１の遅延時間ばらつきが補償さ
れると同時に、入力データＩＮのデータパタンによる内
部回路７１の遅延時間ばらつきが補償される。なお、ロ
ーパスフィルタ７６の働きは、図１５で示したのと同じ
である。また、入力フリップフロップ７９の動作は、第
１〜第３の実施の形態で説明した通りである。
図１０に基づいて説明する。この実施の形態は、図１５
に示した従来の遅延時間ばらつき補償技術と、本発明を
組み合わせた一例のブロック図である。図１５に示すシ
ステムと同様、電圧制御発振器７２の出力周波数がクロ
ック信号ＣＬＫのちょうどＮ倍になるように内部電源電
位Ｖint が調整される。しかし、本発明の第４の実施の
形態では、位相比較器７４の出力と入力パタン検知回路
７７の出力が演算回路７８を通して演算（例えば、重み
付きの乗算）された結果がチャージポンプ７５に入力さ
れるという点が異なる。これによって、図１５の従来例
と同様、製造ばらつきや動作温度や外部電源電位Ｖddの
変動に対する内部回路７１の遅延時間ばらつきが補償さ
れると同時に、入力データＩＮのデータパタンによる内
部回路７１の遅延時間ばらつきが補償される。なお、ロ
ーパスフィルタ７６の働きは、図１５で示したのと同じ
である。また、入力フリップフロップ７９の動作は、第
１〜第３の実施の形態で説明した通りである。
【００６３】図１０は、以上の遅延時間ばらつき補償の
様子をグラフ化したものである。図１０の破線は図１６
で説明した従来の結果であり、入力データパタンによる
個々の遅延時間の変動に加えて、製造ばらつきや動作温
度や外部電源電位Ｖddの変動によって、内部回路７１の
遅延時間がばらつき、回路全体の性能を示す遅延時間が
ｔmax ’となっていることを表している。これに対して
実線は、本発明の第４の実施の形態によって内部回路７
１の遅延時間ばらつきが制御され、変動が著しく抑制さ
れていることを表している。全ての遅延時間変動のうち
最も遅延時間が遅くなる値もｔmax となり、全体として
大幅な回路性能向上となっている。なお、本発明の第４
の実施の形態と全く同様に、特開平８−２２３０１８号
公報や特開平７−２６４０５６号公報や特開平９−１３
９６５６号公報の従来例や発明の実施の形態と、本発明
を組み合わせることは容易である。
様子をグラフ化したものである。図１０の破線は図１６
で説明した従来の結果であり、入力データパタンによる
個々の遅延時間の変動に加えて、製造ばらつきや動作温
度や外部電源電位Ｖddの変動によって、内部回路７１の
遅延時間がばらつき、回路全体の性能を示す遅延時間が
ｔmax ’となっていることを表している。これに対して
実線は、本発明の第４の実施の形態によって内部回路７
１の遅延時間ばらつきが制御され、変動が著しく抑制さ
れていることを表している。全ての遅延時間変動のうち
最も遅延時間が遅くなる値もｔmax となり、全体として
大幅な回路性能向上となっている。なお、本発明の第４
の実施の形態と全く同様に、特開平８−２２３０１８号
公報や特開平７−２６４０５６号公報や特開平９−１３
９６５６号公報の従来例や発明の実施の形態と、本発明
を組み合わせることは容易である。
【００６４】最後に、本発明の第５の実施の形態として
図１１を示す。ここで、図１と同じものは同一符号で示
されている。図１１では、前段内部回路１と後段内部回
路２との間に中段内部回路８１およびフリップフロップ
８２が挿入される。そして、入力フリップフロップ５の
信号線１２に加えて、内部回路の途中にあるフリップフ
ロップ８２の信号線８３も、入力パタン検知回路３に入
力されるという点に特徴がある。
図１１を示す。ここで、図１と同じものは同一符号で示
されている。図１１では、前段内部回路１と後段内部回
路２との間に中段内部回路８１およびフリップフロップ
８２が挿入される。そして、入力フリップフロップ５の
信号線１２に加えて、内部回路の途中にあるフリップフ
ロップ８２の信号線８３も、入力パタン検知回路３に入
力されるという点に特徴がある。
【００６５】このような順序回路一般では、入力データ
に加えて内部に記憶したデータを用いて、演算などの処
理を実行する。よって、本発明をこのような回路に適用
したとき、各々のフリップフロップ５，８２の出力に接
続する信号線１２，８３の一部または全部を入力パタン
検知回路３へ入力することによって、より精確に内部回
路の遅延時間を検知し、制御することが可能となる。ま
た、クロック周波数が高い回路の多くでパイプライン
（Pipeline）制御が用いられているが、本発明の第５の
実施の形態を用いれば、容易にパイプライン制御と本発
明を組み合わせることができる。
に加えて内部に記憶したデータを用いて、演算などの処
理を実行する。よって、本発明をこのような回路に適用
したとき、各々のフリップフロップ５，８２の出力に接
続する信号線１２，８３の一部または全部を入力パタン
検知回路３へ入力することによって、より精確に内部回
路の遅延時間を検知し、制御することが可能となる。ま
た、クロック周波数が高い回路の多くでパイプライン
（Pipeline）制御が用いられているが、本発明の第５の
実施の形態を用いれば、容易にパイプライン制御と本発
明を組み合わせることができる。
【００６６】以上の実施の形態では、内部電源電位Ｖin
t が外部電源電位Ｖddより低くなる場合について説明さ
れているが、本発明は、昇圧回路が用いられて内部電源
電位Ｖint が外部電源電位Ｖddより高くなる場合でも同
様に適用できる。
t が外部電源電位Ｖddより低くなる場合について説明さ
れているが、本発明は、昇圧回路が用いられて内部電源
電位Ｖint が外部電源電位Ｖddより高くなる場合でも同
様に適用できる。
【００６７】
【発明の効果】このように本発明では、動作速度判定手
段で機能回路への入力信号のデータパタンを解読し、そ
の結果から予測される機能回路の遅延時間を予測し、所
望の遅延時間との差異を制御信号として動作速度調整手
段へ送信する。そして、上記制御信号に基づき動作速度
調整手段が機能回路の一部もしくは全部の動作速度を調
整するようになる。
段で機能回路への入力信号のデータパタンを解読し、そ
の結果から予測される機能回路の遅延時間を予測し、所
望の遅延時間との差異を制御信号として動作速度調整手
段へ送信する。そして、上記制御信号に基づき動作速度
調整手段が機能回路の一部もしくは全部の動作速度を調
整するようになる。
【００６８】このようにして、本発明の第１の効果とし
て、半導体集積回路の高速動作が可能になる。その理由
は、まれにしか入力されない遅延時間が最大となる入力
信号パタンによって、回路全体の動作速度が制限されな
いからである。そして、その第２の効果は、所定の動作
速度を満たす範囲で、消費電力を最小限に抑えることが
可能ということである。その理由は、まれにしか入力さ
れない遅延時間が最大となる入力信号パタンに制限され
ることなく、柔軟に内部電源電位を設定できるからであ
る。
て、半導体集積回路の高速動作が可能になる。その理由
は、まれにしか入力されない遅延時間が最大となる入力
信号パタンによって、回路全体の動作速度が制限されな
いからである。そして、その第２の効果は、所定の動作
速度を満たす範囲で、消費電力を最小限に抑えることが
可能ということである。その理由は、まれにしか入力さ
れない遅延時間が最大となる入力信号パタンに制限され
ることなく、柔軟に内部電源電位を設定できるからであ
る。
【００６９】更に、第３の効果は、所定の動作速度を満
たす範囲で、回路素子の経時劣化を最小限に抑えること
が可能ということである。その理由は、まれにしか入力
されない遅延時間が最大となる入力信号パタンに制限さ
れることなく、柔軟に回路素子へ印加される電界を設定
できるからである。
たす範囲で、回路素子の経時劣化を最小限に抑えること
が可能ということである。その理由は、まれにしか入力
されない遅延時間が最大となる入力信号パタンに制限さ
れることなく、柔軟に回路素子へ印加される電界を設定
できるからである。
【００７０】このようにして、本発明により、半導体集
積回路の大容量化、高速化および低消費電力化が著しく
容易になる。
積回路の大容量化、高速化および低消費電力化が著しく
容易になる。
【図１】本発明の第１の実施の形態を説明するための回
路ブロック図である。
路ブロック図である。
【図２】本発明を構成する入力パタン検知回路の一実施
例を示す回路図である。
例を示す回路図である。
【図３】本発明を構成する遅延時間制御回路の一実施例
を示す回路図である。
を示す回路図である。
【図４】本発明を適用した回路の遅延時間の入力信号パ
タン依存性の一例を示すグラフである。
タン依存性の一例を示すグラフである。
【図５】本発明の第２の実施の形態を説明するための回
路ブロック図である。
路ブロック図である。
【図６】本発明の第３の実施の実施の形態を説明するた
めの回路ブロック図である。
めの回路ブロック図である。
【図７】上記第３の実施の形態でのレベルシフタの一例
を示す回路図である。
を示す回路図である。
【図８】本発明を構成する遅延時間制御回路の別の実施
例を示す回路図である。
例を示す回路図である。
【図９】本発明の第４の実施の形態を説明するための回
路ブロック図である。
路ブロック図である。
【図１０】上記第４の実施の形態の遅延時間の入力信号
パタン依存性の一例を示すグラフである。
パタン依存性の一例を示すグラフである。
【図１１】本発明の第５の実施の形態を説明するための
回路ブロック図である。
回路ブロック図である。
【図１２】従来の技術を説明するための回路ブロック図
である。
である。
【図１３】半導体メモリ回路の一例を示す回路ブロック
図である。
図である。
【図１４】上記メモリ回路の従来の技術での遅延時間の
入力信号パタン依存性の一例を示すグラフである。
入力信号パタン依存性の一例を示すグラフである。
【図１５】従来の技術を説明するための別の回路ブロッ
ク図である。
ク図である。
【図１６】上記の別の回路での遅延時間の入力信号パタ
ン依存性の一例を示すグラフである。
ン依存性の一例を示すグラフである。
１ 前段内部回路
２ 後段内部回路
３，７７ 入力パタン検知回路
４ 遅延時間制御回路
５，７９，１０３ 入力フリップフロップ
６，７１，１０１，１４１ 内部回路
７ レベルシフタ
１１，１０４ 入力信号線
１２，１３，１７，８３，８４ 信号線
１４ 遅延時間制御信号線
１５，１０６ 内部電源線
１６，１０５ 出力信号線
２１，２３ バッファ
２２ ２入力ＥＸＮＯＲゲート
３１ インバータ群
３２〜３５ Ｐｃｈトランジスタ
３６ 抵抗素子
３７ オペアンプ
３８ ドライバトランジスタ
３９ 論理ゲート
４０ オペアンプ反転入力端子
５１ リングオシレータ
５２ ６ビットカウンタ
５３ ６ビット並列接続２入力ＥＸＮＯＲゲート
５４，５５ ６入力ＡＮＤゲート
５６，５７ Ｄフリップフロップ
５８，５９ セットリセットフリップフロップ
６０ Ｐｃｈドライバトランジスタ
６１ Ｎｃｈドライバトランジスタ
６２ インダクタ
６３ キャパシタ
６４ 内部クロック信号線
６５ カウンタ出力線
６６，６７ フリップフロップ入力信号線
６８ 出力接点
７２，１４２ 電圧制御発振器
７３，１４３ 固定Ｎ分周器
７４，１４４ 位相比較器
７５，１４５ チャージポンプ
７６，１４６ ローパスフィルタ
７８ 演算回路
８１ 中段内部回路
８２ フリップフロップ
１０２ 降圧回路
１１１ 入出力部
１１２ 誤り訂正符号回路部
１１３ 中央制御部
１１４〜１２１ バンク
１３１ 中央制御部を通過する配線
１３２，１３４ バス配線
１３３，１３５ バンク内配線
１３６ 入出力信号線
ＩＮ１、ＩＮ２、ＩＮ３ 入力データ
ＣＬＫ クロック信号
Ｖpin 遅延時間制御信号
Ｖint 内部電源電位
ＯＵＴ 出力データ
Ａ０〜Ａｎ−１ 入力アドレス
Ｖdd 外部電源電位
ｔmax 、ｔmax' 個々の遅延時間変動のうちの最大値
fp 内部クロック信号
Up アップ信号
Down ダウン信号
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｋ
// Ｈ０３Ｋ 5/13 Ｇ０６Ｆ 1/04 ３３０Ａ
(56)参考文献 特開 平８−136621（ＪＰ，Ａ)
特開 平５−152935（ＪＰ，Ａ)
特開 平10−228770（ＪＰ，Ａ)
特開 平６−131869（ＪＰ，Ａ)
特開 平11−120770（ＪＰ，Ａ)
特開 平７−264056（ＪＰ，Ａ)
特開 平９−139656（ＪＰ，Ａ)
特開 平８−223018（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401 - 11/419
Claims (9)
- 【請求項１】入力信号に基づいて動作し該入力信号に応
じた信号を出力する機能回路と、前記入力信号パターン
の一部または全部を基に前記機能回路の遅延時間を見積
もる動作速度判定手段と、前記機能回路の一部または全
部の動作速度を前記動作速度判定手段の判定結果に基づ
いて調整する動作速度調整手段とを備えていることを特
徴とする半導体集積回路。 - 【請求項２】半導体集積回路の内部に記憶された情報デ
ータに基づいて動作し該情報データに応じた信号を出力
する機能回路と、前記情報データパターンの一部または
全部を基に前記機能回路の遅延時間を見積もる動作速度
判定手段と、前記機能回路の一部または全部の動作速度
を前記動作速度判定手段の判定結果に基づいて調整する
動作速度調整手段とを備えていることを特徴とする半導
体集積回路。 - 【請求項３】半導体集積回路の内部に記憶された情報デ
ータと入力信号の両方に基づいて動作し該情報データと
入力信号に応じた信号を出力する機能回路と、前記情報
データパターンおよび入力信号パターンの一部または全
部を基に前記機能回路の遅延時間を見積もる動作速度判
定手段と、前記機能回路の一部または全部の動作速度を
前記動作速度判定手段の判定結果に基づいて調整する動
作速度調整手段とを備えていることを特徴とする半導体
集積回路。 - 【請求項４】前記機能回路と、前記動作速度判定手段と
なる回路と、前記動作速度調整手段となる回路とが同一
半導体チップに搭載されていることを特徴とする請求項
１、請求項２または請求項３記載の半導体集積回路。 - 【請求項５】前記動作速度調整手段が電圧レギュレータ
であり、前記機能回路に印加する電源電位を調整するこ
とによって前記機能回路の動作速度を変化させることを
特徴とする請求項１から請求項４のうち１つの請求項に
記載の半導体集積回路。 - 【請求項６】前記動作速度調整手段がＤＣ−ＤＣコンバ
ータであり、前記機能回路に印加する電源電位を調整す
ることによって前記機能回路の動作速度を変化させるこ
とを特徴とする請求項１から請求項４のうち１つの請求
項に記載の半導体集積回路。 - 【請求項７】前記機能回路のうち前記動作速度調整手段
の制御下にある部分と前記制御下にない部分との間の信
号の授受がレベルシフタを介して行われることを特徴と
する請求項１から請求項６のうち１つの請求項に記載の
半導体集積回路。 - 【請求項８】前記動作速度調整手段の回路から前記動作
速度調整手段の回路の制御下にある部分への信号伝達
が、前記機能回路のうち前記動作速度調整手段の回路の
制御下にない部分から制御下にある部分への信号伝達よ
りも早くなるようにタイミング調整されることを特徴と
する請求項１から請求項７のうち１つの請求項に記載の
半導体集積回路。 - 【請求項９】前記集積回路内部に記憶された情報データ
がパイプラインレジスタに記憶されていることを特徴と
する請求項２から請求項８のうち１つの請求項に記載の
半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014372A JP3479018B2 (ja) | 2000-01-24 | 2000-01-24 | 半導体集積回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014372A JP3479018B2 (ja) | 2000-01-24 | 2000-01-24 | 半導体集積回路 |
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|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014372A Expired - Fee Related JP3479018B2 (ja) | 2000-01-24 | 2000-01-24 | 半導体集積回路 |
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