JPH08335830A - 駆動電流調整機能付きバッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】 バッファの駆動電流特性を、適用するシステ
ムに応じて最適な値に自動的に設定することができる駆
動電流調整機能付きバッファを提供する。 【構成】 本発明は、制御信号によって制御され負荷に
最適な駆動電流を供給するバッファ回路２０５と、バッ
ファ回路の入出力信号間の位相差を検出し、その位相差
に相当する電圧を出力する負荷検知回路２０６と、負荷
検知回路からの出力電圧によって、バッファ回路の駆動
電流を制御するための制御信号を発生する制御信号発生
回路２０８とから構成され、バッファ回路の遅延時間が
長くなるとバッファ回路の駆動電流が増加するように制
御し、遅延時間が短くなるとバッファ回路の駆動電流が
減少するように制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路に関す
るものであり、特に半導体集積回路（以下ＩＣ）からの
信号の出力特性の改善を図る出力バッファ回路とその周
辺回路の構成に関するものである。

【０００２】

【従来の技術】一般に、ＩＣの出力部にはＩＣ出力であ
る微弱な信号を、外部の負荷回路を駆動できるレベルに
まで増幅するための出力バッファ回路が設けられてい
る。出力バッファの駆動電流はトランジスタの寸法の大
小により決定される。このために、従来はバッファの設
計を行う際には、そのバッファに接続される外部負荷容
量を予想し、その外部負荷に電流を供給可能なバッファ
容量を得るために、トランジスタのパターンレイアウト
設計時にそのトランジスタの寸法を一意的に決定してい
た。

【０００３】最近の電子装置、たとえば、パソコン等の
高速化や大規模化に伴い、かかるＩＣの出力バッファ回
路にも、高速動作や駆動電流の増大が求められている。
更に、電子機器へのＩＣの利用範囲が広がるにつれて、
このバッファ回路はさまざまな負荷容量に対応すること
が要求されている。しかし、従来は、上述のように出力
バッファの駆動電流はパターンレイアウト設計時に決定
されてしまうため、電子装置に後で付加される電子機器
（たとえば、パソコンボード）の負荷に応じて最適に出
力バッファの駆動電流を設定・変更することは困難であ
った。

【０００４】近年では、パソコン等の電子機器において
は、図２１に示されるようにＲＡＭカードやＲＯＭカー
ド等の増設オプション１４を後から付加するシステム
や、あるいは交流電源と電池等の直流電源との間で切り
替えが可能な多電源対応型のシステムが多く用いられる
ようになってきた。このような増設オプションシステム
においては、ＩＣ１１にコネクタ１３を用いて増設オプ
ション１４を付加する時、増大する負荷容量を十分に駆
動できるバスドライバ１２等を選定し、コネクタ１３と
ＩＣ１１との間に設けなければならず、装置の大型化お
よびコスト上昇をもたらしていた。すなわち、このよう
なシステムでは、バッファ設計時に後から追加される付
加容量を想定してバッファ容量が設計されているが、後
から追加される付加容量が設計値よりもオーバすると、
供給電流の遅延時間が大きくなり誤動作が増加し、ま
た、後からの追加がない場合でも交流電源と電池等の直
流電源との間で切り替えを行う場合はシステムの電源電
圧が変化しこの場合もまた誤動作が生じる等の弊害があ
った。

【０００５】また、ＩＣ１１を多電源対応型にするため
に、バッファを高速動作型のシステムに合わせて駆動電
流を予め高めに設定する場合は、低速動作型のシステム
で用いる際には駆動電流が必要以上に高いため、電源変
動が生じて誤動作等の問題を生じていた。逆にバッファ
を低速動作型のシステムに合わせて駆動電流を予め低め
に設定しておく場合、高速動作型のシステムではバッフ
ァの遅延時間が大きくなり、システムが所望の動作速度
で動作しなくなるという問題点があった。このように、
バッファに接続される負荷容量が適切でない場合は、バ
ッファの駆動電流を最適なものに変更する必要がある。

【０００６】そのような、課題の解決例として、特開平
６−３１１０１６号公報に提案されている方法がある。
この方法は図２２に示すように、ＣＰＵからの端子１５
にパラレルに接続されたバッファ（１）〜（ｎ）のうち
少なくとも一つが導通するようにスイッチング回路１８
を制御回路１９によって切り替えることによって、端子
１６に接続された負荷に適切な負荷電流を供給するもの
である。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うに構成された出力バッファ回路によれば、バッファの
駆動電流を制御回路からの信号により設定・変更するこ
とはできるが、システムで要求されるＩＣの動作速度を
満たしかつ電源変動で誤動作が生じないように、システ
ムの最大負荷容量と最小負荷容量とを考慮しつつ、スイ
ッチングする出力バッファ回路の数と制御回路の構成と
を設定しなければならない等の複雑な手続が出力バッフ
ァ回路の設計段階で必要となり、ＩＣの設計期間が長期
化するという問題点がある。

【０００８】また、一般に半導体基板上に構成されたバ
ッファの遅延時間は、ＩＣへ供給される電源電圧変動や
ＩＣが使用される環境の温度変動によっても変化し、そ
のため、図２２に示す従来回路は、環境の温度変動によ
って遅延時間が変動し、従って、次段のＩＣへの信号入
力タイミングにずれが生じ、システムの誤動作が生じる
弊害があった。

【０００９】さらに、図２２に示すバッファ回路では、
複数の出力バッファ回路をＩＣ上に構成するためにＩＣ
上に大きな面積を必要とするという問題点もある。

【００１０】本発明は、かかる出力バッファ回路の問題
点を解決するためになされたもので、設計時点で駆動電
流調整機能付きバッファ回路をＩＣ内に組み込んでお
き、電子機器の使用時にバッファの駆動電流を負荷の特
性に対して適応的にかつ最適にまた自動的に設定するこ
とによって、負荷の容量が変更された場合、ＩＣの電源
が多電源対応型の場合、または電源電圧や温度等が変化
した場合でもそれらの影響を受けにくく、かつＩＣ上に
占める面積の小さい出力バッファ回路を提供することを
目的とする。

【００１１】

【課題を解決するための手段】本発明の駆動電流調整機
能付きバッファ回路は、制御信号によって制御され負荷
に最適な駆動電流を供給するバッファ回路と、前記バッ
ファ回路の入出力信号間の位相差を検出し、その位相差
に相当する電圧を出力する負荷検知回路と、前記負荷検
知回路からの出力電圧によって、前記バッファ回路の駆
動電流を制御するための制御信号を発生し、前記バッフ
ァ回路へ供給する制御信号発生回路とから構成される。

【００１２】さらに、本発明の駆動電流調整機能付きバ
ッファ回路は、制御信号によって制御され負荷に最適な
駆動電流を供給するバッファ回路と、前記バッファ回路
の出力信号の立ち上がり波形もしくは立ち下がり波形か
ら得られる複数ビットの論理信号を出力する負荷検知回
路と、前記複数ビットの論理信号によって、前記バッフ
ァ回路の駆動電流を制御するための信号を発生し、前記
バッファ回路へ供給する制御信号発生回路とから構成さ
れる。

【００１３】さらに、本発明の駆動電流調整機能付きバ
ッファ回路中の負荷検知回路は、位相差検出部と計数回
路とを含み、その前記位相差検出部は、動作点（閾値）
が異なる２組のインバータと、各インバータの出力が供
給されるＸＯＲ論理ゲートを含み、バッファ回路の出力
信号の立ち上がりまたは立ち下がりパルスの傾斜部の２
点間の位相差に相当するパルスを発生し、その計数回路
は位相差検出部で検出されたパルスのパルス数をカウン
タでカウントし、そのカウンタの最上位ビット（ＭＳ
Ｂ）が「０」→「１」に変化する度に各フリップフロッ
プのｎ個のいずれかのパラレル出力端子に論理値「１」
が出力するように構成される。

【００１４】さらに、本発明の駆動電流調整機能付きバ
ッファ回路は、制御信号によって制御され負荷に最適な
駆動電流を供給するバッファ回路と、前記バッファ回路
の入力信号を一定時間遅延させた信号と前記バッファ回
路の出力信号との位相差によってパルス信号を発生する
負荷検知回路と、前記負荷検知回路の出力パルスによっ
て、前記バッファ回路の駆動電流を制御するための複数
ビットの論理信号をからなる制御信号を出力する制御回
路とから構成される。

【００１５】さらに、本発明の駆動電流調整機能付きバ
ッファ回路は、入力信号および出力信号と負荷検知回路
との間に、イネーブル信号によって制御されるイネーブ
ル回路を備え、前記イネーブル回路は、前記イネーブル
信号が一方の論理信号（たとえば、論理値「１」）の場
合は、前記入力信号および出力信号を前記負荷検知回路
に入力させ、前記イネーブル信号が他方の論理信号（た
とえば、論理値「０」）の場合は、前記入力信号および
出力信号が前記負荷検知回路に入力させないように動作
し、それによって前記負荷検知回路から信号が出力され
ず、制御回路の複数ビットの論理信号の値が固定される
ために、バッファ回路の駆動電流が固定するように構成
される。

【００１６】さらに、本発明の駆動電流調整機能付きバ
ッファ回路は、制御信号によって制御され負荷に最適な
駆動電流を供給するバッファ回路と、前記バッファ回路
の入力信号を一定の時間遅延させた信号と前記バッファ
回路の出力信号間の位相を検出し、その位相差に相当す
るパルス信号を出力する負荷検知回路と、前記負荷検知
回路のパルス信号を計数し、複数ビットの論理信号を出
力する計数回路と、前記複数ビットの論理信号によっ
て、前記バッファ回路の駆動電流を制御する制御信号を
発生する駆動電流制御信号発生回路とから構成される。

【００１７】さらに、本発明の駆動電流調整機能付きバ
ッファ回路中の計数回路は、１つのカウンタと複数のフ
リップフロップとから構成され、バッファ回路の入出力
信号間の位相差をディジタル的に前記カウンタでカウン
トし、そのカウンタの最上位ビット（ＭＳＢ）が各フリ
ップフロップの入力端子に入力され、前記カウンタのカ
ウント値がそれぞれのフリップフロップに割当てられた
所定の閾値を超える度に各フリップフロップのｎ個のい
ずれかのパラレル出力端子に論理値「１」が出力される
ように構成される。

【００１８】さらに、本発明の駆動電流調整機能付きバ
ッファ回路は、前記負荷検知回路内に設けられた遅延素
子および容量と抵抗から構成されるフィルタ回路を半導
体集積回路の外部に配置するように構成される。

【００１９】

【作用】本発明においては、バッファ回路は制御信号に
よって制御され負荷に最適な駆動電流を供給し、負荷検
知回路はバッファ回路の入出力信号間の位相を検出し、
その位相差に相当する電圧を出力し、制御信号発生回路
は負荷検知回路からの出力電圧によって、バッファ回路
の駆動電流を制御するための制御信号を発生して、バッ
ファ回路の遅延時間が長くなると、バッファ回路の駆動
電流を増加させ、遅延時間が短くなると、バッファ回路
の駆動電流を減少させるようにバッファ回路を制御す
る。

【００２０】さらに、本発明においては、バッファ回路
は制御信号によって制御され負荷に最適な駆動電流を供
給し、負荷検知回路はバッファ回路の出力信号の立ち上
がり波形もしくは立ち下がり波形から得られる複数ビッ
トの論理信号を出力し、制御信号発生回路は、複数ビッ
トの論理信号によって、バッファ回路の駆動電流を制御
するための信号を発生しバッファ回路の出力信号の立ち
上がり時間もしくは立ち下がり時間が長くなると多くの
論理ビットを発生しバッファ回路の駆動電流を増加さ
せ、立ち上がり時間もしくは立ち下がり時間が短くなる
と少ない論理ビットを発生しバッファ回路の駆動電流を
減少させるようにバッファ回路を制御する。

【００２１】さらに、本発明においては、駆動電流調整
機能付きバッファ回路の負荷検知回路中に位相差検出部
と計数回路とを含み、位相差検出部は、動作点（閾値）
が異なる２組のインバータと、各インバータの出力が供
給されるＸＯＲ論理ゲートを含み、バッファ回路の出力
信号の立ち上がりまたは立ち下がりパルスの傾斜部の２
点間の位相差に相当するパルスを発生し、計数回路は位
相差検出部で検出されたパルスのパルス幅をディジタル
的にカウンタでカウントし、そのカウンタの最上位ビッ
ト（ＭＳＢ）が各フリップフロップの入力端子に入力さ
れ、カウンタのカウント値がそれぞれのフリップフロッ
プに割当てられた所定の閾値を超える度に各フリップフ
ロップのｎ個のいずれかのパラレル出力端子に論理値
「１」が出力する。

【００２２】さらに、本発明においては、バッファ回路
は制御信号によって制御され負荷に最適な駆動電流を供
給するように動作し、負荷検知回路はバッファ回路の入
力信号を一定時間遅延させた信号とバッファ回路の出力
信号との位相差に相当するパルス信号を発生し、制御回
路は負荷検知回路の出力パルスによって、複数ビットの
論理信号を出力し、バッファ回路の入力信号を一定時間
遅延させた信号とバッファ回路の出力信号との位相差が
大きくなると多くの論理ビットを発生しバッファ回路の
駆動電流を増加させ、位相差が小さくなると少ない論理
ビットを発生しバッファ回路の駆動電流を減少させるよ
うにバッファ回路を制御する。

【００２３】さらに、本発明においては、入力信号およ
び出力信号と負荷検知回路との間にイネーブル信号によ
って制御されるイネーブル回路を備え、そのイネーブル
回路は、イネーブル信号が一方の論理信号（たとえば、
論理値「１」）の場合は、前記入力信号および出力信号
を前記負荷検知回路に入力させ、前記イネーブル信号が
他方の論理信号（たとえば、論理値「０」）の場合は、
前記入力信号および出力信号が前記負荷検知回路に入力
させないように動作する。それによって、イネーブル信
号が他方の論理信号（たとえば、論理値「０」）の場合
は、前記負荷検知回路から信号が出力されず、制御回路
の複数ビットの論理信号の値が固定されるために、バッ
ファ回路の駆動電流が固定される。

【００２４】さらに、本発明においては、バッファ回路
は制御信号によって制御され負荷に最適な駆動電流を供
給するように動作し、負荷検知回路はバッファ回路の入
力信号を一定の時間遅延させた信号とバッファ回路の出
力信号間の位相を検出し、その位相差に相当するパルス
信号を出力し、計数回路は負荷検知回路のパルス信号を
計数し、複数ビットの論理信号を出力し、駆動電流制御
信号発生回路は複数ビットの論理信号によって、制御信
号を発生し、バッファ回路の入力信号を一定時間遅延さ
せた信号とバッファ回路の出力信号との位相差が大きく
なると多くの論理ビットを発生しバッファ回路の駆動電
流を増加させ、位相差が小さくなると少ない論理ビット
を発生しバッファ回路の駆動電流を減少させるようにバ
ッファ回路を制御する。

【００２５】さらに、本発明においては、１つのカウン
タと複数のフリップフロップとから構成された計数回路
は、バッファ回路の入出力信号間の位相差をディジタル
的にカウンタでカウントし、そのカウンタの最上位ビッ
ト（ＭＳＢ）が各フリップフロップの入力端子に入力さ
れ、カウンタのカウント値が「０」→「１」に変化する
度に各フリップフロップのｎ個のいずれかのパラレル出
力端子に論理値「１」を出力する。

【００２６】さらに、負荷検知回路内に設けられた遅延
素子および容量と抵抗から構成されるフィルタ回路を半
導体集積回路の外部に配置することによって、温度変化
の影響を小さくすることができる。

【００２７】

【実施例】

（実施例１）以下、本発明の一実施例について図１を用
いて説明する。図１は本発明の第１の実施例による駆動
電流調整機能付きバッファ回路の構成を示す図である。
この回路においては、図示されていない電子機器の内部
回路から送出された信号が入力する入力端子１５と外部
回路の負荷に電力を供給する出力端子１６との間に、バ
ッファ回路２０５が接続されている。バッファ回路２０
５は、ＩＣの内部に設けられた負荷検知回路２０６と駆
動電流制御信号発生回路２０８によって制御される。こ
の負荷検知回路２０６と駆動電流制御信号発生回路２０
８から構成される制御回路は、負荷検知回路２０６にお
いて、信号２０１と信号２０２を入力とし、信号２０１
と信号２０２との位相差をアナログ量として電圧に変換
し信号２０７として出力し、駆動電流制御信号発生回路
２０８において、信号２０７を入力とし、その信号に応
じた駆動電流調整信号２０３と信号２０４を出力バッフ
ァ２０５へ伝搬するように構成される。

【００２８】以下、詳細に個々の回路の動作について説
明する。図２はバッファ回路２０５の構成の一例を示
す。バッファ回路２０５はＣＭＯＳインバータであるプ
リドライバ２０９とＰチャネルトランジスタ２１０、２
１１、Ｎチャネルトランジスタ２１２、２１３で構成さ
れる。プリドライバ２０９は入力信号２０１の信号を反
転させてＰチャネルトランジスタ２１１およびＮチャネ
ルトランジスタ２１２のゲートへ伝搬させるものであ
る。Ｐチャネルトランジスタ２１１とＮチャネルトラン
ジスタ２１２はプリドライバ２０９からの出力信号２０
２を出力するためのものである。Ｐチャネルトランジス
タ２１０とＮチャネルトランジスタ２１３はそれぞれＰ
チャネルトランジスタ２１１とＮチャネルトランジスタ
２１２から出力される電流を制御するためのトランジス
タである。本回路の構成によれば、Ｐチャネルトランジ
スタ２１０及びＮチャネルトランジスタ２１３のソース
・ドレイン間を流れる電流量を信号２０３及び２０４の
電圧により制御することができ、信号２０２が供給され
る負荷への駆動電流を変化させることができる。

【００２９】図３は、負荷検知回路２０６の構成の一例
を示す図である。図３において、負荷検知回路２０６に
は、信号２０１と信号２０２とが入力する。信号２０１
は遅延素子２１４によってほぼバッファ回路２０５の遅
延量に等しい時間遅延され信号２５４が供給される。位
相比較器２１５は、信号２０２と信号２５４との位相差
に等しい幅のパルスを信号２１６もしくは信号２１７と
して出力する。チャージポンプ回路２１８は、信号２１
６もしくは信号２１７のパルス信号に応じて電圧信号２
０７を供給する。容量２１９と抵抗２２０からなるフィ
ルタは、信号２０７を充放電する際の信号波形のリンギ
ングを防ぐ働きをする。

【００３０】この第１の実施例の構成によれば、図１の
信号２０２が印加される負荷によって生じる信号２０１
から信号２０２までのバッファ回路２０５中の信号の遅
延時間が、遅延素子２１４の遅延時間より長い場合は、
両者の差に等しい幅のパルス信号２１６が出力される。
これによって、チャージポンプ回路２１８は、信号２５
４から信号２０２までの遅延時間分に相当して信号２０
７を昇圧する。一方、信号２０１から信号２０２までの
バッファ回路２０５中の遅延時間が、遅延素子２１４の
遅延時間より短い場合は、両者の差に等しい幅のパルス
信号２１７が出力される。これによって、チャージポン
プ回路２１８は、信号２０７の電圧を信号２０２から信
号２５４までの遅延時間分に相当する電圧だけ降圧す
る。すなわち、負荷検知回路２０６は、信号２０１から
信号２０２までのバッファ回路２０５による遅延時間を
電圧に変換し信号２０７として出力する働きをする。

【００３１】次に、負荷検知回路２０６の回路中の位相
比較器２１５についてさらに詳細に説明する。図４は位
相比較器２１５の一例を示す図である。位相比較器２１
５においては、信号２５４と信号２０２の位相を比較
し、信号２０２の位相が信号２５４の位相より遅れてい
る場合、位相差に比例したパルス幅の信号を信号２１６
として出力する。また、信号２０２の位相が信号２５４
の位相より進んでいる場合、その位相差に比例したパル
ス幅の信号を信号２１７として出力する。

【００３２】図５は、図３中のチャージポンプ回路２１
８の一例を示す図である。チャージポンプ回路２１８に
おいては、信号２１６はドライバ２４３を介してＰチャ
ネルトランジスタ２４５のゲートに入力される。一方、
信号２１７はＣＭＯＳインバータ２４４を介してＮチャ
ネルトランジスタ２４６のゲートに入力される。本回路
の構成によれば、パルス信号２１６が入力する場合、パ
ルス信号の幅に比例する電荷がＰチャネルトランジスタ
２４５により信号２０７に供給され信号２０７の電圧を
上昇させる。一方、パルス信号２１７が入力する場合、
パルス信号２０７の幅に比例する電荷がＮチャネルトラ
ンジスタ２４６を介して放電され、信号２０７の電圧を
降下させる。以上のように、チャージポンプ回路２１８
においては、パルス信号２１６あるいはパルス信号２１
７の幅によって信号２０７の電圧が決定される。

【００３３】図６は、図１中の駆動電流制御信号発生回
路２０８の一例を示す図である。本回路はＰチャネルト
ランジスタ２２２、２２５とＮチャネルトランジスタ２
２３、２２４、２２６によってカレントミラー型の回路
を構成している。信号２０７はＮチャネルトランジスタ
２２３のゲートに印加されており、信号２０７の電圧が
上がるとＮチャネルトランジスタ２２３のソース・ドレ
イン間を流れる電流が増加し、信号２０３の電圧が下が
る。さらに、信号２０３はＰチャネルトランジスタ２２
５のゲートに印加されているので信号２０３の電圧が下
がるとＰチャネルトランジスタ２２５のソース・ドレイ
ン間を流れる電流が増加し、信号２０４の電圧が上が
る。逆に信号２０７の電圧が下がると逆の動作となり、
信号２０３の電圧は上がり、信号２０４の電圧は下が
る。

【００３４】以上、図１〜図５を用いて説明したような
回路の構成によって、端子１６における負荷量が大き
く、バッファ回路２０５の遅延時間が遅延素子２１４の
遅延時間より長い場合、負荷検知回路２０６により信号
２０７の電圧が上がり、駆動電流制御信号発生回路２０
８によって信号２０３の電圧は下がり、信号２０４の電
圧は上がることによって、結果としてバッファ回路２０
５の端子１６に接続されている負荷へ供給される駆動電
流が増加する。

【００３５】また、端子１６における負荷量が小さく、
バッファ回路２０５の遅延時間が遅延素子２１４の遅延
時間より短い場合、負荷検知回路２０６により信号２０
７の電圧が下がり、駆動電流制御信号発生回路２０８に
よって信号２０３の電圧は上がり、信号２０４の電圧は
下がることによって、結果としてバッファ回路２０５の
端子１６に接続されている負荷に供給される駆動電流を
減少させる。この図１の系は最終的に信号２０１から信
号２０２までのバッファ回路２０５による遅延時間が、
遅延素子２１４の遅延時間と常に等しくなるようにフィ
ードバックが行われ、バッファ回路の駆動電流が調整さ
れる。

【００３６】（実施例２）図７は、本発明の第２の実施
例による駆動電流調整機能付きバッファ回路の構成を示
す図である。この回路は、図示されていない電子機器の
内部回路から送出された信号が入力する入力端子１５と
外部回路の負荷に電力を供給する出力端子１６との間
に、バッファ回路２０５が接続されている。この駆動電
流調整機能付きバッファ回路は、信号２０２を入力と
し、信号２０２の立ち上がり時間もしくは立ち下がり時
間をｎビットのディジタル量に変換し信号２２９として
出力する負荷検知回路２２７と、信号２２９を入力とし
その信号に応じた駆動電流制御信号を信号２０３と信号
２０４として出力する駆動電流制御信号発生回路２２８
をＩＣ内部に備えている。第２の実施例のバッファ回路
２０５は第１の実施例におけるバッファ回路２０５と同
一の構成であり、同一の動作を行うものである。従っ
て、詳細な説明は省略する。

【００３７】図８は、第２の実施例の負荷検知回路２２
７の構成の一例を示す図である。この負荷検知回路２２
７においては、信号２０２は動作点（閾値）の異なる２
種類のＣＭＯＳインバータ２３０とＣＭＯＳインバータ
２３１に入力される。ＣＭＯＳインバータ２３０とＣＭ
ＯＳインバータ２３１はそれぞれの同一の特性のインバ
ータが直列の２段構成になっている。ＣＭＯＳインバー
タ２３０及び２３１の出力信号はＸＯＲ論理ゲート２３
２に入力される。ＸＯＲ論理ゲート２３２の出力は、あ
る一定幅以上のパルスのみ次段に伝達するフィルタ回路
２３３に入力され、その出力パルス数が計数回路２３４
によって計数されカウント数によって出力論理を決定し
保持するするように構成される。

【００３８】負荷検知回路２２７における負荷の大きさ
の検出原理は以下の通りである。図９は、図７の負荷検
出回路２２７における負荷の大小を検出する原理を説明
するタイミングチャートである。図９の（ａ）は信号２
０２の信号波形の立ち上がりもしくは立ち下がりの変化
を示す。この信号２０２の電圧波形が閾値の高いＣＭＯ
Ｓインバータ２３０と閾値の低いＣＭＯＳインバータ２
３１に入力すると、信号２０２の立ち上がり時には、信
号２０２の電圧が「Ｌ」のレベルに到達すると、まずＣ
ＭＯＳインバータ２３１が信号２０２の電圧を検出し、
図９の（ｂ）のような電圧を発生し信号２５２として出
力する。次に、信号２０２の電圧がさらに上昇し「Ｈ」
のレベルになると、今度はＣＭＯＳインバータ２３０が
信号２０２の電圧を検出し、図９の（ｃ）のような電圧
を発生し信号２５３として出力する。この図９の（ｂ）
および（ｃ）の電圧をＸＯＲ論理ゲート２３２に入力す
ると、ＣＭＯＳインバータ２３０の出力とＣＭＯＳイン
バータ２３１の出力との位相差に相当する図９の（ｄ）
のようなパルス電圧が信号２３５として出力される。信
号２０２の電圧が下降する場合も図９に図示されるが、
動作は同様であるのでその説明を省略する。このパルス
は信号２０２の電圧が変化する毎に、すなわち、負荷の
電流が変化する毎に発生する。

【００３９】図８中のフィルタ２３３と計数回路２３４
は、ＸＯＲ論理ゲート２３２の出力パルス数を検出する
回路である。図１０は、フィルタ回路２３３の一例を示
す図である。フィルタ回路２３３においては、信号２３
５が一端が接地された容量２３８と抵抗２３７との直列
回路に印加され、およびＣＭＯＳインバータ２３９、２
４０が直列に２段接続された回路に印加されている。こ
のフィルタ回路２３３は、ＣＭＯＳインバータ２３９の
閾値を調節しておくことによって、信号２３５に入力さ
れたパルス信号のパルス幅が一定値以上のときのみ信号
２３５をパルス信号２３６として伝達し、それ以下のパ
ルス幅の時はパルス信号２３５を伝達しないように構成
される回路である。

【００４０】図１１は、図８中の計数回路２３４の一例
を示す図である。この計数回路２３４においては、パル
ス信号２３６がカウンタ２５０に入力され、そのカウン
タ２５０の最上位ビット（ＭＳＢ）出力であるパルスを
クロック入力とするｎ個のフリップフロップ２５１によ
って構成される。本構成によってパルス信号２３６のパ
ルス数に従ってＱ１〜Ｑｎにｎビットの信号２２９が出
力される。

【００４１】図１２は、信号２３６のパルスをカウント
しＱ１〜Ｑｎの信号２２９を出力する信号の論理関係を
示す図である。図１２において、ｍはパルス信号２３６
のパルス数を示し、Ｔｈ（１）はカウンタ２５０にあら
かじめ定められたカウンタ２５０の最上位ビット（ＭＳ
Ｂ）に論理値「１」が現れるまでのパルス数、Ｔｈ
（２）はフリップフロップ２５１−１の出力に論理値
「１」が現れるまでのパルス数、同様にＴｈ（ｎ−１）
はフリップフロップ２５１−ｎの出力に論理値「１」が
現れるまでのパルス数である。例えば、Ｔｈ（１）を
４、Ｔｈ（２）を８、Ｔｈ（３）を１２・・・・とする
と、信号２３６のパルス数ｍが４の時にカウンタ２５０
のＭＳＢ端子に論理値「１」が現れ、このためにフリッ
プフロップ２５１−１のＱ１に論理値「１」が現れ、次
に、ｍが８（Ｔｈ（２））になると、カウンタ２５０の
ＭＳＢ端子にさらに２回目の論理値「１」が現れ、この
ために、フリップフロップ２５１−２のＱ２に論理値
「１」が現れ、さらに、ｍが１２（Ｔｈ（３））になる
と、カウンタ２５０のＭＳＢ端子にさらに３回目の論理
値「１」が現れ、このために、フリップフロップ２５１
−３のＱ３に論理値「１」が現れる。このようにして、
信号２３６のパルス数ｍが増加していくと、フリップフ
ロップ２５１のＱ１〜Ｑｎ端子に論理値「１」が次々に
現れるようになる。

【００４２】図１３は、図７中の駆動電流制御信号発生
回路２２８の一例を示す図である。駆動電流制御信号発
生回路２２８においては、負荷検知回路２２７で発生さ
れたｎビットのパラレル信号が入力され、それぞれのｎ
個のＰチャネルトランジスタ２３９のゲートに入力す
る。このｎ個のＰチャネルトランジスタ２３９とＮチャ
ネルトランジスタ２４０の回路は、Ｐチャネルトランジ
スタ２４１とＮチャネルトランジスタ２４２の回路との
間でカレントミラー回路を構成している。駆動電流制御
信号発生回路２２８においては、信号２２９のｎビット
に論理値「０」が多い間は、ＯＮ状態になるＰチャネル
トランジスタ２３９の個数が多く、Ｐチャネルトランジ
スタ２３９のソース・ドレイン間を流れる電流の合計が
増加することによって信号２０３の電圧が上昇する。さ
らに信号２０３がＰチャネルトランジスタ２４１のゲー
トに印加されているので、Ｐチャネルトランジスタ２４
１のソース・ドレイン間を流れる電流が減少し信号２０
４の電圧が下降する。逆に、信号２２９のｎビットにの
論理値「１」が多くなると逆の動作によって信号２０３
の電圧は下がり、信号２０４の電圧は上がる。

【００４３】この第２の実施例でも第１の実施例と同様
に負荷検知回路２２７の出力信号は駆動電流制御信号発
生回路２２８を介してバッファ回路２０５にフィードバ
ックされ、駆動電流を自動的に調整する機構になってい
るため、パルス信号２３６のパルス数が大きくなるとそ
れに従ってバッファ回路２０５の駆動電流も大きくな
る。駆動電流が大きくなると、遅延が少なくなり、従っ
てパルス幅が狭くなる。そのために、信号２３５のパル
スを所望の立ち上がり時間もしくは立ち下がり時間に対
応したパルス幅以下の幅のパルス信号が伝達されないよ
うにフィルタ回路２３３を設けることによって、信号２
０２の立ち上がり時間もしくは立ち下がり時間が所定の
値になる時点で信号２２９の論理値（出力）は一定の値
に固定される。

【００４４】以上、図７〜図１３を用いて説明した回路
構成によって、出力端子１６に接続された負荷が大き
く、バッファ回路２０５の出力信号の立ち上がり時間も
しくは立ち下がり時間が所望の値よりも長い場合、負荷
検知回路２２７によりｎビットの信号２２９に論理値
「１」が増加し、駆動電流制御信号発生回路２２８によ
って信号２０３の電圧が下がり、信号２０４の電圧は上
がることによりバッファ回路２０５の駆動電流が増加す
る。この動作は、バッファ回路２０５の出力信号の立ち
上がり時間もしくは立ち下がり時間が所望の値になるま
で、つまり信号２２９の論理が一定の値に固定されるま
で、フィルタ回路２３３によって、連続的に行われ、バ
ッファ回路２０５の駆動電流の自動的な調整が行われ
る。

【００４５】（実施例３）図１４は、本発明の第３の実
施例による駆動電流調整機能付きバッファ回路の構成を
示す図である。この回路は、図示されていない電子機器
の内部回路から送出された信号が入力する入力端子１５
と外部回路の負荷に電力を供給する出力端子１６との間
に、バッファ回路２０５が接続されている。さらに、バ
ッファ回路３０５の出力信号２０２と入力信号２０１の
位相差に応じたパルスを信号２１６および信号２１７に
出力する負荷検知回路３０３と、信号２１６および信号
２１７によってバッファ回路３０５の駆動電流を制御す
る信号２２９を出力する制御回路３０４とを備えてい
る。バッファ回路３０５は、駆動電流が同一である常時
アクティブなバッファとトライステートバッファＴＳ１
〜ＴＳｎを複数段備えている。

【００４６】図１５は、図１４中の負荷検知回路３０３
の回路例を示す図である。この負荷検知回路３０３は、
入力端子１５に入力された信号２０１を一定時間だけ遅
延させる遅延素子２１４と、遅延素子２１４を通り遅延
された信号２５４と出力端子１６に出力された信号２０
２の位相を比較する位相比較器２１５から構成される。
この位相比較器２１５は図３の負荷検知回路中で用いた
位相比較器２１５と同一の構成であり、同一の動作を行
う。図１５の負荷検知回路は、図１４中の入力端子１５
から入力された信号２０１を一定時間だけ遅延させた信
号２５４を基準信号とした場合、信号２５４より信号２
０２の位相が遅れている場合には信号２１６にパルスを
出力し、信号２５４より信号２０２の位相が進んでいる
場合には信号２１７にパルスを出力する。

【００４７】また、図１６は負荷検知回路３０３の他に
実施例を示す図である。図１６においては、信号２０１
は遅延素子２１４に印加されると同時に、ＡＮＤ回路の
共通入力点にも印加される。一方、遅延素子２１４の出
力２５４は第１のＡＮＤ回路に直接およびインバータを
介して第２のＡＮＤ回路に入力される。また、信号２０
２は、第２のＡＮＤ回路に直接およびインバータを介し
て第１のＡＮＤ回路に入力される。その動作は図１６に
示したのと同様に、信号２５４より信号２０２の位相が
遅れている場合には信号２１６にパルスを出力し、信号
２５４より信号２０２の位相が進んでいる場合には信号
２１７にパルスを出力する。

【００４８】図１７は、図１４の制御回路３０４の回路
例を示す図である。制御回路３０４は、負荷検知回路３
０３から与えられる信号２１６のパルスでシフトアップ
し、信号２１７のパルスでシフトダウンするｎビットの
シフトレジスタであり、レジスタの内容は信号２２９よ
り出力される。制御回路３０４より出力されるｎビット
の信号２２９の状態に応じて、各トライステートバッフ
ァＴＳ１〜ＴＳｎをアクティブまたはディスエーブル状
態に切り替える。アクティブにされるトライステートバ
ッファの数を増やすことによって負荷へ供給される電流
が増加する。

【００４９】このような構成によって、この第３の実施
例は次のように動作する。出力端子１６に接続される負
荷３０９の負荷量が大きく、そのためバッファ回路３０
５の出力信号２０２の遅延時間が遅延素子２１４からの
信号の遅延時間より大きい場合、負荷検知回路３０３に
より信号２１６にパルスが出力され、制御回路３０４に
よってｎビットの信号２２９の論理値「１」が１つ増加
して、バッファ回路３０５中のトライステートバッファ
ＴＳ１〜ＴＳｎの中でアクティブ状態の素子が１素子増
加することにより駆動電流を増加させる。

【００５０】また、出力端子１６に接続される負荷３０
９の負荷量が小さく、バッファ回路３０５の出力信号２
０２の遅延時間が遅延素子２１４から出力される遅延時
間より短い場合、負荷検知回路３０３により信号２１７
にパルスが出力され、制御回路３０４によってｎビット
の信号２２９の論理値「０」が１つ増加して、バッファ
回路３０５の有するトライステートバッファＴＳ１〜Ｔ
Ｓｎの中でアクティブ状態の素子が１素子減少すること
により駆動電流を減少させる。そして、最終的に信号２
０１から信号２０２までのバッファ回路３０５による信
号の遅延時間が、遅延素子２１４の遅延時間と常に等し
くなるようにバッファ回路３０５の駆動電流が調整され
る。

【００５１】（実施例４）図１８は、本発明の第４の実
施例による駆動電流調整機能付きバッファ回路の構成例
を示す図である。第３の実施例と異なる点は、信号２０
１および信号２０２と負荷検知回路３０３との間にイネ
ーブル回路３５２を備えている点である。第３の実施例
においては、バッファ回路３０５の駆動電流は、設計時
に設定された最小の駆動電流から最大の駆動電流まで、
トライステートバッファ１個を単位として変化する。こ
のため遅延素子２１４の遅延時間が、バッファ回路３０
５の有するトライステートバッファがｓ個のアクティブ
（ｓは０以上ｎ未満）の場合のバッファ回路３０５の遅
延時間とｓ＋１個アクティブの場合のバッファ回路３０
５の遅延時間との間に位置する場合、バッファ回路３０
５は、動作中に駆動電流の増減が繰り返され、安定した
駆動電流が得られない。また、バッファ回路３０５の遅
延時間が遅延素子２１４の遅延時間と等しくなり駆動電
流が安定している場合においても、信号２０２にノイズ
によるパルスが重畳した場合、このパルスにより負荷検
知回路３０３が誤動作し駆動電流が一時的に変わること
があり、安定した駆動電流の出力を得られない。このよ
うな問題を解決するため、この実施例においては、イネ
ーブル端子３５４に入力されたイネーブル信号３５３の
論理により信号２０１および信号２０２が負荷検知回路
３０３に送出しないように制御できるイネーブル回路３
５２を設けた。

【００５２】このイネーブル回路３５２は、イネーブル
信号３５３が論理値「１」のときは信号２０１と信号２
０２をそのままの状態で負荷検知回路３０３に与え、イ
ネーブル信号３５３が論理値「０」のときは負荷検知回
路３０３の入力に常時「０」を与える回路である。この
ような構成としたことによって、イネーブル信号３５３
が論理値「１」のときは、この第４の実施例は第３の実
施例と同一の動作をする。これに対し、イネーブル信号
３５３が論理値「０」のときは負荷検知回路３０３に入
力される信号は常時０となり、負荷検知回路３０３から
信号２１６と信号２１７にパルス信号が出力されない。
制御回路３０４は信号２１６および信号２１７よりパル
ス信号が入力されないので、出力信号２２９の論理値は
一定の値に固定され、バッファ回路３０５の駆動電流は
一定値に固定される。このことにより、イネーブル信号
３５３を論理値「１」から「０」に変化させバッファ回
路の駆動電流を固定し、ノイズに強く安定した駆動電流
の出力を得ることができる。

【００５３】（実施例５）図１９は、本発明の第５の実
施例による駆動電流調整機能付きバッファ回路の構成を
示す図である。図７に示される第２の実施例と異なる点
は、第２の実施例では負荷検知回路２２７は出力信号２
０２の立ち上がり時間もしく立ち下がり時間をｎビット
のディジタル量に変換し信号２２９に出力していたのに
対し、この第５の実施例では負荷検知回路２２７を負荷
検知回路３０３と計数回路２３４で構成し、入力信号２
０１と出力信号２０２の位相差をｎビットのディジタル
量に変換し信号２２９を出力するようにした点である。
ここで、この実施例の負荷検知回路３０３は第３の実施
例の負荷検知回路３０３と、計数回路２３４は図８の計
数回路２３４と同一の構成であり、同一の動作を行う。

【００５４】このような回路構成としたことで、第５の
実施例は次のように動作する。出力端子１６に接続され
る負荷３０９の負荷量が大きく、バッファ回路３０５の
出力信号２０２の遅延時間が遅延素子２１４の遅延時間
より長い場合、負荷検知回路３０３により信号２１６に
パルスが出力され、制御回路３０４によってｎビットの
信号２２９に論理値「１」が増加し、駆動電流制御信号
発生回路２２８によって信号２０３の電圧が下がり、信
号２０４の電圧が上がることによりバッファ回路２０５
の駆動電流が増加する。この動作は、バッファ回路３０
５の出力信号２０２の遅延時間が遅延素子２１４の遅延
時間より短くなり、最終的に信号２２９の論理出力が一
定値に固定されるまで連続して行われ、バッファ回路２
０５の駆動電流の自動的な調整が行われる。

【００５５】（実施例６）図２０は本発明の第６の実施
例による駆動電流調整機能付きバッファ回路の構成例を
示す図である。第１〜第５の実施例においては、出力バ
ッファ回路の遅延時間や立ち上がり立ち下がり時間の基
準となっているフィルタ回路および遅延素子はＩＣ内部
に構成されていた。このため、ＩＣの温度や電源電圧が
変動すると基準となるべき遅延素子の遅延時間もしくは
フィルタに用いられるコンデンサの容量および抵抗の抵
抗値も変動してしまう。この問題を解決するため、第６
の実施例においては、フィルタ回路を温度変化の影響を
受けないようにＩＣの外部に配置する。これによって、
温度変化に対して安定な出力バッファ特性を得ることが
できる。

【００５６】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、実施例では出力
バッファについてその特性を調整しているが、双方向に
信号を入出力するバッファに対しても本発明を適用する
ことができる。

【００５７】

【発明の効果】以上説明したように、本発明の駆動電流
調整機能付きバッファ回路によれば種々の方法によって
負荷量を検知し、負荷の情報を出力バッファ回路にフィ
ードバックすることによって、適用するシステムに応じ
て最適な出力特性を得ることが可能であり、電子機器に
対して増設オプション等の付加を行っても、自動的に負
荷容量の変更に対して最適のバッファ駆動電流を適応的
に得ることができる。

【００５８】本発明においては、バッファ回路の入出力
信号間の位相を検出することによって、バッファ回路の
遅延時間が長くなると、バッファ回路の駆動電流を増加
させ、遅延時間が短くなると、バッファ回路の駆動電流
を減少させるようにバッファ回路を制御することによっ
て、負荷容量の変更に適応的に最適のバッファ駆動電流
を得ることができる。

【００５９】さらに、本発明においては、バッファ回路
の出力信号の立ち上がり波形もしくは立ち下がり波形か
ら得られる複数ビットの論理信号を出力し、バッファ回
路の出力信号の立ち上がり時間もしくは立ち下がり時間
が長くなるとバッファ回路の駆動電流を増加させ、立ち
上がり時間もしくは立ち下がり時間が短くなるとバッフ
ァ回路の駆動電流を減少させるようにバッファ回路を制
御することによって、負荷容量の変更に対して適応的に
最適のバッファ駆動電流が得られる。

【００６０】さらに、本発明においては、動作点（閾
値）が異なる２種類のそれぞれ直列に接続されたインバ
ータと、その２つのインバータの出力が入力されるＸＯ
Ｒ論理ゲートを用いて、バッファ回路の出力信号の立ち
上がりまたは立ち下がりパルスの傾斜部の２点間の位相
差をディジタル的に検出することによって、正確な位相
検出が可能となる。

【００６１】さらに、本発明においては、バッファ回路
の入力信号を一定時間遅延させた信号とバッファ回路の
出力信号との位相差によってパルス信号を発生し、この
パルス信号によって、複数ビットの論理信号を出力する
ことによって、正確な位相検出が可能となる。

【００６２】さらに、本発明においては、イネーブル信
号によって制御されるイネーブル回路を用いることによ
って、入力信号および出力信号を負荷検知回路に導きま
たは阻止することによってバッファ回路の駆動電流を固
定することも可能となる。

【００６３】さらに、本発明においては、バッファ回路
の入力信号を一定の時間遅延させた信号とバッファ回路
の出力信号間の位相を検出し、その位相差に相当するパ
ルス信号を出力し、そのパルス信号を計数し複数ビット
の論理信号を出力することによって、正確な位相検出が
可能となる。

【００６４】さらに、本発明においては、バッファ回路
の入出力信号間の位相差をディジタル的にカウンタでカ
ウントし、そのカウンタの最上位ビット（ＭＳＢ）が各
フリップフロップの入力端子に印加され、カウンタのカ
ウント値がそれぞれのフリップフロップに割当てられた
所定の閾値を超える毎に各フリップフロップのｎ個のい
ずれかのパラレル出力端子に論理値「１」を出力するこ
とによって正確な位相検出が可能となる。

【００６５】さらに、負荷検知回路内に設けられた遅延
素子および容量と抵抗から構成されるフィルタ回路を半
導体集積回路の外部に配置することによって、温度の変
化の影響を小さくすることができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例による駆動電流調整機
能付きバッファ回路の構成を示す図である。

【図２】 本発明の第１実施例のバッファ回路の構成例
を示す図である。

【図３】 本発明の第１実施例の負荷検知回路の構成例
を示す図である。

【図４】 本発明の第１実施例の位相比較器の構成例を
示す図である。

【図５】 本発明の第１実施例のチャージポンプ回路の
構成例を示す図である。

【図６】 本発明の第１実施例の駆動電流制御信号発生
回路の構成例を示す図である。

【図７】 本発明の第２の実施例による駆動電流調整機
能付きバッファ回路の構成を示す図である。

【図８】 本発明の第２実施例の負荷検知回路の構成例
を示す図である。

【図９】 本発明の第２実施例の負荷検知回路における
負荷検出の原理を示す図である。

【図１０】 本発明の第２実施例のフィルタ回路の構成
例を示す図である。

【図１１】 本発明の第２実施例の計数回路の構成例を
示す図である。

【図１２】 図１２中の計数回路の入力パルス数と出力
ビット論理値「１」との関係を示す図である。

【図１３】 本発明の第２実施例の駆動電流制御信号発
生回路の構成例を示す図である。

【図１４】 本発明の第３実施例の駆動電流調整機能付
きバッファ回路の構成を示す図である。

【図１５】 本発明の第３の実施例による負荷検知回路
の構成を示す図である。

【図１６】 本発明の第３実施例の負荷検知回路の第２
回路例を示す図である。

【図１７】 本発明の第３実施例の制御回路の回路例を
示す図である。

【図１８】 本発明の第４の実施例による駆動電流調整
機能付きバッファ回路の構成を示す図である。

【図１９】 本発明の第５の実施例による駆動電流調整
機能付きバッファ回路の構成を示す図である。

【図２０】 本発明の第６の実施例による駆動電流調整
機能付きバッファ回路の構成を示す図である。

【図２１】 従来のバッファ駆動電流切替回路を用いた
集積回路装置に複数の増設オプションを付加するする時
の接続関係を示す図である。

【図２２】 従来のバッファ駆動電流切替回路を示す図
である。

【符号の説明】

１５ 入力端子 １６ 出力端子 ２０５、３０５ バッファ回路 ３０４ 制御回路 ２０１〜２０４、２０７、２１６、２１７、２２１ 信
号 ２２９、２３５、２３６、２４９、２５２、２５３、２
５４ 信号 ３５３ イネーブル信号 ２０６、２２７、３０３ 負荷検知回路 ２０８、２２８ 駆動電流制御信号発生回路 ２０９ プリドライバ ２１０、２１１、２２２、２２５ Ｐチャネルトランジ
スタ ２３９、２４１、２４５ Ｐチャネルトランジスタ ２１２、２１３、２２３、２２４、２２６ Ｎチャネル
トランジスタ ２４０、２４２、２４６ Ｎチャネルトランジスタ ２１４ 遅延素子 ２１５ 位相比較器 ２１８ チャージポンプ回路 ２１９、２３７ 抵抗 ２２０、２３８ 容量 ２３０、２３１、２３９、２４０、２４３ ＣＭＯＳイ
ンバータ ２３２ ＸＯＲ論理セル ２３３ フィルタ回路 ２３４ 計数回路 ２４４ ドライバ ２４７ 半導体集積回路（ＩＣ） ２４８ 外部に接続されるフィルタ回路もしくは遅延素
子 ２５０ カウンタ ２５１ Ｄフリップフロップ ３０９ 負荷回路 ３５２ イネーブル回路 ３５３ イネーブル端子 ＴＳ１，ＴＳ２，・・・，ＴＳｎ トライステートバッ
ファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 富岡 一郎 相模原市宮下一丁目１番57号 三菱電機株 式会社相模事業所内 (72)発明者 村上 英二 伊丹市中央３丁目１番17号 三菱電機セミ コンダクタソフトウェア株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 制御信号によって制御され負荷に最適な
   駆動電流を供給するバッファ回路と、 前記バッファ回路の入出力信号間の位相を検出し、その
   位相差に相当する電圧を出力する負荷検知回路と、 前記負荷検知回路からの出力電圧によって、前記バッフ
   ァ回路の駆動電流を制御するための制御信号を発生し、
   前記バッファ回路へ供給する制御信号発生回路とを備
   え、 前記制御信号発生回路は、前記バッファ回路の入出力間
   の遅延時間が長くなると、前記バッファ回路の駆動電流
   が増加するように制御し、入出力間の遅延時間が短くな
   ると、前記バッファ回路の駆動電流が減少するように前
   記バッファ回路を制御することを特徴とする駆動電流調
   整機能付きバッファ回路。
2. 【請求項２】 制御信号によって制御され負荷に最適な
   駆動電流を供給するバッファ回路と、 前記バッファ回路の出力信号の立ち上がり波形もしくは
   立ち下がり波形から得られる複数ビットの論理信号を出
   力する負荷検知回路と、 前記複数ビットの論理信号によって、前記バッファ回路
   の駆動電流を制御するための信号を発生し、前記バッフ
   ァ回路へ供給する制御信号発生回路とを備え、 前記制御信号発生回路は、前記バッファ回路の出力信号
   の立ち上がり時間もしくは立ち下がり時間が長くなると
   多くの論理ビットを発生し前記バッファ回路の駆動電流
   が増加するように制御し、立ち上がり時間もしくは立ち
   下がり時間が短くなると少ない論理ビットを発生し前記
   バッファ回路の駆動電流が減少するようにバッファ回路
   を制御することを特徴とする駆動電流調整機能付きバッ
   ファ回路。
3. 【請求項３】 請求項２記載の駆動電流調整機能付きバ
   ッファ回路において：前記負荷検知回路は、位相差検出
   部と計数回路とを含み、 その前記位相差検出部は、動作点（閾値）が異なる２組
   のインバータと、各インバータの出力が供給されるＸＯ
   Ｒ論理ゲートを含み、バッファ回路の出力信号の立ち上
   がりまたは立ち下がりパルスの傾斜部の２点間の位相差
   に相当するパルスを発生し、 その前記計数回路は前記位相差検出部で検出されたパル
   スのパルス数をカウンタでカウントし、そのカウンタの
   最上位ビット（ＭＳＢ）が各フリップフロップの入力端
   子に入力され、前記カウンタのカウント値がＭＳＢを
   「０」→「１」に変化させる度に各フリップフロップの
   ｎ個のいずれかのパラレル出力端子に論理値「１」が出
   力されることを特徴とする駆動電流調整機能付きバッフ
   ァ回路。
4. 【請求項４】 制御信号によって制御され負荷に最適な
   駆動電流を供給するバッファ回路と、 前記バッファ回路の入力信号を一定時間遅延させた信号
   と前記バッファ回路の出力信号との位相差によってパル
   ス信号を発生する負荷検知回路と、 前記負荷検知回路の出力パルスによって、複数ビットの
   論理信号を出力する制御回路とを備え、 前記制御回路は、前記バッファ回路の入力信号を一定時
   間遅延させた信号と前記バッファ回路の出力信号との位
   相差が大きくなると多くの論理ビットを発生し前記バッ
   ファ回路の駆動電流が増加するように制御し、位相差が
   小さくなると少ない論理ビットを発生し前記バッファ回
   路の駆動電流が減少するようにバッファ回路を制御する
   ことを特徴とする駆動電流調整機能付きバッファ回路。
5. 【請求項５】 請求項４記載の駆動電流調整機能付きバ
   ッファ回路において：入力信号および出力信号と負荷検
   知回路との間に、イネーブル信号によって制御されるイ
   ネーブル回路を備え、 前記イネーブル回路は、 前記イネーブル信号が一方の論理信号（たとえば、論理
   値「１」）の場合は、前記入力信号および出力信号を前
   記負荷検知回路に入力させ、前記イネーブル信号が他方
   の論理信号（たとえば、論理値「０」）の場合は、前記
   入力信号および出力信号が前記負荷検知回路に入力させ
   ないように動作し、それによって前記負荷検知回路から
   信号が出力されず、制御回路の複数ビットの論理信号の
   値が固定されるために、バッファ回路の駆動電流が固定
   されることを特徴とする駆動電流調整機能付きバッファ
   回路。
6. 【請求項６】 制御信号によって制御され負荷に最適な
   駆動電流を供給するバッファ回路と、 前記バッファ回路の入力信号を一定の時間遅延させた信
   号と前記バッファ回路の出力信号間の位相を検出し、そ
   の位相差に相当するパルス信号を出力する負荷検知回路
   と、 前記負荷検知回路のパルス信号を計数し、複数ビットの
   論理信号を出力する計数回路と、 前記複数ビットの論理信号によって、前記バッファ回路
   の駆動電流を制御する制御信号を発生する駆動電流制御
   信号発生回路とを備え、 前記駆動電流制御信号発生回路は、前記バッファ回路の
   入力信号を一定時間遅延させた信号と前記バッファ回路
   の出力信号との位相差が大きくなると多くの論理ビット
   を発生し前記バッファ回路の駆動電流が増加するように
   制御し、位相差が小さくなると少ない論理ビットを発生
   し前記バッファ回路の駆動電流が減少するようにバッフ
   ァ回路を制御することを特徴とする駆動電流調整機能付
   きバッファ回路。
7. 【請求項７】 請求項６記載の駆動電流調整機能付きバ
   ッファ回路において：前記計数回路は１つのカウンタと
   複数のフリップフロップとから構成され、バッファ回路
   の入出力信号間の位相差をディジタル的に前記カウンタ
   でカウントし、そのカウンタの最上位ビット（ＭＳＢ）
   が各フリップフロップの入力端子に入力され、前記カウ
   ンタのカウント値がそれぞれのフリップフロップに割当
   てられた所定の閾値を超える度に各フリップフロップの
   ｎ個のいずれかのパラレル出力端子に論理値「１」が出
   力されることを特徴とする駆動電流調整機能付きバッフ
   ァ回路。
8. 【請求項８】 請求項１から７のいずれかに記載の出力
   特性調整機能付きバッファ回路において：前記負荷検知
   回路内に設けられた遅延素子および容量と抵抗から構成
   されるフィルタ回路を半導体集積回路の外部に配置した
   ことを特徴とする駆動電流調整機能付きバッファ回路。