JP3259304B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに関
する。

【０００２】

【従来の技術】従来のマイクロプロセッサにおける出力
バッファの一例を図７に示す。図７に示されるように、
従来のマイクロプロセッサにおける出力バッファ２８
は、出力ラッチ部２９と出力バッファ部３０を含んで構
成されており、次回に出力しようとするアドレスデータ
１２３を入力して、アドレス制御信号１２７の立上りに
よってアドレスデータ１２４を出力する。Ｄフリップフ
ロップ３１は、バスサイクル許可信号１２５より、アド
レス制御信号１２７を生成する回路であり、バスサイク
ル生成回路３２は、バスサイクル許可信号１２５から、
バスサイクル制御信号１２８を生成するためのＤフリッ
プフロップである。

【０００３】図８は、図７における出力バッファ部３０
の内部構成を示す回路図である。この出力バッファ２８
は一般に複数のビット幅を持っているが、今回の説明に
おいては、説明上４ビット幅としている。このビット幅
が８ビットおよび１６ビットという具合に変わっても、
動作説明としては同様に説明が可能である。

【０００４】出力バッファ部３０は、図８に示されるよ
うに、ＰＭＯＳトランジスタ３３、３５、３７および３
９と、ＮＭＯＳトランジスタ３４、３６、３８および４
０とにより構成されており、電源電圧Ｖ_DDがＰＭＯＳト
ランジスタ３３、３５、３７および３９のソースに供給
され、ＰＭＯＳトランジスタ３３、３５、３７および３
９と、ＮＭＯＳトランジスタ３４、３６、３８および４
０のゲートは共通接続され、それぞれのゲートには、ア
ドレスデータ１２９、１３０、１３１および１３２が入
力されている。ＰＭＯＳトランジスタ３３、３５、３７
および３９のドレインは、それぞれ対応するＮＭＯＳト
ランジスタのドレインに連結されて、それぞれ外部出力
端子５５、５６、５７および５８に接続されている。そ
して、ＮＭＯＳトランジスタ３４、３６、３８および４
０のソースは接地点に接続されている。また、図９
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
は、この従来例における動作信号のタイミングチャート
である。

【０００５】以下、図７、図８および図９（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）を参照し
て、従来例の動作について説明する。

【０００６】バスサイクル許可信号１２５は、通常ロウ
レベルが入力されており、図９（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるよう
に、クロック１２６の入力に対応して、従前のバスサイ
クルが終了する１クロック前にロウレベルからハイレベ
ルに変わり、１クロックの期間当該ハイレベルが保持さ
れる。バスサイクル許可信号１２５の立上りによって、
次回に出力しようとするアドレスデータ１２３が出力バ
ッファ２８に入力される。アドレス制御信号１２７は、
バスサイクル許可信号１２５が、Ｄフリップフロップ３
１により１クロック分遅延された信号であり、このアド
レス制御信号１２７の立上りによって、アドレスデータ
１２３が出力バッファ部３０に入力される、次回に出力
しようとするアドレスデータ１２３が、アドレスデータ
１２４として出力される。また、バスサイクル制御信号
１２８の立下りから立上りの期間が、バスサイクルとな
る。

【０００７】図８に示される出力バッブァ部３０におい
ては、次回に出力しようとする４ビットのアドレスデー
タ１２３に対応する、各ビットのアドレスデータ１２
９、１３０、１３１および１３２が入力されると、これ
らのアドレスデータは、それぞれ対応するＰＭＯＳトラ
ンジスタ３３、３５、３７および３９と、ＮＭＯＳトラ
ンジスタ３４、３６、３８および４０との連結ゲートに
入力され、当該アドレスデータのレベルのハイレベルま
たはロウレベルの如何に対応して、電源電圧Ｖ_DDまたは
接地電位の何れかの電位レベルを、アドレスデータ１３
３、１３４、１３５および１３６として外部出力端子５
５、５６、５７および５８を介して出力する。なお、こ
の際、外部出力端子５５、５６、５７および５８におけ
る負荷容量に対して、充電または放電が為されるまでの
間、電源供給線に流れる電流が増大する。

【０００８】

【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおいては、外部出力端子をハイレベル
からロウレベルに変化させ、またはロウレベルからハイ
レベルに変化させようとする場合には、端子の負荷容量
に対して充電または放電が行われるため、この間におい
て外部出力端子に流れる電流が増加し、マイクロプロセ
ッサの消費電流が増大する。上記のように、従来の出力
バッファにおいては、バスサイクル制御信号がロウ・ア
クティブになるまでの間、出力端子に電流が一時的に増
加する。

【０００９】従って、出力端子のレベルをそれ以前のレ
ベルと異なる状態に変化させたい場合、その本数が多け
れば多い程、消費電流の一時的な増加が大きくなり、マ
イクロプロセッサの電源・接地点間に雑音が発生する状
態になるという欠点がある。

【００１０】

【００１１】

【課題を解決するための手段】 本 発明のマイクロプロセ
ッサは、所定のＮビットのアドレスデータ入力に対応し
て、Ｎビット幅のアドレス出力バッファ群を備えるマイ
クロプロセッサにおいて、前記アドレス出力バッファ群
に電源を供給する電源端子と、前記アドレス出力バッフ
ァ群との間に、前記アドレス出力バッファ群の外部出力
端子の負荷容量における充電および放電に起因する電流
を抑制する特定の回路素子を備えるとともに、前記アド
レス出力バッファ群において現時点のバスサイクルにお
いて出力されるアドレスデータ出力と、次のバスサイク
ルにおいて当該アドレス出力バッファ群に入力されるア
ドレスデータとを入力して、両アドレスデータのレベル
関係をビット毎に比較照合し、レベルの異なるビットの
数が所定の個数以上のときにこれを検出して所定の比較
信号を出力する比較手段と、前記所定の比較信号を受け
て次のバスサイクルの開始タイミングを遅らせるバスサ
イクル開始制御手段と、を少なくとも備えて構成され
る。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】図１は本発明の関連技術における出力バッ
ファ部分を示す部分ブロック図である。図１に示される
ように、本関連技術の出力バッファ部分は、出力ラッチ
部２と出力バッファ部３とを含み、アドレスデータ１０
１の入力に対応して、アドレス制御信号１０６の立上り
によりアドレスデータ１０２を出力する出力バッファ１
と、バスサイクル許可信号１０３およびクロック１０４
を介して、アドレス制御信号１０６を生成して出力する
Ｄフリップフロップ４と、バスサイクル許可信号１０３
およびクロック１０４を介して、バスサイクル制御信号
１０５を生成して出力するバスサイクル生成回路５とを
備えて構成される。また、図２は、図１における出力バ
ッファ部３の内部構成を示す回路図である。出力バッフ
ァ１は一般に複数のビット幅を持っているが、今回の説
明においては、従来例の場合と同様に、説明上４ビット
幅としている。このビット幅が８ビットおよび１６ビッ
トという具合に変わっても、動作説明としては同様に説
明が可能である。

【００１４】出力バッファ部３は、図２に示されるよう
に、ＰＭＯＳトランジスタ６、８、１０および１２と、
ＮＭＯＳトランジスタ７、９、１１および１３とにより
構成されており、電源電圧ＶDDが、抵抗１４を介してＰ
ＭＯＳトランジスタ６、８、１０および１２のソースに
供給され、ＰＭＯＳトランジスタ６、８、１０および１
２と、ＮＭＯＳトランジスタ７、９、１１および１３の
ゲートは共通接続され、それぞれのゲートには、アドレ
スデータ１０７、１０８、１０９および１１０が入力さ
れている。ＰＭＯＳトランジスタ６、８、１０および１
２のドレインは、それぞれ対応するＮＭＯＳトランジス
タ７、９、１１および１３のドレインに連結されて、そ
れぞれ外部出力端子５１、５２、５３および５４に接続
されている。そして、ＮＭＯＳトランジスタ７、９、１
１および１３のソースは、共に接地点に接続されてい
る。図２より明らかなように、本関連技術における出力
バッファ部３の、従来例における出力バッファ部２８と
の相違点は、図２の本関連技術においては、各ＰＭＯＳ
トランジスタのソースに対する電源電圧の供給が、抵抗
１４を介して行われていることである。

【００１５】また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）は、この関連技術における
動作信号のタイミングチャートである。

【００１６】以下、図１、図２および図３（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）を参照し
て、本関連技術の動作について説明する。

【００１７】

【００１８】バスサイクル許可信号１２５は、通常ロウ
レベルが入力されており、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるよう
に、クロック１０４の入力に対応して、従前のバスサイ
クルが終了する１クロック前にロウレベルからハイレベ
ルに変わり、１クロックの期間当該ハイレベルが保持さ
れる。バスサイクル許可信号１０３の立上りによって、
次回に出力しようとするアドレスデータ１０１が出力バ
ッファ１に入力される。アドレス制御信号１０６は、バ
スサイクル許可信号１０３が、Ｄフリップフロップ４に
より１クロック分遅延された信号であり、このアドレス
制御信号１０６の立上りによって、アドレスデータ１０
１が出力バッファ部３に入力される、次回に出力しよう
とするアドレスデータ１０１が、アドレスデータ１０２
として出力される。また、バスサイクル生成回路５より
出力されるバスサイクル制御信号１０５は、当該バスサ
イクル生成回路５により、バスサイクル許可信号１０３
が１クロック分遅延されて出力された信号であり、その
立下りから立上りまでの期間が、バスサイクルとして定
義される。

【００１９】図２に示される出力バッファ部３において
は、次回に出力しようとする４ビットのアドレスデータ
１０１に対応する、各ビットのアドレスデータ１０７、
１０８、１０９および１１０が入力されると、これらの
アドレスデータは、それぞれ対応するＰＭＯＳトランジ
スタ６、８、１０および１２と、ＮＭＯＳトランジスタ
７、９、１１および１３との連結ゲートに入力され、当
該アドレスデータのレベルのハイレベルまたはロウレベ
ルの如何に対応して、電源電圧Ｖ_DDまたは接地電位の何
れかの電位レベルを、アドレスデータ１１１、１１２、
１１３および１１４として外部出力端子５１、５２、５
３および５４を介して出力する。なお、この際、外部出
力端子５１、５２、５３および５４における負荷容量に
対して、充電または放電が為されるまでの間、電源供給
線に電流が流れようとするが、抵抗１４が挿入接続され
ているために、抑制された電流値の電流しか流れない。

【００２０】次に本発明の実施例について説明する。前
述の関連技術においては、出力しようとするアドレスデ
ータの内容と、それ以前のアドレスデータの内容とが大
きく異なる場合においても、外部出力端子に流れる電流
が或一定の電流量しか流れないので、消費電流の一時的
な増加を抑制することができるが、当該外部出力端子に
アドレスデータが出力されるまでに多少の時間遅れが生
じる。本実施例においては、バスサイクルにアイドルを
挿入することにより、上記の時間遅れを解消する対策に
ついて考慮している。

【００２１】図４は本発明の実施例における出力バッフ
ァ部分を示す部分ブロック図である。図４に示されるよ
うに、本実施例の出力バッファ部分は、出力ラッチ部１
６と出力バッファ部１７とを含み、アドレスデータ１１
５の入力に対応して、アドレス制御信号１１９の立上り
によりアドレスデータ１１６を出力する出力バッファ１
５と、アドレスデータ１１５および１１６のレベルを比
較して、比較信号１２０を出力する比較回路１９と、バ
スサイクル許可信号１１７およびクロック１１８を介し
て、アドレス制御信号１１９を生成して出力するＤフリ
ップフロップ１８と、上述の比較信号１２０を入力し、
バスサイクル許可信号１１７およびクロック１１８を介
して、バスサイクル開始信号１２１を出力するバスサイ
クル開始タイミング生成回路２０と、バスサイクル開始
信号１２１およびクロック１１８を介して、バスサイク
ル制御信号１２２を生成して出力するバスサイクル生成
回路２１とを備えて構成される。なお、本実施例におけ
る出力バッファ部１７の内部構成については、前述の関
連技術の場合と同様であり、図２に示されているとうり
である。

【００２２】また、図５は、図４におけるバスサイクル
開始タイミング生成回路２０の内部構成を示す回路図で
ある。図５に示されるように、バスサイクル開始タイミ
ング生成回路２０は、比較信号１２０、バスサイクル許
可信号１１７およびクロック１１８の入力に対応して、
インバータ２２と、ＡＮＤ回路２３および２４と、Ｄフ
リップフロップ２５および２６と、ＯＲ回路２７とを備
えて構成されており、ＯＲ回路２７より、バスサイクル
開始信号１２１が出力されている。このバスサイクル開
始タイミング生成回路２０においては、バスサイクル許
可信号１１７がハイレベルの時においてのみ動作し、バ
スサイクル許可信号１１７がハイレベルで、比較信号１
２０がロウレベルの時には、バスサイクル許可信号１１
７が、そのままバスサイクル開始信号１２１として出力
され、また、バスサイクル許可信号１１７がハイレベル
で、比較信号１２０もハイレベルの時には、バスサイク
ル許可信号１１７の１クロック分遅延された信号が、バ
スサイクル開始信号１２１として出力される。

【００２３】また、図６（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）は、この
実施例における動作信号のタイミングチャートである。
以下、図４、図５および図６（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）を参照し
て、本実施例の動作について説明する。

【００２４】バスサイクル許可信号１１７は、通常ロウ
レベルが入力されており、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）
に示されるように、クロック１１８の入力に対応して、
従前のバスサイクルが終了する１クロック前にロウレベ
ルからハイレベルに変わり、１クロックの期間当該ハイ
レベルが保持される。バスサイクル許可信号１１７の立
上りによって、次回に出力しようとするアドレスデータ
１１５が出力バッファ１５に入力される。アドレス制御
信号１１９は、バスサイクル許可信号１１７が、Ｄフリ
ップフロップ１８により１クロック分遅延された信号で
あり、このアドレス制御信号１１９の立上りによって、
アドレスデータ１１５が出力バッファ部１７に入力され
る、次回に出力しようとするアドレスデータ１１５が、
アドレスデータ１１６として出力される。

【００２５】この際に、アドレスデータ１１５および１
１６は、比較回路１９に入力されて、それぞれのアドレ
スデータのレベルが比較照合され、当該比較結果に対応
する比較信号１２０が出力されてバスサイクル開始タイ
ミング生成回路２０に入力される。バスサイクル開始タ
イミング生成回路２０においては、比較回路１９におけ
る両アドレスデータの比較結果として、レベルの異なる
データの数が二つ以下の時には、バスサイクル許可信号
１１７が、そのままバスサイクル開始信号１２１として
出力され、また、レベルの異なるデータの数が三つ以上
の時には、バスサイクル許可信号１１７を１クロック分
遅延させた信号が、バスサイクル開始信号１２１として
出力される。

【００２６】このバスサイクル開始信号１２１はバスサ
イクル生成回路２１に入力されるが、バスサイクル生成
回路２１においては、バスサイクル開始信号１２１およ
びクロック１１８の入力を介して、バスサイクル開始信
号１２１を１クロック分遅延させた信号が、バスサイク
ル制御信号１２２として出力される。このバスサイクル
制御信号１２２の立下りから立上りまでの期間が、バス
サイクルとして定義される。従って、比較信号１２０が
ハイレベル、即ちアドレスデータ１１５および１１６の
内で、レベルの異なるデータの数が三つ以上存在する時
には、バスサイクル許可信号１１７を１クロック分遅延
させたバスサイクル開始信号１２１から、更に１クロッ
ク分遅延したバスサイクル制御信号１２２が出力される
ことになり、このために、前のバスサイクルとの間にア
イドルが挿入される状態となる。

【００２７】なお、前述したように、出力バッファ部１
７の回路構成および動作については、関連技術の場合と
同様であり、外部出力端子における負荷容量に対して、
充電または放電が為されるまでの間に、電源供給線に流
れようとする電流は、抵抗により抑制された電流値の電
流しか流れない。

【００２８】

【発明の効果】以上説明したように、本発明は、出力し
ようとするアドレスデータの内容と、それ以前のアドレ
スデータの内容とが大きく異なっている場合において
も、外部出力端子の負荷容量に対応する充電・放電に起
因する電流量を所定値に抑制することができるために、
消費電流を一時的に削減することができるとともに、電
源・接地間において発生する雑音を抑制することができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の関連技術の部分を示すブロック図であ
る。

【図２】関連技術における出力バッファの回路図であ
る。

【図３】関連技術における動作信号のタイミング図であ
る。

【図４】本発明の実施例の部分を示すブロック図であ
る。

【図５】実施例におけるバスサイクル開始タイミング生
成回路の回路図である。

【図６】実施例における動作信号のタイミング図であ
る。

【図７】従来例の部分を示すブロック図である。

【図８】従来例における出力バッファの回路図である。

【図９】従来例における動作信号のタイミング図であ
る。

【符号の説明】 １、１５、２８ 出力バッファ ２、１６、２９ 出力ラッチ部 ３、１７、３０ 出力バッファ部 ４、１８、２５、２６、３１ Ｄフリップフロップ ５、２１、３２ バスサイクル生成回路 ６、８、１０、１２、３３、３５、３７、３９ ＰＭ
ＯＳトランジスタ ７、９、１１、１３、３４、３６、３８、４０ ＮＭ
ＯＳトランジスタ １４ 抵抗 １９ 比較回路 ２０ バスサイクル開始タイミング生成回路 ２２ インバータ ２３、２４ ＡＮＤ回路 ２７ ＮＯＲ回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 所定のＮビットのアドレスデータ入力に
   対応して、Ｎビット幅のアドレス出力バッファ群を備え
   るマイクロプロセッサにおいて、 前記アドレス出力バッファ群に電源を供給する電源端子
   と、前記アドレス出力バッファ群との間に、前記アドレ
   ス出力バッファ群の外部出力端子の負荷容量における充
   電および放電に起因する電流を抑制する抵抗素子を備え
   るとともに、前記アドレス出力バッファ群において現時
   点のバスサイクルにおいて出力されるアドレスデータ出
   力と、次のバスサイクルにおいて当該アドレス出力バッ
   ファ群に入力されるアドレスデータとを入力して、両ア
   ドレスデータのレベル関係をビット毎に比較照合し、レ
   ベルの異なるビットの数が所定の個数以上のときにこれ
   を検出して所定の比較信号を出力する比較手段と、 前記所定の比較信号を受けて次のバスサイクルの開始タ
   イミングを遅らせるバスサイクル開始制御手段と、 を少なくとも備えることを特徴とするマイクロプロセッ
   サ。