JPH1091269A

JPH1091269A - 高周波数クロック式回路の電力消費を低減するシステム及び方法

Info

Publication number: JPH1091269A
Application number: JP9213651A
Authority: JP
Inventors: Mccall Daramu Christopher; クリストファー・マッコール・ダラム; Juergen Krim Peter; ペーター・ユルゲン・クリム
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1996-08-14
Filing date: 1997-08-07
Publication date: 1998-04-10
Anticipated expiration: 2017-08-07
Also published as: JP3416028B2; US5761517A

Abstract

(57)【要約】【課題】発振器クロックの出力を、動的論理回路要素
にシステム・クロック信号として入力される前に自動的
に変化させるシステム及び方法を提供する。【解決手段】発振器クロック信号が、集積回路の電力
消費量を判定するセンサによって生成された信号に基づ
いて制御される。クロック式信号の周波数が、電力消費
量に関係する特定の回路特性のレベルを検出するセンサ
の出力に基づいて、増分的に低く（または高く）され
る。パターン・ジェネレータを使用して、ロード可能シ
フト・レジスタを構成する相互接続された一連のレジス
タにデジタル信号が入力される。パターン・ジェネレー
タの出力は、センサからの入力に基づく。シフト・レジ
スタ中をシフトされたビットが、発振器クロック信号と
ＡＮＤ演算されて、システム・クロックの周波数を制御
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、クロック
式回路における電力消費量の動的調整に関する。より詳
細には、本発明は、高周波回路における電力消費量を制
御するために、発振器回路の出力周波数を、それを動的
論理回路のシステム・クロック信号として入力する前に
調整する。

【０００２】

【従来の技術及び発明が解決しようとする課題】相補形
金属酸化膜半導体（ＣＭＯＳ）の高性能計算システムで
は、高いデータ処理能力が不可欠である。コンピュータ
業界では、クロック・レートすなわち周波数が極めて高
いクロック・システムが一般的になりつつある。電力消
費量の大部分は、周波数に比例し電圧の二乗に比例して
増加する。さらに、電力消費量は、信号立ち上がり時間
（短絡電流）の関数でもある。電力消費量が周波数及び
熱の発生に緊密に関係することを念頭に置くと、熱の放
散と電力消費の問題に対処しなければ、性能の厳しい制
限、信頼性の問題及びシステムの障害が生じることがあ
る。さらに、これらの要素は、極めて高い周波数で動作
する集積回路を開発するとき、クリティカルな設計点と
みなさなければならない。

【０００３】電力を節約する１つの方法が、特定の動作
中に遊休状態のすべての回路を遮断することであること
は知られている。しかしながら、遮断すると電力を節約
できるはずの機能がすべてデータを処理中のときは、こ
の手法には問題がある。さらに、特定の機能を遮断して
も、依然として電力消費量がパッケージの熱特性を上回
ることもある。つまり、集積回路パッケージは、集積回
路が熱を発生させる以上の速度で熱を放散することがで
きない。したがって、クリティカルなデータ処理動作を
中断せることなく電力を減少させ、かつデータの妥当性
を維持する技術が必要である。他の従来技術の回路は、
集積回路の一部分をスリープ・モードにするアルゴリズ
ムを使用している。しかしながら、そのような従来の技
術は複雑であり、多くのコストと設計オーバヘッドを必
要とする。したがって、クロック式データ処理動作を中
断したり有効なデータを破壊したりすることなく、回路
に必要な電力を減少させる解決策が必要であることが分
かる。

【０００４】

【課題を解決するための手段】従来技術とは違って、本
発明は、発振器クロックの出力を、動的論理回路要素に
システム・クロック信号として入力する前に自動的に変
化させる。集積回路の電力消費量を決定するセンサによ
って生成された信号に基づき、発振器クロック信号が制
御される。一般に、発生した熱や利用される電流などの
特定の回路特性のレベルを検出するセンサの出力に基づ
いて、クロック式信号の周波数が増分的に低く（または
高く）される。パターン・ジェネレータが、ロード可能
なシフト・レジスタを構成する一連の相互接続されたレ
ジスタにデジタル信号を入力するために利用される。パ
ターン・ジェネレータの出力はセンサからの入力に基づ
いており、その結果システム・クロックが、測定された
特性値に基づいて制御される。本発明では、センサが許
容範囲のＩＣ電力消費状態を検出したときは、システム
・クロックを発振器クロックと同じ周波数で出力するこ
とができる。しかし、高電力状態の場合は、パターン・
ジェネレータが、回路のクロック式要素に入力されるシ
ステム・クロック信号の周波数を増分的に低くするため
に、レジスタに出力するビット・パターンを変化させ
る。たとえば、システム・クロックは、最初に、第１の
高電力状態が記録されたときに発振器と同じ周波数で動
作しているものとする。このとき、パターン・ジェネレ
ータは、出力を変化させて、システム・クロックの周波
数をたとえば２５％低下させ、これに対応して回路の電
力消費量を減少させる。次に、状態機械が、センサから
出力された高電力信号をサンプリングし、その信号がま
だイネーブル（活動状態）の場合、パターン・ジェネレ
ータは、異なるビット・シーケンスを発行して、シフト
・レジスタに、たとえば発振器周波数の５０％のクロッ
ク周波数になるようにシステム・クロックを２５％など
所定の割合だけ増分的に低くさせる。次に、状態機械
は、高電力信号を、非活動状態すなわちディセーブルに
なるまでずっと監視する。次に、パターン・ジェネレー
タは、システム・クロック周波数を所定の量だけ高くす
るビット・シーケンスを発行する。これにより、高電力
信号がフィードバック制御を提供し、これによって本発
明で、回路の電力消費量に基づいて最適のシステム・ク
ロック速度を探すことができる。このように、本発明
は、センサによって監視される特性のレベルに基づいて
クロック式システムの周波数を動的に調整することを可
能にするフィードバックを提供する。

【０００５】本発明は、温度や電流使用量などの回路パ
ラメータを測定するセンサを利用して、過大な電力消費
状態があるときにシステムにその旨を示す、ここでｐｏ
ｗｅｒ＿ｈｉｇｈと呼ぶ制御信号を生成する。より具体
的には、集積回路またはチップは、発振器２７からクロ
ック信号（ｏｓｃ＿ｃｌｏｃｋ）を受け取るが、この発
振器クロック信号を機能回路に直接送らず、発振器クロ
ック信号は、クロック（ｃｌｋ）信号及び反転クロック
（ｃｌｋ＿ｎ）信号として供給され、ロード可能な４ビ
ット・シフト・レジスタを構成するように相互接続され
た４つのデュアル・ポート・レジスタに入力される。ま
た、発振器クロックとその補信号は、図１に関して以下
に説明する、様々なＡＮＤゲートならびに同期ラッチ及
び制御状態機械にも供給される。同期ラッチの目的は、
ラッチを二重にし、したがってクロックに提供されるｐ
ｏｗｅｒ＿ｈｉｇｈ信号を同期させて、準安定状態をな
くすことである。ｐｏｗｅｒ＿ｈｉｇｈ信号が活動状態
のときは、チップまたはマクロに過大な電力状態が存在
し、すなわち過大な電力消費が生じていることを示す。

【０００６】パワー・オン・リセットが行われると、パ
ターン・ジェネレータは、一連の論理値１（１１１１）
をロード可能４ビット・シフト・レジスタに出力する。
好ましい一実施形態では反転レジスタを使用するので、
実際には、これらのビットのいくつかは、その補数が様
々なデュアル・ポート・レジスタのｎｅｗ＿ｄａｔａポ
ートに入力されることがある。制御状態機械が、ｌｏａ
ｄ＿ｎｅｗ＿ｄａｔａ信号を提供し、その信号によりパ
ターン・ジェネレータのビットが４ビット・シフト・レ
ジスタの各レジスタにクロックインされる。次のクロッ
クで、データが、ｎｅｗ＿ｄａｔａポートを介してシフ
ト・レジスタ中にラッチされる。次のクロックで、ｌｏ
ａｄ＿ｎｅｗ＿ｄａｔａが低レベルになり、ｌｏａｄ＿
ｏｌｄ＿ｄａｔａが高レベル（活動状態）になって、各
デュアル・ポート・レジスタの出力からのデータが次段
のデュアル・ポート・レジスタに送られ、そこでラッチ
されて次にｏｌｄ＿ｄａｔａ入力を介してｏｌｄ＿ｄａ
ｔａとしてシフト・レジスタ中をシフトされる。これ
は、ｌｏａｄ＿ｏｌｄ＿ｄａｔａ線がアサートされない
ときは、ｌｏａｄ＿ｎｅｗ＿ｄａｔａ線が活動状態であ
るためである。したがって、パターン・ジェネレータが
ビット・パターン１１１１を出力するとき、論理回路に
出力されるシステム・クロックは、ｏｓｃ＿ｃｌｏｃｋ
の複製であり、システムはフル（１００％）クロック速
度で稼働する。これは、パターン・ジェンレータからの
４個の論理１の出力に基づく。パターン・ジェネレータ
からのビット・パターンを変化させることにより、シス
テム・クロックが発振器クロック速度に対して所定の割
合で動作するようになることが理解されよう。前に述べ
たように、システムは、パワー・オン・リセット時に、
発振器クロックの１００パーセントのシステム・クロッ
ク速度で動作するように立ち上げられた。このとき、状
態機械は、ｐｏｗｅｒ＿ｈｉｇｈ信号線を継続的に監視
する。

【０００７】ｐｏｗｅｒ＿ｈｉｇｈ信号が活動状態にな
ると、電力障害すなわち過大電力状態が示される。この
とき、制御状態機械はその現状態を評価する。このｐｏ
ｗｅｒ＿ｈｉｇｈ状態が、システムの電源が投入されて
以来始めて起こった電力障害である場合は、状態機械は
まだ状態レベル４のままである。より詳細には、機械は
最初に電源投入されたとき、状態レベル４に対応し且つ
初期状態条件であるフル発振器クロック速度で動作す
る。制御状態機械が、最初に、ｐｏｗｅｒ＿ｈｉｇｈ信
号が活動状態であると判定したときは、状態機械はレベ
ル３にシフトし、パターン・ジェネレータに適切な制御
選択信号を送り、それによりパターン・ジェネレータは
ビット・パターン０１１１を出力する。

【０００８】後で詳しく説明するように、パターン・ジ
ェネレータから１ビット位置に論理値０が出力される
と、システム・クロックの有効周波数が２５％低下す
る。本発明を、パターン・ジェネレータから４ビット・
パターンを出力して発振器クロック周波数の２５％の増
分的動的調整を提供する場合について説明することに留
意されたい。しかしながら、当業者は、追加のビットを
利用して、特定回路の設計に必要なより詳細なレベルの
増分制御を提供できることを理解されよう。たとえば、
パターン・ジェネレータから５ビット出力すると、発振
器クロック速度の２０％の増分調整が得られ、１０ビッ
ト出力すると、発振器クロック速度の１０％の調整が行
われる。

【０００９】パターン・ジェネレータからのビット０１
１１は、本発明の好ましい実施形態の４ビット・シフト
・レジスタで使用される反転バッファを構成するインバ
ータ（２３、２５）が存在するために、各レジスタにビ
ット・パターン００１０として提示される。当然なが
ら、本発明は、４ビット・シフト・レジスタに非反転バ
ッファを利用して、パターン・ジェネレータから出力さ
れるビットがシフト・レジスタに入力されるビットと直
接対応するようにすることも可能である。クロック信号
に続いて、このデータは、ｌｏａｄ＿ｎｅｗ＿ｄａｔａ
が活動状態のとき、対応するシフト・レジスタにロード
される。このデータは、次のクロック信号によってレジ
スタ中でシフトされるため、最初のレジスタ（１０）へ
の入力０は、３クロック・パルス後に始めて出力ＡＮＤ
ゲート（７）に現れる。また、出力ＡＮＤゲートは、発
振器クロックにも接続され、したがってそれ以降はシス
テム・クロック・パルスが４つ目ごとに無効にされ、そ
れにより、有効クロック周波数が発振器クロックの７５
％に減少する。このようにして、データが、出力ＡＮＤ
ゲートによって発振器クロックと比較され、シフト・レ
ジスタの各レジスタ（段）からのデータによって、シフ
ト・レジスタ内の段数に基づく割合でクロックが調整さ
れる。

【００１０】状態機械は、システム要件に基づく所定数
のクロック・サイクルの後、ｐｏｗｅｒ＿ｈｉｇｈ信号
線を継続的にサンプリングする。ｐｏｗｅｒ＿ｈｉｇｈ
信号がこの所定期間活動状態のままである場合は、状態
機械がレベル２に変化してパターン・ジェネレータに適
切な選択制御信号を送り、それによりパターン・ジェネ
レータは、ビット・パターン０１０１を出力する。この
パターンは、シフト・レジスタの入力に提供されたと
き、ビット・パターン００００になる（インバータ２
３、２５のため）。前述のように、これらのビットは、
次に、シフト・レジスタの段をクロックされ、論理値０
が発振器クロックとＡＮＤ演算されるたびに、システム
・クロック・パルスが無効にされ、その結果、システム
・クロックが発振器クロック周波数の５０％に低下す
る。つまり、第１段及び第３段のレジスタ（１０、１
２）への入力論理値０が、出力ＡＮＤゲート（７）に論
理値０として出力される。第２段及び第４段のレジスタ
（１１、１３）への入力論理値０は、出力ＡＮＤゲート
（７）に論理値１として出力される。したがって、ビッ
ト・パターン０１０１は発振器クロック信号とＡＮＤ演
算され、その周波数は、５０％低減されてからシステム
・クロックとして出力される。たとえば、発振器が１０
０ＭＨｚで、パターン・ジェネレータ１７から０１０１
が出力される場合、システム・クロックは５０ＭＨｚで
動作する。

【００１１】さらに、別の所定のサンプリング期間中ず
っとｐｏｗｅｒ＿ｈｉｇｈ信号が活動状態のままである
場合は、制御状態機械は、パターン・ジェネレータに適
切な選択信号を送り、それによりビット・パターン００
０１が出力される結果、ビット・パターン０１００がシ
フト・レジスタにロードされ、それにより、反転レジス
タがビット・パターン０００１を発振器クロック信号と
ＡＮＤ演算させるため、システム・クロック周波数が、
発振器クロック周波数の２５％に低下する。必要に応じ
て、システム・クロックを完全に停止する状態レベル０
にすることもできる。すなわち、パターン・ジェネレー
タによってビット・パターン００００が出力され、シフ
ト・レジスタに０１０１が提示され、００００が発振器
クロックとＡＮＤ演算される。様々な状態レベル０〜４
は、本発明により電源に対する制御信号を生成し、それ
に応答して電源が電源電圧を低くする機会を与える。

【００１２】ｐｏｗｅｒ＿ｈｉｇｈ信号が非活動状態に
なり、そのことが制御状態機械によって判定されると、
クロック・サイクルを所定期間サンプリングした後で、
選択信号がパターン・ジェネレータに出され、回路の状
態を次の高いレベルにシフトアップする。すなわち、シ
ステム・クロックが発振器クロックの５０％であり、パ
ターン・ジェネレータによってビット・パターン０１０
１が出力され、シフト・レジスタに００００が入力され
て（インバータ２３及び２５のため）、ｐｏｗｅｒ＿ｈ
ｉｇｈ信号が非活動状態になった場合は、制御状態機械
がパターン・ジェネレータにビット・パターン０１１１
を発行させ、対応するビット・パターン００１０がシフ
ト・レジスタに入力され、それにより有効システム・ク
ロック周波数が、発振器クロック周波数の７５％に上が
る。個々の回路は、パターン・ジェネレータの出力に基
づいてその速度を低下させず、したがってその立ち上が
り時間と立ち下がり時間が維持され、短絡電流が増加し
ない。本発明は、チップ・レベルでもマクロ・レベルで
も利用することができるが、何らかの同期化技術が必要
となる場合があることに留意されたい。

【００１３】

【発明の実施の形態】次に、図１及び図２を参照して、
本発明の好ましい実施形態について説明する。図１にお
いて、参照番号１９は、発振器クロック２７から本発明
の回路への入力である。また、デュアル・ポート・レジ
スタ１０、１１、１２、１３が示され、それぞれノード
１９から発振器クロック入力を受け取る。前述のよう
に、レジスタ１０、１１、１２、１３は、ロード可能な
４ビット・シフト・レジスタを構成するように接続され
る。これらのデュアル・ポート・レジスタはそれぞれ、
ノード１９から発振器クロック信号を受け取り、インバ
ータ４の出力から、このクロック信号の補信号（ｃｌｋ
＿ｎ）を受け取る。インバータ４は発振器クロックから
入力を受け取る。また、これらのレジスタはそれぞれ、
パターン・ジェネレータ１７から出力されたビット・パ
ターンからのビットの形で制御信号を受け取る。また、
高電力状態かどうかを示すｐｏｗｅｒ＿ｈｉｇｈ信号を
ノード２１に入力し、続いて同期ラッチ１４及び１５に
入力するセンサ１８も示されている。ラッチ１４及び１
５はまた、発振器クロック・ノード１９からクロック信
号を受け取る。ラッチ１４及び１５によって二重にラッ
チされ、ラッチ１５から入力されるｐｏｗｅｒ＿ｈｉｇ
ｈ信号を継続的にサンプリングする制御状態機械１６が
示されている。さらに、制御状態機械１６は、ｐｏｗｅ
ｒ＿ｈｉｇｈ信号の状態に応じてパターン・ジェネレー
タ１７に選択信号ｓｅｌｅｃｔを出力する。さらに、制
御状態機械１６は、新しいデータをロードするためのｌ
ｏａｄ＿ｎｅｗ＿ｄａｔａ信号を、インバータ３とＡＮ
Ｄゲート２とに出力する。制御状態機械１６からのｌｏ
ａｄ＿ｎｅｗ＿ｄａｔａ信号は、発振器クロックからの
信号とＡＮＤ演算され、ｌｏａｄ＿ｎｅｗ信号としてシ
フト・レジスタに出力される。また、このｌｏａｄ＿ｎ
ｅｗ信号の補信号が、インバータ６からシフト・レジス
タに入力される。制御状態機械１６からのｌｏａｄ＿ｎ
ｅｗ＿ｄａｔａ信号の補信号が、ノード１９からの発振
器クロック信号と共にＡＮＤゲート１に提供される。Ａ
ＮＤゲート１の出力は、次に、シフト・レジスタにｌｏ
ａｄ＿ｏｌｄ入力として提供される。さらに、この信号
の補信号が、インバータ５から４ビット・シフト・レジ
スタ内のそれぞれのレジスタにｌｏａｄ＿ｏｌｄ＿ｎ信
号として提供される。

【００１４】制御状態機械１６からの選択信号に応答し
て、パターン・ジェネレータ１７は、周波数制御ビット
・パターンを、４ビット・シフト・レジスタを構成する
レジスタ１０、１１、１２及び１３のそれぞれに出力す
る。すなわち、各デュアル・ポート・レジスタは、パタ
ーン・ジェネレータ１７からビットの出力の１つを受け
取るｎｅｗ＿ｄａｔａポートを有する。好ましい実施形
態は、パターン・ジェネレータ１７からの４ビット・パ
ターンを使用する。しかし、特定のシステム設計で必要
とする詳細のレベルを達成するために、必要に応じて様
々な長さのビット・パターンを利用することができる。
すなわち、８ビットならば、追加の制御レベルを提供
し、２ビットならば、より少ない制御を提供することに
なる。当然ながら、本発明では、このような可変長のビ
ット・パターンが可能である。

【００１５】図１に示したような４ビット・シフト・レ
ジスタの各デュアル・ポート・レジスタ１０、１１、１
２、１３は、次段のデュアル・ポート・レジスタのｏｌ
ｄ＿ｄａｔａ入力ポートに循環式に接続されたｄａｔａ
＿ｏｕｔポートを有する。より具体的には、レジスタ１
０のｄａｔａ＿ｏｕｔは、レジスタ１１のｏｌｄ＿ｄａ
ｔａとして入力される。同様に、レジスタ１１のｄａｔ
ａ＿ｏｕｔは、レジスタ１２のｏｌｄ＿ｄａｔａとして
入力され、以下同様である。レジスタ１３のｄａｔａ＿
ｏｕｔポートは、レジスタ１０のｏｌｄ＿ｄａｔａポー
トに接続され、また、最初にノード１９に入力された発
振器クロック信号と共にＡＮＤゲート７にも提供され
る。ＡＮＤゲート７の出力は、ノード２０に置かれ、集
積回路装置によりシステム・クロックとして使用され
る。

【００１６】各デュアル・ポート・レジスタ１０、１
１、１２、１３を介してデータを継続的にシフトするた
めに、発振器クロック信号が利用されることが分かる。
発振器クロックはまた、ＡＮＤゲート７への入力として
提供される。前述のように、ビット・パターン１１１１
がパターン・ジェネレータ１７から出力される場合、イ
ンバータ２３及び２５によって実際に、レジスタ１０、
１１、１２、１３にビット・パターン１０１０が入力さ
れる。これらのレジスタは反転レジスタ（またはバッフ
ァ）であるため、このパターン（１０１０）によって、
ビットがシフト・レジスタ中でシフトされるとき、ＡＮ
Ｄゲート７には論理値１が継続的に現れる。すなわち、
レジスタ１３への論理値０が論理値１に反転され、レジ
スタ１２に入力された論理値１が論理値０に反転され
て、レジスタ１３に入力され、そこで反転されて論理値
１として出力される。レジスタ１１への論理値０は、レ
ジスタ１２に論理値１として出力され、次に、レジスタ
１３に論理値０として出力され、そこからゲート７に論
理値１が出力される。レジスタ１０に入力された論理値
１は反転され、論理値０としてレジスタ１１に提供され
る。この論理値０は、レジスタ１１によって論理値１に
反転され、レジスタ１２に提供され、次にそこで反転さ
れてレジスタ１３に論理値０が提供される。また、レジ
スタ１３は、この論理値０を反転し、論理値１をＡＮＤ
ゲート７に提供する。このようにして、ジェネレータ１
７からのビット・パターン１１１１によって、各発振器
クロック・サイクルにレジスタ１３のｄａｔａ＿ｏｕｔ
ポートから論理値１が出力される。この場合、発振器ク
ロック信号とシフト・レジスタのデータ出力が常に活動
状態になり、システム・クロックと同じ周波数で状態レ
ベル４と見なされる発振器クロックを出力するため、Ａ
ＮＤゲート７は、発振器クロック周波数と同一のシステ
ム・クロック信号を出力する。センサ１８が、高電力状
態が存在すると判定した場合は、ｐｏｗｅｒ＿ｈｉｇｈ
信号が同期ラッチ１４及び１５に提供される。次に、制
御状態機械１６が、高電力状態の存在を示す制御信号を
ラッチ１４及び１５から受け取る。次に、状態機械１６
から選択信号がパターン・ジェネレータ１７に出され、
それによりパターン・ジェネレータ１７が、状態レベル
３に対応するビット・パターンを提供することができ
る。このとき、パターン・ジェネレータ１７からビット
・パターン０１１１が出力され、４ビット・シフト・レ
ジスタにビット・パターン００１０が出される。すなわ
ち、レジスタ１０、１１、１３のｎｅｗ＿ｄａｔａとし
て、ゼロが入力される。レジスタ１２には、論理値１が
入力される。レジスタ１０に入力された論理値ゼロによ
り、レジスタ１０のｄａｔａ＿ｏｕｔポートから論理値
１が出力され、レジスタ１１のｏｌｄ＿ｄａｔａポート
に入力される。次に、レジスタ１２に論理値０が出力さ
れ、レジスタ１３に論理値１が入力され、その結果、レ
ジスタ１３からＡＮＤゲート７に論理値ゼロが出力され
る。４ビットのうちの１つでＡＮＤゲート７に論理値ゼ
ロが現れるので、論理値ゼロが発生するのは２５％の時
間だけであることを理解されたい。したがって、４サイ
クルごとに、発振器クロックの活動部分が無効にされ、
ノード２０のシステム・クロック出力は、発振器クロッ
クの７５％の有効クロック周波数で動作する。これが、
状態レベル３である。

【００１７】次に、制御状態機械１６は、ラッチ１５を
継続的に監視し、所定時間後でもｐｏｗｅｒ＿ｈｉｇｈ
信号がなお存在する場合は、選択信号がパターン・ジェ
ネレータ１７に提供され、状態レベル２になる。ジェネ
レータ１７によって、ビット・パターン０１０１がレジ
スタ１０、１１、１２、１３に提供される。すなわち、
論理値ゼロが、レジスタ１０、１１、１２、１３に提供
される。したがって、これらのビットが反転レジスタ１
０、１１、１２、１３の間でシフトされるとき、レジス
タ１０及び１２に入力された論理値０によって、ゲート
７に論理値０が現われ、レジスタ１１及び１３に入力さ
れた論理値０によって、ゲート７に論理値１が現れるた
め、５０％の時間だけＡＮＤゲート７の入力に論理値ゼ
ロが現れることになる。したがって、ゲート７の出力
は、発振器クロックの５０％の周波数のシステム・クロ
ック信号となる。この場合も、制御状態機械１６は、ｐ
ｏｗｅｒ＿ｈｉｇｈ信号についてラッチ１５を監視し、
別の所定期間後にその信号がまだ存在する場合は、選択
信号をパターン・ジェネレータ１７に送り、システムを
状態レベル１にする。状態レベル１のときは、パターン
・ジェネレータ１７によってビット・パターン０００１
が出力され、そのため、ビット・パターン０１００がレ
ジスタ１０、１１、１２、１３に入力される。この場
合、論理値ゼロが４回中３回はＡＮＤゲート７の入力に
現れ、その結果、システム・クロックは発振器クロック
よりも７５％低い周波数で動作し、すなわち、システム
・クロック周波数は、発振器クロック周波数の２５％に
なる。別の所定時間後に、制御状態機械１６が、ラッチ
１５からのｐｏｗｅｒ＿ｈｉｇｈ信号を依然として検出
する場合は、システムはレベル０の状態に達し、システ
ム・クロック２０が完全に停止する。つまり、パターン
・ジェネレータ１７からビット・パターン００００が出
力され、ビット・パターン０１０１が、レジスタ１０、
１１、１２、１３に入力される。レジスタ１１及び１３
に１が入力されると（反転レジスタの使用により）ゲー
ト７に０が出力され、さらにまた、レジスタ１０及び１
２の出力の論理値１が、個々のレジスタ中をシフトされ
ると、ゲート７に０を出力させる。したがって、論理値
ゼロが常にＡＮＤゲート７に現れ、論理値ゼロが、発振
器クロック１９の出力とＡＮＤ演算されるとき、ノード
２０にゼロ周波数システム・クロック信号を提供する。
この状態では、機械は完全に停止する。

【００１８】図１及び図２に示したシステムは、最高速
度すなわちレベル４のクロックを供給できるが、センサ
１８からのｐｏｗｅｒ＿ｈｉｇｈ信号の継続的存在に基
づいてレベル０まで段階的に下がることが理解されよ
う。前述のように、追加のデュアル・ポート・レジスタ
を利用して、システム・クロック周波数のレベル数と細
分性を高めることができる。さらに、本発明は、ｐｏｗ
ｅｒ＿ｈｉｇｈ信号が非活動状態のとき、システムをレ
ベル０からレベル４まで反復的に上げることができる。

【００１９】レベル０のとき、ｐｏｗｅｒ＿ｈｉｇｈ信
号が非活動状態であると制御状態機械１６が判定した場
合は、パターン・ジェネレータ１７に出力される選択信
号によってレベル１に移り、ジェネレータ１７からのビ
ット・パターン００００が、ビットパターン０００１で
置き換えられ、システム・クロック周波数が発振器クロ
ックの２５％になる。同様に、ｐｏｗｅｒ＿ｈｉｇｈ信
号が別の所定時間の間非活動状態のままである場合は、
制御状態機械１６からの選択信号によって、パターン・
ジェネレータ１７がビット・パターン０１０１を出し、
システム・クロック周波数を５０％に高める（状態レベ
ル２）。また、ｐｏｗｅｒ＿ｈｉｇｈ信号が別の所定時
間の間に現れないときは、制御状態機械１６からパター
ン・ジェネレータ１７への選択信号により、システムは
レベル３になる。状態レベル３では、ジェネレータ１７
からビット・パターン０１１１が出されるため、システ
ム・クロック周波数が発振器クロック周波数の７５％に
高められる。最後に、ｐｏｗｅｒ＿ｈｉｇｈ信号が所定
の期間の間非活動状態のままであると制御状態機械１６
が判定したときは、システムがレベル３からレベル４に
移り、パターン・ジェネレータ１７がビット・パターン
１１１１を出し、システム・クロックの周波数が発振器
クロックと同じになる。

【００２０】本発明ではシステムが様々なレベルを段階
的に通過することができる。たとえば、制御状態機械１
６は、ｐｏｗｅｒ＿ｈｉｇｈ状態が発生してシステム・
クロックを状態レベル３すなわち発振器クロックの７５
％にさせると判定することができる。次のサンプリング
で、ｐｏｗｅｒ＿ｈｉｇｈ信号がまだ存在していると、
システムをレベル２にする（システム・クロックは発振
器クロックの５０％である）。次いで、次のサンプリン
グ期間に、ｐｏｗｅｒ＿ｈｉｇｈ信号が非活動状態にな
れば、制御状態機械１６は、パターン・ジェネレータ１
７にシステムを状態レベル２から状態レベル３に移ら
せ、すなわち発振器クロックの５０％で動作するシステ
ム・クロックから発振器クロックの７５％のシステム・
クロック有効周波数にする。したがって、集積回路の電
力使用量に基づいて最適のシステム・クロック周波数を
決定する際に、図１に示した本発明が、どのようにして
大きな柔軟性と高い効率を提供するかが分かる。

【００２１】図３を参照すると、状態図を示すこの図で
はレベル４が参照数字１０４で表され、最初の電源投入
時のシステムの状態である（システム・クロック速度と
発振器クロックが等しい）。ｐｏｗｅｒ＿ｈｉｇｈ信号
が非活動状態または低レベルの間、システムはレベル４
の周波数のままである。しかし、ｐｏｗｅｒ＿ｈｉｇｈ
信号が高レベルであると状態機械１６が判定すると、シ
ステムは、参照数字１０３によって示されるレベル３に
下がる。ｐｏｗｅｒ＿ｈｉｇｈ信号が活動状態のままで
ある間は、システムは、レベル２（１０２）、レベル１
（１０１）及びレベル０（１００）の様々なレベルに段
階的に下がっていく。レベル０で、ｐｏｗｅｒ＿ｈｉｇ
ｈ信号が高レベル（活動状態）のままである間は、前述
のように、システムはレベル０で停止したままとなる。
しかし、ｐｏｗｅｒ＿ｈｉｇｈ信号が非活動状態になっ
た後は、システムは、様々な状態レベル、すなわちレベ
ル１（１０１）、レベル２（１０２）、レベル３（１０
３）、レベル４（１０４）に段階的に戻る。応用例によ
っては、本発明では、システム・クロック周波数の動的
調整を達成するために、ｐｏｗｅｒ＿ｈｉｇｈ信号の状
態をフィードバック入力として使用して特定のレベルを
探しそのレベルに留まる。

【００２２】図４を参照すると、デュアル・ポート・レ
ジスタ１０、１１、１２または１３の回路の実施形態が
参照番号２００として示してあり、これについて次に説
明する。回路２００への入力は、参照番号２０１、２０
２、２０３、２０４、２０５、２０６、２０７、２０８
によって示され、図１の各レジスタについて示した入力
に対応する。より詳細には、発振器クロック信号がノー
ド２０８に入力され、発振器クロック信号の補信号がノ
ード２０７に入力される。ノード２０７及び２０８のク
ロック入力が、デュアル・ポート・レジスタ１０、１
１、１２、１３のそれぞれに並列に送られることを理解
されたい。同様に、制御信号ｌｏａｄ＿ｎｅｗとその補
信号ｌｏａｄ＿ｎｅｗ＿ｎ、ならびにｌｏａｄ＿ｏｌｄ
とｌｏａｄ＿ｏｌｄ＿ｎも、各デュアル・ポート・レジ
スタに並列に提供される。クロック信号２０７及び２０
８は、トランジスタ２１４及び２１５を含むパス・ゲー
ト回路に入力される。トランジスタ２１４は、Ｐ形デバ
イスであり、そのゲートに電圧がないとき（論理値０）
トランジスタは電流を通す。トランジスタ２１５は、ゲ
ートに電圧が印加されたとき、すなわち論理値１のとき
だけ電流を通すＮ形デバイスである。

【００２３】また、ノード２０６のｌｏａｄ＿ｎｅｗ制
御信号と、ノード２０４のその補信号もパス・ゲート回
路に入力され、ノード２０６はＮ形トランジスタ２１３
に接続され、ノード２０４はＰ形トランジスタ２１２に
接続されている。また、ノード２０３のｌｏａｄ＿ｏｌ
ｄ制御信号とノード２０１のその補信号はパス・ゲート
回路に接続される。ノード２０３はＮ形トランジスタ２
１１に接続され、ノード２０１はＰ形トランジスタ２１
０に接続されている。ノード２０６のｌｏａｄ＿ｎｅｗ
制御信号及びノード２０４のその補信号入力に基づい
て、ノード２０５のｎｅｗ＿ｄａｔａがラッチ２００に
シフトされる。同様に、ノード２０２のｏｌｄ＿ｄａｔ
ａ信号が、ｌｏａｄ＿ｏｌｄ制御信号とその補信号ｌｏ
ａｄ＿ｏｌｄ＿ｎに基づいてラッチにシフトされる。ｎ
ｅｗ＿ｄａｔａ及びｏｌｄ＿ｄａｔａ制御信号は、制御
状態機械１６とパターン・ジェネレータ１７からの制御
信号に基づいて、適切な時間にノード２２０にシフトさ
れる。ノード２２０は、インバータ回路に接続される。
このインバータ回路は、Ｖｄｄ（電源電圧）に接続され
たＰ形トランジスタ２１６と、アースに接続されたＮ形
トランジスタ２１７とを含む。このインバータ回路の出
力は、ノード２２１のｄａｔａ＿ｏｕｔに接続され、こ
のノードの信号は、４ビット・シフト・レジスタ中の次
段のデュアル・ポート・レジスタに（図１のレジスタ１
３の場合はＡＮＤゲート７にも）提供される。ノード２
２１はまた、Ｖｄｄに接続されたＰ形トランジスタ２１
８と、アースに接続されたＮ形トランジスタ２１９とを
含む別のインバータ回路にも接続される。このインバー
タの出力は、次に、トランジスタ２１４及び２１５を含
むパス・ゲート回路に提供され、その出力は、ノード２
２０に接続される。

【００２４】トランジスタ２１４及び２１５を含むパス
・ゲート回路は、発振器クロック信号が低レベルのとき
に導通する。つまり、クロック信号が論理値ゼロであ
り、その補信号が論理値１のときである。これにより、
トランジスタ２１４と２１５が共に導通し、トランジス
タ２１８及び２１９を含むインバータ回路の出力をノー
ド２２０に接続する。これにより、トランジスタ２１６
及び２１７を含むインバータから出力されたデジタル信
号が維持され、ノード２２１にｄａｔａ＿ｏｕｔ信号と
してラッチされる。たとえば、ノード２２１の信号が論
理値ゼロの場合は、トランジスタ２１８がオンになり、
クロック・パス・ゲート回路（トランジスタ２１４、２
１５）への入力にＶｄｄが印加される。発振器クロック
が低レベルになると、Ｖｄｄがノード２２０に提供さ
れ、インバータ回路に入力され、Ｎ形トランジスタ２１
７が導通して、ノード２２１を論理値ゼロに維持する。
このようにして、ノード２２１に論理値ゼロが維持され
る。この論理値ゼロは、次に、発振器クロックが高レベ
ルになるとノード２２０に提供され、トランジスタ２１
６が導通しそれによりノード２２１がＶｄｄに引き上げ
られる。このとき、トランジスタ２１９が接地電位をク
ロック・パス・ゲート回路に入力させるので、論理値１
が維持されることになる。

【００２５】次に、図４の回路の動作を図１に関連して
説明する。電源が入ると、パターン・ジェネレータ１７
が、ビット・パターン１１１１を出力する。これによ
り、論理値１が、レジスタ１０及び１２のｎｅｗ＿ｄａ
ｔａポートに入力されるが、インバータ２３及び２５の
ために、論理値ゼロが、それぞれレジスタ１１及び１３
のｎｅｗ＿ｄａｔａポートに入力される。インバータ２
３及び２５が必要なのは、レジスタ１０、１１、１２、
１３が、ｄａｔａ＿ｏｕｔ信号をｏｌｄ＿ｄａｔａとｎ
ｅｗ＿ｄａｔａポートに入力される信号の補信号にする
インバータ回路を含むからである。レジスタ１０を例に
とると、初期設定中にノード２０５に論理値１が印加さ
れ、制御状態機械からのｌｏａｄ＿ｎｅｗ信号がノード
２２０で活動状態になり、その補信号がノード２０４上
で活動状態となる。これにより、ノード２０５のｎｅｗ
＿ｄａｔａ信号（論理値１）がノード２２０に提供さ
れ、ノード２２１に論理値ゼロとして出力される。この
論理値ゼロは、次に、レジスタ１１によって論理値１に
反転される。次に、レジスタ１２が論理値１を論理値ゼ
ロに戻し、レジスタ１３がＡＮＤゲート７に論理値１を
提供する。

【００２６】同様に、レジスタ１１に提供された論理値
ゼロは、レジスタ１２に論理値１として提供され、レジ
スタ１３に論理値ゼロとして入力され、ＡＮＤゲート７
に論理値１として出力される。レジスタ１２に入力され
た論理値１は、レジスタ１３に論理値ゼロとして出力さ
れ、レジスタ１３によってＡＮＤゲート７に論理値１と
して提供される。最後に、レジスタ１３に入力された論
理値ゼロは、ＡＮＤゲート７に論理値１として提供され
る。したがって、４ビット・シフト・レジスタからＡＮ
Ｄゲート７への出力は常に論理値１となり、その結果、
システム・クロックが発振器クロックと同じ速度で動作
することが分かる。ノード２２１のデータ出力は、次段
のレジスタのｏｌｄ＿ｄａｔａノード２０２に入力さ
れ、制御状態機械１６からのｌｏａｄ＿ｎｅｗ信号の補
信号でゲートされるｌｏａｄ＿ｏｌｄとその補信号ｌｏ
ａｄ＿ｏｌｄ＿ｎに基づいて、それぞれ次段のレジスタ
にシフトされる。これにより、現在の状態に対応するビ
ット・パターンが、各レジスタ１０、１１、１２、１３
のノード２０５に入力され、反転されて、制御状態機械
１６がラッチ１５をサンプリングし、ｐｏｗｅｒ＿ｈｉ
ｇｈ信号の状態が変化したと判定するまで、各レジスタ
間で継続的にシフトされる。

【００２７】もう１つの例として、ｐｏｗｅｒ＿ｈｉｇ
ｈ信号が活動状態で、機械の状態レベルをレベル４から
レベル３に変更しなければならないと制御状態機械１６
が判定したと想定する。この場合、選択信号によってパ
ターン・ジェネレータ１７がビット・パターン０１１１
を出力する。これにより、レジスタ１０のｎｅｗ＿ｄａ
ｔａポート２０５にゼロが入力され、レジスタ１１のｎ
ｅｗ＿ｄａｔａポートに（インバータ２３のため）ゼロ
が入力される。さらに、レジスタ１２のｎｅｗ＿ｄａｔ
ａポートには論理値１が入力され、レジスタ１３のｎｅ
ｗ＿ｄａｔａポートには（インバータ２５のため）論理
値０が入力される。レジスタ１１、１２、１３に入力さ
れる各制御ビットは、前に説明した状況と同じである。
しかし、レジスタ１０のｎｅｗ＿ｄａｔａポートに入力
された０は、ｄａｔａ＿ｏｕｔノード２２１で論理値１
に反転され、レジスタ１１に論理値１として入力され、
次いでそこからレジスタ１２に論理値０が出力される。
レジスタ１３は、次に、レジスタ１２から論理値１を受
け取り、ＡＮＤゲート７に論理値０を出力する。このよ
うにして、レジスタ１０に入力された論理ビット０がＡ
ＮＤゲート７にシフトされるとき、発振器クロック信号
は無効になり、時間の２５％（４分の１）が取り消され
る。パターン・ジェネレータ１７から出力されるビット
・パターンを変化させることにより、ｐｏｗｅｒ＿ｈｉ
ｇｈ信号の状態に応じてシステム・クロックの周波数が
動的に調整されることが分かる。

【００２８】図５を参照し、本発明の好ましい実施形態
で企図する様々なレベルを示すタイミング図を示す。た
だし、本発明では、ｎ個のレベルを企図し、好ましい実
施形態で示した４つのレベルに制限されないことは明ら
かである。レベル４では、システム・クロックは、図示
したように発振器クロックの１００％で動作している。
しかし、ｐｏｗｅｒ＿ｈｉｇｈ状態であると判定され、
システムがレベル３に調整されたとき、システム・クロ
ックはレベルｎ−１（レベル３）で発振器クロックの７
５％で動作し、すなわち１周期につき活動状態のパルス
が３つであることが分かる。レベル３からレベル２に調
整することにより、１周期につき正波形が２つだけ現
れ、システム・クロックが発振器クロックの５０％で動
作することが分かる。レベル２からレベル１にシフトす
ると、システム・クロックは、発振器クロックの２５％
（１周期につき１つの正波形）で動作する。最後に、レ
ベル１からレベル０にシフトすると、周期内に正波形が
ないため、システム・クロックが完全に停止することが
分かる。ｐｏｗｅｒ＿ｈｉｇｈ信号が非活動状態にな
り、システムが低い周波数から高い周波数へ上方にシフ
トする場合も同様である。たとえば、レベル２からレベ
ル３になる場合、１周期あたり２つの波形（５０％）
が、１周期あたり３つの波形（７５％）に増大する。

【００２９】特定の好ましい実施形態を示し説明した
が、併記の特許請求の範囲から逸脱せずに多くの変更及
び修正を行うことができることを理解されたい。

【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３１】（１）第１の周波数のクロック信号を提供
する手段と、回路の電力消費状態を判定する手段と、前
記電力消費状態に基づいて前記第１の周波数を動的に調
整する手段とを備えるクロック調整回路。（２）前記動的に調整する手段が、前記第１の周波数に
対して所定の割合の周波数の別のクロック信号を出力す
る手段を含む、上記（１）に記載の回路。（３）前記電力消費状態を判定する手段が、前記回路の
電力消費状態に基づいて電力制御信号を出力する手段を
含む、上記（２）に記載の回路。（４）前記電力制御信号に従って、前記動的に調整する
手段にクロック制御信号を提供する手段をさらに含む、
上記（３）に記載の回路。（５）前記動的に調整する手段が、複数の連続して接続
された段をさらに含み、該段のそれぞれが前記クロック
制御信号に応答して、次の連続した段に制御データを出
力する、上記（４）に記載の回路。（６）前記動的に調整する手段が、前記制御データを前
記クロック信号と比較して、前記別のクロック信号の周
波数を設定する手段をさらに含む、上記（５）に記載の
回路。（７）前記動的に調整する手段が、さらに、所定の期間
にわたって、前記電力制御信号の状態が変化したかどう
かを判定する手段と、前記電力制御信号が活動状態のま
まであるとき、前記クロック制御信号を変化させて、前
記別のクロック信号の周波数を低くする手段とを含む、
上記（６）に記載の回路。（８）前記動的に調整する手段が、さらに、所定の期間
にわたって、前記電力制御信号の状態が変化したかどう
かを判定する手段と、前記電力制御信号が非活動状態の
ままであるとき、前記クロック制御信号を変化させて、
前記別のクロック信号の周波数を高くする手段とを含
む、上記（６）に記載の回路。（９）電気回路の電力消費量に従ってクロック信号の周
波数を調整する方法であって、第１の周波数のクロック
信号を提供する段階と、前記回路の電力消費状態を判定
する段階と、前記電力消費状態に基づいて前記第１の周
波数を動的に調整する段階とを含む方法。（１０）前記動的に調整する段階が、前記第１の周波数
に対して所定の割合の周波数の別のクロック信号を出力
する段階を含む、上記（９）に記載の方法。（１１）前記電力消費状態を判定する段階が、前記回路
の電力消費状態に基づいて電力制御信号を出力する段階
を含む、上記（１０）に記載の方法。（１２）前記電力制御信号に従ってクロック制御信号を
提供する段階をさらに含む上記（１１）に記載の方法。（１３）前記動的に調整する段階が、さらに、前記クロ
ック制御信号に応答して、シフト・レジスタの各段から
次の段に制御データを出力する段階を含む、上記（１
２）に記載の方法。（１４）前記動的に調整する段階が、前記制御データを
前記クロック信号と比較して、前記別のクロック信号の
周波数を決定する段階をさらに含む、上記（１３）に記
載の方法。（１５）前記動的に調整する段階が、さらに、所定の期
間にわたって、前記電力制御信号の状態が変化したかど
うかを判定する段階と、前記電力制御信号が活動状態の
ままであるとき、前記クロック制御信号を変化させて、
前記別のクロック信号の周波数を低くする段階とを含
む、上記（１４）に記載の方法。（１６）前記動的に調整する段階が、さらに、所定の期
間にわたって、前記電力制御信号の状態が変化したかど
うかを判定する段階と、前記電力制御信号が非活動状態
のままであるとき、前記クロック制御信号を変化させ
て、前記別のクロック信号の周波数を高くする段階とを
含む、上記（１４）に記載の方法。

【図面の簡単な説明】

【図１】回路の電力消費量を監視するセンサからの入力
に基づいてシステム・クロック周波数を調整する要素を
示す回路図である。

【図２】回路の電力消費量を監視するセンサからの入力
に基づいてシステム・クロック周波数を調整する要素を
示す回路図である。

【図３】特定の機能がデータ処理動作を行うのに基づい
て、本発明が動的に調整し最適レベルを探すシステム・
クロックの様々な周波数レベルを表す状態図である。

【図４】図１及び図２に示した各レジスタの好ましい実
施形態に利用される論理要素を構成するトランジスタを
示す回路図である。

【図５】図３のレベルに対応する周波数と、回路の電力
消費量に基づいて各レベルで増分的に調整された周波数
を示すタイミング図である。

【符号の説明】

１ＡＮＤゲート２ＡＮＤゲート３インバータ４インバータ６インバータ７ＡＮＤゲート１０レジスタ１１レジスタ１２レジスタ１３レジスタ１４ラッチ１５ラッチ１６制御状態機械１７パターン・ジェネレータ１８センサ１９発振器クロック・ノード２０ノード２３インバータ２５インバータ２７発振器クロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者ペーター・ユルゲン・クリムアメリカ合衆国78728 テキサス州オースチンサイプレス・ポイント・イースト 2305

Claims

【特許請求の範囲】

【請求項１】第１の周波数のクロック信号を提供する手
段と、回路の電力消費状態を判定する手段と、前記電力消費状態に基づいて前記第１の周波数を動的に
調整する手段とを備えるクロック調整回路。
【請求項２】前記動的に調整する手段が、前記第１の周
波数に対して所定の割合の周波数の別のクロック信号を
出力する手段を含む、請求項１に記載の回路。
【請求項３】前記電力消費状態を判定する手段が、前記
回路の電力消費状態に基づいて電力制御信号を出力する
手段を含む、請求項２に記載の回路。
【請求項４】前記電力制御信号に従って、前記動的に調
整する手段にクロック制御信号を提供する手段をさらに
含む、請求項３に記載の回路。
【請求項５】前記動的に調整する手段が、複数の連続し
て接続された段をさらに含み、該段のそれぞれが前記ク
ロック制御信号に応答して、次の連続した段に制御デー
タを出力する、請求項４に記載の回路。
【請求項６】前記動的に調整する手段が、前記制御デー
タを前記クロック信号と比較して、前記別のクロック信
号の周波数を設定する手段をさらに含む、請求項５に記
載の回路。
【請求項７】前記動的に調整する手段が、さらに、所定の期間にわたって、前記電力制御信号の状態が変化
したかどうかを判定する手段と、前記電力制御信号が活動状態のままであるとき、前記ク
ロック制御信号を変化させて、前記別のクロック信号の
周波数を低くする手段とを含む、請求項６に記載の回
路。
【請求項８】前記動的に調整する手段が、さらに、所定の期間にわたって、前記電力制御信号の状態が変化
したかどうかを判定する手段と、前記電力制御信号が非活動状態のままであるとき、前記
クロック制御信号を変化させて、前記別のクロック信号
の周波数を高くする手段とを含む、請求項６に記載の回
路。
【請求項９】電気回路の電力消費量に従ってクロック信
号の周波数を調整する方法であって、第１の周波数のクロック信号を提供する段階と、前記回路の電力消費状態を判定する段階と、前記電力消費状態に基づいて前記第１の周波数を動的に
調整する段階とを含む方法。
【請求項１０】前記動的に調整する段階が、前記第１の
周波数に対して所定の割合の周波数の別のクロック信号
を出力する段階を含む、請求項９に記載の方法。
【請求項１１】前記電力消費状態を判定する段階が、前
記回路の電力消費状態に基づいて電力制御信号を出力す
る段階を含む、請求項１０に記載の方法。
【請求項１２】前記電力制御信号に従ってクロック制御
信号を提供する段階をさらに含む請求項１１に記載の方
法。
【請求項１３】前記動的に調整する段階が、さらに、前
記クロック制御信号に応答して、シフト・レジスタの各
段から次の段に制御データを出力する段階を含む、請求
項１２に記載の方法。
【請求項１４】前記動的に調整する段階が、前記制御デ
ータを前記クロック信号と比較して、前記別のクロック
信号の周波数を決定する段階をさらに含む、請求項１３
に記載の方法。
【請求項１５】前記動的に調整する段階が、さらに、所定の期間にわたって、前記電力制御信号の状態が変化
したかどうかを判定する段階と、前記電力制御信号が活動状態のままであるとき、前記ク
ロック制御信号を変化させて、前記別のクロック信号の
周波数を低くする段階とを含む、請求項１４に記載の方
法。
【請求項１６】前記動的に調整する段階が、さらに、所定の期間にわたって、前記電力制御信号の状態が変化
したかどうかを判定する段階と、前記電力制御信号が非活動状態のままであるとき、前記
クロック制御信号を変化させて、前記別のクロック信号
の周波数を高くする段階とを含む、請求項１４に記載の
方法。