JP2891176B2

JP2891176B2 - 信号伝達用タイミング調整装置

Info

Publication number: JP2891176B2
Application number: JP8105755A
Authority: JP
Inventors: 木村　　亨; 義一矢部; 代志治相本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-04-25
Filing date: 1996-04-25
Publication date: 1999-05-17
Anticipated expiration: 2016-04-25
Also published as: JPH09292930A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明による信号伝達用タイ
ミング調整回路は、製造ばらつきに起因する装置の動作
劣化を補正し、また、装置間のタイミングや装置内ブロ
ック間のタイミング設計を高信頼化・簡便化するもので
ある。

【０００２】

【従来の技術】中村らによる１９９４年アイ・イー・イ
ー・イーインターナショナルソリッド−ステート
サーキッツカンファレンスダイジェストオブテ
クニカルペーパーズ（ＩＥＥＥＩｎｔ．Ｓｏｌｉｄ
−ＳｔａｔｅＣｉｒｃ．Ｃｏｎｆ．Ｄｉｇ．ｏｆＴ
ｅｃｈ．Ｐａｐｅｒｓ）予稿集第３７巻ＦＡ１５，
１、ｐ２５８〜２５９または特開平７−２８８４４７号
公報には、高速な信号転送を行うために、装置外部から
基準クロックを入力し、装置内部でＰＬＬ回路などによ
り外部装置と同期を取り、なおかつ必要な内部タイミン
グ、クロックデューティーを生成することが行われてい
る。具体的には上記ＩＳＳＣＣ予稿集Ｆｉｇ．５（ａ）
の電圧制御発振器（ＶＣＯ）を用いて生成する。

【０００３】制御入力の電圧変化を電圧電流変換回路
（Ｖ−ＩＣｏｎｖ．）で電流変化に変換し、その電流
を、リングオシレータに入力する。リングオシレータは
インバータを奇数段縦続接続して構成するが、そのイン
バータ各段の接続点からは位相のずれた信号が得られ
る。この位相のずれた信号の論理和か論理積をとってタ
イミングパルスを生成する。Ｆｉｇ．５（ａ）ではΦ２
とΦ６の論理積をとっている。この生成したパルスはク
ロック周期に比例している。また、Φ７とΦ０の論理積
をとるとき、Ｆｉｇ．５（ａ）に示すようにΦ０に遅延
と反転を加えてから論理積をとると基準パルス（外部ク
ロック：Ｅｘｔ．Ｃｌｏｃｋ）のエッジをまたぐパルス
となる。

【０００４】この従来例は、ＬＳＩが動作している際は
最適の位相クロックやタイミングパルスが一意に決定さ
れるスタティックＲＡＭ（ＳＲＡＭ）のようなものに対
しては十分である。つまりＳＲＡＭの様にコアとなる回
路が基本的に非同期で動作する場合には十分である。

【０００５】

【発明が解決しようとする課題】しかしダイナミックＲ
ＡＭ（ＤＲＡＭ）やある種の論理回路では、最適の位相
クロックやタイミングパルスがＬＳＩの動作状況によっ
て異なる。このようなＬＳＩの動作を規定する外部信号
（コマンドやインストラクション）はＬＳＩ外部より入
力され、その入力に応じて、ＬＳＩ内部で発生すべきク
ロック信号やタイミングパルスが異なる。このような場
合は上述の従来例は用いることができない。

【０００６】本発明の目的は、最適の位相クロックやタ
イミングパルスがＬＳＩの動作状況によって異なるよう
な場合でも、それぞれの動作に応じて最適な内部パルス
を発生する装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明による信号伝達用
タイミング調整装置は、基準クロック信号を基にし信号
間の同期を取る構成で、１サイクル中での各種タイミン
グ、各種デューティー比を持つパルスを生成する装置に
於いて、各種信号を加工する論理装置部に、書き込み／
読み出し選択信号である切り替え信号に基づいて論理演
算の仕方や出力ノード切り換えなどを行うことにより、
書き込み時には書き込みタイミング信号のみを生成し、
読み込み時には読み込みタイミング信号のみを生成する
切り替え装置を具有することを特徴とする信号伝達用タ
イミング調整装置である。

【０００８】また本発明は、ＰＬＬ（ＰｈａｓｅＬｏ
ｃｋｅｄＬｏｏｐ）回路を用いて基準クロックから１
サイクル中での各種タイミングを生成し、論理演算を行
うことで各種タイミングや各種デューティー比を生成す
る、タイミングパルス生成装置に於いて、論理演算部
に、書き込み／読み出し選択信号である切り替え信号に
基づいて論理演算の仕方や出力ノード切り換えなどを行
うことにより、書き込み時には書き込みタイミング信号
のみを生成し、読み込み時には読み込みタイミング信号
のみを生成する切り替え装置を具有することを特徴とす
る信号伝達用タイミング調整装置である。

【０００９】また、本発明は、ＤＬＬ（ＤｅｌａｙＬ
ｏｃｋｅｄＬｏｏｐ）回路を用いて基準クロックから
１サイクル中での各種タイミングを生成し、論理演算を
行うことで各種タイミング・デューティー比を生成す
る、タイミングパルス生成装置に於いて、論理演算部
に、書き込み／読み出し選択信号である切り替え信号に
基づいて論理演算の仕方や出力ノード切り換えなどを行
うことにより、書き込み時には書き込みタイミング信号
のみを生成し、読み込み時には読み込みタイミング信号
のみを生成する切り替え装置を具有することを特徴とす
る信号伝達用タイミング調整装置である。

【００１０】また、本発明は、各種信号を加工する論理
装置部に、書き込み／読み出し選択信号である切り替え
信号に基づいて論理演算の仕方や出力ノード切り換えな
どを行うことにより、書き込み時には書き込みタイミン
グ信号のみを生成し、読み込み時には読み込みタイミン
グ信号のみを生成する切り替え装置を具有することを特
徴とする信号伝達用タイミング調整装置で、切り替え装
置部の出力切り替えを行う方法として、装置外部からの
切り替え信号のみでなく、装置内部の論理回路の接続
を、ヒューズの切断などの非可逆的手法を用いることに
より行うことを特徴とする信号伝達用タイミング調整装
置である。

【００１１】また、本発明は、内部に上記のタイミング
調整装置の内少なくとも一つを持ち、メモリ装置に用い
る各種信号を生成することを特徴とするメモリ装置であ
る。

【００１２】また、本発明は、内部に上記のタイミング
調整装置の内少なくとも一つを持ち、論理演算に用いる
各種信号を生成することを特徴とする論理演算装置であ
る。

【００１３】また、本発明は、内部に上記のタイミング
調整装置の内少なくとも一つを持ち、プロセッサとメモ
リを制御する信号を、該タイミング調整装置内より出力
する事を特徴とするプロセッサとメモリを１チップに集
積化した装置である。

【００１４】また、本発明は、上記のタイミング調整装
置に於いて、プロセッサとメモリを接続する信号線が、
転送装置を介した電荷の充放電によって駆動され、パス
を充放電する電荷量の制御を、転送装置に入力するタイ
ミングパルスで制御することを特徴とする信号伝達装置
及び電荷転送装置を駆動するタイミング調整装置であ
る。

【００１５】本発明と前述のＩＳＳＣＣ記載の従来例と
の大きな違いは次の点である。ＩＳＳＣＣがそのＦｉ
ｇ．５（ａ）で示しているように、リングオシレータの
各ノードから取り出した信号の論理積をとる段階で、使
用する信号・論理を固定している。それに対し、本発明
では、信号切り替えブロックと、切り替え信号を用い、
リングオシレータの各ノードから取り出した信号の論理
を取る段階で、チップ外部から入力される切り替え信号
に応じて、選択する信号、採択する論理を選択できるよ
うにしているところにある。

【００１６】最適の位相クロックやタイミングパルス
が、ＬＳＩが動作している際には一意に決定されるもの
に関しては、上記従来例で十分であるが、最適の位相ク
ロックやタイミングパルスが、ＬＳＩの動作状況によっ
て異なる場合には、本発明のように、信号切り替えブロ
ックと切り替え信号を用いた操作が必要となるわけであ
る。

【００１７】

【発明の実施の形態】図１に、本発明による信号伝達用
タイミング調整装置のブロック図を示す。装置外から入
力される基準クロック１に同期して、基準クロックと同
位相の信号のみならず、基準クロックから位相シフトし
た信号３を、クロック同期ブロック２で生成する。基準
クロックと同位相信号や基準クロックから位相シフトし
た信号３から、タイミングやクロックデューティーの変
わった信号５を生成する論理ブロック４、信号５を基に
して、切り替え信号１０によって新たな信号タイミング
７（書き込み動作後の読み出し信号、読み出し動作後の
書き込み信号のこと）を生成する信号切り替えブロック
６、信号７から実際に利用する各種タイミング信号９を
生成する論理ブロック８からなる。

【００１８】図２に本発明による信号伝達用タイミング
調整装置の回路方式例を示す。この例では半導体集積回
路の場合で、特にＰＬＬ回路をクロック同期ブロックに
用いた場合について示している。以下、本発明による信
号伝達用タイミング調整装置を、ＰＬＬ回路を用いて構
成し、ＤＲＡＭに適応した場合について説明する。基準
クロック信号１の入力を、位相比較器９に入力し、周波
数可変型リング発信器１１により発生した信号２０と位
相比較器９内で比較し、比較結果を積分回路１０を通し
て周波数可変型リング発信器１１にフィードバックす
る。この結果、１１の発信周波数は、基準クロックと同
期する。１１内にあるインバータ列２１の適当なノード
から、各種タイミング信号１２を取り出し、論理回路１
３に入力する。前記従来例では、この構成までが示され
ている。ＳＲＡＭの動作に関しては、ここまでの構成で
データの読み出し・書き込みの基本動作が可能である
が、ＤＲＡＭでは、一般的に読み出し時と書き込み時と
で、同じ信号線を双方向に用いることが必要であるた
め、読み出し時と書き込み時ではタイミング信号の時間
的順序、タイミング、デューティー等を変化させること
が必要である。

【００１９】図４に代表的なＤＲＡＭの、読み出し時に
必要なタイミング信号波形を、図５に書き込み時に必要
なタイミング信号波形を示す。読み出し時には、ビット
線プリチャージ信号が必要であるが、書き込み時は不要
である。また、同じサイクル中でセンスアンプ活性化信
号とデータアンプ活性化信号の時間的順序が変わる。こ
のような動作に対応するためには、ＰＬＬ回路を用いた
例として図２に示したような信号切り替え回路を持つ構
成のタイミング調整装置が必要である。

【００２０】図４について説明する。読み出し時に於い
ては、メモリセルよりビット線上に出力される約１００
ｍＶの微少電位をセンスアンプで増幅する。書き込み時
にはビット線は電源電位の高電位レベル（０．４ミクロ
ンＣＭＯＳプロセスで作成される６４ＭｂＤＲＡＭの代
表的電位は２．５Ｖ、データ１に対応）及び低電位レベ
ル（通常０Ｖ、データ０に対応）に駆動されるため、読
み出し時には必ずビット線電位を一定電位（通常電源電
位の１／２）にプリチャージする必要がある。

【００２１】ビット線プリチャージ信号は、このプリチ
ャージ期間の開始タイミングを決定するものであり、図
３のビット線プリチャージ信号１８の立ち上がりタイミ
ングで、プリチャージが開始される。

【００２２】ビット線プリチャージ終了後に、ワード線
が選択され、メモリセルに保存された電荷（データ）が
ビット線上に電位変化の形で現れる。この電位変化は上
記１００ｍＶ程度である。メモリセル内に保存された電
荷が、十分ビット線上に転送された後で、センスアンプ
活性化信号１９を立ち上げ、このタイミングでビット線
電位を電源電位レベル（２．５Ｖ若しくは０Ｖ）まで増
幅するとともに、メモリセルへのデータ再書き込みを行
う。

【００２３】このセンスアンプ活性化信号１９の立ち上
がりが早すぎると、ビット線に転送された電荷が十分で
ないため、ビット線電位変化が数１０ｍＶ程度と小さく
なり、センスアンプを構成するトランジスタのばらつき
やビット線間のノイズにより、メモリセル中のデータが
１であるのに、０のデータが誤ってセンスアンプにより
増幅される場合（またはその逆）が起こる。ＤＲＡＭに
おいては、メモリセルに蓄えられるデータは、センスア
ンプ活性化により再書き込みされるため、このような動
作が起こると、メモリセル中のデータは破壊される。一
方ＳＲＡＭではスタティックにデータを保持し、メモリ
セルそのものが増幅作用を持っているため、センスアン
プ活性化信号のタイミングが早すぎた場合にも、最初に
誤読み出しをするものの、メモリセルの増幅作用によ
り、最終的には正しいデータがビット線上に出力される
ため、誤読み出しが起こりにくい。

【００２４】センスアンプ活性化信号の立ち上がりが遅
すぎた場合は、メモリセル中のデータ破壊は起こらない
が、アクセス時間が増大し、ＤＲＡＭとしての速度の低
下を招く。センスアンプで増幅された信号は、データ線
を通してデータアンプへ送られ、データアンプで再度増
幅されてＤＲＡＭ外部に出力される。データアンプで増
幅した信号はセンスアンプにも送られるため、この場合
も、センスアンプの場合と同様に、２０．データアンプ
活性化信号の立ち上がりが早すぎる場合はデータの破壊
を、遅すぎる場合は速度の低下を招く。従って、図４に
示すような各種信号のタイミング設定が極めて重要であ
る。

【００２５】次に図５について説明する。書き込み時に
おいては、書き込みバッファによりデータ線、ビット線
を強制的に高電位（データ１）、若しくは低電位（デー
タ０）にするため、ビット線プリチャージは不要であ
り、また、データアンプ活性化信号２１が、センスアン
プ活性化信号２２に対し、時間的に先に必要となる。こ
れは、ＤＲＡＭがそのチップ面積を出来る限り小さくす
ることを目的として設計されているため、メモリセルか
らのデータ読み出しと、メモリセルへのデータ書き込み
に同じ信号線を使用するからである。チップ面積より動
作速度を優先するＳＲＡＭにおいては、書き込み信号線
と読み出し信号線は別に設計されるため、このように、
データ読み出し時と書き込み時で、タイミングパルスの
波形・順序を変更する必要はない。

【００２６】図６に図４、図５に示したようなタイミン
グパルスを発生するためのタイミング調整回路の一例を
示す。入力される読み出し／書き込み信号（Ｒ／Ｗ）に
より、生成するタイミング信号を２通り発生し、ＤＲＡ
Ｍの読み出し時と書き込み時のビット線プリチャージタ
イミング、イコライズタイミングを生成する。読み出し
時に必要であるが書き込み時には不要となるビット線プ
リチャージタイミングパルスは、読み出し時にのみ発生
させることができるため、余分な配線負荷の充放電を最
低限に抑えることが出来、結果として省電力化が可能で
ある。

【００２７】図６では、基準クロックを元に、２１段の
リング発信器（ＰＬＬ）を用いて位相の異なる内部クロ
ック波形を生成する場合について示す。リング発信器の
代わりに、図３のような遅延回路（ＤＬＬ）を用いても
同様に実現できる。リング発信器２７により、基準クロ
ック２６を３６０／２１度ずつ位相をずらせた内部クロ
ック信号＜０＞、＜１＞、・・・、＜２０＞が得られ
る。ここでは説明の簡略化のため位相を２１分割した
が、分割数は任意である。

【００２８】図６の右図から明白なように、切り替え信
号としての書き込み（Ｗ）／読み出し（Ｒ）選択信号２
８が高電位（書き込みの状態）である場合は、センスア
ンプ活性化信号ｓａｃｋとして、内部クロック信号＜７
＞、＜１９＞より生成された信号が、データアンプ活性
化信号ｄａｔｐｇとして、＜７＞、＜１２＞から生成さ
れた信号が発生される。このとき、プリチャージクロッ
クｐｒｉｃｌｋ２は低電位に固定され、パルス信号は発
生しない。また、書き込み／読み出し信号２８が低電位
（読み出しの状態）である場合は、ｓａｃｋ、ｄａｔｐ
ｇ、ｐｒｉｃｌｋ２として、それぞれ、＜１８＞と＜９
＞、＜４＞と＜６＞、＜１８＞と＜１＞で生成された信
号が発生される。このようにして、クロック同期ブロッ
ク、切り替え信号、論理ブロック、信号切り替えブロッ
クを用いて、装置の動作状況に応じた、最適な内部信号
生成を行うことが出来る。

【００２９】図６の２１段リング発信器を用いた信号伝
達用タイミング調整回路は、図１の論理ブロック４、信
号切り替えブロック６、論理ブロック８の中身を示した
ものである。この例で、図１に示すブロックと対応づけ
ると、信号切り替えブロック６は、書き込み／読み出し
選択信号２８が入力されている２つの３入力ＮＡＮＤに
当たる。この２つの３入力ＮＡＮＤの出力が繋がってい
る２つの２入力ＮＡＮＤが、論理ブロック８に当たり、
それ以外が論理ブロック４に当たる。図６で２書き込み
／読み出し選択信号８が入っていないブロックは、図１
の信号切り替えブロック６、論理ブロック８をスルーす
る信号である。

【００３０】また、従来例に示されるように、ＳＲＡＭ
についてはこのような切り替え装置が不要である場合が
多くある。従って、メモリとしてＤＲＡＭ、ＳＲＡＭ両
者を含む装置に関しては、ＤＲＡＭへのタイミング供給
は切り替え装置を経由して、ＳＲＡＭへの供給は切り替
え装置を経由せずに行うことが出来る。

【００３１】図７に請求項８記載の電荷転送装置を含む
例を示す。ここでは説明の簡略化のため、転送装置を単
純な一つのスイッチとして示す。ここでタイミング信号
１はタイミング信号２に比べ、長い間スイッチ３５を導
通させることができる信号とする。図７左図のようにタ
イミング信号１をスイッチ３５に入力するように接続し
た場合は、ノード２の電位変化は図中に示すように大き
く、タイミング信号２をスイッチ３５に入力するように
接続した場合は、図７右図に示すようにノード２の電位
変化は小さくすることができる。信号伝達が、３０．ノ
ード１と３１．ノード２の間で、双方向に為され、３
１．ノード２には信号増幅装置が付けられており、３
０．ノード１には信号増幅装置が付けられていない場合
に、ノード２からノード１への信号転送にはタイミング
信号１を用い、ノード１からノード２への信号転送には
タイミング信号２を用いることが、低消費電力化の観点
から有効である。

【００３２】また、図８に示すように、ノード４とノー
ド５の容量が大きく異なる場合に、それぞれの電位振幅
が等しくなるように、タイミング信号１、２を設定する
（この場合、タイミング信号２がタイミング信号１に比
べ、長い間スイッチを導通させることが必要である）こ
とができる。このようなタイミング信号の生成は、本発
明の信号伝達用タイミング調整装置を用いることによ
り、容易に実現できる。

【００３３】本発明における装置として、プロセッサと
メモリを含んだ装置を考える。ここで、該メモリは、こ
れまでの説明でみられるＤＲＡＭの様な、その動作状況
に拠って最適な内部タイミングパルスが異なるものとは
限らずに、非同期のＳＲＡＭ等に代表される、動作中は
常に一定の内部タイミングで動作するものも含む。ま
た、通常、加算器や乗算器よりなるプロセッサは、動作
中は常に一定の内部タイミングで動作する。ここで、プ
ロセッサとメモリとの間で、その動作周波数に違いがあ
る場合は、その両者間でのデータのやりとりには、通
常、ウエイトサイクルを挿入するやり方が使われる。た
とえば、パーソナルコンピュータで使われているプロセ
ッサ（ここでは６６ＭＨｚと仮定する）と、キャッシュ
メモリとして用いるＳＲＡＭ（ここでは２０ｎｓ［５０
ＭＨｚ］と仮定する、ＳＲＡＭの動作周波数が５０ＭＨ
ｚであっても、プロセッサからＳＲＡＭのアクセスは、
各種制御回路を通して行われるため、実際にＳＲＡＭに
アクセスするためには３０ｎｓ以上の時間が必要であ
る）との間では、動作周波数にして２倍程度の違いがあ
る。従って、プロセッサからＳＲＡＭへのアクセスに関
しては、２から３程度のウエイトサイクルが置かれる。
この場合においても、プロセッサは本来の動作周波数で
動作しており、その消費電力は動作周波数に比例するた
め、無駄な電力を消費していることになる。このような
装置においても、プロセッサがＳＲＡＭアクセスをする
命令を発効した場合には、本発明の信号伝達用タイミン
グ調整装置を用いて、プロセッサの動作周波数を１／２
や１／３に低下することが出来る。この場合、処理能力
はそのままで、プロセッサの消費電力が削減される。

【００３４】同様に、高速なメモリであるＳＲＡＭと、
低速なメモリであるＤＲＡＭとのデータ転送に関して
も、本発明の信号伝達用タイミング調整装置を用いて、
ＳＲＡＭの動作周波数を１／２や１／３に低下すること
が出来る。また、プロセッサ、ＳＲＡＭ、ＤＲＡＭから
なる装置に関しては、ＳＲＡＭの動作周波数はプロセッ
サから制御することで、本発明の信号伝達用タイミング
調整装置を用いて生成した信号は、ＤＲＡＭのみの信号
として用いることも可能である。

【００３５】以上の説明では、図１の切り替え信号１０
に関しては、装置外部より装置の動作に応じて入力され
ることを前提としていたが、装置の初期不良をテストす
る為の動作（テストパタンによるチェックなど）に関し
ては、テスト終了後、切り替え信号を固定するほうが便
利である場合があり得る。このような場合は、図５中
で、書き込み／読み出し信号２８としている信号を、ヒ
ューズなどの手段を用いて、高電位、若しくは低電位な
どの適切な電位に固定することも可能である。

【００３６】

【発明の効果】本発明によれば、装置の動作状況の外因
的な変化に対応し、装置内部での最適なタイミング設計
が可能である。特に、プロセッサのＤＲＡＭ、ＳＲＡＭ
等のメモリを搭載する装置において、ＤＲＡＭの読み出
し・書き込み動作を中心にノードの電圧振幅最適設計
等、低電力化・高速化・ハードウエア量の削減等に効果
がある。

【００３７】ＳＲＡＭとＤＲＡＭを両方含むメモリを内
蔵する装置に関しては、ＳＲＡＭへのタイミング供給
を、タイミング切り替え回路を経由せずに行うことで、
ハードウエア量と消費電力の削減が図れる。

【図面の簡単な説明】

【図１】本発明による信号伝達用タイミング調整装置で
ある。

【図２】本発明による信号伝達用タイミング調整装置の
方式例である。

【図３】ＤＬＬを用いた実施例である。

【図４】ＤＲＡＭの読み出し時のタイミング信号であ
る。

【図５】ＤＲＡＭの書き込み時のタイミング信号であ
る。

【図６】２１段リング発信器を用いた例である。

【図７】電荷転送装置を含む例である。

【図８】電荷転送装置を含む別の例である。

【符号の説明】

１基準クロック信号２クロック同期ブロック３、５、７、９各種同期信号６信号切り替えブロック８論理ブロック１０切り替え信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平７−288447（ＪＰ，Ａ) 特開昭62−26925（ＪＰ，Ａ) 実開昭56−152998（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 1/06

Claims

(57)【特許請求の範囲】

【請求項１】基準クロック信号を基にし信号間の同期を
取る構成で、１サイクル中での各種タイミング、各種デ
ューティー比を持つパルスを生成する装置に於いて、各
種信号を加工する論理装置部に、書き込み／読み出し選
択信号である切り替え信号に基づいて論理演算の仕方や
出力ノード切り換えなどを行うことにより、書き込み時
には書き込みタイミング信号のみを生成し、読み込み時
には読み込みタイミング信号のみを生成する切り替え装
置を具有することを特徴とする信号伝達用タイミング調
整装置。
【請求項２】位相同期ループ（ＰｈａｓｅＬｏｃｋｅ
ｄＬｏｏｐ：ＰＬＬ）回路を用いて基準クロックから
１サイクル中での各種タイミングを生成し、論理演算を
行うことで各種タイミングや各種デューティー比を生成
する、タイミングパルス生成装置に於いて、論理演算部
に、書き込み／読み出し選択信号である切り替え信号に
基づいて論理演算の仕方や出力ノード切り換えなどを行
うことにより、書き込み時には書き込みタイミング信号
のみを生成し、読み込み時には読み込みタイミング信号
のみを生成する切り替え装置を具有することを特徴とす
る信号伝達用タイミング調整装置。
【請求項３】遅延同期ループ（ＤｅｌａｙＬｏｃｋｅ
ｄＬｏｏｐ：ＤＬＬ）回路を用いて基準クロックから
１サイクル中での各種タイミングを生成し、論理演算を
行うことで各種タイミング・デューティー比を生成す
る、タイミングパルス生成装置に於いて、論理演算部
に、書き込み／読み出し選択信号である切り替え信号に
基づいて論理演算の仕方や出力ノード切り換えなどを行
うことにより、書き込み時には書き込みタイミング信号
のみを生成し、読み込み時には読み込みタイミング信号
のみを生成する切り替え装置を具有することを特徴とす
る信号伝達用タイミング調整装置。
【請求項４】切り替え装置部の出力切り替えを行う方法
として、装置外部からの切り替え信号のみでなく、装置
内部の論理回路の接続を、ヒューズの切断などの非可逆
的手法を用いることにより行う請求項１記載の信号伝達
用タイミング調整装置。
【請求項５】内部に上記請求項１、２、３または４記載
のタイミング調整装置の内少なくとも一つを持ち、動作
に用いる各種信号を生成することを特徴とするメモリ装
置。
【請求項６】内部に上記請求項１、２、３または４記載
のタイミング調整装置の内少なくとも一つを持ち、論理
演算に用いる各種信号を生成することを特徴とする論理
演算装置。
【請求項７】内部に上記請求項１、２、３または４記載
のタイミング調整装置の内少なくとも一つを持ち、プロ
セッサとメモリを制御する信号を、該タイミング調整装
置内より出力する事を特徴とするプロセッサとメモリを
１チップに集積化した装置。
【請求項８】請求項５記載のタイミング調整装置におい
て、プロセッサとメモリを接続する信号線が、転送装置
を介した電荷の充放電によって駆動され、パスを充放電
する電荷量の制御を、転送装置に入力するタイミングパ
ルスで制御することを特徴とする信号伝達装置及び電荷
転送装置を駆動するタイミング調整装置。
【請求項９】請求項７記載のタイミング調整装置におい
て、メモリはスタティック・ランダム・アクセス・メモ
リとダイナミック・ランダム・アクセス・メモリからな
り、スタティック・ランダム・アクセス・メモリへのタ
イミング供給に関しては、論理演算の仕方や出力ノード
切り替えなどを行う切り替え装置を経由せずに行うこと
を特徴とするタイミング調整装置。