JP4526202B2 - サンプリング回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、サンプリング回路に関心し、特に線形性歪みを有する増幅器と共振器とを備えた複数の発振回路セルを、それぞれの前記共振器を構成するリアクタンスの一部を介して相互に接続してなる発振回路を用い、その発振回路から出力された位相の異なる複数のクロックの中から、サイクルごとに一つのクロックを選択してサンプリングに用いるサンプリング回路に関する。
【０００２】
【従来の技術】
携帯電話、携帯情報機器や情報端末、それらの基地局、地域無線通信システム、または光通信システムなど、マイクロ波からミリ波帯の周波数帯域を用いる通信装置、あるいは複数の離間した帯域または広い連続した帯域を用いる携帯電話や携帯情報機器や情報端末などの通信装置において使用されるサンプリング回路では、位相の異なる複数のクロックが必要とされる。位相の異なる複数のクロックを生成する技術として、従来、複数のＶＣＯを用意し、それらを切り替えて使う技術や、ＴＣＸＯとプリスケーラとＰＬＬとからなるアナログシンセサイザーを用いる技術や、リングオシレータと加算器とレジスタとマルチプレクサとＤＦＦとからなる発振回路を用いる技術（ＪＳＳＣ Ｊｕｎｅ’２０００ ｐｐ８３５−８４６）がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、位相の異なる複数のクロックを生成するにあたり、上述した複数のＶＣＯを切り替えて使う技術では、使用する帯域幅が広くなるにつれて多数のＶＣＯが必要となり、それらの間の調整が困難となるという不都合がある。また、上述したアナログシンセサイザーを用いる技術では、外部ＴＣＸＯが必要であるということと、プリスケーラの分周比が大きくなるほど位相雑音が大きくなるということと、周波数の引き込みに時間がかかるという問題点がある。また、上述したリングオシレータを用いる技術では、リングオシレータと加算器等の論理回路からの位相雑音が小さくならないという問題点がある。
【０００４】
本発明は、上記問題点に鑑みてなされたものであって、一定の位相差を有し、かつ周波数の安定した位相雑音の少ない多相クロックを得ることが可能な発振回路を用いたサンプリング回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかるサンプリング回路は、発振周波数ｆｏのＮ相のクロックを出力する発振手段（多相ＶＣＯ）と、その発振手段（多相ＶＣＯ）の出力を各クロックサイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得るバレルシフタと、そのクロックを用いて入力信号を標本化するサンプリング手段（サンプラ）とを有する。進角値保持レジスタに保持された進角値Ｍと、レジスタに一時保持された加算器の出力値とを加算器で加算し、その値をデコーダでデコードしてバレルシフタのシフト量を決定する。バレルシフタは、加算器、レジスタおよびデコーダに、サンプリング・クロックとは異なる位相のクロックを選択して供給する。
【０００６】
この発明によれば、発振手段（多相ＶＣＯ）は発振周波数ｆｏのＮ相のクロックを出力し、その出力を選択手段（バレルシフタ）が各サイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得、サンプリング手段（サンプラ）はそのクロックを用いて入力信号を標本化する。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかるサンプリング回路の構成の一例を示す概略図である。このサンプリング回路は、発振手段である多相ＶＣＯ２０１０、選択手段であるバレルシフタ２０２０、選択回路２０３０、サンプリング手段であるサンプラ２０４０、および制御回路２０５０を備えている。
【０００８】
このサンプリング回路では、多相ＶＣＯ２０１０は発振周波数ｆｏのＮ相のクロックを出力し、その出力をバレルシフタ２０２０が各サイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得、そのクロックを用いてサンプラ２０４０において入力信号の標本化をおこなう。
【０００９】
図２は、多相ＶＣＯ２０１０を構成する発振回路の実施例１を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図２において点線で囲むセル）１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８を有する。各発振回路セル１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８は同一構成の発振回路であり、特に限定しないが、たとえばコルピッツ発振回路で構成される。なお、図２では、１個の発振回路セル１０１について具体的な回路図を示し、残りの７個の発振回路セルについては図示省略している（他の図においても同じ）。
【００１０】
発振回路セル１０１は、インダクタ１、分割容量としてのキャパシタ２、結合容量としてのキャパシタ３、抵抗４、ＭＯＳトランジスタ５および電流源６により構成されている。インダクタ１、キャパシタ２およびキャパシタ３は共振器を構成している。抵抗４、ＭＯＳトランジスタ５および電流源６は帰還増幅器を構成している。
【００１１】
インダクタ１の一端にはバイアス電圧Ｖｂ１が印加される。インダクタ１の他端はＭＯＳトランジスタ５のゲートに接続されている。ＭＯＳトランジスタ５のソースおよびドレインは、それぞれ電流源６および抵抗４の一端に接続されている。抵抗４の他端には電源電圧が印加される。キャパシタ２は、ＭＯＳトランジスタ５のソースとゲートとの間に接続されている。
【００１２】
キャパシタ３は、ＭＯＳトランジスタ５のソースと、隣り合う別の発振回路セル（図２では、発振回路セル１０８）内の図示省略したＭＯＳトランジスタのソースとの間に接続される。ＭＯＳトランジスタ５のドレイン出力がクロック信号φ１として外部へ出力される。なお、図２では、発振回路セル１０１と発振回路セル１０８は隣り合うように示されてはいないが、実際の回路では、隣り合う構成となる。
【００１３】
その他の発振回路セル１０２，１０３，１０４，１０５，１０６，１０７，１０８の構成は上述した発振回路セル１０１と同じであるので、説明を省略する。また、発振回路セル１０２と発振回路セル１０１、発振回路セル１０３と発振回路セル１０２、発振回路セル１０４と発振回路セル１０３、発振回路セル１０５と発振回路セル１０４、発振回路セル１０６と発振回路セル１０５、発振回路セル１０７と発振回路セル１０６、および発振回路セル１０８と発振回路セル１０７は、それぞれ上述した発振回路セル１０１と発振回路セル１０８との接続関係と同様、各発振回路セルのキャパシタ３を介して相互に接続される。
【００１４】
ここで、結合容量であるキャパシタ３は共振容量として機能している。すべてのキャパシタ３の容量が同じである場合、その容量をＣｒｉ、キャパシタ２の容量をＣｆｉ、インダクタ１のインダクタンスをＬｉとすると、各発振回路セル１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８は、つぎの式で表される周波数ωｏｓｃで発振する。なお、ｉは添え字であり、発振回路セル１０１、発振回路セル１０２、・・・にはそれぞれｉ＝１、ｉ＝２、・・・が対応する。
【００１５】
ωｏｓｃ＝１／√（Ｌｉ（Ｃｆｉ・Ｃｒｉ）／（Ｃｆｉ＋Ｃｒｉ））
【００１６】
また、キャパシタ３は、隣り合う発振回路セル間の発振クロックの位相差を２π／ｎ、ここではｎ＝８であるから２π／８、すなわち４５°とする機能を有する。これは、各発振回路セル１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８における振幅制御機構により、ある隣り合う発振回路セル間の発振位相差が２π／ｎ、すなわちここでは４５°よりも少し大きい場合には、他の隣り合う発振回路セル間の位相差が小さくなり、そこで減衰する。その結果、各発振回路セル１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８で等位相差の発振が安定化するからである。
【００１７】
したがって、各発振回路セル１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ８が出力されることになる。図３〜図５に、図２に示す発振回路の発振信号のシミュレーション結果を示す。図４は、図３に示す波形の一部であり、発振開始初期の波形を拡大したものである。また、図５は、図３に示す波形のうち、発振が安定した状態での波形を拡大して示したものである。図４からわかるように発振開始初期においては８個のクロックは略同相で発振しているが、発振状態が安定すると、図５に示すように８個のクロックが等位相差（４５°の位相差）で発振していることがわかる。
【００１８】
図６は、多相ＶＣＯ２０１０を構成する発振回路の実施例２を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図６において点線で囲むセル）２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８を有し、隣り合う発振回路セル間をダイオード７で相互に接続したものである。ここでは、ダイオード７のｐｎ接合による接合容量を結合容量として利用している。
【００１９】
なお、各発振回路セル２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８は同一構成の発振回路であり、図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成であるが、その実施例１のキャパシタ３がないことと、キャパシタ２がＭＯＳトランジスタ５のソースとドレインとの間に接続されている点が異なる。その他の構成や機能については実施例１の発振回路と同じである。
【００２０】
各発振回路セル２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ８が出力される。実施例１の発振回路では発振安定時に発振回路セル１０１から発振回路セル１０８へ向かう向きで位相が遅くなるのか、その逆向きで位相が遅くなるのかは発振開始時の種々の状態によってその都度決まるが、この実施例２ではダイオード７の向きによって位相が遅くなる向きが決まる。図６に示す例では、発振回路セル２０１から発振回路セル２０８へ向かう向きで位相が遅くなる。
【００２１】
図７は、多相ＶＣＯ２０１０を構成する発振回路の実施例３を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図７において点線で囲むセル）３０１，３０２，３０３，３０４，３０５，３０６，３０７，３０８を有し、隣り合う発振回路セル間をキャパシタ３とキャパシタ８で相互に接続したものである。キャパシタ３は、隣り合う発振回路セルのＭＯＳトランジスタ５のソース間に接続されている。
【００２２】
キャパシタ８は、隣り合う発振回路セルにおいて、前段の発振回路セルのＭＯＳトランジスタ５のゲートと後段の発振回路セルのＭＯＳトランジスタ５のソースとの間に接続されている。図７で説明すれば、キャパシタ８は、発振回路セル３０８のＭＯＳトランジスタ５（図示省略）のゲートと発振回路セル３０１のＭＯＳトランジスタ５のソースとの間に接続されている。同様に、キャパシタ８は、発振回路セル３０１のＭＯＳトランジスタ５のゲートと発振回路セル３０２のＭＯＳトランジスタ５（図示省略）のソースとの間に接続されている。他の、隣り合う発振回路セル間においても同様である。
【００２３】
各発振回路セル３０１，３０２，３０３，３０４，３０５，３０６，３０７，３０８は同一構成の発振回路であり、図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成であるが、その実施例１のキャパシタ２がない点が異なる。その他の構成や機能については実施例１と同じである。
【００２４】
各発振回路セル３０１，３０２，３０３，３０４，３０５，３０６，３０７，３０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ８が出力される。この実施例３では、位相が遅くなる向きが常に一定であり、図７に示す例では、発振回路セル３０１から発振回路セル３０８へ向かう向きで位相が遅くなる。
【００２５】
図８は、多相ＶＣＯ２０１０を構成する発振回路の実施例４を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図８において点線で囲むセル）４０１，４０２，４０３，４０４，４０５，４０６，４０７，４０８を有し、各発振回路セルの増幅器をバイポーラトランジスタ９で構成するとともに、隣り合う発振回路セル間をキャパシタ３とキャパシタ８で相互に接続したものである。キャパシタ３は、隣り合う発振回路セルのバイポーラトランジスタ９のエミッタ間に接続されている。
【００２６】
キャパシタ８は、隣り合う発振回路セルにおいて、前段の発振回路セルのバイポーラトランジスタ９のエミッタと後段の発振回路セルのバイポーラトランジスタ９のベースとの間に接続されている。図８において説明すれば、キャパシタ８は、発振回路セル４０８のバイポーラトランジスタ９（図示省略）のエミッタと発振回路セル４０１のバイポーラトランジスタ９のベースとの間に接続されている。同様に、キャパシタ８は、発振回路セル４０１のバイポーラトランジスタ９のエミッタと発振回路セル４０２のバイポーラトランジスタ９（図示省略）のベースとの間に接続されている。他の、隣り合う発振回路セル間においても同様である。
【００２７】
各発振回路セル４０１，４０２，４０３，４０４，４０５，４０６，４０７，４０８は同一構成の発振回路であり、図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成であるが、ＭＯＳトランジスタ５に代えてバイポーラトランジスタ９を用いていることと、その実施例１のキャパシタ２がない点が異なる。その他の構成や機能については実施例１と同じである。
【００２８】
各発振回路セル４０１，４０２，４０３，４０４，４０５，４０６，４０７，４０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ８が出力される。この実施例４では、位相が遅くなる向きが常に一定であり、図８に示す例では、発振回路セル４０１から発振回路セル４０８へ向かう向きで位相が遅くなる。
【００２９】
図９〜図１１に、図８に示す発振回路の発振信号のシミュレーション結果を示す。図１０は、図９に示す波形の一部であり、発振開始初期の波形を拡大したものである。また、図１１は、図９に示す波形のうち、発振が安定した状態での波形を拡大して示したものである。図１０からわかるように発振開始初期においては８個のクロックは略同相で発振しているが、発振状態が安定すると、図１１に示すように８個のクロックが等位相差で発振していることがわかる。
【００３０】
図１２は、多相ＶＣＯ２０１０を構成する発振回路の実施例５を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図１２において点線で囲むセル）５０１，５０２，５０３，５０４，５０５，５０６，５０７，５０８を有し、隣り合う発振回路セル間をキャパシタ３とキャパシタ１０で相互に接続したものである。
【００３１】
また、各発振回路セル５０１，５０２，５０３，５０４，５０５，５０６，５０７，５０８において、ＭＯＳトランジスタ５のソースと電流源６との間にＭＯＳトランジスタ１１が、スタックされた増幅器として接続されている。各ＭＯＳトランジスタ１１のゲートには、バイアス電圧Ｖｂ２が印加される。
【００３２】
キャパシタ３は、隣り合う発振回路セルのスタックされたＭＯＳトランジスタ１１のソース間に接続されている。キャパシタ１０は、隣り合う発振回路セルにおいて、前段の発振回路セルのＭＯＳトランジスタ５のソースと後段の発振回路セルのスタックされたＭＯＳトランジスタ１１のソースとの間に接続されている。
【００３３】
図１２において説明すれば、キャパシタ１０は、発振回路セル５０８のＭＯＳトランジスタ５（図示省略）のソースと発振回路セル５０１のスタックされたＭＯＳトランジスタ１１のソースとの間に接続されている。同様に、キャパシタ１０は、発振回路セル５０１のＭＯＳトランジスタ５のソースと発振回路セル５０２のスタックされたＭＯＳトランジスタ１１（図示省略）のソースとの間に接続されている。他の、隣り合う発振回路セル間においても同様である。
【００３４】
各発振回路セル５０１，５０２，５０３，５０４，５０５，５０６，５０７，５０８は同一構成の発振回路であり、図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成であるが、ＭＯＳトランジスタ１１がＭＯＳトランジスタ５にスタックされて設けられている点が異なる。その他の構成や機能については実施例１と同じである。
【００３５】
各発振回路セル５０１，５０２，５０３，５０４，５０５，５０６，５０７，５０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ８が出力される。この実施例５では、位相が遅くなる向きが常に一定であり、図１２に示す例では、発振回路セル５０１から発振回路セル５０８へ向かう向きで位相が遅くなる。また、この実施例５によれば、スタックされた増幅器が設けられているため、利得を上げることができる。
【００３６】
図１３は、多相ＶＣＯ２０１０を構成する発振回路の実施例６を示す概略図である。この発振回路は、８個の発振回路セル６０１，６０２，６０５，６０６，６０８，・・・を有し、隣り合う発振回路セルにおいて、それぞれのＭＯＳトランジスタ５のゲート間をインダクタ１２で接続したものである。また、この発振回路では、π／２ずつ位相がずれる発振回路セルどうしの、スタックされたＭＯＳトランジスタ１１のソース間がキャパシタ１３により相互に接続されている。なお、各発振回路セル６０１，６０２，６０５，６０６，６０８，・・・は同一構成の発振回路であり、基本的に図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成である。スタックされたＭＯＳトランジスタ１１は省略可能である。
【００３７】
各発振回路セル６０１，６０２，６０５，６０６，６０８，・・・からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ５，φ６，φ８，・・・が出力される。この実施例６では、位相が遅くなる向きが常に一定であり、図１３に示す例では、発振回路セル６０１から発振回路セル６０８へ向かう向きで位相が遅くなる。また、この実施例６によれば、スタックされた増幅器が設けられているため、利得を上げることができる。
【００３８】
図１４は、多相ＶＣＯ２０１０を構成する発振回路の実施例７を示す概略図である。この発振回路は、８個の発振回路セル７０１，７０２，・・・，７０８を有し、実施例６と同様に、隣り合う発振回路セルにおいて、それぞれのＭＯＳトランジスタ５のゲート間をインダクタ１２で接続したものである。また、この発振回路では、発振回路セル７０１，７０２，・・・，７０８において位相が遅くなる向きを決めるため、隣り合う発振回路セルにおいて前段の発振回路セルのＭＯＳトランジスタ５のゲートと、後段の発振回路セルのＭＯＳトランジスタ５のソースとの間にキャパシタ１４が接続されている。なお、各発振回路セル７０１，７０２，・・・，７０８は同一構成の発振回路であり、基本的に図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成である。
【００３９】
各発振回路セル７０１，７０２，・・・，７０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，・・・，φ８が出力される。この実施例７では、位相が遅くなる向きが常に一定であり、図１４に示す例では、発振回路セル７０１から発振回路セル７０８へ向かう向きで位相が遅くなる。
【００４０】
図１５は、多相ＶＣＯ２０１０を構成する発振回路の実施例８を示す概略図である。この発振回路は、８個の発振回路セル８０１，８０２，・・・を有し、隣り合う発振回路セルにおいて、各発振回路セル８０１，８０２，・・・の増幅器を構成するバイポーラトランジスタ９のエミッタどうしをキャパシタ３で接続したものである。
【００４１】
また、この発振回路では、発振回路セル８０１，８０２，・・・において位相が遅くなる向きを決めるため、各発振回路セル８０１，８０２，・・・の電流源６（たとえばバイポーラトランジスタ）のバイアス電圧Ｖｂ３１，Ｖｂ３２，・・・をオン／オフするタイミングを図１６に示すようにずらす構成となっている。なお、各発振回路セル８０１，８０２，・・・は同一構成の発振回路であり、基本的に図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成である。
【００４２】
各発振回路セル８０１，８０２，・・・からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，・・・が出力される。この実施例８では、位相が遅くなる向きが常に一定であり、図１５に示す例では、発振回路セル８０１から発振回路セル８０２へ向かう向きで位相が遅くなる。また、この実施例８によれば、発振開始時に共振器に残るエネルギーを有効に放出した後、所望の向きに位相が遅れるように発振を再開させることができる。なお、各発振回路セルに独立してオン／オフ可能な電源スイッチ等を設けた構成としてもよい。
【００４３】
図１７〜図１９に、図１５に示す発振回路の発振信号のシミュレーション結果を示す。図１８は、図１７に示す波形の一部であり、発振開始初期の波形を拡大したものである。また、図１９は、図１７に示す波形のうち、発振が安定した状態での波形を拡大して示したものである。図１８からわかるように発振開始初期においては８個のクロックは略同相で発振しているが、発振状態が安定すると、図１９に示すように８個のクロックが等位相差で発振していることがわかる。
【００４４】
図２０は、多相ＶＣＯ２０１０を構成する発振回路の実施例９を示す概略図である。この発振回路は、動作が相補的になる０段目の発振回路セルと４段目の発振回路セルからなる発振回路セル対（以下、０−４発振回路セル対とする）９０１、１段目の発振回路セルと５段目の発振回路セルからなる発振回路セル対（以下、１−５発振回路セル対とする）９０２、２段目の発振回路セルと６段目の発振回路セルからなる発振回路セル対（以下、２−６発振回路セル対とする）９０３、３段目の発振回路セルと７段目の発振回路セルからなる発振回路セル対（以下、３−７発振回路セル対とする）９０４を備えている。
【００４５】
各発振回路セル対９０１，９０２，９０３，９０４は、同一構成のものであり、Ｏ＋、Ｏ−、ｒ１、ｒ２、ｄ１、d２、ｂ２およびｂ２’の８個の端子を備えている。なお、各発振回路セル対９０１，９０２，９０３，９０４に実際に端子があるわけではないが、後述する発振回路セル対の説明の都合上、端子と表現する。また、図２０においてＯ＋またはＯ−の端子に付されている０〜７の数字は、それぞれ０段目〜７段目の各発振回路セルに対応する。また、図２０においては、ｂ２端子はｂ２４、ｂ２５、ｂ２６およびｂ２７の各端子に相当し、ｂ２’端子はｂ２０、ｂ２１、ｂ２２およびｂ２３の各端子に相当する。
【００４６】
０−４発振回路セル対９０１のＯ−端子は、０段目の発振回路セルのクロックを出力する。０−４発振回路セル対９０１のＯ＋端子は、４段目の発振回路セルのクロックを出力する。この４段目の発振回路セルのクロックは、０段目のクロックから位相が１８０°遅れる。１−５発振回路セル対９０２のＯ−端子は、１段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから４５°遅れた位相となる。１−５発振回路セル対９０２のＯ＋端子は、５段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから２２５°遅れた位相となる。
【００４７】
２−６発振回路セル対９０３のＯ−端子は、２段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから９０°遅れた位相となる。２−６発振回路セル対９０３のＯ＋端子は、６段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから２７０°遅れた位相となる。３−７発振回路セル対９０４のＯ−端子は、３段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから１３５°遅れた位相となる。３−７発振回路セル対９０４のＯ＋端子は、７段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから３１５°遅れた位相となる。
【００４８】
ｂ２０端子、ｂ２１端子、ｂ２２端子、ｂ２３端子、ｂ２４端子、ｂ２５端子、ｂ２６端子およびｂ２７端子は、それぞれ０段目、１段目、２段目、３段目、４段目、５段目、６段目、７段目の各発振回路セルの電流源にバイアス電圧Ｖｂ２を供給するための端子である。
【００４９】
０−４発振回路セル対９０１のｄ１端子と１−５発振回路セル対９０２のｄ１端子との間、１−５発振回路セル対９０２のｄ１端子と２−６発振回路セル対９０３のｄ１端子との間、２−６発振回路セル対９０３のｄ１端子と３−７発振回路セル対９０４のｄ２端子との間、および３−７発振回路セル対９０４のｄ１端子と０−４発振回路セル対９０１のｄ１端子との間には、それぞれ容量Ｃ３のキャパシタ６１，６２，６３，６４が接続されている。
【００５０】
０−４発振回路セル対９０１のｄ２端子と１−５発振回路セル対９０２のｄ２端子との間、１−５発振回路セル対９０２のｄ２端子と２−６発振回路セル対９０３のｄ２端子との間、２−６発振回路セル対９０３のｄ２端子と３−７発振回路セル対９０４のｄ１端子との間、および３−７発振回路セル対９０４のｄ２端子と０−４発振回路セル対９０１のｄ２端子との間には、それぞれ容量Ｃ２のキャパシタ６５，６６，６７，６８が接続されている。
【００５１】
０−４発振回路セル対９０１のｒ１端子と１−５発振回路セル対９０２のｄ１端子との間、１−５発振回路セル対９０２のｒ１端子と２−６発振回路セル対９０３のｄ１端子との間、２−６発振回路セル対９０３のｒ１端子と３−７発振回路セル対９０４のｄ２端子との間、および３−７発振回路セル対９０４のｒ１端子と０−４発振回路セル対９０１のｄ１端子との間には、それぞれ容量ＣＳのキャパシタ６９，７０，７１，７２が接続されている。
【００５２】
０−４発振回路セル対９０１のｒ２端子と１−５発振回路セル対９０２のｄ２端子との間、１−５発振回路セル対９０２のｒ２端子と２−６発振回路セル対９０３のｄ２端子との間、２−６発振回路セル対９０３のｒ２端子と３−７発振回路セル対９０４のｄ１端子との間、および３−７発振回路セル対９０４のｒ２端子と０−４発振回路セル対９０１のｄ２端子との間には、それぞれ容量ＣＳのキャパシタ７３，７４，７５，７６が接続されている。
【００５３】
ここで、図２０に示すように、２−６発振回路セル対９０３のｄ１端子がキャパシタ６３を介して３−７発振回路セル対９０４のｄ２端子に接続され、かつ２−６発振回路セル対９０３のｄ２端子がキャパシタ６７を介して３−７発振回路セル対９０４のｄ１端子に接続されているように、２−６発振回路セル対９０３と３−７発振回路セル対９０４との間において、結線状態が交差している。しかし、実際の配線間の交差の数は段間の結合部８箇所について同じであり、寄生インピーダンスはすべての箇所について一様となる。
【００５４】
図２１は、図２０に示す発振回路における発振回路セル対の構成を示す概略図である。この発振回路セル対は、６個のキャパシタ２１，２２，２３，２４、２５，２６、４個のインダクタ２７，２８，２９，３０、５個の抵抗３１，３２，３３，３４，４１、２個のバラクタ・ダイオード３５，３６、４個のトランジスタ３７，３８，３９，４０を備えている。
【００５５】
第１のトランジスタ３７のベースは第１のインダクタ２７の一端に接続されている。第１のインダクタ２７の他端は、第１の抵抗３１の一端に接続されている。第１の抵抗３１の他端にはバイアス電圧Ｖｂ１が印加される。第１のインダクタ２７と第１の抵抗３１との接続ノードと、アノードが第５の抵抗４１を介して接地された第１のバラクタ・ダイオード３５と第２の抵抗３２との接続ノードとの間には、第１のキャパシタ２１が接続される。第２の抵抗３２には制御電圧Ｖｃｏｎｔが印加される。
【００５６】
第１のトランジスタ３７のエミッタは第２のトランジスタ３８のコレクタに接続されている。第２のトランジスタ３８のベースはｂ２’端子に接続されている。第２のトランジスタ３８のエミッタは接地される。また、第１のトランジスタ３７のエミッタとベースとの間には第２のキャパシタ２２が接続されている。第１のトランジスタ３７のコレクタは第３のキャパシタ２３の一方の電極に接続されている。第３のキャパシタ２３の他方の電極はＯ−端子に接続されている。また、第１のトランジスタ３７のコレクタは、第２のインダクタ２８の一端に接続されている。第２のインダクタ２８の他端には電源電圧が印加される。第１のトランジスタ３７のベースおよびエミッタはそれぞれｒ２端子およびｄ２端子にそれぞれ接続されている。
【００５７】
同様に、第３のトランジスタ３９のベースは第３のインダクタ２９の一端に接続されている。第３のインダクタ２９の他端は、第３の抵抗３３の一端に接続されている。第３の抵抗３３の他端にはバイアス電圧Ｖｂ１が印加される。第３のインダクタ２９と第３の抵抗３３との接続ノードと、アノードが第５の抵抗４１を介して接地された第２のバラクタ・ダイオード３６と第４の抵抗３４との接続ノードとの間には、第４のキャパシタ２４が接続される。第４の抵抗３４には制御電圧Ｖｃｏｎｔが印加される。
【００５８】
第３のトランジスタ３９のエミッタは第４のトランジスタ４０のコレクタに接続されている。第４のトランジスタ４０のベースはｂ２端子に接続されている。第４のトランジスタ４０のエミッタは接地される。また、第３のトランジスタ３９のエミッタとベースとの間には第５のキャパシタ２５が接続されている。第３のトランジスタ３９のコレクタは第６のキャパシタ２６の一方の電極に接続されている。第６のキャパシタ２６の他方の電極はＯ＋端子に接続されている。また、第３のトランジスタ３９のコレクタは、第４のインダクタ３０の一端に接続されている。第４のインダクタ３０の他端には電源電圧が印加される。第３のトランジスタ３９のベースおよびエミッタはそれぞれｒ１端子およびｄ１端子にそれぞれ接続されている。
【００５９】
このように構成された発振回路セル対では、制御電圧Ｖｃｏｎｔを制御して２個のバラクタ・ダイオード３５，３６に加わる電圧を変えることにより発振周波数を制御することになる。
【００６０】
図２２は、第２のインダクタ２８および第４のインダクタ３０を対称化インダクタで構成した場合のコイルの一例を示す平面図である。このコイル５１は、たとえば第１の導電層と、第１の導電層上に層間絶縁膜を介して積層された第２の導電層を用いて形成される。すなわち、コイル５１は、その両端５２，５３と、コイル５１の中点となるセンタ・タップ５４（図２２中、一点鎖線で示す）との間に対称性の良いインダクタが形成されるように、コイル５１が第１の導電層において略３周する間に、適宜第２の導電層およびコンタクト部を経由してコイル５１の線路部どうしが短絡せずに交差するように構成されている。
【００６１】
図２１に示す回路では、センタ・タップ５４に電源電位が印加される。なお、図２２では、第１の導電層に形成された線路部およびコンタクト部は破線で示されており、第２の導電層に形成された線路部は実線で示されている。
【００６２】
第１のインダクタ２７および第３のインダクタ２９を図２２に示すような対称化インダクタで構成することもできる。ただし、この場合には、図２２に示すコイル５１をセンタ・タップ５４にて切断した構成とする必要がある。このような対称化インダクタを用いる理由は、集積回路上で差動信号を扱う場合に小面積で相互インダクタンスを利用した大きなインダクタンスと高いＱが得られるからである。なお、第２のインダクタ２８および第４のインダクタ３０は負荷であるため、一般的なインダクタを用いても発振器として同等の性能が得られる。
【００６３】
このように構成された各発振回路セル対において、第５の抵抗４１は、非平衡の共振エネルギーを消費することにより、上述した構成の対称化インダクタとともに平衡動作を安定化させている。この第５の抵抗４１は、インダクタ等のばらつきにより生ずる位相誤差を緩和する機能を有する。
【００６４】
実施例９の発振回路のように、容量Ｃ２で環状に接続されたｎ相の多相発振器の発振（角）周波数ω０は次式により表される。ただし、Ｃｒ＝８Ｃ２／ｎであり、第２のキャパシタ２２および第５のキャパシタ２５の容量をＣ１、第１のキャパシタ２１および第４のキャパシタ２４の容量をＣｃ、２個のバラクタ・ダイオード３５，３６の容量をＣｖ、第１のインダクタ２７および第３のインダクタ２９のインダクタンスをＬとする。
【００６５】
ω０＝√（（ＣｒＣ１Ｃｃ＋Ｃ１ＣｃＣｖ＋ＣｃＣｖＣｒ＋ＣｖＣｒＣ１）／（ＬＣｒＣ１ＣｃＣｖ））
【００６６】
実施例９の発振回路では、容量ＣＳのキャパシタ７３，７４，７５，７６を設けたことにより、段間の発振位相差の向きが決まる。また、発振開始時に位相が遅くなる向きを決めるために、各発振回路セルの電流源を時間差を設けて投入する構成としてもよい。たとえば図２３に示す構成では、発振開始信号が低レベルに遷移するとインバータＩｎ１，Ｉｎ２の遅延によりトランジスタＴｒがオンしてｂ２０端子、ｂ２１端子、ｂ２２端子、ｂ２３端子、ｂ２４端子、ｂ２５端子、ｂ２６端子およびｂ２７端子に順にバイアス電圧Ｖｂ２が印加され、それによって０段目から７段目まで順に発振回路セルが動作を始める。この遅延には高い精度は必要なく、発振の周期をＴとすると、おおよそＴ／ｎ程度である。
【００６７】
また、図２３に示す構成において、発振開始信号を高レベルとすることによって、各発振回路セルは共振回路に蓄えられたエネルギーを放出して次の発振開始に備えることができる。この回路はＢｉＣＭＯＳテクノロジを用い、ＭＯＳトランジスタＴｒをスイッチとしてバイアス電圧Ｖｂ２を断続するため、共振回路へのノイズの侵入が少ないという利点を有する。
【００６８】
ここで、図２４に、発振開始時のＶｂ２１〜Ｖｂ２８と各発振回路セル対内のゲイントランジスタのベース間の差動電圧の波形を示し、時間が経過して動作が安定した状態の差動電圧の波形を図２５に示す。
【００６９】
図２６は、多相ＶＣＯ２０１０を構成する発振回路の実施例１０を示す概略図である。この発振回路は、たとえば８個の発振回路セル１００１〜１００８について共振器内インダクタをリング状に結合したものであり、図１３に示す発振回路の実施例６において、π／２ずつ位相がずれる発振回路セルどうしの、スタックされたＭＯＳトランジスタ１１のソース間を相互に接続するキャパシタ１３の容量を２個のキャパシタ１５，１６に分割し、その中点を抵抗１７でシャン卜することにより平衡動作を安定化させたものである。この抵抗１７は、インダクタ等のばらつきによる位相誤差、すなわち隣接する発振回路セル間の位相差の２π／８からのずれを緩和する機能を有する。
【００７０】
実施例１０の発振回路の発振周波数ω０は、相数をｎとすると次式で表される。ただし、ゲートにインダクタ１２が接続されたトランジスタ５のソース−ゲート間に接続されたキャパシタ２の容量をＣ１、トランジスタ１１のソース−ドレイン間に接続されたキャパシタ１８の容量をＣ２、キャパシタ１５，１６の容量をＣ３とし、インダクタ１２のインダクタンスをＬとする。
【００７１】
ω０＝√（（Ｃ２Ｃ３＋Ｃ１Ｃ３＋Ｃ１Ｃ２）／（（ｎＬ／８）Ｃ１Ｃ２Ｃ３））
【００７２】
図２７は、多相ＶＣＯ２０１０を構成する発振回路の実施例１１を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図２７において点線で囲むセル）１１０１，１１０２，１１０３，１１０４，１１０５，１１０６，１１０７，１１０８を有し、隣り合う発振回路セル間をキャパシタ３で相互に接続したものである。各発振回路セル１１０１〜１１０８においては共振器にｌ／２λのスタブ１９と１／４λのスタブ２０が用いられている。各発振回路セル１１０１〜１１０８の電流源６には、発振開始時にバイアス電圧Ｖｂ０〜Ｖｂ７が順に供給される。また、各発振回路セル１１０１〜１１０８のバラクタ・ダイオード７７に供給される制御電圧Ｖｃ０〜Ｖｃ７は、個々に制御される。それによって、各発振回路セルのばらつきによって隣接発振回路セル間の出力の位相差２π／ｎからのずれが補正されるようになっている。
【００７３】
上述した実施例１〜実施例１１の発振回路のいずれによっても、広い周波数レンジを持ちながら、特に重要な位相ではタイミング・ジッタが少なく、また位相ノイズの劣化が少ないＶＣＯが得られる。それによって、ＶＣＯの製造ばらつきや動作条件による周波数変動を吸収することが容易となり、それを用いるシステムとの集積が容易となる。さらには、広い周波数帯域を使った周波数ホッピングが可能となる。
【００７４】
図２８は、ｎ相、特に限定しないが、図示例では８相（ｎ＝８）の入力クロックをシフトして出力するバレルシフタ２０２０の構成を示す概略図である。バレルシフタ２０２０は、多相ＶＣＯ２０１０からクロックを受け取る複数の入力端子２０２１ａ，２０２１ｂ，２０２１ｃ，・・・と、受け取ったクロックをシフトする複数のシフト部２０２２ａ，２０２２ｂ，２０２２ｃ，・・・と、シフトしたクロックを出力する複数の出力端子２０２３ａ，・・・，２０２３ｈを備えている。入力端子２０２１ａ，・・・、シフト部２０２２ａ，・・・および出力端子２０２３ａ，・・・の数は多相ＶＣＯ２０１０から受け取るクロックの相数に対応している。
【００７５】
図２９は、バレルシフタ２０２０のシフト部の構成を拡大して示す図である。各シフト部２０２２ａ，・・・は同一構成のものであり、シフト部２０２２ａ（２０２２ｂ，・・・）は、ｎ個、すなわちここでは８個のＭＯＳトランジスタ２０２４ａ，・・・，２０２４ｈにより構成されている。そして、制御回路２０５０（図１参照）の後述するデコーダ２０５４から供給されたｎ個、すなわちここでは８個のデコード信号（選択信号）ｓ０，ｓ１，・・・，ｓ７に基づいて、８個のＭＯＳトランジスタ２０２４ａ，・・・のうちのいずれか一つのみがオン状態となる。それによって、出力端子２０２３ａ，・・・，２０２３ｈのうち、オン状態となったＭＯＳトランジスタに対応する端子に、入力端子２０２１ａ（２０２１ｂ，・・・）から入力されたクロックが出力される。
【００７６】
図２８に示すように、各シフト部２０２２ａ，・・・と各出力端子２０２３ａ，・・・との間の結線構造はシフト部ごとに異なるため、８個のシフト部２０２２ａ，・・・から出力された互いに位相の異なる８相のクロックは別々の出力端子２０２３ａ，・・・に出力される。選択信号ｓ１，ｓ２，・・・，ｓ７が変わることによって、各シフト部２０２２ａ，・・・から出力されたクロックの出力先がシフトすることになる。
【００７７】
具体的に説明すると、たとえば図２８に示す例では、選択信号ｓ０のみが高レベルで、他の選択信号が低レベルの場合には、各シフト部２０２２ａ，・・・において図２９の左上のＭＯＳトランジスタ２０２４ａのみがオン状態となる。したがって、図２８において「０」に対応する入力端子２０２１ａから入力されたクロックは、「φ０」に対応する出力端子２０２３ａに出力される。また、図２８において「１」に対応する入力端子２０２１ｂから入力されたクロックは、「φ１」に対応する出力端子２０２３ｂに出力され、「７」に対応する入力端子２０２１ｃから入力されたクロックは、「φ７」に対応する出力端子２０２３ｈに出力される。
【００７８】
それに対して、選択信号ｓ１のみが高レベルで、他の選択信号が低レベルの場合には、各シフト部２０２２ａ，・・・において図２９の左上から二番目のＭＯＳトランジスタ２０２４ｂのみがオン状態となるので、図２８において「０」に対応する入力端子２０２１ａから入力されたクロックは、「φ１」に対応する出力端子２０２３ｂに出力される。また、図２８において「１」に対応する入力端子２０２１ｂから入力されたクロックは、「φ２」に対応する出力端子２０２３ｃに出力され、「７」に対応する入力端子２０２１ｃから入力されたクロックは、「φ０」に対応する出力端子２０２３ａに出力される。
【００７９】
本実施の形態では、バレルシフタ２０２０は、アナログスイッチで構成された選択回路であり、各スイッチはＭＯＳトランジスタにより構成されているとしたが、各スイッチをその他の素子を用いて構成することもできる。
【００８０】
制御回路２０５０（図１参照）は進角値保持レジスタ（Ｍレジスタ）２０５１、加算器２０５２、レジスタ２０５３およびデコーダ２０５４を有する。進角値保持レジスタ２０５１は進角値Ｍを保持する。進角値保持レジスタ２０５１に保持された進角値Ｍは加算器２０５２に供給される。加算器２０５２の出力はレジスタ２０５３に一時保持されて加算器２０５２に戻される。また、加算器２０５２の出力はレジスタ２０５３を介してデコーダ２０５４に供給され、そこでデコードされて選択信号としてバレルシフタ２０２０に供給される。それによって、バレルシフタ２０２０のシフト量が決定される。
【００８１】
選択回路２０３０は、加算器２０５２、レジスタ２０５３およびデコーダ２０５４に、サンプリング・クロックとは異なる位相のクロックを選択して供給する。また、進角値保持レジスタ２０５１に保持された進角値Ｍを動作中に書き換える場合には、書き込み要求を同期化するために進角値保持レジスタ２０５１に選択回路２０３０の出力が供給される。
【００８２】
図１に示す例では、選択回路２０３０の中心タップはｎ／２となっているが、出力サンプリング・クロック波形、制御回路２０５０の遅延、バレルシフタ２０２０の遅延および配線の伝搬遅延に応じて、中心タップをｎ／２からずらす場合もある。ここで、図１に示すバレルシフタ２０２０の出力クロックのうちφｎ／２−ｍやφｎ／２＋ｍのｍはＭ／２の程度である。Ｍを大きくして多出力間の論理をとることによってより短いサンプリング・パルスを得ることができる。また、Ｍをｎ／２以下とすることもてきる。
【００８３】
ここで、選択回路２０３０、加算器２０５２、レジスタ２０５３およびデコーダ２０５４を複数組設けた構成、またはそれらとともにバレルシフタ２０２０も複数設けた構成としてもよく、そのような場合には多相ＶＣＯ２０１０を共有した構成で複数のサンプリング・クロックが得られる。したがって、通信分野で有用な直交サンプリング・クロックを得ることがてきる。また、制御回路２０５０をパイプライン構成としてもよい。その場合には、加算器２０５２、レジスタ２０５３およびデコーダ２０５４を複数組設ける必要はなく、デコーダ２０５４の前後でオフセットを加算するだけで高速で複数相のサンプリング・クロックを得ることができる。
【００８４】
サンプラ２０４０は、信号の標本化をおこなう回路であって、ＡＤ変換器、サンプルドアナログ（スイッチドキャパシタ回路、スイッチドカレント回路等）、トラック・アンド・ホールド回路、ラッチドコンパレータや識別器などで構成される。
【００８５】
上述した実施の形態によれば、発振周波数ｆｏのＮ相のクロックを出力する多相ＶＣＯ２０１０と、その多相ＶＣＯ２０１０の出力を各サイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得るバレルシフタ２０２０と、そのクロックを用いて入力信号を標本化するサンプラ２０４０とを具備し、多相ＶＣＯ２０１０は発振周波数ｆｏのＮ相のクロックを出力し、その出力をバレルシフタ２０２０が各サイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得、そのクロックを用いてサンプラ２０４０が入力信号を標本化するため、一定の位相差を有し、かつ周波数の安定した位相雑音の少ない多相クロックを得ることが可能な発振回路から出力されたサンプリング・クロックを用いて入力信号のサンプリングをおこなうことができる。
【００８６】
以上において本発明は、多相ＶＣＯ２０１０が８相のクロックを発生する場合に限らず、多相ＶＣＯが２〜７相または９相以上のクロックを出力する構成にも適用可能である。
【００８７】
【発明の効果】
本発明によれば、発振手段が発振周波数ｆｏのＮ相のクロックを出力し、その出力を選択手段が各サイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得、そのクロックを用いてサンプリング手段が入力信号を標本化するため、一定の位相差を有し、かつ周波数の安定した位相雑音の少ない多相クロックを得ることが可能な発振手段から出力されたサンプリング・クロックを用いて入力信号のサンプリングをおこなうことができる。
【図面の簡単な説明】
【図１】本発明にかかるサンプリング回路の構成の一例を示す概略図である。
【図２】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例１を示す概略図である。
【図３】図２に示す多相ＶＣＯの発振信号のシミュレーション結果を示す波形図である。
【図４】図３に示す波形の一部（発振開始初期）を拡大して示す波形図である。
【図５】図３に示す波形の一部（安定期）を拡大して示す波形図である。
【図６】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例２を示す概略図である。
【図７】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例３を示す概略図である。
【図８】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例４を示す概略図である。
【図９】図８に示す発振回路の発振信号のシミュレーション結果を示す波形図である。
【図１０】図９に示す波形の一部（発振開始初期）を拡大して示す波形図である。
【図１１】図９に示す波形の一部（安定期）を拡大して示す波形図である。
【図１２】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例５を示す概略図である。
【図１３】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例６を示す概略図である。
【図１４】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例７を示す概略図である。
【図１５】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例８を示す概略図である。
【図１６】図１５に示す発振回路に供給するバイアス電圧の波形を示す波形図である。
【図１７】図１５に示す発振回路の発振信号のシミュレーション結果を示す波形図である。
【図１８】図１７に示す波形の一部（発振開始初期）を拡大して示す波形図である。
【図１９】図１７に示す波形の一部（安定期）を拡大して示す波形図である。
【図２０】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例９を示す概略図である。
【図２１】図２０に示す発振回路における発振回路セル対の構成を示す概略図である。
【図２２】図２１に示す発振回路セル対に用いられる対称化インダクタの一例を示す平面図である。
【図２３】図２０に示す発振回路において段間の発振位相差の向きを決めるためのスタータ回路の構成を示す概略図である。
【図２４】図２０に示す発振回路の発振開始時のＶｂ２１〜Ｖｂ２８と各発振回路セル対内のゲイントランジスタのベース間の差動電圧の波形を示す波形図である。
【図２５】図２０に示す発振回路の動作安定状態におけるＶｂ２１〜Ｖｂ２８と各発振回路セル対内のゲイントランジスタのベース間の差動電圧の波形を示す波形図である。
【図２６】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例１０を示す概略図である。
【図２７】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例１１を示す概略図である。
【図２８】本発明にかかるサンプリング回路を構成するバレルシフタの構成を示す概略図である。
【図２９】図２８に示すバレルシフタの要部を拡大して示す概略図である。
【符号の説明】
２０１０ 多相ＶＣＯ（発振手段）
２０２０ バレルシフタ（選択手段）
２０２１ａ，２０２１ｂ，２０２１ｃ 入力端子
２０２２ａ，２０２２ｂ，２０２２ｃ シフト部
２０２３ａ〜２０２３ｈ 出力端子
２０４０ サンプラ（サンプリング手段）
２０５０ 制御回路
【発明の属する技術分野】
本発明は、サンプリング回路に関心し、特に線形性歪みを有する増幅器と共振器とを備えた複数の発振回路セルを、それぞれの前記共振器を構成するリアクタンスの一部を介して相互に接続してなる発振回路を用い、その発振回路から出力された位相の異なる複数のクロックの中から、サイクルごとに一つのクロックを選択してサンプリングに用いるサンプリング回路に関する。
【０００２】
【従来の技術】
携帯電話、携帯情報機器や情報端末、それらの基地局、地域無線通信システム、または光通信システムなど、マイクロ波からミリ波帯の周波数帯域を用いる通信装置、あるいは複数の離間した帯域または広い連続した帯域を用いる携帯電話や携帯情報機器や情報端末などの通信装置において使用されるサンプリング回路では、位相の異なる複数のクロックが必要とされる。位相の異なる複数のクロックを生成する技術として、従来、複数のＶＣＯを用意し、それらを切り替えて使う技術や、ＴＣＸＯとプリスケーラとＰＬＬとからなるアナログシンセサイザーを用いる技術や、リングオシレータと加算器とレジスタとマルチプレクサとＤＦＦとからなる発振回路を用いる技術（ＪＳＳＣ Ｊｕｎｅ’２０００ ｐｐ８３５−８４６）がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、位相の異なる複数のクロックを生成するにあたり、上述した複数のＶＣＯを切り替えて使う技術では、使用する帯域幅が広くなるにつれて多数のＶＣＯが必要となり、それらの間の調整が困難となるという不都合がある。また、上述したアナログシンセサイザーを用いる技術では、外部ＴＣＸＯが必要であるということと、プリスケーラの分周比が大きくなるほど位相雑音が大きくなるということと、周波数の引き込みに時間がかかるという問題点がある。また、上述したリングオシレータを用いる技術では、リングオシレータと加算器等の論理回路からの位相雑音が小さくならないという問題点がある。
【０００４】
本発明は、上記問題点に鑑みてなされたものであって、一定の位相差を有し、かつ周波数の安定した位相雑音の少ない多相クロックを得ることが可能な発振回路を用いたサンプリング回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかるサンプリング回路は、発振周波数ｆｏのＮ相のクロックを出力する発振手段（多相ＶＣＯ）と、その発振手段（多相ＶＣＯ）の出力を各クロックサイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得るバレルシフタと、そのクロックを用いて入力信号を標本化するサンプリング手段（サンプラ）とを有する。進角値保持レジスタに保持された進角値Ｍと、レジスタに一時保持された加算器の出力値とを加算器で加算し、その値をデコーダでデコードしてバレルシフタのシフト量を決定する。バレルシフタは、加算器、レジスタおよびデコーダに、サンプリング・クロックとは異なる位相のクロックを選択して供給する。
【０００６】
この発明によれば、発振手段（多相ＶＣＯ）は発振周波数ｆｏのＮ相のクロックを出力し、その出力を選択手段（バレルシフタ）が各サイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得、サンプリング手段（サンプラ）はそのクロックを用いて入力信号を標本化する。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかるサンプリング回路の構成の一例を示す概略図である。このサンプリング回路は、発振手段である多相ＶＣＯ２０１０、選択手段であるバレルシフタ２０２０、選択回路２０３０、サンプリング手段であるサンプラ２０４０、および制御回路２０５０を備えている。
【０００８】
このサンプリング回路では、多相ＶＣＯ２０１０は発振周波数ｆｏのＮ相のクロックを出力し、その出力をバレルシフタ２０２０が各サイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得、そのクロックを用いてサンプラ２０４０において入力信号の標本化をおこなう。
【０００９】
図２は、多相ＶＣＯ２０１０を構成する発振回路の実施例１を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図２において点線で囲むセル）１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８を有する。各発振回路セル１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８は同一構成の発振回路であり、特に限定しないが、たとえばコルピッツ発振回路で構成される。なお、図２では、１個の発振回路セル１０１について具体的な回路図を示し、残りの７個の発振回路セルについては図示省略している（他の図においても同じ）。
【００１０】
発振回路セル１０１は、インダクタ１、分割容量としてのキャパシタ２、結合容量としてのキャパシタ３、抵抗４、ＭＯＳトランジスタ５および電流源６により構成されている。インダクタ１、キャパシタ２およびキャパシタ３は共振器を構成している。抵抗４、ＭＯＳトランジスタ５および電流源６は帰還増幅器を構成している。
【００１１】
インダクタ１の一端にはバイアス電圧Ｖｂ１が印加される。インダクタ１の他端はＭＯＳトランジスタ５のゲートに接続されている。ＭＯＳトランジスタ５のソースおよびドレインは、それぞれ電流源６および抵抗４の一端に接続されている。抵抗４の他端には電源電圧が印加される。キャパシタ２は、ＭＯＳトランジスタ５のソースとゲートとの間に接続されている。
【００１２】
キャパシタ３は、ＭＯＳトランジスタ５のソースと、隣り合う別の発振回路セル（図２では、発振回路セル１０８）内の図示省略したＭＯＳトランジスタのソースとの間に接続される。ＭＯＳトランジスタ５のドレイン出力がクロック信号φ１として外部へ出力される。なお、図２では、発振回路セル１０１と発振回路セル１０８は隣り合うように示されてはいないが、実際の回路では、隣り合う構成となる。
【００１３】
その他の発振回路セル１０２，１０３，１０４，１０５，１０６，１０７，１０８の構成は上述した発振回路セル１０１と同じであるので、説明を省略する。また、発振回路セル１０２と発振回路セル１０１、発振回路セル１０３と発振回路セル１０２、発振回路セル１０４と発振回路セル１０３、発振回路セル１０５と発振回路セル１０４、発振回路セル１０６と発振回路セル１０５、発振回路セル１０７と発振回路セル１０６、および発振回路セル１０８と発振回路セル１０７は、それぞれ上述した発振回路セル１０１と発振回路セル１０８との接続関係と同様、各発振回路セルのキャパシタ３を介して相互に接続される。
【００１４】
ここで、結合容量であるキャパシタ３は共振容量として機能している。すべてのキャパシタ３の容量が同じである場合、その容量をＣｒｉ、キャパシタ２の容量をＣｆｉ、インダクタ１のインダクタンスをＬｉとすると、各発振回路セル１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８は、つぎの式で表される周波数ωｏｓｃで発振する。なお、ｉは添え字であり、発振回路セル１０１、発振回路セル１０２、・・・にはそれぞれｉ＝１、ｉ＝２、・・・が対応する。
【００１５】
ωｏｓｃ＝１／√（Ｌｉ（Ｃｆｉ・Ｃｒｉ）／（Ｃｆｉ＋Ｃｒｉ））
【００１６】
また、キャパシタ３は、隣り合う発振回路セル間の発振クロックの位相差を２π／ｎ、ここではｎ＝８であるから２π／８、すなわち４５°とする機能を有する。これは、各発振回路セル１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８における振幅制御機構により、ある隣り合う発振回路セル間の発振位相差が２π／ｎ、すなわちここでは４５°よりも少し大きい場合には、他の隣り合う発振回路セル間の位相差が小さくなり、そこで減衰する。その結果、各発振回路セル１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８で等位相差の発振が安定化するからである。
【００１７】
したがって、各発振回路セル１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ８が出力されることになる。図３〜図５に、図２に示す発振回路の発振信号のシミュレーション結果を示す。図４は、図３に示す波形の一部であり、発振開始初期の波形を拡大したものである。また、図５は、図３に示す波形のうち、発振が安定した状態での波形を拡大して示したものである。図４からわかるように発振開始初期においては８個のクロックは略同相で発振しているが、発振状態が安定すると、図５に示すように８個のクロックが等位相差（４５°の位相差）で発振していることがわかる。
【００１８】
図６は、多相ＶＣＯ２０１０を構成する発振回路の実施例２を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図６において点線で囲むセル）２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８を有し、隣り合う発振回路セル間をダイオード７で相互に接続したものである。ここでは、ダイオード７のｐｎ接合による接合容量を結合容量として利用している。
【００１９】
なお、各発振回路セル２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８は同一構成の発振回路であり、図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成であるが、その実施例１のキャパシタ３がないことと、キャパシタ２がＭＯＳトランジスタ５のソースとドレインとの間に接続されている点が異なる。その他の構成や機能については実施例１の発振回路と同じである。
【００２０】
各発振回路セル２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ８が出力される。実施例１の発振回路では発振安定時に発振回路セル１０１から発振回路セル１０８へ向かう向きで位相が遅くなるのか、その逆向きで位相が遅くなるのかは発振開始時の種々の状態によってその都度決まるが、この実施例２ではダイオード７の向きによって位相が遅くなる向きが決まる。図６に示す例では、発振回路セル２０１から発振回路セル２０８へ向かう向きで位相が遅くなる。
【００２１】
図７は、多相ＶＣＯ２０１０を構成する発振回路の実施例３を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図７において点線で囲むセル）３０１，３０２，３０３，３０４，３０５，３０６，３０７，３０８を有し、隣り合う発振回路セル間をキャパシタ３とキャパシタ８で相互に接続したものである。キャパシタ３は、隣り合う発振回路セルのＭＯＳトランジスタ５のソース間に接続されている。
【００２２】
キャパシタ８は、隣り合う発振回路セルにおいて、前段の発振回路セルのＭＯＳトランジスタ５のゲートと後段の発振回路セルのＭＯＳトランジスタ５のソースとの間に接続されている。図７で説明すれば、キャパシタ８は、発振回路セル３０８のＭＯＳトランジスタ５（図示省略）のゲートと発振回路セル３０１のＭＯＳトランジスタ５のソースとの間に接続されている。同様に、キャパシタ８は、発振回路セル３０１のＭＯＳトランジスタ５のゲートと発振回路セル３０２のＭＯＳトランジスタ５（図示省略）のソースとの間に接続されている。他の、隣り合う発振回路セル間においても同様である。
【００２３】
各発振回路セル３０１，３０２，３０３，３０４，３０５，３０６，３０７，３０８は同一構成の発振回路であり、図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成であるが、その実施例１のキャパシタ２がない点が異なる。その他の構成や機能については実施例１と同じである。
【００２４】
各発振回路セル３０１，３０２，３０３，３０４，３０５，３０６，３０７，３０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ８が出力される。この実施例３では、位相が遅くなる向きが常に一定であり、図７に示す例では、発振回路セル３０１から発振回路セル３０８へ向かう向きで位相が遅くなる。
【００２５】
図８は、多相ＶＣＯ２０１０を構成する発振回路の実施例４を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図８において点線で囲むセル）４０１，４０２，４０３，４０４，４０５，４０６，４０７，４０８を有し、各発振回路セルの増幅器をバイポーラトランジスタ９で構成するとともに、隣り合う発振回路セル間をキャパシタ３とキャパシタ８で相互に接続したものである。キャパシタ３は、隣り合う発振回路セルのバイポーラトランジスタ９のエミッタ間に接続されている。
【００２６】
キャパシタ８は、隣り合う発振回路セルにおいて、前段の発振回路セルのバイポーラトランジスタ９のエミッタと後段の発振回路セルのバイポーラトランジスタ９のベースとの間に接続されている。図８において説明すれば、キャパシタ８は、発振回路セル４０８のバイポーラトランジスタ９（図示省略）のエミッタと発振回路セル４０１のバイポーラトランジスタ９のベースとの間に接続されている。同様に、キャパシタ８は、発振回路セル４０１のバイポーラトランジスタ９のエミッタと発振回路セル４０２のバイポーラトランジスタ９（図示省略）のベースとの間に接続されている。他の、隣り合う発振回路セル間においても同様である。
【００２７】
各発振回路セル４０１，４０２，４０３，４０４，４０５，４０６，４０７，４０８は同一構成の発振回路であり、図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成であるが、ＭＯＳトランジスタ５に代えてバイポーラトランジスタ９を用いていることと、その実施例１のキャパシタ２がない点が異なる。その他の構成や機能については実施例１と同じである。
【００２８】
各発振回路セル４０１，４０２，４０３，４０４，４０５，４０６，４０７，４０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ８が出力される。この実施例４では、位相が遅くなる向きが常に一定であり、図８に示す例では、発振回路セル４０１から発振回路セル４０８へ向かう向きで位相が遅くなる。
【００２９】
図９〜図１１に、図８に示す発振回路の発振信号のシミュレーション結果を示す。図１０は、図９に示す波形の一部であり、発振開始初期の波形を拡大したものである。また、図１１は、図９に示す波形のうち、発振が安定した状態での波形を拡大して示したものである。図１０からわかるように発振開始初期においては８個のクロックは略同相で発振しているが、発振状態が安定すると、図１１に示すように８個のクロックが等位相差で発振していることがわかる。
【００３０】
図１２は、多相ＶＣＯ２０１０を構成する発振回路の実施例５を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図１２において点線で囲むセル）５０１，５０２，５０３，５０４，５０５，５０６，５０７，５０８を有し、隣り合う発振回路セル間をキャパシタ３とキャパシタ１０で相互に接続したものである。
【００３１】
また、各発振回路セル５０１，５０２，５０３，５０４，５０５，５０６，５０７，５０８において、ＭＯＳトランジスタ５のソースと電流源６との間にＭＯＳトランジスタ１１が、スタックされた増幅器として接続されている。各ＭＯＳトランジスタ１１のゲートには、バイアス電圧Ｖｂ２が印加される。
【００３２】
キャパシタ３は、隣り合う発振回路セルのスタックされたＭＯＳトランジスタ１１のソース間に接続されている。キャパシタ１０は、隣り合う発振回路セルにおいて、前段の発振回路セルのＭＯＳトランジスタ５のソースと後段の発振回路セルのスタックされたＭＯＳトランジスタ１１のソースとの間に接続されている。
【００３３】
図１２において説明すれば、キャパシタ１０は、発振回路セル５０８のＭＯＳトランジスタ５（図示省略）のソースと発振回路セル５０１のスタックされたＭＯＳトランジスタ１１のソースとの間に接続されている。同様に、キャパシタ１０は、発振回路セル５０１のＭＯＳトランジスタ５のソースと発振回路セル５０２のスタックされたＭＯＳトランジスタ１１（図示省略）のソースとの間に接続されている。他の、隣り合う発振回路セル間においても同様である。
【００３４】
各発振回路セル５０１，５０２，５０３，５０４，５０５，５０６，５０７，５０８は同一構成の発振回路であり、図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成であるが、ＭＯＳトランジスタ１１がＭＯＳトランジスタ５にスタックされて設けられている点が異なる。その他の構成や機能については実施例１と同じである。
【００３５】
各発振回路セル５０１，５０２，５０３，５０４，５０５，５０６，５０７，５０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ８が出力される。この実施例５では、位相が遅くなる向きが常に一定であり、図１２に示す例では、発振回路セル５０１から発振回路セル５０８へ向かう向きで位相が遅くなる。また、この実施例５によれば、スタックされた増幅器が設けられているため、利得を上げることができる。
【００３６】
図１３は、多相ＶＣＯ２０１０を構成する発振回路の実施例６を示す概略図である。この発振回路は、８個の発振回路セル６０１，６０２，６０５，６０６，６０８，・・・を有し、隣り合う発振回路セルにおいて、それぞれのＭＯＳトランジスタ５のゲート間をインダクタ１２で接続したものである。また、この発振回路では、π／２ずつ位相がずれる発振回路セルどうしの、スタックされたＭＯＳトランジスタ１１のソース間がキャパシタ１３により相互に接続されている。なお、各発振回路セル６０１，６０２，６０５，６０６，６０８，・・・は同一構成の発振回路であり、基本的に図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成である。スタックされたＭＯＳトランジスタ１１は省略可能である。
【００３７】
各発振回路セル６０１，６０２，６０５，６０６，６０８，・・・からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，φ５，φ６，φ８，・・・が出力される。この実施例６では、位相が遅くなる向きが常に一定であり、図１３に示す例では、発振回路セル６０１から発振回路セル６０８へ向かう向きで位相が遅くなる。また、この実施例６によれば、スタックされた増幅器が設けられているため、利得を上げることができる。
【００３８】
図１４は、多相ＶＣＯ２０１０を構成する発振回路の実施例７を示す概略図である。この発振回路は、８個の発振回路セル７０１，７０２，・・・，７０８を有し、実施例６と同様に、隣り合う発振回路セルにおいて、それぞれのＭＯＳトランジスタ５のゲート間をインダクタ１２で接続したものである。また、この発振回路では、発振回路セル７０１，７０２，・・・，７０８において位相が遅くなる向きを決めるため、隣り合う発振回路セルにおいて前段の発振回路セルのＭＯＳトランジスタ５のゲートと、後段の発振回路セルのＭＯＳトランジスタ５のソースとの間にキャパシタ１４が接続されている。なお、各発振回路セル７０１，７０２，・・・，７０８は同一構成の発振回路であり、基本的に図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成である。
【００３９】
各発振回路セル７０１，７０２，・・・，７０８からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，・・・，φ８が出力される。この実施例７では、位相が遅くなる向きが常に一定であり、図１４に示す例では、発振回路セル７０１から発振回路セル７０８へ向かう向きで位相が遅くなる。
【００４０】
図１５は、多相ＶＣＯ２０１０を構成する発振回路の実施例８を示す概略図である。この発振回路は、８個の発振回路セル８０１，８０２，・・・を有し、隣り合う発振回路セルにおいて、各発振回路セル８０１，８０２，・・・の増幅器を構成するバイポーラトランジスタ９のエミッタどうしをキャパシタ３で接続したものである。
【００４１】
また、この発振回路では、発振回路セル８０１，８０２，・・・において位相が遅くなる向きを決めるため、各発振回路セル８０１，８０２，・・・の電流源６（たとえばバイポーラトランジスタ）のバイアス電圧Ｖｂ３１，Ｖｂ３２，・・・をオン／オフするタイミングを図１６に示すようにずらす構成となっている。なお、各発振回路セル８０１，８０２，・・・は同一構成の発振回路であり、基本的に図２に示す多相ＶＣＯ２０１０の実施例１と略同様の構成である。
【００４２】
各発振回路セル８０１，８０２，・・・からは、たとえば４５°ずつ位相がずれた８個のクロックφ１，φ２，・・・が出力される。この実施例８では、位相が遅くなる向きが常に一定であり、図１５に示す例では、発振回路セル８０１から発振回路セル８０２へ向かう向きで位相が遅くなる。また、この実施例８によれば、発振開始時に共振器に残るエネルギーを有効に放出した後、所望の向きに位相が遅れるように発振を再開させることができる。なお、各発振回路セルに独立してオン／オフ可能な電源スイッチ等を設けた構成としてもよい。
【００４３】
図１７〜図１９に、図１５に示す発振回路の発振信号のシミュレーション結果を示す。図１８は、図１７に示す波形の一部であり、発振開始初期の波形を拡大したものである。また、図１９は、図１７に示す波形のうち、発振が安定した状態での波形を拡大して示したものである。図１８からわかるように発振開始初期においては８個のクロックは略同相で発振しているが、発振状態が安定すると、図１９に示すように８個のクロックが等位相差で発振していることがわかる。
【００４４】
図２０は、多相ＶＣＯ２０１０を構成する発振回路の実施例９を示す概略図である。この発振回路は、動作が相補的になる０段目の発振回路セルと４段目の発振回路セルからなる発振回路セル対（以下、０−４発振回路セル対とする）９０１、１段目の発振回路セルと５段目の発振回路セルからなる発振回路セル対（以下、１−５発振回路セル対とする）９０２、２段目の発振回路セルと６段目の発振回路セルからなる発振回路セル対（以下、２−６発振回路セル対とする）９０３、３段目の発振回路セルと７段目の発振回路セルからなる発振回路セル対（以下、３−７発振回路セル対とする）９０４を備えている。
【００４５】
各発振回路セル対９０１，９０２，９０３，９０４は、同一構成のものであり、Ｏ＋、Ｏ−、ｒ１、ｒ２、ｄ１、d２、ｂ２およびｂ２’の８個の端子を備えている。なお、各発振回路セル対９０１，９０２，９０３，９０４に実際に端子があるわけではないが、後述する発振回路セル対の説明の都合上、端子と表現する。また、図２０においてＯ＋またはＯ−の端子に付されている０〜７の数字は、それぞれ０段目〜７段目の各発振回路セルに対応する。また、図２０においては、ｂ２端子はｂ２４、ｂ２５、ｂ２６およびｂ２７の各端子に相当し、ｂ２’端子はｂ２０、ｂ２１、ｂ２２およびｂ２３の各端子に相当する。
【００４６】
０−４発振回路セル対９０１のＯ−端子は、０段目の発振回路セルのクロックを出力する。０−４発振回路セル対９０１のＯ＋端子は、４段目の発振回路セルのクロックを出力する。この４段目の発振回路セルのクロックは、０段目のクロックから位相が１８０°遅れる。１−５発振回路セル対９０２のＯ−端子は、１段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから４５°遅れた位相となる。１−５発振回路セル対９０２のＯ＋端子は、５段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから２２５°遅れた位相となる。
【００４７】
２−６発振回路セル対９０３のＯ−端子は、２段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから９０°遅れた位相となる。２−６発振回路セル対９０３のＯ＋端子は、６段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから２７０°遅れた位相となる。３−７発振回路セル対９０４のＯ−端子は、３段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから１３５°遅れた位相となる。３−７発振回路セル対９０４のＯ＋端子は、７段目の発振回路セルのクロックを出力し、このクロックは０段目のクロックから３１５°遅れた位相となる。
【００４８】
ｂ２０端子、ｂ２１端子、ｂ２２端子、ｂ２３端子、ｂ２４端子、ｂ２５端子、ｂ２６端子およびｂ２７端子は、それぞれ０段目、１段目、２段目、３段目、４段目、５段目、６段目、７段目の各発振回路セルの電流源にバイアス電圧Ｖｂ２を供給するための端子である。
【００４９】
０−４発振回路セル対９０１のｄ１端子と１−５発振回路セル対９０２のｄ１端子との間、１−５発振回路セル対９０２のｄ１端子と２−６発振回路セル対９０３のｄ１端子との間、２−６発振回路セル対９０３のｄ１端子と３−７発振回路セル対９０４のｄ２端子との間、および３−７発振回路セル対９０４のｄ１端子と０−４発振回路セル対９０１のｄ１端子との間には、それぞれ容量Ｃ３のキャパシタ６１，６２，６３，６４が接続されている。
【００５０】
０−４発振回路セル対９０１のｄ２端子と１−５発振回路セル対９０２のｄ２端子との間、１−５発振回路セル対９０２のｄ２端子と２−６発振回路セル対９０３のｄ２端子との間、２−６発振回路セル対９０３のｄ２端子と３−７発振回路セル対９０４のｄ１端子との間、および３−７発振回路セル対９０４のｄ２端子と０−４発振回路セル対９０１のｄ２端子との間には、それぞれ容量Ｃ２のキャパシタ６５，６６，６７，６８が接続されている。
【００５１】
０−４発振回路セル対９０１のｒ１端子と１−５発振回路セル対９０２のｄ１端子との間、１−５発振回路セル対９０２のｒ１端子と２−６発振回路セル対９０３のｄ１端子との間、２−６発振回路セル対９０３のｒ１端子と３−７発振回路セル対９０４のｄ２端子との間、および３−７発振回路セル対９０４のｒ１端子と０−４発振回路セル対９０１のｄ１端子との間には、それぞれ容量ＣＳのキャパシタ６９，７０，７１，７２が接続されている。
【００５２】
０−４発振回路セル対９０１のｒ２端子と１−５発振回路セル対９０２のｄ２端子との間、１−５発振回路セル対９０２のｒ２端子と２−６発振回路セル対９０３のｄ２端子との間、２−６発振回路セル対９０３のｒ２端子と３−７発振回路セル対９０４のｄ１端子との間、および３−７発振回路セル対９０４のｒ２端子と０−４発振回路セル対９０１のｄ２端子との間には、それぞれ容量ＣＳのキャパシタ７３，７４，７５，７６が接続されている。
【００５３】
ここで、図２０に示すように、２−６発振回路セル対９０３のｄ１端子がキャパシタ６３を介して３−７発振回路セル対９０４のｄ２端子に接続され、かつ２−６発振回路セル対９０３のｄ２端子がキャパシタ６７を介して３−７発振回路セル対９０４のｄ１端子に接続されているように、２−６発振回路セル対９０３と３−７発振回路セル対９０４との間において、結線状態が交差している。しかし、実際の配線間の交差の数は段間の結合部８箇所について同じであり、寄生インピーダンスはすべての箇所について一様となる。
【００５４】
図２１は、図２０に示す発振回路における発振回路セル対の構成を示す概略図である。この発振回路セル対は、６個のキャパシタ２１，２２，２３，２４、２５，２６、４個のインダクタ２７，２８，２９，３０、５個の抵抗３１，３２，３３，３４，４１、２個のバラクタ・ダイオード３５，３６、４個のトランジスタ３７，３８，３９，４０を備えている。
【００５５】
第１のトランジスタ３７のベースは第１のインダクタ２７の一端に接続されている。第１のインダクタ２７の他端は、第１の抵抗３１の一端に接続されている。第１の抵抗３１の他端にはバイアス電圧Ｖｂ１が印加される。第１のインダクタ２７と第１の抵抗３１との接続ノードと、アノードが第５の抵抗４１を介して接地された第１のバラクタ・ダイオード３５と第２の抵抗３２との接続ノードとの間には、第１のキャパシタ２１が接続される。第２の抵抗３２には制御電圧Ｖｃｏｎｔが印加される。
【００５６】
第１のトランジスタ３７のエミッタは第２のトランジスタ３８のコレクタに接続されている。第２のトランジスタ３８のベースはｂ２’端子に接続されている。第２のトランジスタ３８のエミッタは接地される。また、第１のトランジスタ３７のエミッタとベースとの間には第２のキャパシタ２２が接続されている。第１のトランジスタ３７のコレクタは第３のキャパシタ２３の一方の電極に接続されている。第３のキャパシタ２３の他方の電極はＯ−端子に接続されている。また、第１のトランジスタ３７のコレクタは、第２のインダクタ２８の一端に接続されている。第２のインダクタ２８の他端には電源電圧が印加される。第１のトランジスタ３７のベースおよびエミッタはそれぞれｒ２端子およびｄ２端子にそれぞれ接続されている。
【００５７】
同様に、第３のトランジスタ３９のベースは第３のインダクタ２９の一端に接続されている。第３のインダクタ２９の他端は、第３の抵抗３３の一端に接続されている。第３の抵抗３３の他端にはバイアス電圧Ｖｂ１が印加される。第３のインダクタ２９と第３の抵抗３３との接続ノードと、アノードが第５の抵抗４１を介して接地された第２のバラクタ・ダイオード３６と第４の抵抗３４との接続ノードとの間には、第４のキャパシタ２４が接続される。第４の抵抗３４には制御電圧Ｖｃｏｎｔが印加される。
【００５８】
第３のトランジスタ３９のエミッタは第４のトランジスタ４０のコレクタに接続されている。第４のトランジスタ４０のベースはｂ２端子に接続されている。第４のトランジスタ４０のエミッタは接地される。また、第３のトランジスタ３９のエミッタとベースとの間には第５のキャパシタ２５が接続されている。第３のトランジスタ３９のコレクタは第６のキャパシタ２６の一方の電極に接続されている。第６のキャパシタ２６の他方の電極はＯ＋端子に接続されている。また、第３のトランジスタ３９のコレクタは、第４のインダクタ３０の一端に接続されている。第４のインダクタ３０の他端には電源電圧が印加される。第３のトランジスタ３９のベースおよびエミッタはそれぞれｒ１端子およびｄ１端子にそれぞれ接続されている。
【００５９】
このように構成された発振回路セル対では、制御電圧Ｖｃｏｎｔを制御して２個のバラクタ・ダイオード３５，３６に加わる電圧を変えることにより発振周波数を制御することになる。
【００６０】
図２２は、第２のインダクタ２８および第４のインダクタ３０を対称化インダクタで構成した場合のコイルの一例を示す平面図である。このコイル５１は、たとえば第１の導電層と、第１の導電層上に層間絶縁膜を介して積層された第２の導電層を用いて形成される。すなわち、コイル５１は、その両端５２，５３と、コイル５１の中点となるセンタ・タップ５４（図２２中、一点鎖線で示す）との間に対称性の良いインダクタが形成されるように、コイル５１が第１の導電層において略３周する間に、適宜第２の導電層およびコンタクト部を経由してコイル５１の線路部どうしが短絡せずに交差するように構成されている。
【００６１】
図２１に示す回路では、センタ・タップ５４に電源電位が印加される。なお、図２２では、第１の導電層に形成された線路部およびコンタクト部は破線で示されており、第２の導電層に形成された線路部は実線で示されている。
【００６２】
第１のインダクタ２７および第３のインダクタ２９を図２２に示すような対称化インダクタで構成することもできる。ただし、この場合には、図２２に示すコイル５１をセンタ・タップ５４にて切断した構成とする必要がある。このような対称化インダクタを用いる理由は、集積回路上で差動信号を扱う場合に小面積で相互インダクタンスを利用した大きなインダクタンスと高いＱが得られるからである。なお、第２のインダクタ２８および第４のインダクタ３０は負荷であるため、一般的なインダクタを用いても発振器として同等の性能が得られる。
【００６３】
このように構成された各発振回路セル対において、第５の抵抗４１は、非平衡の共振エネルギーを消費することにより、上述した構成の対称化インダクタとともに平衡動作を安定化させている。この第５の抵抗４１は、インダクタ等のばらつきにより生ずる位相誤差を緩和する機能を有する。
【００６４】
実施例９の発振回路のように、容量Ｃ２で環状に接続されたｎ相の多相発振器の発振（角）周波数ω０は次式により表される。ただし、Ｃｒ＝８Ｃ２／ｎであり、第２のキャパシタ２２および第５のキャパシタ２５の容量をＣ１、第１のキャパシタ２１および第４のキャパシタ２４の容量をＣｃ、２個のバラクタ・ダイオード３５，３６の容量をＣｖ、第１のインダクタ２７および第３のインダクタ２９のインダクタンスをＬとする。
【００６５】
ω０＝√（（ＣｒＣ１Ｃｃ＋Ｃ１ＣｃＣｖ＋ＣｃＣｖＣｒ＋ＣｖＣｒＣ１）／（ＬＣｒＣ１ＣｃＣｖ））
【００６６】
実施例９の発振回路では、容量ＣＳのキャパシタ７３，７４，７５，７６を設けたことにより、段間の発振位相差の向きが決まる。また、発振開始時に位相が遅くなる向きを決めるために、各発振回路セルの電流源を時間差を設けて投入する構成としてもよい。たとえば図２３に示す構成では、発振開始信号が低レベルに遷移するとインバータＩｎ１，Ｉｎ２の遅延によりトランジスタＴｒがオンしてｂ２０端子、ｂ２１端子、ｂ２２端子、ｂ２３端子、ｂ２４端子、ｂ２５端子、ｂ２６端子およびｂ２７端子に順にバイアス電圧Ｖｂ２が印加され、それによって０段目から７段目まで順に発振回路セルが動作を始める。この遅延には高い精度は必要なく、発振の周期をＴとすると、おおよそＴ／ｎ程度である。
【００６７】
また、図２３に示す構成において、発振開始信号を高レベルとすることによって、各発振回路セルは共振回路に蓄えられたエネルギーを放出して次の発振開始に備えることができる。この回路はＢｉＣＭＯＳテクノロジを用い、ＭＯＳトランジスタＴｒをスイッチとしてバイアス電圧Ｖｂ２を断続するため、共振回路へのノイズの侵入が少ないという利点を有する。
【００６８】
ここで、図２４に、発振開始時のＶｂ２１〜Ｖｂ２８と各発振回路セル対内のゲイントランジスタのベース間の差動電圧の波形を示し、時間が経過して動作が安定した状態の差動電圧の波形を図２５に示す。
【００６９】
図２６は、多相ＶＣＯ２０１０を構成する発振回路の実施例１０を示す概略図である。この発振回路は、たとえば８個の発振回路セル１００１〜１００８について共振器内インダクタをリング状に結合したものであり、図１３に示す発振回路の実施例６において、π／２ずつ位相がずれる発振回路セルどうしの、スタックされたＭＯＳトランジスタ１１のソース間を相互に接続するキャパシタ１３の容量を２個のキャパシタ１５，１６に分割し、その中点を抵抗１７でシャン卜することにより平衡動作を安定化させたものである。この抵抗１７は、インダクタ等のばらつきによる位相誤差、すなわち隣接する発振回路セル間の位相差の２π／８からのずれを緩和する機能を有する。
【００７０】
実施例１０の発振回路の発振周波数ω０は、相数をｎとすると次式で表される。ただし、ゲートにインダクタ１２が接続されたトランジスタ５のソース−ゲート間に接続されたキャパシタ２の容量をＣ１、トランジスタ１１のソース−ドレイン間に接続されたキャパシタ１８の容量をＣ２、キャパシタ１５，１６の容量をＣ３とし、インダクタ１２のインダクタンスをＬとする。
【００７１】
ω０＝√（（Ｃ２Ｃ３＋Ｃ１Ｃ３＋Ｃ１Ｃ２）／（（ｎＬ／８）Ｃ１Ｃ２Ｃ３））
【００７２】
図２７は、多相ＶＣＯ２０１０を構成する発振回路の実施例１１を示す概略図である。この発振回路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝８）の発振回路セル（図２７において点線で囲むセル）１１０１，１１０２，１１０３，１１０４，１１０５，１１０６，１１０７，１１０８を有し、隣り合う発振回路セル間をキャパシタ３で相互に接続したものである。各発振回路セル１１０１〜１１０８においては共振器にｌ／２λのスタブ１９と１／４λのスタブ２０が用いられている。各発振回路セル１１０１〜１１０８の電流源６には、発振開始時にバイアス電圧Ｖｂ０〜Ｖｂ７が順に供給される。また、各発振回路セル１１０１〜１１０８のバラクタ・ダイオード７７に供給される制御電圧Ｖｃ０〜Ｖｃ７は、個々に制御される。それによって、各発振回路セルのばらつきによって隣接発振回路セル間の出力の位相差２π／ｎからのずれが補正されるようになっている。
【００７３】
上述した実施例１〜実施例１１の発振回路のいずれによっても、広い周波数レンジを持ちながら、特に重要な位相ではタイミング・ジッタが少なく、また位相ノイズの劣化が少ないＶＣＯが得られる。それによって、ＶＣＯの製造ばらつきや動作条件による周波数変動を吸収することが容易となり、それを用いるシステムとの集積が容易となる。さらには、広い周波数帯域を使った周波数ホッピングが可能となる。
【００７４】
図２８は、ｎ相、特に限定しないが、図示例では８相（ｎ＝８）の入力クロックをシフトして出力するバレルシフタ２０２０の構成を示す概略図である。バレルシフタ２０２０は、多相ＶＣＯ２０１０からクロックを受け取る複数の入力端子２０２１ａ，２０２１ｂ，２０２１ｃ，・・・と、受け取ったクロックをシフトする複数のシフト部２０２２ａ，２０２２ｂ，２０２２ｃ，・・・と、シフトしたクロックを出力する複数の出力端子２０２３ａ，・・・，２０２３ｈを備えている。入力端子２０２１ａ，・・・、シフト部２０２２ａ，・・・および出力端子２０２３ａ，・・・の数は多相ＶＣＯ２０１０から受け取るクロックの相数に対応している。
【００７５】
図２９は、バレルシフタ２０２０のシフト部の構成を拡大して示す図である。各シフト部２０２２ａ，・・・は同一構成のものであり、シフト部２０２２ａ（２０２２ｂ，・・・）は、ｎ個、すなわちここでは８個のＭＯＳトランジスタ２０２４ａ，・・・，２０２４ｈにより構成されている。そして、制御回路２０５０（図１参照）の後述するデコーダ２０５４から供給されたｎ個、すなわちここでは８個のデコード信号（選択信号）ｓ０，ｓ１，・・・，ｓ７に基づいて、８個のＭＯＳトランジスタ２０２４ａ，・・・のうちのいずれか一つのみがオン状態となる。それによって、出力端子２０２３ａ，・・・，２０２３ｈのうち、オン状態となったＭＯＳトランジスタに対応する端子に、入力端子２０２１ａ（２０２１ｂ，・・・）から入力されたクロックが出力される。
【００７６】
図２８に示すように、各シフト部２０２２ａ，・・・と各出力端子２０２３ａ，・・・との間の結線構造はシフト部ごとに異なるため、８個のシフト部２０２２ａ，・・・から出力された互いに位相の異なる８相のクロックは別々の出力端子２０２３ａ，・・・に出力される。選択信号ｓ１，ｓ２，・・・，ｓ７が変わることによって、各シフト部２０２２ａ，・・・から出力されたクロックの出力先がシフトすることになる。
【００７７】
具体的に説明すると、たとえば図２８に示す例では、選択信号ｓ０のみが高レベルで、他の選択信号が低レベルの場合には、各シフト部２０２２ａ，・・・において図２９の左上のＭＯＳトランジスタ２０２４ａのみがオン状態となる。したがって、図２８において「０」に対応する入力端子２０２１ａから入力されたクロックは、「φ０」に対応する出力端子２０２３ａに出力される。また、図２８において「１」に対応する入力端子２０２１ｂから入力されたクロックは、「φ１」に対応する出力端子２０２３ｂに出力され、「７」に対応する入力端子２０２１ｃから入力されたクロックは、「φ７」に対応する出力端子２０２３ｈに出力される。
【００７８】
それに対して、選択信号ｓ１のみが高レベルで、他の選択信号が低レベルの場合には、各シフト部２０２２ａ，・・・において図２９の左上から二番目のＭＯＳトランジスタ２０２４ｂのみがオン状態となるので、図２８において「０」に対応する入力端子２０２１ａから入力されたクロックは、「φ１」に対応する出力端子２０２３ｂに出力される。また、図２８において「１」に対応する入力端子２０２１ｂから入力されたクロックは、「φ２」に対応する出力端子２０２３ｃに出力され、「７」に対応する入力端子２０２１ｃから入力されたクロックは、「φ０」に対応する出力端子２０２３ａに出力される。
【００７９】
本実施の形態では、バレルシフタ２０２０は、アナログスイッチで構成された選択回路であり、各スイッチはＭＯＳトランジスタにより構成されているとしたが、各スイッチをその他の素子を用いて構成することもできる。
【００８０】
制御回路２０５０（図１参照）は進角値保持レジスタ（Ｍレジスタ）２０５１、加算器２０５２、レジスタ２０５３およびデコーダ２０５４を有する。進角値保持レジスタ２０５１は進角値Ｍを保持する。進角値保持レジスタ２０５１に保持された進角値Ｍは加算器２０５２に供給される。加算器２０５２の出力はレジスタ２０５３に一時保持されて加算器２０５２に戻される。また、加算器２０５２の出力はレジスタ２０５３を介してデコーダ２０５４に供給され、そこでデコードされて選択信号としてバレルシフタ２０２０に供給される。それによって、バレルシフタ２０２０のシフト量が決定される。
【００８１】
選択回路２０３０は、加算器２０５２、レジスタ２０５３およびデコーダ２０５４に、サンプリング・クロックとは異なる位相のクロックを選択して供給する。また、進角値保持レジスタ２０５１に保持された進角値Ｍを動作中に書き換える場合には、書き込み要求を同期化するために進角値保持レジスタ２０５１に選択回路２０３０の出力が供給される。
【００８２】
図１に示す例では、選択回路２０３０の中心タップはｎ／２となっているが、出力サンプリング・クロック波形、制御回路２０５０の遅延、バレルシフタ２０２０の遅延および配線の伝搬遅延に応じて、中心タップをｎ／２からずらす場合もある。ここで、図１に示すバレルシフタ２０２０の出力クロックのうちφｎ／２−ｍやφｎ／２＋ｍのｍはＭ／２の程度である。Ｍを大きくして多出力間の論理をとることによってより短いサンプリング・パルスを得ることができる。また、Ｍをｎ／２以下とすることもてきる。
【００８３】
ここで、選択回路２０３０、加算器２０５２、レジスタ２０５３およびデコーダ２０５４を複数組設けた構成、またはそれらとともにバレルシフタ２０２０も複数設けた構成としてもよく、そのような場合には多相ＶＣＯ２０１０を共有した構成で複数のサンプリング・クロックが得られる。したがって、通信分野で有用な直交サンプリング・クロックを得ることがてきる。また、制御回路２０５０をパイプライン構成としてもよい。その場合には、加算器２０５２、レジスタ２０５３およびデコーダ２０５４を複数組設ける必要はなく、デコーダ２０５４の前後でオフセットを加算するだけで高速で複数相のサンプリング・クロックを得ることができる。
【００８４】
サンプラ２０４０は、信号の標本化をおこなう回路であって、ＡＤ変換器、サンプルドアナログ（スイッチドキャパシタ回路、スイッチドカレント回路等）、トラック・アンド・ホールド回路、ラッチドコンパレータや識別器などで構成される。
【００８５】
上述した実施の形態によれば、発振周波数ｆｏのＮ相のクロックを出力する多相ＶＣＯ２０１０と、その多相ＶＣＯ２０１０の出力を各サイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得るバレルシフタ２０２０と、そのクロックを用いて入力信号を標本化するサンプラ２０４０とを具備し、多相ＶＣＯ２０１０は発振周波数ｆｏのＮ相のクロックを出力し、その出力をバレルシフタ２０２０が各サイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得、そのクロックを用いてサンプラ２０４０が入力信号を標本化するため、一定の位相差を有し、かつ周波数の安定した位相雑音の少ない多相クロックを得ることが可能な発振回路から出力されたサンプリング・クロックを用いて入力信号のサンプリングをおこなうことができる。
【００８６】
以上において本発明は、多相ＶＣＯ２０１０が８相のクロックを発生する場合に限らず、多相ＶＣＯが２〜７相または９相以上のクロックを出力する構成にも適用可能である。
【００８７】
【発明の効果】
本発明によれば、発振手段が発振周波数ｆｏのＮ相のクロックを出力し、その出力を選択手段が各サイクルごとにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得、そのクロックを用いてサンプリング手段が入力信号を標本化するため、一定の位相差を有し、かつ周波数の安定した位相雑音の少ない多相クロックを得ることが可能な発振手段から出力されたサンプリング・クロックを用いて入力信号のサンプリングをおこなうことができる。
【図面の簡単な説明】
【図１】本発明にかかるサンプリング回路の構成の一例を示す概略図である。
【図２】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例１を示す概略図である。
【図３】図２に示す多相ＶＣＯの発振信号のシミュレーション結果を示す波形図である。
【図４】図３に示す波形の一部（発振開始初期）を拡大して示す波形図である。
【図５】図３に示す波形の一部（安定期）を拡大して示す波形図である。
【図６】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例２を示す概略図である。
【図７】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例３を示す概略図である。
【図８】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例４を示す概略図である。
【図９】図８に示す発振回路の発振信号のシミュレーション結果を示す波形図である。
【図１０】図９に示す波形の一部（発振開始初期）を拡大して示す波形図である。
【図１１】図９に示す波形の一部（安定期）を拡大して示す波形図である。
【図１２】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例５を示す概略図である。
【図１３】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例６を示す概略図である。
【図１４】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例７を示す概略図である。
【図１５】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例８を示す概略図である。
【図１６】図１５に示す発振回路に供給するバイアス電圧の波形を示す波形図である。
【図１７】図１５に示す発振回路の発振信号のシミュレーション結果を示す波形図である。
【図１８】図１７に示す波形の一部（発振開始初期）を拡大して示す波形図である。
【図１９】図１７に示す波形の一部（安定期）を拡大して示す波形図である。
【図２０】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例９を示す概略図である。
【図２１】図２０に示す発振回路における発振回路セル対の構成を示す概略図である。
【図２２】図２１に示す発振回路セル対に用いられる対称化インダクタの一例を示す平面図である。
【図２３】図２０に示す発振回路において段間の発振位相差の向きを決めるためのスタータ回路の構成を示す概略図である。
【図２４】図２０に示す発振回路の発振開始時のＶｂ２１〜Ｖｂ２８と各発振回路セル対内のゲイントランジスタのベース間の差動電圧の波形を示す波形図である。
【図２５】図２０に示す発振回路の動作安定状態におけるＶｂ２１〜Ｖｂ２８と各発振回路セル対内のゲイントランジスタのベース間の差動電圧の波形を示す波形図である。
【図２６】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例１０を示す概略図である。
【図２７】本発明にかかるサンプリング回路を構成する多相ＶＣＯの実施例１１を示す概略図である。
【図２８】本発明にかかるサンプリング回路を構成するバレルシフタの構成を示す概略図である。
【図２９】図２８に示すバレルシフタの要部を拡大して示す概略図である。
【符号の説明】
２０１０ 多相ＶＣＯ（発振手段）
２０２０ バレルシフタ（選択手段）
２０２１ａ，２０２１ｂ，２０２１ｃ 入力端子
２０２２ａ，２０２２ｂ，２０２２ｃ シフト部
２０２３ａ〜２０２３ｈ 出力端子
２０４０ サンプラ（サンプリング手段）
２０５０ 制御回路
Claims (5)
- 線形性歪みを有する増幅器と共振器とを備えた複数の発振回路セルが、それぞれの前記共振器を構成するリアクタンスの一部を介して相互に接続されてなり、前記各発振回路セルのそれぞれから、他の発振回路セルから出力されるクロックと位相の異なるクロックを出力する発振手段と、
前記各発振回路セルから出力された互いに位相の異なる複数のクロックの中からクロックサイクルごとに一つのクロックをサンプリング・クロックとして選択するバレルシフタと、
前記バレルシフタのシフト量を制御する制御回路と、
前記バレルシフタにより選択されたサンプリング・クロックを用いて入力信号の標本化をおこなうサンプリング手段と、
を有し、
前記バレルシフタは、前記発振手段から受け取った互いに位相の異なる複数のクロックを一つずつ受け取る複数の入力端子、シフトされた前記互いに位相の異なる複数のクロックを一つずつ出力する出力端子、および前記入力端子を介して、前記発振手段から受け取った互いに位相の異なる複数のクロックをシフトして、前記出力端子に対する出力先を変更する複数のシフト部を有し、
前記制御回路は、前記バレルシフタから出力される互いに位相の異なる複数のクロックのうち、前記サンプリング・クロックとは異なる位相のクロックに基づいて動作することを特徴とするサンプリング回路。 - 前記制御回路は、
進角値を保持する進角値保持レジスタと、前記進角値が入力される加算器と、
前記加算器の出力を保持するレジスタと、前記レジスタの出力が入力され、デコードされた選択信号を前記バレルシフタに供給するデコーダとを有することを特徴とする請求項１に記載のサンプリング回路。 - 前記加算器、前記レジスタおよび前記デコーダに前記サンプリング・クロックとは異なる位相のクロックを選択して供給する選択回路をさらに有することを特徴とする請求項２に記載のサンプリング回路。
- 前記発振回路セル間の相互接続箇所に増幅器を用いたことを特徴とする請求項１〜３のいずれか一つに記載のサンプリング回路。
- 前記増幅器は帰還増幅器であることを特徴とする請求項１〜４のいずれか一つに記載のサンプリング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103538A JP4526202B2 (ja) | 2001-04-02 | 2001-04-02 | サンプリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103538A JP4526202B2 (ja) | 2001-04-02 | 2001-04-02 | サンプリング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002300031A JP2002300031A (ja) | 2002-10-11 |
| JP4526202B2 true JP4526202B2 (ja) | 2010-08-18 |
Family
ID=18956583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001103538A Expired - Fee Related JP4526202B2 (ja) | 2001-04-02 | 2001-04-02 | サンプリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4526202B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10581587B1 (en) * | 2019-04-29 | 2020-03-03 | Advanced Micro Devices, Inc. | Deskewing method for a physical layer interface on a multi-chip module |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2002300031A (ja) | 2002-10-11 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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