JP2002300031A

JP2002300031A - サンプリング回路

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Publication number: JP2002300031A
Application number: JP2001103538A
Authority: JP
Inventors: Takumi Miyashita; 工宮下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-04-02
Filing date: 2001-04-02
Publication date: 2002-10-11
Anticipated expiration: 2021-04-02
Also published as: JP4526202B2

Abstract

(57)【要約】【課題】一定の位相差を有し、かつ周波数の安定した
位相雑音の少ない多相クロックを得ることが可能な発振
手段から出力されたサンプリング・クロックを用いて入
力信号をサンプリングすること。【解決手段】多相ＶＣＯ２０１０は発振周波数ｆｏの
Ｎ相のクロックを出力し、その出力をバレルシフタ２０
２０が各サイクルごとにＭ相シフトして得たｆ＝ｆｏ
（Ｎ＋Ｍ）／Ｎのクロックをもちいてサンプラ２０４０
が入力信号を標本化する。進角値保持レジスタ２０５１
に保持された進角値Ｍと、レジスタ２０５３に保持され
た加算器２０５２の出力値とを加算器２０５２で加算
し、デコーダ２０５４でデコードしてバレルシフタ２０
２０のシフト量を決定する。選択回路２０３０は、加算
器２０５２、レジスタ２０５３およびデコーダ２０５４
に、サンプリング・クロックとは異なる位相のクロック
を選択して供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サンプリング回路
に関心し、特に線形性歪みを有する増幅器と共振器とを
備えた複数の発振回路セルを、それぞれの前記共振器を
構成するリアクタンスの一部を介して相互に接続してな
る発振回路を用い、その発振回路から出力された位相の
異なる複数のクロックの中から、サイクルごとに一つの
クロックを選択してサンプリングに用いるサンプリング
回路に関する。

【０００２】

【従来の技術】携帯電話、携帯情報機器や情報端末、そ
れらの基地局、地域無線通信システム、または光通信シ
ステムなど、マイクロ波からミリ波帯の周波数帯域を用
いる通信装置、あるいは複数の離間した帯域または広い
連続した帯域を用いる携帯電話や携帯情報機器や情報端
末などの通信装置において使用されるサンプリング回路
では、位相の異なる複数のクロックが必要とされる。位
相の異なる複数のクロックを生成する技術として、従
来、複数のＶＣＯを用意し、それらを切り替えて使う技
術や、ＴＣＸＯとプリスケーラとＰＬＬとからなるアナ
ログシンセサイザーを用いる技術や、リングオシレータ
と加算器とレジスタとマルチプレクサとＤＦＦとからな
る発振回路を用いる技術（ＪＳＳＣＪｕｎｅ’２００
０ｐｐ８３５−８４６）がある。

【０００３】

【発明が解決しようとする課題】しかしながら、位相の
異なる複数のクロックを生成するにあたり、上述した複
数のＶＣＯを切り替えて使う技術では、使用する帯域幅
が広くなるにつれて多数のＶＣＯが必要となり、それら
の間の調整が困難となるという不都合がある。また、上
述したアナログシンセサイザーを用いる技術では、外部
ＴＣＸＯが必要であるということと、プリスケーラの分
周比が大きくなるほど位相雑音が大きくなるということ
と、周波数の引き込みに時間がかかるという問題点があ
る。また、上述したリングオシレータを用いる技術で
は、リングオシレータと加算器等の論理回路からの位相
雑音が小さくならないという問題点がある。

【０００４】本発明は、上記問題点に鑑みてなされたも
のであって、一定の位相差を有し、かつ周波数の安定し
た位相雑音の少ない多相クロックを得ることが可能な発
振回路を用いたサンプリング回路を提供することを目的
とする。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明にかかるサンプリング回路は、発振周波数ｆ
ｏのＮ相のクロックを出力する発振手段（多相ＶＣＯ）
と、その発振手段（多相ＶＣＯ）の出力を各サイクルご
とにＭ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋
Ｍ）／Ｎのクロックを得る選択手段（バレルシフタ）
と、そのクロックを用いて入力信号を標本化するサンプ
リング手段（サンプラ）とを有する。進角値保持レジス
タに保持された進角値Ｍと、レジスタに一時保持された
加算器の出力値とを加算器で加算し、その値をデコーダ
でデコードして選択手段（バレルシフタ）のシフト量を
決定する。選択回路は、加算器、レジスタおよびデコー
ダに、サンプリング・クロックとは異なる位相のクロッ
クを選択して供給する。

【０００６】この発明によれば、発振手段（多相ＶＣ
Ｏ）は発振周波数ｆｏのＮ相のクロックを出力し、その
出力を選択手段（バレルシフタ）が各サイクルごとにＭ
相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／
Ｎのクロックを得、サンプリング手段（サンプラ）はそ
のクロックを用いて入力信号を標本化する。

【０００７】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかるサンプリング回路の構成の一例を示す概略図で
ある。このサンプリング回路は、発振手段である多相Ｖ
ＣＯ２０１０、選択手段であるバレルシフタ２０２０、
選択回路２０３０、サンプリング手段であるサンプラ２
０４０、および制御回路２０５０を備えている。

【０００８】このサンプリング回路では、多相ＶＣＯ２
０１０は発振周波数ｆｏのＮ相のクロックを出力し、そ
の出力をバレルシフタ２０２０が各サイクルごとにＭ相
シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎ
のクロックを得、そのクロックを用いてサンプラ２０４
０において入力信号の標本化をおこなう。

【０００９】図２は、多相ＶＣＯ２０１０を構成する発
振回路の実施例１を示す概略図である。この発振回路
は、ｎ個、特に限定しないが、図示例では８個（ｎ＝
８）の発振回路セル（図２において点線で囲むセル）１
０１，１０２，１０３，１０４，１０５，１０６，１０
７，１０８を有する。各発振回路セル１０１，１０２，
１０３，１０４，１０５，１０６，１０７，１０８は同
一構成の発振回路であり、特に限定しないが、たとえば
コルピッツ発振回路で構成される。なお、図２では、１
個の発振回路セル１０１について具体的な回路図を示
し、残りの７個の発振回路セルについては図示省略して
いる（他の図においても同じ）。

【００１０】発振回路セル１０１は、インダクタ１、分
割容量としてのキャパシタ２、結合容量としてのキャパ
シタ３、抵抗４、ＭＯＳトランジスタ５および電流源６
により構成されている。インダクタ１、キャパシタ２お
よびキャパシタ３は共振器を構成している。抵抗４、Ｍ
ＯＳトランジスタ５および電流源６は帰還増幅器を構成
している。

【００１１】インダクタ１の一端にはバイアス電圧Ｖｂ
１が印加される。インダクタ１の他端はＭＯＳトランジ
スタ５のゲートに接続されている。ＭＯＳトランジスタ
５のソースおよびドレインは、それぞれ電流源６および
抵抗４の一端に接続されている。抵抗４の他端には電源
電圧が印加される。キャパシタ２は、ＭＯＳトランジス
タ５のソースとゲートとの間に接続されている。

【００１２】キャパシタ３は、ＭＯＳトランジスタ５の
ソースと、隣り合う別の発振回路セル（図２では、発振
回路セル１０８）内の図示省略したＭＯＳトランジスタ
のソースとの間に接続される。ＭＯＳトランジスタ５の
ドレイン出力がクロック信号φ１として外部へ出力され
る。なお、図２では、発振回路セル１０１と発振回路セ
ル１０８は隣り合うように示されてはいないが、実際の
回路では、隣り合う構成となる。

【００１３】その他の発振回路セル１０２，１０３，１
０４，１０５，１０６，１０７，１０８の構成は上述し
た発振回路セル１０１と同じであるので、説明を省略す
る。また、発振回路セル１０２と発振回路セル１０１、
発振回路セル１０３と発振回路セル１０２、発振回路セ
ル１０４と発振回路セル１０３、発振回路セル１０５と
発振回路セル１０４、発振回路セル１０６と発振回路セ
ル１０５、発振回路セル１０７と発振回路セル１０６、
および発振回路セル１０８と発振回路セル１０７は、そ
れぞれ上述した発振回路セル１０１と発振回路セル１０
８との接続関係と同様、各発振回路セルのキャパシタ３
を介して相互に接続される。

【００１４】ここで、結合容量であるキャパシタ３は共
振容量として機能している。すべてのキャパシタ３の容
量が同じである場合、その容量をＣｒｉ、キャパシタ２
の容量をＣｆｉ、インダクタ１のインダクタンスをＬｉ
とすると、各発振回路セル１０１，１０２，１０３，１
０４，１０５，１０６，１０７，１０８は、つぎの式で
表される周波数ωｏｓｃで発振する。なお、ｉは添え字
であり、発振回路セル１０１、発振回路セル１０２、・
・・にはそれぞれｉ＝１、ｉ＝２、・・・が対応する。

【００１５】ωｏｓｃ＝１／√（Ｌｉ（Ｃｆｉ・Ｃｒ
ｉ）／（Ｃｆｉ＋Ｃｒｉ））

【００１６】また、キャパシタ３は、隣り合う発振回路
セル間の発振クロックの位相差を２π／ｎ、ここではｎ
＝８であるから２π／８、すなわち４５°とする機能を
有する。これは、各発振回路セル１０１，１０２，１０
３，１０４，１０５，１０６，１０７，１０８における
振幅制御機構により、ある隣り合う発振回路セル間の発
振位相差が２π／ｎ、すなわちここでは４５°よりも少
し大きい場合には、他の隣り合う発振回路セル間の位相
差が小さくなり、そこで減衰する。その結果、各発振回
路セル１０１，１０２，１０３，１０４，１０５，１０
６，１０７，１０８で等位相差の発振が安定化するから
である。

【００１７】したがって、各発振回路セル１０１，１０
２，１０３，１０４，１０５，１０６，１０７，１０８
からは、たとえば４５°ずつ位相がずれた８個のクロッ
クφ１，φ２，φ３，φ４，φ５，φ６，φ７およびφ
８が出力されることになる。図３〜図５に、図２に示す
発振回路の発振信号のシミュレーション結果を示す。図
４は、図３に示す波形の一部であり、発振開始初期の波
形を拡大したものである。また、図５は、図３に示す波
形のうち、発振が安定した状態での波形を拡大して示し
たものである。図４からわかるように発振開始初期にお
いては８個のクロックは略同相で発振しているが、発振
状態が安定すると、図５に示すように８個のクロックが
等位相差（４５°の位相差）で発振していることがわか
る。

【００１８】図６は、多相ＶＣＯ２０１０を構成する発
振回路の実施例２を示す概略図である。この発振回路
は、ｎ個、特に限定しないが、図示例では８個（ｎ＝
８）の発振回路セル（図６において点線で囲むセル）２
０１，２０２，２０３，２０４，２０５，２０６，２０
７，２０８を有し、隣り合う発振回路セル間をダイオー
ド７で相互に接続したものである。ここでは、ダイオー
ド７のｐｎ接合による接合容量を結合容量として利用し
ている。

【００１９】なお、各発振回路セル２０１，２０２，２
０３，２０４，２０５，２０６，２０７，２０８は同一
構成の発振回路であり、図２に示す多相ＶＣＯ２０１０
の実施例１と略同様の構成であるが、その実施例１のキ
ャパシタ３がないことと、キャパシタ２がＭＯＳトラン
ジスタ５のソースとドレインとの間に接続されている点
が異なる。その他の構成や機能については実施例１の発
振回路と同じである。

【００２０】各発振回路セル２０１，２０２，２０３，
２０４，２０５，２０６，２０７，２０８からは、たと
えば４５°ずつ位相がずれた８個のクロックφ１，φ
２，φ３，φ４，φ５，φ６，φ７およびφ８が出力さ
れる。実施例１の発振回路では発振安定時に発振回路セ
ル１０１から発振回路セル１０８へ向かう向きで位相が
遅くなるのか、その逆向きで位相が遅くなるのかは発振
開始時の種々の状態によってその都度決まるが、この実
施例２ではダイオード７の向きによって位相が遅くなる
向きが決まる。図６に示す例では、発振回路セル２０１
から発振回路セル２０８へ向かう向きで位相が遅くな
る。

【００２１】図７は、多相ＶＣＯ２０１０を構成する発
振回路の実施例３を示す概略図である。この発振回路
は、ｎ個、特に限定しないが、図示例では８個（ｎ＝
８）の発振回路セル（図７において点線で囲むセル）３
０１，３０２，３０３，３０４，３０５，３０６，３０
７，３０８を有し、隣り合う発振回路セル間をキャパシ
タ３とキャパシタ８で相互に接続したものである。キャ
パシタ３は、隣り合う発振回路セルのＭＯＳトランジス
タ５のソース間に接続されている。

【００２２】キャパシタ８は、隣り合う発振回路セルに
おいて、前段の発振回路セルのＭＯＳトランジスタ５の
ゲートと後段の発振回路セルのＭＯＳトランジスタ５の
ソースとの間に接続されている。図７で説明すれば、キ
ャパシタ８は、発振回路セル３０８のＭＯＳトランジス
タ５（図示省略）のゲートと発振回路セル３０１のＭＯ
Ｓトランジスタ５のソースとの間に接続されている。同
様に、キャパシタ８は、発振回路セル３０１のＭＯＳト
ランジスタ５のゲートと発振回路セル３０２のＭＯＳト
ランジスタ５（図示省略）のソースとの間に接続されて
いる。他の、隣り合う発振回路セル間においても同様で
ある。

【００２３】各発振回路セル３０１，３０２，３０３，
３０４，３０５，３０６，３０７，３０８は同一構成の
発振回路であり、図２に示す多相ＶＣＯ２０１０の実施
例１と略同様の構成であるが、その実施例１のキャパシ
タ２がない点が異なる。その他の構成や機能については
実施例１と同じである。

【００２４】各発振回路セル３０１，３０２，３０３，
３０４，３０５，３０６，３０７，３０８からは、たと
えば４５°ずつ位相がずれた８個のクロックφ１，φ
２，φ３，φ４，φ５，φ６，φ７およびφ８が出力さ
れる。この実施例３では、位相が遅くなる向きが常に一
定であり、図７に示す例では、発振回路セル３０１から
発振回路セル３０８へ向かう向きで位相が遅くなる。

【００２５】図８は、多相ＶＣＯ２０１０を構成する発
振回路の実施例４を示す概略図である。この発振回路
は、ｎ個、特に限定しないが、図示例では８個（ｎ＝
８）の発振回路セル（図８において点線で囲むセル）４
０１，４０２，４０３，４０４，４０５，４０６，４０
７，４０８を有し、各発振回路セルの増幅器をバイポー
ラトランジスタ９で構成するとともに、隣り合う発振回
路セル間をキャパシタ３とキャパシタ８で相互に接続し
たものである。キャパシタ３は、隣り合う発振回路セル
のバイポーラトランジスタ９のエミッタ間に接続されて
いる。

【００２６】キャパシタ８は、隣り合う発振回路セルに
おいて、前段の発振回路セルのバイポーラトランジスタ
９のエミッタと後段の発振回路セルのバイポーラトラン
ジスタ９のベースとの間に接続されている。図８におい
て説明すれば、キャパシタ８は、発振回路セル４０８の
バイポーラトランジスタ９（図示省略）のエミッタと発
振回路セル４０１のバイポーラトランジスタ９のベース
との間に接続されている。同様に、キャパシタ８は、発
振回路セル４０１のバイポーラトランジスタ９のエミッ
タと発振回路セル４０２のバイポーラトランジスタ９
（図示省略）のベースとの間に接続されている。他の、
隣り合う発振回路セル間においても同様である。

【００２７】各発振回路セル４０１，４０２，４０３，
４０４，４０５，４０６，４０７，４０８は同一構成の
発振回路であり、図２に示す多相ＶＣＯ２０１０の実施
例１と略同様の構成であるが、ＭＯＳトランジスタ５に
代えてバイポーラトランジスタ９を用いていることと、
その実施例１のキャパシタ２がない点が異なる。その他
の構成や機能については実施例１と同じである。

【００２８】各発振回路セル４０１，４０２，４０３，
４０４，４０５，４０６，４０７，４０８からは、たと
えば４５°ずつ位相がずれた８個のクロックφ１，φ
２，φ３，φ４，φ５，φ６，φ７およびφ８が出力さ
れる。この実施例４では、位相が遅くなる向きが常に一
定であり、図８に示す例では、発振回路セル４０１から
発振回路セル４０８へ向かう向きで位相が遅くなる。

【００２９】図９〜図１１に、図８に示す発振回路の発
振信号のシミュレーション結果を示す。図１０は、図９
に示す波形の一部であり、発振開始初期の波形を拡大し
たものである。また、図１１は、図９に示す波形のう
ち、発振が安定した状態での波形を拡大して示したもの
である。図１０からわかるように発振開始初期において
は８個のクロックは略同相で発振しているが、発振状態
が安定すると、図１１に示すように８個のクロックが等
位相差で発振していることがわかる。

【００３０】図１２は、多相ＶＣＯ２０１０を構成する
発振回路の実施例５を示す概略図である。この発振回路
は、ｎ個、特に限定しないが、図示例では８個（ｎ＝
８）の発振回路セル（図１２において点線で囲むセル）
５０１，５０２，５０３，５０４，５０５，５０６，５
０７，５０８を有し、隣り合う発振回路セル間をキャパ
シタ３とキャパシタ１０で相互に接続したものである。

【００３１】また、各発振回路セル５０１，５０２，５
０３，５０４，５０５，５０６，５０７，５０８におい
て、ＭＯＳトランジスタ５のソースと電流源６との間に
ＭＯＳトランジスタ１１が、スタックされた増幅器とし
て接続されている。各ＭＯＳトランジスタ１１のゲート
には、バイアス電圧Ｖｂ２が印加される。

【００３２】キャパシタ３は、隣り合う発振回路セルの
スタックされたＭＯＳトランジスタ１１のソース間に接
続されている。キャパシタ１０は、隣り合う発振回路セ
ルにおいて、前段の発振回路セルのＭＯＳトランジスタ
５のソースと後段の発振回路セルのスタックされたＭＯ
Ｓトランジスタ１１のソースとの間に接続されている。

【００３３】図１２において説明すれば、キャパシタ１
０は、発振回路セル５０８のＭＯＳトランジスタ５（図
示省略）のソースと発振回路セル５０１のスタックされ
たＭＯＳトランジスタ１１のソースとの間に接続されて
いる。同様に、キャパシタ１０は、発振回路セル５０１
のＭＯＳトランジスタ５のソースと発振回路セル５０２
のスタックされたＭＯＳトランジスタ１１（図示省略）
のソースとの間に接続されている。他の、隣り合う発振
回路セル間においても同様である。

【００３４】各発振回路セル５０１，５０２，５０３，
５０４，５０５，５０６，５０７，５０８は同一構成の
発振回路であり、図２に示す多相ＶＣＯ２０１０の実施
例１と略同様の構成であるが、ＭＯＳトランジスタ１１
がＭＯＳトランジスタ５にスタックされて設けられてい
る点が異なる。その他の構成や機能については実施例１
と同じである。

【００３５】各発振回路セル５０１，５０２，５０３，
５０４，５０５，５０６，５０７，５０８からは、たと
えば４５°ずつ位相がずれた８個のクロックφ１，φ
２，φ３，φ４，φ５，φ６，φ７およびφ８が出力さ
れる。この実施例５では、位相が遅くなる向きが常に一
定であり、図１２に示す例では、発振回路セル５０１か
ら発振回路セル５０８へ向かう向きで位相が遅くなる。
また、この実施例５によれば、スタックされた増幅器が
設けられているため、利得を上げることができる。

【００３６】図１３は、多相ＶＣＯ２０１０を構成する
発振回路の実施例６を示す概略図である。この発振回路
は、８個の発振回路セル６０１，６０２，６０５，６０
６，６０８，・・・を有し、隣り合う発振回路セルにお
いて、それぞれのＭＯＳトランジスタ５のゲート間をイ
ンダクタ１２で接続したものである。また、この発振回
路では、π／２ずつ位相がずれる発振回路セルどうし
の、スタックされたＭＯＳトランジスタ１１のソース間
がキャパシタ１３により相互に接続されている。なお、
各発振回路セル６０１，６０２，６０５，６０６，６０
８，・・・は同一構成の発振回路であり、基本的に図２
に示す多相ＶＣＯ２０１０の実施例１と略同様の構成で
ある。スタックされたＭＯＳトランジスタ１１は省略可
能である。

【００３７】各発振回路セル６０１，６０２，６０５，
６０６，６０８，・・・からは、たとえば４５°ずつ位
相がずれた８個のクロックφ１，φ２，φ５，φ６，φ
８，・・・が出力される。この実施例６では、位相が遅
くなる向きが常に一定であり、図１３に示す例では、発
振回路セル６０１から発振回路セル６０８へ向かう向き
で位相が遅くなる。また、この実施例６によれば、スタ
ックされた増幅器が設けられているため、利得を上げる
ことができる。

【００３８】図１４は、多相ＶＣＯ２０１０を構成する
発振回路の実施例７を示す概略図である。この発振回路
は、８個の発振回路セル７０１，７０２，・・・，７０
８を有し、実施例６と同様に、隣り合う発振回路セルに
おいて、それぞれのＭＯＳトランジスタ５のゲート間を
インダクタ１２で接続したものである。また、この発振
回路では、発振回路セル７０１，７０２，・・・，７０
８において位相が遅くなる向きを決めるため、隣り合う
発振回路セルにおいて前段の発振回路セルのＭＯＳトラ
ンジスタ５のゲートと、後段の発振回路セルのＭＯＳト
ランジスタ５のソースとの間にキャパシタ１４が接続さ
れている。なお、各発振回路セル７０１，７０２，・・
・，７０８は同一構成の発振回路であり、基本的に図２
に示す多相ＶＣＯ２０１０の実施例１と略同様の構成で
ある。

【００３９】各発振回路セル７０１，７０２，・・・，
７０８からは、たとえば４５°ずつ位相がずれた８個の
クロックφ１，φ２，・・・，φ８が出力される。この
実施例７では、位相が遅くなる向きが常に一定であり、
図１４に示す例では、発振回路セル７０１から発振回路
セル７０８へ向かう向きで位相が遅くなる。

【００４０】図１５は、多相ＶＣＯ２０１０を構成する
発振回路の実施例８を示す概略図である。この発振回路
は、８個の発振回路セル８０１，８０２，・・・を有
し、隣り合う発振回路セルにおいて、各発振回路セル８
０１，８０２，・・・の増幅器を構成するバイポーラト
ランジスタ９のエミッタどうしをキャパシタ３で接続し
たものである。

【００４１】また、この発振回路では、発振回路セル８
０１，８０２，・・・において位相が遅くなる向きを決
めるため、各発振回路セル８０１，８０２，・・・の電
流源６（たとえばバイポーラトランジスタ）のバイアス
電圧Ｖｂ３１，Ｖｂ３２，・・・をオン／オフするタイ
ミングを図１６に示すようにずらす構成となっている。
なお、各発振回路セル８０１，８０２，・・・は同一構
成の発振回路であり、基本的に図２に示す多相ＶＣＯ２
０１０の実施例１と略同様の構成である。

【００４２】各発振回路セル８０１，８０２，・・・か
らは、たとえば４５°ずつ位相がずれた８個のクロック
φ１，φ２，・・・が出力される。この実施例８では、
位相が遅くなる向きが常に一定であり、図１５に示す例
では、発振回路セル８０１から発振回路セル８０２へ向
かう向きで位相が遅くなる。また、この実施例８によれ
ば、発振開始時に共振器に残るエネルギーを有効に放出
した後、所望の向きに位相が遅れるように発振を再開さ
せることができる。なお、各発振回路セルに独立してオ
ン／オフ可能な電源スイッチ等を設けた構成としてもよ
い。

【００４３】図１７〜図１９に、図１５に示す発振回路
の発振信号のシミュレーション結果を示す。図１８は、
図１７に示す波形の一部であり、発振開始初期の波形を
拡大したものである。また、図１９は、図１７に示す波
形のうち、発振が安定した状態での波形を拡大して示し
たものである。図１８からわかるように発振開始初期に
おいては８個のクロックは略同相で発振しているが、発
振状態が安定すると、図１９に示すように８個のクロッ
クが等位相差で発振していることがわかる。

【００４４】図２０は、多相ＶＣＯ２０１０を構成する
発振回路の実施例９を示す概略図である。この発振回路
は、動作が相補的になる０段目の発振回路セルと４段目
の発振回路セルからなる発振回路セル対（以下、０−４
発振回路セル対とする）９０１、１段目の発振回路セル
と５段目の発振回路セルからなる発振回路セル対（以
下、１−５発振回路セル対とする）９０２、２段目の発
振回路セルと６段目の発振回路セルからなる発振回路セ
ル対（以下、２−６発振回路セル対とする）９０３、３
段目の発振回路セルと７段目の発振回路セルからなる発
振回路セル対（以下、３−７発振回路セル対とする）９
０４を備えている。

【００４５】各発振回路セル対９０１，９０２，９０
３，９０４は、同一構成のものであり、Ｏ＋、Ｏ−、ｒ
１、ｒ２、ｄ１、d２、ｂ２およびｂ２’の８個の端子
を備えている。なお、各発振回路セル対９０１，９０
２，９０３，９０４に実際に端子があるわけではない
が、後述する発振回路セル対の説明の都合上、端子と表
現する。また、図２０においてＯ＋またはＯ−の端子に
付されている０〜７の数字は、それぞれ０段目〜７段目
の各発振回路セルに対応する。また、図２０において
は、ｂ２端子はｂ２４、ｂ２５、ｂ２６およびｂ２７の
各端子に相当し、ｂ２’端子はｂ２０、ｂ２１、ｂ２２
およびｂ２３の各端子に相当する。

【００４６】０−４発振回路セル対９０１のＯ−端子
は、０段目の発振回路セルのクロックを出力する。０−
４発振回路セル対９０１のＯ＋端子は、４段目の発振回
路セルのクロックを出力する。この４段目の発振回路セ
ルのクロックは、０段目のクロックから位相が１８０°
遅れる。１−５発振回路セル対９０２のＯ−端子は、１
段目の発振回路セルのクロックを出力し、このクロック
は０段目のクロックから４５°遅れた位相となる。１−
５発振回路セル対９０２のＯ＋端子は、５段目の発振回
路セルのクロックを出力し、このクロックは０段目のク
ロックから２２５°遅れた位相となる。

【００４７】２−６発振回路セル対９０３のＯ−端子
は、２段目の発振回路セルのクロックを出力し、このク
ロックは０段目のクロックから９０°遅れた位相とな
る。２−６発振回路セル対９０３のＯ＋端子は、６段目
の発振回路セルのクロックを出力し、このクロックは０
段目のクロックから２７０°遅れた位相となる。３−７
発振回路セル対９０４のＯ−端子は、３段目の発振回路
セルのクロックを出力し、このクロックは０段目のクロ
ックから１３５°遅れた位相となる。３−７発振回路セ
ル対９０４のＯ＋端子は、７段目の発振回路セルのクロ
ックを出力し、このクロックは０段目のクロックから３
１５°遅れた位相となる。

【００４８】ｂ２０端子、ｂ２１端子、ｂ２２端子、ｂ
２３端子、ｂ２４端子、ｂ２５端子、ｂ２６端子および
ｂ２７端子は、それぞれ０段目、１段目、２段目、３段
目、４段目、５段目、６段目、７段目の各発振回路セル
の電流源にバイアス電圧Ｖｂ２を供給するための端子で
ある。

【００４９】０−４発振回路セル対９０１のｄ１端子と
１−５発振回路セル対９０２のｄ１端子との間、１−５
発振回路セル対９０２のｄ１端子と２−６発振回路セル
対９０３のｄ１端子との間、２−６発振回路セル対９０
３のｄ１端子と３−７発振回路セル対９０４のｄ２端子
との間、および３−７発振回路セル対９０４のｄ１端子
と０−４発振回路セル対９０１のｄ１端子との間には、
それぞれ容量Ｃ３のキャパシタ６１，６２，６３，６４
が接続されている。

【００５０】０−４発振回路セル対９０１のｄ２端子と
１−５発振回路セル対９０２のｄ２端子との間、１−５
発振回路セル対９０２のｄ２端子と２−６発振回路セル
対９０３のｄ２端子との間、２−６発振回路セル対９０
３のｄ２端子と３−７発振回路セル対９０４のｄ１端子
との間、および３−７発振回路セル対９０４のｄ２端子
と０−４発振回路セル対９０１のｄ２端子との間には、
それぞれ容量Ｃ２のキャパシタ６５，６６，６７，６８
が接続されている。

【００５１】０−４発振回路セル対９０１のｒ１端子と
１−５発振回路セル対９０２のｄ１端子との間、１−５
発振回路セル対９０２のｒ１端子と２−６発振回路セル
対９０３のｄ１端子との間、２−６発振回路セル対９０
３のｒ１端子と３−７発振回路セル対９０４のｄ２端子
との間、および３−７発振回路セル対９０４のｒ１端子
と０−４発振回路セル対９０１のｄ１端子との間には、
それぞれ容量ＣＳのキャパシタ６９，７０，７１，７２
が接続されている。

【００５２】０−４発振回路セル対９０１のｒ２端子と
１−５発振回路セル対９０２のｄ２端子との間、１−５
発振回路セル対９０２のｒ２端子と２−６発振回路セル
対９０３のｄ２端子との間、２−６発振回路セル対９０
３のｒ２端子と３−７発振回路セル対９０４のｄ１端子
との間、および３−７発振回路セル対９０４のｒ２端子
と０−４発振回路セル対９０１のｄ２端子との間には、
それぞれ容量ＣＳのキャパシタ７３，７４，７５，７６
が接続されている。

【００５３】ここで、図２０に示すように、２−６発振
回路セル対９０３のｄ１端子がキャパシタ６３を介して
３−７発振回路セル対９０４のｄ２端子に接続され、か
つ２−６発振回路セル対９０３のｄ２端子がキャパシタ
６７を介して３−７発振回路セル対９０４のｄ１端子に
接続されているように、２−６発振回路セル対９０３と
３−７発振回路セル対９０４との間において、結線状態
が交差している。しかし、実際の配線間の交差の数は段
間の結合部８箇所について同じであり、寄生インピーダ
ンスはすべての箇所について一様となる。

【００５４】図２１は、図２０に示す発振回路における
発振回路セル対の構成を示す概略図である。この発振回
路セル対は、６個のキャパシタ２１，２２，２３，２
４、２５，２６、４個のインダクタ２７，２８，２９，
３０、５個の抵抗３１，３２，３３，３４，４１、２個
のバラクタ・ダイオード３５，３６、４個のトランジス
タ３７，３８，３９，４０を備えている。

【００５５】第１のトランジスタ３７のベースは第１の
インダクタ２７の一端に接続されている。第１のインダ
クタ２７の他端は、第１の抵抗３１の一端に接続されて
いる。第１の抵抗３１の他端にはバイアス電圧Ｖｂ１が
印加される。第１のインダクタ２７と第１の抵抗３１と
の接続ノードと、アノードが第５の抵抗４１を介して接
地された第１のバラクタ・ダイオード３５と第２の抵抗
３２との接続ノードとの間には、第１のキャパシタ２１
が接続される。第２の抵抗３２には制御電圧Ｖｃｏｎｔ
が印加される。

【００５６】第１のトランジスタ３７のエミッタは第２
のトランジスタ３８のコレクタに接続されている。第２
のトランジスタ３８のベースはｂ２’端子に接続されて
いる。第２のトランジスタ３８のエミッタは接地され
る。また、第１のトランジスタ３７のエミッタとベース
との間には第２のキャパシタ２２が接続されている。第
１のトランジスタ３７のコレクタは第３のキャパシタ２
３の一方の電極に接続されている。第３のキャパシタ２
３の他方の電極はＯ−端子に接続されている。また、第
１のトランジスタ３７のコレクタは、第２のインダクタ
２８の一端に接続されている。第２のインダクタ２８の
他端には電源電圧が印加される。第１のトランジスタ３
７のベースおよびエミッタはそれぞれｒ２端子およびｄ
２端子にそれぞれ接続されている。

【００５７】同様に、第３のトランジスタ３９のベース
は第３のインダクタ２９の一端に接続されている。第３
のインダクタ２９の他端は、第３の抵抗３３の一端に接
続されている。第３の抵抗３３の他端にはバイアス電圧
Ｖｂ１が印加される。第３のインダクタ２９と第３の抵
抗３３との接続ノードと、アノードが第５の抵抗４１を
介して接地された第２のバラクタ・ダイオード３６と第
４の抵抗３４との接続ノードとの間には、第４のキャパ
シタ２４が接続される。第４の抵抗３４には制御電圧Ｖ
ｃｏｎｔが印加される。

【００５８】第３のトランジスタ３９のエミッタは第４
のトランジスタ４０のコレクタに接続されている。第４
のトランジスタ４０のベースはｂ２端子に接続されてい
る。第４のトランジスタ４０のエミッタは接地される。
また、第３のトランジスタ３９のエミッタとベースとの
間には第５のキャパシタ２５が接続されている。第３の
トランジスタ３９のコレクタは第６のキャパシタ２６の
一方の電極に接続されている。第６のキャパシタ２６の
他方の電極はＯ＋端子に接続されている。また、第３の
トランジスタ３９のコレクタは、第４のインダクタ３０
の一端に接続されている。第４のインダクタ３０の他端
には電源電圧が印加される。第３のトランジスタ３９の
ベースおよびエミッタはそれぞれｒ１端子およびｄ１端
子にそれぞれ接続されている。

【００５９】このように構成された発振回路セル対で
は、制御電圧Ｖｃｏｎｔを制御して２個のバラクタ・ダ
イオード３５，３６に加わる電圧を変えることにより発
振周波数を制御することになる。

【００６０】図２２は、第２のインダクタ２８および第
４のインダクタ３０を対称化インダクタで構成した場合
のコイルの一例を示す平面図である。このコイル５１
は、たとえば第１の導電層と、第１の導電層上に層間絶
縁膜を介して積層された第２の導電層を用いて形成され
る。すなわち、コイル５１は、その両端５２，５３と、
コイル５１の中点となるセンタ・タップ５４（図２２
中、一点鎖線で示す）との間に対称性の良いインダクタ
が形成されるように、コイル５１が第１の導電層におい
て略３周する間に、適宜第２の導電層およびコンタクト
部を経由してコイル５１の線路部どうしが短絡せずに交
差するように構成されている。

【００６１】図２１に示す回路では、センタ・タップ５
４に電源電位が印加される。なお、図２２では、第１の
導電層に形成された線路部およびコンタクト部は破線で
示されており、第２の導電層に形成された線路部は実線
で示されている。

【００６２】第１のインダクタ２７および第３のインダ
クタ２９を図２２に示すような対称化インダクタで構成
することもできる。ただし、この場合には、図２２に示
すコイル５１をセンタ・タップ５４にて切断した構成と
する必要がある。このような対称化インダクタを用いる
理由は、集積回路上で差動信号を扱う場合に小面積で相
互インダクタンスを利用した大きなインダクタンスと高
いＱが得られるからである。なお、第２のインダクタ２
８および第４のインダクタ３０は負荷であるため、一般
的なインダクタを用いても発振器として同等の性能が得
られる。

【００６３】このように構成された各発振回路セル対に
おいて、第５の抵抗４１は、非平衡の共振エネルギーを
消費することにより、上述した構成の対称化インダクタ
とともに平衡動作を安定化させている。この第５の抵抗
４１は、インダクタ等のばらつきにより生ずる位相誤差
を緩和する機能を有する。

【００６４】実施例９の発振回路のように、容量Ｃ２で
環状に接続されたｎ相の多相発振器の発振（角）周波数
ω０は次式により表される。ただし、Ｃｒ＝８Ｃ２／ｎ
であり、第２のキャパシタ２２および第５のキャパシタ
２５の容量をＣ１、第１のキャパシタ２１および第４の
キャパシタ２４の容量をＣｃ、２個のバラクタ・ダイオ
ード３５，３６の容量をＣｖ、第１のインダクタ２７お
よび第３のインダクタ２９のインダクタンスをＬとす
る。

【００６５】ω０＝√（（ＣｒＣ１Ｃｃ＋Ｃ１ＣｃＣｖ
＋ＣｃＣｖＣｒ＋ＣｖＣｒＣ１）／（ＬＣｒＣ１ＣｃＣ
ｖ））

【００６６】実施例９の発振回路では、容量ＣＳのキャ
パシタ７３，７４，７５，７６を設けたことにより、段
間の発振位相差の向きが決まる。また、発振開始時に位
相が遅くなる向きを決めるために、各発振回路セルの電
流源を時間差を設けて投入する構成としてもよい。たと
えば図２３に示す構成では、発振開始信号が低レベルに
遷移するとインバータＩｎ１，Ｉｎ２の遅延によりトラ
ンジスタＴｒがオンしてｂ２０端子、ｂ２１端子、ｂ２
２端子、ｂ２３端子、ｂ２４端子、ｂ２５端子、ｂ２６
端子およびｂ２７端子に順にバイアス電圧Ｖｂ２が印加
され、それによって０段目から７段目まで順に発振回路
セルが動作を始める。この遅延には高い精度は必要な
く、発振の周期をＴとすると、おおよそＴ／ｎ程度であ
る。

【００６７】また、図２３に示す構成において、発振開
始信号を高レベルとすることによって、各発振回路セル
は共振回路に蓄えられたエネルギーを放出して次の発振
開始に備えることができる。この回路はＢｉＣＭＯＳテ
クノロジを用い、ＭＯＳトランジスタＴｒをスイッチと
してバイアス電圧Ｖｂ２を断続するため、共振回路への
ノイズの侵入が少ないという利点を有する。

【００６８】ここで、図２４に、発振開始時のＶｂ２１
〜Ｖｂ２８と各発振回路セル対内のゲイントランジスタ
のベース間の差動電圧の波形を示し、時間が経過して動
作が安定した状態の差動電圧の波形を図２５に示す。

【００６９】図２６は、多相ＶＣＯ２０１０を構成する
発振回路の実施例１０を示す概略図である。この発振回
路は、たとえば８個の発振回路セル１００１〜１００８
について共振器内インダクタをリング状に結合したもの
であり、図１３に示す発振回路の実施例６において、π
／２ずつ位相がずれる発振回路セルどうしの、スタック
されたＭＯＳトランジスタ１１のソース間を相互に接続
するキャパシタ１３の容量を２個のキャパシタ１５，１
６に分割し、その中点を抵抗１７でシャン卜することに
より平衡動作を安定化させたものである。この抵抗１７
は、インダクタ等のばらつきによる位相誤差、すなわち
隣接する発振回路セル間の位相差の２π／８からのずれ
を緩和する機能を有する。

【００７０】実施例１０の発振回路の発振周波数ω０
は、相数をｎとすると次式で表される。ただし、ゲート
にインダクタ１２が接続されたトランジスタ５のソース
−ゲート間に接続されたキャパシタ２の容量をＣ１、ト
ランジスタ１１のソース−ドレイン間に接続されたキャ
パシタ１８の容量をＣ２、キャパシタ１５，１６の容量
をＣ３とし、インダクタ１２のインダクタンスをＬとす
る。

【００７１】ω０＝√（（Ｃ２Ｃ３＋Ｃ１Ｃ３＋Ｃ１Ｃ
２）／（（ｎＬ／８）Ｃ１Ｃ２Ｃ３））

【００７２】図２７は、多相ＶＣＯ２０１０を構成する
発振回路の実施例１１を示す概略図である。この発振回
路は、ｎ個、特に限定しないが、図示例では８個（ｎ＝
８）の発振回路セル（図２７において点線で囲むセル）
１１０１，１１０２，１１０３，１１０４，１１０５，
１１０６，１１０７，１１０８を有し、隣り合う発振回
路セル間をキャパシタ３で相互に接続したものである。
各発振回路セル１１０１〜１１０８においては共振器に
ｌ／２λのスタブ１９と１／４λのスタブ２０が用いら
れている。各発振回路セル１１０１〜１１０８の電流源
６には、発振開始時にバイアス電圧Ｖｂ０〜Ｖｂ７が順
に供給される。また、各発振回路セル１１０１〜１１０
８のバラクタ・ダイオード７７に供給される制御電圧Ｖ
ｃ０〜Ｖｃ７は、個々に制御される。それによって、各
発振回路セルのばらつきによって隣接発振回路セル間の
出力の位相差２π／ｎからのずれが補正されるようにな
っている。

【００７３】上述した実施例１〜実施例１１の発振回路
のいずれによっても、広い周波数レンジを持ちながら、
特に重要な位相ではタイミング・ジッタが少なく、また
位相ノイズの劣化が少ないＶＣＯが得られる。それによ
って、ＶＣＯの製造ばらつきや動作条件による周波数変
動を吸収することが容易となり、それを用いるシステム
との集積が容易となる。さらには、広い周波数帯域を使
った周波数ホッピングが可能となる。

【００７４】図２８は、ｎ相、特に限定しないが、図示
例では８相（ｎ＝８）の入力クロックをシフトして出力
するバレルシフタ２０２０の構成を示す概略図である。
バレルシフタ２０２０は、多相ＶＣＯ２０１０からクロ
ックを受け取る複数の入力端子２０２１ａ，２０２１
ｂ，２０２１ｃ，・・・と、受け取ったクロックをシフ
トする複数のシフト部２０２２ａ，２０２２ｂ，２０２
２ｃ，・・・と、シフトしたクロックを出力する複数の
出力端子２０２３ａ，・・・，２０２３ｈを備えてい
る。入力端子２０２１ａ，・・・、シフト部２０２２
ａ，・・・および出力端子２０２３ａ，・・・の数は多
相ＶＣＯ２０１０から受け取るクロックの相数に対応し
ている。

【００７５】図２９は、バレルシフタ２０２０のシフト
部の構成を拡大して示す図である。各シフト部２０２２
ａ，・・・は同一構成のものであり、シフト部２０２２
ａ（２０２２ｂ，・・・）は、ｎ個、すなわちここでは
８個のＭＯＳトランジスタ２０２４ａ，・・・，２０２
４ｈにより構成されている。そして、制御回路２０５０
（図１参照）の後述するデコーダ２０５４から供給され
たｎ個、すなわちここでは８個のデコード信号（選択信
号）ｓ０，ｓ１，・・・，ｓ７に基づいて、８個のＭＯ
Ｓトランジスタ２０２４ａ，・・・のうちのいずれか一
つのみがオン状態となる。それによって、出力端子２０
２３ａ，・・・，２０２３ｈのうち、オン状態となった
ＭＯＳトランジスタに対応する端子に、入力端子２０２
１ａ（２０２１ｂ，・・・）から入力されたクロックが
出力される。

【００７６】図２８に示すように、各シフト部２０２２
ａ，・・・と各出力端子２０２３ａ，・・・との間の結
線構造はシフト部ごとに異なるため、８個のシフト部２
０２２ａ，・・・から出力された互いに位相の異なる８
相のクロックは別々の出力端子２０２３ａ，・・・に出
力される。選択信号ｓ１，ｓ２，・・・，ｓ７が変わる
ことによって、各シフト部２０２２ａ，・・・から出力
されたクロックの出力先がシフトすることになる。

【００７７】具体的に説明すると、たとえば図２８に示
す例では、選択信号ｓ０のみが高レベルで、他の選択信
号が低レベルの場合には、各シフト部２０２２ａ，・・
・において図２９の左上のＭＯＳトランジスタ２０２４
ａのみがオン状態となる。したがって、図２８において
「０」に対応する入力端子２０２１ａから入力されたク
ロックは、「φ０」に対応する出力端子２０２３ａに出
力される。また、図２８において「１」に対応する入力
端子２０２１ｂから入力されたクロックは、「φ１」に
対応する出力端子２０２３ｂに出力され、「７」に対応
する入力端子２０２１ｃから入力されたクロックは、
「φ７」に対応する出力端子２０２３ｈに出力される。

【００７８】それに対して、選択信号ｓ１のみが高レベ
ルで、他の選択信号が低レベルの場合には、各シフト部
２０２２ａ，・・・において図２９の左上から二番目の
ＭＯＳトランジスタ２０２４ｂのみがオン状態となるの
で、図２８において「０」に対応する入力端子２０２１
ａから入力されたクロックは、「φ１」に対応する出力
端子２０２３ｂに出力される。また、図２８において
「１」に対応する入力端子２０２１ｂから入力されたク
ロックは、「φ２」に対応する出力端子２０２３ｃに出
力され、「７」に対応する入力端子２０２１ｃから入力
されたクロックは、「φ０」に対応する出力端子２０２
３ａに出力される。

【００７９】本実施の形態では、バレルシフタ２０２０
は、アナログスイッチで構成された選択回路であり、各
スイッチはＭＯＳトランジスタにより構成されていると
したが、各スイッチをその他の素子を用いて構成するこ
ともできる。

【００８０】制御回路２０５０（図１参照）は進角値保
持レジスタ（Ｍレジスタ）２０５１、加算器２０５２、
レジスタ２０５３およびデコーダ２０５４を有する。進
角値保持レジスタ２０５１は進角値Ｍを保持する。進角
値保持レジスタ２０５１に保持された進角値Ｍは加算器
２０５２に供給される。加算器２０５２の出力はレジス
タ２０５３に一時保持されて加算器２０５２に戻され
る。また、加算器２０５２の出力はレジスタ２０５３を
介してデコーダ２０５４に供給され、そこでデコードさ
れて選択信号としてバレルシフタ２０２０に供給され
る。それによって、バレルシフタ２０２０のシフト量が
決定される。

【００８１】選択回路２０３０は、加算器２０５２、レ
ジスタ２０５３およびデコーダ２０５４に、サンプリン
グ・クロックとは異なる位相のクロックを選択して供給
する。また、進角値保持レジスタ２０５１に保持された
進角値Ｍを動作中に書き換える場合には、書き込み要求
を同期化するために進角値保持レジスタ２０５１に選択
回路２０３０の出力が供給される。

【００８２】図１に示す例では、選択回路２０３０の中
心タップはｎ／２となっているが、出力サンプリング・
クロック波形、制御回路２０５０の遅延、バレルシフタ
２０２０の遅延および配線の伝搬遅延に応じて、中心タ
ップをｎ／２からずらす場合もある。ここで、図１に示
すバレルシフタ２０２０の出力クロックのうちφｎ／２
−ｍやφｎ／２＋ｍのｍはＭ／２の程度である。Ｍを大
きくして多出力間の論理をとることによってより短いサ
ンプリング・パルスを得ることができる。また、Ｍをｎ
／２以下とすることもてきる。

【００８３】ここで、選択回路２０３０、加算器２０５
２、レジスタ２０５３およびデコーダ２０５４を複数組
設けた構成、またはそれらとともにバレルシフタ２０２
０も複数設けた構成としてもよく、そのような場合には
多相ＶＣＯ２０１０を共有した構成で複数のサンプリン
グ・クロックが得られる。したがって、通信分野で有用
な直交サンプリング・クロックを得ることがてきる。ま
た、制御回路２０５０をパイプライン構成としてもよ
い。その場合には、加算器２０５２、レジスタ２０５３
およびデコーダ２０５４を複数組設ける必要はなく、デ
コーダ２０５４の前後でオフセットを加算するだけで高
速で複数相のサンプリング・クロックを得ることができ
る。

【００８４】サンプラ２０４０は、信号の標本化をおこ
なう回路であって、ＡＤ変換器、サンプルドアナログ
（スイッチドキャパシタ回路、スイッチドカレント回路
等）、トラック・アンド・ホールド回路、ラッチドコン
パレータや識別器などで構成される。

【００８５】上述した実施の形態によれば、発振周波数
ｆｏのＮ相のクロックを出力する多相ＶＣＯ２０１０
と、その多相ＶＣＯ２０１０の出力を各サイクルごとに
Ｍ相シフトして取り出すことによりｆ＝ｆｏ（Ｎ＋Ｍ）
／Ｎのクロックを得るバレルシフタ２０２０と、そのク
ロックを用いて入力信号を標本化するサンプラ２０４０
とを具備し、多相ＶＣＯ２０１０は発振周波数ｆｏのＮ
相のクロックを出力し、その出力をバレルシフタ２０２
０が各サイクルごとにＭ相シフトして取り出すことによ
りｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得、そのクロッ
クを用いてサンプラ２０４０が入力信号を標本化するた
め、一定の位相差を有し、かつ周波数の安定した位相雑
音の少ない多相クロックを得ることが可能な発振回路か
ら出力されたサンプリング・クロックを用いて入力信号
のサンプリングをおこなうことができる。

【００８６】以上において本発明は、多相ＶＣＯ２０１
０が８相のクロックを発生する場合に限らず、多相ＶＣ
Ｏが２〜７相または９相以上のクロックを出力する構成
にも適用可能である。

【００８７】

【発明の効果】本発明によれば、発振手段が発振周波数
ｆｏのＮ相のクロックを出力し、その出力を選択手段が
各サイクルごとにＭ相シフトして取り出すことによりｆ
＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックを得、そのクロックを
用いてサンプリング手段が入力信号を標本化するため、
一定の位相差を有し、かつ周波数の安定した位相雑音の
少ない多相クロックを得ることが可能な発振手段から出
力されたサンプリング・クロックを用いて入力信号のサ
ンプリングをおこなうことができる。

【図面の簡単な説明】

【図１】本発明にかかるサンプリング回路の構成の一例
を示す概略図である。

【図２】本発明にかかるサンプリング回路を構成する多
相ＶＣＯの実施例１を示す概略図である。

【図３】図２に示す多相ＶＣＯの発振信号のシミュレー
ション結果を示す波形図である。

【図４】図３に示す波形の一部（発振開始初期）を拡大
して示す波形図である。

【図５】図３に示す波形の一部（安定期）を拡大して示
す波形図である。

【図６】本発明にかかるサンプリング回路を構成する多
相ＶＣＯの実施例２を示す概略図である。

【図７】本発明にかかるサンプリング回路を構成する多
相ＶＣＯの実施例３を示す概略図である。

【図８】本発明にかかるサンプリング回路を構成する多
相ＶＣＯの実施例４を示す概略図である。

【図９】図８に示す発振回路の発振信号のシミュレーシ
ョン結果を示す波形図である。

【図１０】図９に示す波形の一部（発振開始初期）を拡
大して示す波形図である。

【図１１】図９に示す波形の一部（安定期）を拡大して
示す波形図である。

【図１２】本発明にかかるサンプリング回路を構成する
多相ＶＣＯの実施例５を示す概略図である。

【図１３】本発明にかかるサンプリング回路を構成する
多相ＶＣＯの実施例６を示す概略図である。

【図１４】本発明にかかるサンプリング回路を構成する
多相ＶＣＯの実施例７を示す概略図である。

【図１５】本発明にかかるサンプリング回路を構成する
多相ＶＣＯの実施例８を示す概略図である。

【図１６】図１５に示す発振回路に供給するバイアス電
圧の波形を示す波形図である。

【図１７】図１５に示す発振回路の発振信号のシミュレ
ーション結果を示す波形図である。

【図１８】図１７に示す波形の一部（発振開始初期）を
拡大して示す波形図である。

【図１９】図１７に示す波形の一部（安定期）を拡大し
て示す波形図である。

【図２０】本発明にかかるサンプリング回路を構成する
多相ＶＣＯの実施例９を示す概略図である。

【図２１】図２０に示す発振回路における発振回路セル
対の構成を示す概略図である。

【図２２】図２１に示す発振回路セル対に用いられる対
称化インダクタの一例を示す平面図である。

【図２３】図２０に示す発振回路において段間の発振位
相差の向きを決めるためのスタータ回路の構成を示す概
略図である。

【図２４】図２０に示す発振回路の発振開始時のＶｂ２
１〜Ｖｂ２８と各発振回路セル対内のゲイントランジス
タのベース間の差動電圧の波形を示す波形図である。

【図２５】図２０に示す発振回路の動作安定状態におけ
るＶｂ２１〜Ｖｂ２８と各発振回路セル対内のゲイント
ランジスタのベース間の差動電圧の波形を示す波形図で
ある。

【図２６】本発明にかかるサンプリング回路を構成する
多相ＶＣＯの実施例１０を示す概略図である。

【図２７】本発明にかかるサンプリング回路を構成する
多相ＶＣＯの実施例１１を示す概略図である。

【図２８】本発明にかかるサンプリング回路を構成する
バレルシフタの構成を示す概略図である。

【図２９】図２８に示すバレルシフタの要部を拡大して
示す概略図である。

【符号の説明】

２０１０多相ＶＣＯ（発振手段）２０２０バレルシフタ（選択手段）２０２１ａ，２０２１ｂ，２０２１ｃ入力端子２０２２ａ，２０２２ｂ，２０２２ｃシフト部２０２３ａ〜２０２３ｈ出力端子２０４０サンプラ（サンプリング手段）２０５０制御回路

Claims

【特許請求の範囲】

【請求項１】線形性歪みを有する増幅器と共振器とを
備えた複数の発振回路セルが、それぞれの前記共振器を
構成するリアクタンスの一部を介して相互に接続されて
なり、前記各発振回路セルのそれぞれから、他の発振回
路セルから出力されるクロックと位相の異なるクロック
を出力する発振手段と、前記各発振回路セルから出力された互いに位相の異なる
複数のクロックの中からサイクルごとに一つのクロック
をサンプリング・クロックとして選択する選択手段と、前記選択手段により選択されたサンプリング・クロック
を用いて入力信号の標本化をおこなうサンプリング手段
と、を具備することを特徴とするサンプリング回路。
【請求項２】前記選択手段は、複数のクロックを一つ
ずつ受け取る複数の入力端子、複数のクロックを一つず
つ出力する複数の出力端子、および前記入力端子を介し
て、前記発振手段から受け取った互いに位相の異なる複
数のクロックをシフトして前記出力端子に対する出力先
を変更する複数のシフト部を有するバレルシフタである
ことを特徴とする請求項１に記載のサンプリング回路。
【請求項３】前記バレルシフタのシフト量を制御する
制御回路をさらに具備し、該制御回路は、前記バレルシ
フタから出力される互いに位相の異なる複数のクロック
のうち、前記サンプリング・クロックを除く任意のクロ
ックに基づいて動作することを特徴とする請求項２に記
載のサンプリング回路。
【請求項４】前記発振回路セル間の相互接続に供せら
れる前記リアクタンス部分は線形性歪みを有することを
特徴とする請求項１〜３のいずれか一つに記載のサンプ
リング回路。
【請求項５】前記増幅器は帰還増幅器であることを特
徴とする請求項１〜４のいずれか一つに記載のサンプリ
ング回路。
【請求項６】前記各発振回路セルは、前記帰還増幅器
の帰還容量の一部を介して相互に接続されることを特徴
とする請求項５に記載のサンプリング回路。