JP2524118B2 - 電子同調チユ−ナ用制御回路 - Google Patents
電子同調チユ−ナ用制御回路Info
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- JP2524118B2 JP2524118B2 JP61155831A JP15583186A JP2524118B2 JP 2524118 B2 JP2524118 B2 JP 2524118B2 JP 61155831 A JP61155831 A JP 61155831A JP 15583186 A JP15583186 A JP 15583186A JP 2524118 B2 JP2524118 B2 JP 2524118B2
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- JP
- Japan
- Prior art keywords
- integrated circuit
- power supply
- voltage
- pll
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子同調チューナ用制御回路、特にPLL（フ
ェーズ ロックド ループ）出力端のローパスフィルタ
に関する。
ェーズ ロックド ループ）出力端のローパスフィルタ
に関する。
この種のローパスフィルタ（LPF）は第４図に示すよ
うにトランジスタQ1、キャパシタＣ、抵抗Ra,Rb,Rdから
なる、アクティブ素子Q1を含む積分回路である。入力は
PLL ICの出力で、 制御信号CSによりスイッチS1がオ
ン、S2がオフになると該出力はＨレベル（5V）になり、
LPFの出力電圧TVは減少を開始する。制御信号CSにより
スイッチS2がオン、S1がオフになるとPLL ICの出力はＬ
レベル（0V）になり、LPFの出力電圧TVは増加を始め
る。これらはラジオ受信機の局部発振器の出力周波数が
所望放送局受信時のそれ（基準周波数）よりずれている
場合で、一致するとS1，S2は共にオフとなり（S1，S2は
Ｈレベル、Ｌレベル、およびハイインピーダンス状態を
出力するスリーステートスイッチ）、LPFへの入力はな
い（ハイインピーダンス状態）。出力電圧TV（チューニ
ング電圧）は、抵抗R1、キャパシタC1、バリキャップダ
イオードVDを含むチューナ部の入力となり、VDの容量値
を変え、ひいては局発周波数を変化させ、上記一致を実
現させる。
うにトランジスタQ1、キャパシタＣ、抵抗Ra,Rb,Rdから
なる、アクティブ素子Q1を含む積分回路である。入力は
PLL ICの出力で、 制御信号CSによりスイッチS1がオ
ン、S2がオフになると該出力はＨレベル（5V）になり、
LPFの出力電圧TVは減少を開始する。制御信号CSにより
スイッチS2がオン、S1がオフになるとPLL ICの出力はＬ
レベル（0V）になり、LPFの出力電圧TVは増加を始め
る。これらはラジオ受信機の局部発振器の出力周波数が
所望放送局受信時のそれ（基準周波数）よりずれている
場合で、一致するとS1，S2は共にオフとなり（S1，S2は
Ｈレベル、Ｌレベル、およびハイインピーダンス状態を
出力するスリーステートスイッチ）、LPFへの入力はな
い（ハイインピーダンス状態）。出力電圧TV（チューニ
ング電圧）は、抵抗R1、キャパシタC1、バリキャップダ
イオードVDを含むチューナ部の入力となり、VDの容量値
を変え、ひいては局発周波数を変化させ、上記一致を実
現させる。
このLPF部はPLL ICには組込まれておらず、外付け部
品である。その理由の１つは、チューナ部のバリキャッ
プ（可変容量）ダイオードVDに印加する電圧は０〜8V
で、IC電源の5Vでは不足である、ことである。またキャ
パシタＣの容量値が大きく、IC（集積回路）では構成し
にくい事も挙げられる。
品である。その理由の１つは、チューナ部のバリキャッ
プ（可変容量）ダイオードVDに印加する電圧は０〜8V
で、IC電源の5Vでは不足である、ことである。またキャ
パシタＣの容量値が大きく、IC（集積回路）では構成し
にくい事も挙げられる。
しかしながら、アクティブ素子Q1を含む回路を外付け
すると、コストアップを招く。
すると、コストアップを招く。
LPFとしては、第５図に示すように単純なRC回路を用
いることも考えられる。しかし単純RC回路では第６図
（ａ）に示すように充放電波形が鈍り、直線性が悪くな
る。具体的には出力電圧TVが低位（0V近傍）、中位（5V
近傍）、高位（10V近傍）で、選局に対する応答速度が
変化する結果を招く。充放電波形は同図（ｂ）に示すよ
うに直線的にしたいものであり、これは電源電圧を高く
することにより可能であるが、高い電源電圧は実際上使
用しにくい。
いることも考えられる。しかし単純RC回路では第６図
（ａ）に示すように充放電波形が鈍り、直線性が悪くな
る。具体的には出力電圧TVが低位（0V近傍）、中位（5V
近傍）、高位（10V近傍）で、選局に対する応答速度が
変化する結果を招く。充放電波形は同図（ｂ）に示すよ
うに直線的にしたいものであり、これは電源電圧を高く
することにより可能であるが、高い電源電圧は実際上使
用しにくい。
本発明は、外付け部品となるLPF部は受動素子のみと
してコスト低減を図り、またキャパシタ充放電特性はリ
ニアにして応答速度の変化がないようにしようとするも
のである。
してコスト低減を図り、またキャパシタ充放電特性はリ
ニアにして応答速度の変化がないようにしようとするも
のである。
第１図に示すように本発明ではLPFは、抵抗Rc,Rdとキ
ャパシタＣからなる受動素子のみの外付け部品とする。
そして、PLL ICに定電流源スイッチIs1，Is2と、PLL IC
動作電源（5V）より高いチューナ部VD駆動用電源（10
V）端子を設け、Is1及びIs2は直列にして10V端子とグラ
ンドとの間に接続し、直列接続点を出力端としてこれに
LPFの入力端を接続する。
ャパシタＣからなる受動素子のみの外付け部品とする。
そして、PLL ICに定電流源スイッチIs1，Is2と、PLL IC
動作電源（5V）より高いチューナ部VD駆動用電源（10
V）端子を設け、Is1及びIs2は直列にして10V端子とグラ
ンドとの間に接続し、直列接続点を出力端としてこれに
LPFの入力端を接続する。
このようにすると前記要求は全て満たすことができ
る。即ち、LPFは受動素子のみで、コスト低減が可能で
ある。また定電流Is1，Is2によるコンデンサＣの充電、
放電であるから、出力電圧TVは第６図（ｂ）の如く直線
的になる。またPLL ICに10V端子を設けたことでVDに充
分な電圧を供給することができる。
る。即ち、LPFは受動素子のみで、コスト低減が可能で
ある。また定電流Is1，Is2によるコンデンサＣの充電、
放電であるから、出力電圧TVは第６図（ｂ）の如く直線
的になる。またPLL ICに10V端子を設けたことでVDに充
分な電圧を供給することができる。
第４図の従来回路ではキャパシタＣの充電電流Ｉの最
大値（デューティ100％のときの電流）ImaxはImax＝5V/
Raになる。そこで同じ条件にするには、電流源Is1を5V/
Raと同じ値にすればよい。
大値（デューティ100％のときの電流）ImaxはImax＝5V/
Raになる。そこで同じ条件にするには、電流源Is1を5V/
Raと同じ値にすればよい。
また出力電圧TVの変化の仕方は、従来と本発明では逆
になるので、PLL ICの論理を下表のように逆にする。
になるので、PLL ICの論理を下表のように逆にする。
またサーチ速度を向上させる（受信中よりサーチ中の
応答速度は大きい方がよい）には、サーチ中のIs1，Is2
の電流値を大にすればよく（これで第６図のＡをＢにす
ることができる）、これはPLL IC内で簡単に処理でき
る。この点も従来回路より有利である。
応答速度は大きい方がよい）には、サーチ中のIs1，Is2
の電流値を大にすればよく（これで第６図のＡをＢにす
ることができる）、これはPLL IC内で簡単に処理でき
る。この点も従来回路より有利である。
第２図、第３図に実施例を示す。第２図はバイポーラ
トランジスタを用いた例でQ2はpnpトランジスタ、Q3，Q
4はnpnトランジスタで、いずれもマルチコレクタ型であ
る。制御信号CSは0Vまたは5Vで、一方、例えばQ3のベー
スに加わる側が5Vなら他方（Q4のベースに加わる側）は
0Vである。一方が5VのときQ3はオン、Q4従ってQ2はオ
フ、これとは逆に他方が5VならQ4従ってQ2がオン、Q3は
オフである。これらのトランジスタはカレントミラーを
構成するので、Q3がオンならば、ほゞCS＝5Vを抵抗Raで
割った電流をキャパシタＣ、抵抗Rc、Q3、グランドの経
路で流し、Q4，Q2オンのときはCS＝5Vを抵抗Raで割った
電流を10V、Q2、Rc、Ｃ、グランドの経路で流す。これ
らの電流を大にするには、抵抗Raを小又は制御電圧CSを
大にすればよい。Q4はインバータであり、これにより上
記の如き制御電圧でQ3，Q2が互いに逆にオン／オフ、及
び同時にオフするようになる。
トランジスタを用いた例でQ2はpnpトランジスタ、Q3，Q
4はnpnトランジスタで、いずれもマルチコレクタ型であ
る。制御信号CSは0Vまたは5Vで、一方、例えばQ3のベー
スに加わる側が5Vなら他方（Q4のベースに加わる側）は
0Vである。一方が5VのときQ3はオン、Q4従ってQ2はオ
フ、これとは逆に他方が5VならQ4従ってQ2がオン、Q3は
オフである。これらのトランジスタはカレントミラーを
構成するので、Q3がオンならば、ほゞCS＝5Vを抵抗Raで
割った電流をキャパシタＣ、抵抗Rc、Q3、グランドの経
路で流し、Q4，Q2オンのときはCS＝5Vを抵抗Raで割った
電流を10V、Q2、Rc、Ｃ、グランドの経路で流す。これ
らの電流を大にするには、抵抗Raを小又は制御電圧CSを
大にすればよい。Q4はインバータであり、これにより上
記の如き制御電圧でQ3，Q2が互いに逆にオン／オフ、及
び同時にオフするようになる。
第３図はMOSトランジスタを使用した場合で、Q5はｐ
チャネルMOSトランジスタ、Q6，Q7はｎチャネルMOSトラ
ンジスタである。Q6のゲートに加わる制御電圧CSがＨレ
ベル（5V）のとき、Q6はオン、Q7はオフ、従ってQ5もオ
フで、キャパシタＣはC,Rc,Q6の経路で放電し、該CSが
Ｌレベル（0V）のときQ6オフ、Q7オン、Q5オン、従って
キャパシタＣは10V,Q5,Rc,Cの経路で充電される。Re〜R
gは抵抗で、Re,Rfは制御電圧CSを分圧してトランジスタ
Q6のゲートに加える。
チャネルMOSトランジスタ、Q6，Q7はｎチャネルMOSトラ
ンジスタである。Q6のゲートに加わる制御電圧CSがＨレ
ベル（5V）のとき、Q6はオン、Q7はオフ、従ってQ5もオ
フで、キャパシタＣはC,Rc,Q6の経路で放電し、該CSが
Ｌレベル（0V）のときQ6オフ、Q7オン、Q5オン、従って
キャパシタＣは10V,Q5,Rc,Cの経路で充電される。Re〜R
gは抵抗で、Re,Rfは制御電圧CSを分圧してトランジスタ
Q6のゲートに加える。
第７図にPLL ICの周辺を示す。局部発振器OSCの出力
周波数が分周器1/Nで1/Nにされ、位相比較器PCにおいて
基準周波数frと比較される。両周波数の信号位相が一致
していると制御電圧CSはなく（第２図で言えばQ3，Q4共
にオフ）、PLL ICの出力TVはない（ハイインピーダンス
状態）。分周器出力fiと基準周波数frのいずれかの位相
が進むと制御電圧CSのIs1側又はIs2側がＨになり、第２
図で言えばQ3又はQ4とQ2がオンになってキャパシタＣの
放電又は充電が行なわれる。分周器の分周比は選局した
い局に応じて設定される。位相比較器PCは本例ではデジ
タル型である。fr,fiは矩形波である。制御信号CSは位
相ずれに応じたパルス幅（デューティ）を持つ矩形波
で、位相ずれがなければデューティ０、位相ずれが±18
0°であるとデューティ100％、それ以上の位相ずれでは
デューティが下ってくるが、これに対しては100％で一
定になるようにしている。
周波数が分周器1/Nで1/Nにされ、位相比較器PCにおいて
基準周波数frと比較される。両周波数の信号位相が一致
していると制御電圧CSはなく（第２図で言えばQ3，Q4共
にオフ）、PLL ICの出力TVはない（ハイインピーダンス
状態）。分周器出力fiと基準周波数frのいずれかの位相
が進むと制御電圧CSのIs1側又はIs2側がＨになり、第２
図で言えばQ3又はQ4とQ2がオンになってキャパシタＣの
放電又は充電が行なわれる。分周器の分周比は選局した
い局に応じて設定される。位相比較器PCは本例ではデジ
タル型である。fr,fiは矩形波である。制御信号CSは位
相ずれに応じたパルス幅（デューティ）を持つ矩形波
で、位相ずれがなければデューティ０、位相ずれが±18
0°であるとデューティ100％、それ以上の位相ずれでは
デューティが下ってくるが、これに対しては100％で一
定になるようにしている。
以上説明したように、本発明ではチューナ部の可変容
量ダイオードに制御電圧を与えるローパスフィルタを抵
抗とキャパシタからなる受動素子のみの回路とすること
ができ、コストを低減できる。且つキャパシタの充放電
特性をリニアにして応答速度に変化がないようにするこ
とができ、更にサーチ速度も向上できるので甚だ有効で
ある。
量ダイオードに制御電圧を与えるローパスフィルタを抵
抗とキャパシタからなる受動素子のみの回路とすること
ができ、コストを低減できる。且つキャパシタの充放電
特性をリニアにして応答速度に変化がないようにするこ
とができ、更にサーチ速度も向上できるので甚だ有効で
ある。
第１図は本発明の要部を示す回路図、第２図および第３
図は本発明の実施例を示す回路図、第４図は従来例を示
す回路図、第５図はRC LPFの回路図、第６図はその充放
電特性を示すグラフ、第７図はPLL ICとその周囲を示す
ブロック図である。 図面で、OSCは局部発振器、1/Nは分周器、PCは位相比較
器、LPFはローパスフィルタ、Is1，Is2は定電流源スイ
ッチである。
図は本発明の実施例を示す回路図、第４図は従来例を示
す回路図、第５図はRC LPFの回路図、第６図はその充放
電特性を示すグラフ、第７図はPLL ICとその周囲を示す
ブロック図である。 図面で、OSCは局部発振器、1/Nは分周器、PCは位相比較
器、LPFはローパスフィルタ、Is1，Is2は定電流源スイ
ッチである。
Claims (2)
- 【請求項１】動作電源電圧が供給される動作電源端子を
備え、局部発振器の出力周波数を分周したもの（fi）と
基準周波数信号（fr）との位相差に従ってＨレベル、Ｌ
レベル、ハイインピーダンス状態の３出力を生じる単体
のPLL集積回路と、該集積回路の出力を受けて前記発振
器の可変容量ダイオードに対する制御電圧を出力するロ
ーパスフィルタとを備える電子同調チューナ用制御回路
において、 該ローパスフィルタ（LPF）が抵抗とキャパシタからな
る受動素子のみのフィルタとされ、 該PLL集積回路は、動作電源電圧よりも高く、且つ前記
制御電圧（TV）を供給できる電圧の電源端子を備え、前
記PLL集積回路内部において該電源端子とグランド間に
第１、第２の定電流源スイッチ（Is1，Is2）が直列に接
続され、これらのスイッチの直列接続点がPLL集積回路
の出力端に接続され、かつこれらのスイッチは前記位相
差に従って動作又は不動作状態となるように設定されて
なることを特徴とする電子同調チューナ用制御回路。 - 【請求項２】前記PLL集積回路はサーチ中の定電流源の
電流値（Is1，Is2）を受信中よりも大きくする電流値制
御手段を備えてなることを特徴とする特許請求の範囲第
１項記載の電子同調チューナ用制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155831A JP2524118B2 (ja) | 1986-07-02 | 1986-07-02 | 電子同調チユ−ナ用制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155831A JP2524118B2 (ja) | 1986-07-02 | 1986-07-02 | 電子同調チユ−ナ用制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310911A JPS6310911A (ja) | 1988-01-18 |
| JP2524118B2 true JP2524118B2 (ja) | 1996-08-14 |
Family
ID=15614448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61155831A Expired - Lifetime JP2524118B2 (ja) | 1986-07-02 | 1986-07-02 | 電子同調チユ−ナ用制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2524118B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69032553T2 (de) | 1989-05-08 | 1999-03-11 | Kawasaki Steel Corp., Kobe, Hyogo | Verfahren zur herstellung von gleichgerichteten siliziumblechen mit ausgezeichneten magnetischen eigenschaften |
| JPH03181225A (ja) * | 1989-12-11 | 1991-08-07 | Fuji Photo Film Co Ltd | 外部同期型プログラマブルデバイス |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5510238A (en) * | 1978-07-07 | 1980-01-24 | Citizen Watch Co Ltd | Rll circuit |
| JPS5938761Y2 (ja) * | 1979-03-13 | 1984-10-29 | パイオニア株式会社 | Ｐｌｌ回路のロ−パスフィルタ |
| JPS5733894A (en) * | 1980-08-08 | 1982-02-24 | Matsushita Electric Ind Co Ltd | Supporting body |
| JPS5814630A (ja) * | 1981-07-20 | 1983-01-27 | Nec Corp | 位相同期回路 |
| JPS58134531A (ja) * | 1982-02-04 | 1983-08-10 | Oki Electric Ind Co Ltd | Ｐｌｌ用ル−プフイルタ |
| JPS59188224A (ja) * | 1983-04-08 | 1984-10-25 | Matsushita Electric Ind Co Ltd | 電子選局回路 |
| JPS59177241U (ja) * | 1983-05-13 | 1984-11-27 | パイオニア株式会社 | 位相比較器 |
| JPS6037825A (ja) * | 1983-08-10 | 1985-02-27 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ−選局用ｐｌｌロ−パスフイルタ− |
-
1986
- 1986-07-02 JP JP61155831A patent/JP2524118B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310911A (ja) | 1988-01-18 |
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