JPH0786927A - Ｐｌｌ周波数シンセサイザ回路 - Google Patents
Ｐｌｌ周波数シンセサイザ回路Info
- Publication number
- JPH0786927A JPH0786927A JP5230518A JP23051893A JPH0786927A JP H0786927 A JPH0786927 A JP H0786927A JP 5230518 A JP5230518 A JP 5230518A JP 23051893 A JP23051893 A JP 23051893A JP H0786927 A JPH0786927 A JP H0786927A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- transistor
- frequency
- circuit
- constant current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】ＰＬＬ周波数シンセサイザ回路に関し、チャー
ジポンプのチャージ・ディスチャージのバランスを安定
化させ、高速チューニング特性を維持する。 【構成】位相比較器３は分周信号ｆｒと比較信号ｆｐと
の位相を比較し、位相差信号φＲ，φＰを出力する。チ
ャージポンプ５は異なる導電型のトランジスタＴ１，Ｔ
２を接続して構成され電圧信号Ｄｏを出力する。トラン
ジスタＴ１，Ｔ２の駆動電流は等しく、チャージ・ディ
スチャージのバランスをとっている。ＬＰＦ６は電圧信
号Ｄｏを平滑した制御電圧信号ＶＴを出力し、ＶＣＯ７
はそれに応じた周波数信号ｆvco を出力する。定電流源
回路８は温度及び電源電圧の変化に対して安定に動作
し、定電流を供給する。制御回路４は信号φＲ，φＰに
基づいてトランジスタＴ１，Ｔ２をオンオフさせ、定電
流に基づいてトランジスタＴ１，Ｔ２のオン時における
駆動電流を常に一定になるように制御する。
ジポンプのチャージ・ディスチャージのバランスを安定
化させ、高速チューニング特性を維持する。 【構成】位相比較器３は分周信号ｆｒと比較信号ｆｐと
の位相を比較し、位相差信号φＲ，φＰを出力する。チ
ャージポンプ５は異なる導電型のトランジスタＴ１，Ｔ
２を接続して構成され電圧信号Ｄｏを出力する。トラン
ジスタＴ１，Ｔ２の駆動電流は等しく、チャージ・ディ
スチャージのバランスをとっている。ＬＰＦ６は電圧信
号Ｄｏを平滑した制御電圧信号ＶＴを出力し、ＶＣＯ７
はそれに応じた周波数信号ｆvco を出力する。定電流源
回路８は温度及び電源電圧の変化に対して安定に動作
し、定電流を供給する。制御回路４は信号φＲ，φＰに
基づいてトランジスタＴ１，Ｔ２をオンオフさせ、定電
流に基づいてトランジスタＴ１，Ｔ２のオン時における
駆動電流を常に一定になるように制御する。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ周波数シンセサ
イザ回路に係り、詳しくはチャージポンプ回路に関す
る。
イザ回路に係り、詳しくはチャージポンプ回路に関す
る。
【０００２】近年、携帯電話、コードレス電話等の移動
体通信機器にはＰＬＬ周波数シンセサイザ回路が多く用
いられている。このような移動体通信機器ではその使用
形態の広がりや、使用者の増大に伴い、セル半径の縮小
（小ゾーン化）や周波数の時間的有効利用のための時分
割処理が必要である。このような事情から、移動体通信
機器のデジタル方式化が進んできている。デジタル化へ
の移行に伴い、ＰＬＬ周波数シンセサイザ回路ではチュ
ーニングスピードの高速化が望まれている。チューニン
グスピードの高速化のために種々の技術が提案されてい
るが、最も基本となるのが、チャージポンプ回路の特性
向上である。
体通信機器にはＰＬＬ周波数シンセサイザ回路が多く用
いられている。このような移動体通信機器ではその使用
形態の広がりや、使用者の増大に伴い、セル半径の縮小
（小ゾーン化）や周波数の時間的有効利用のための時分
割処理が必要である。このような事情から、移動体通信
機器のデジタル方式化が進んできている。デジタル化へ
の移行に伴い、ＰＬＬ周波数シンセサイザ回路ではチュ
ーニングスピードの高速化が望まれている。チューニン
グスピードの高速化のために種々の技術が提案されてい
るが、最も基本となるのが、チャージポンプ回路の特性
向上である。
【０００３】
【従来の技術】従来のＰＬＬ周波数シンセサイザ回路を
図３に示す。リファレンスカウンタ１１は水晶発振器１
２の所定周波数の基準信号ｆosc を基準周波数に分周し
た分周信号ｆｒを位相比較器１７に出力する。
図３に示す。リファレンスカウンタ１１は水晶発振器１
２の所定周波数の基準信号ｆosc を基準周波数に分周し
た分周信号ｆｒを位相比較器１７に出力する。
【０００４】比較分周器１３はプリスケーラ１４，プロ
グラムカウンタ１５，スワロウカウンタ１６からなる。
プリスケーラ１４は電圧制御発振器（以下、ＶＣＯとい
う）２０から出力される出力周波数信号ｆvco を入力す
る。プリスケーラ１４は通常、周波数信号ｆvco を１／
（Ｍ＋１）に分周する。なお、Ｍは自然数である。プリ
スケーラ１４はスワロウカウンタ１６から分周比を切換
える切換信号ＭＣが入力されると、周波数信号ｆvco を
１／Ｍに分周する。プログラムカウンタ１５はプリスケ
ーラ１４の分周信号Ｓ１を入力する。プログラムカウン
タ１５は出力周波数を任意に設定可能であり、設定周波
数に基づいて分周信号Ｓ１を比較分周信号ｆｐに分周
し、それを位相比較器１７に出力する。スワロウカウン
タ１６は前記分周信号Ｓ１を入力してそれを１／Ａに分
周し、分周が完了すると切換信号ＭＣを前記プリスケー
ラ１４に出力する。
グラムカウンタ１５，スワロウカウンタ１６からなる。
プリスケーラ１４は電圧制御発振器（以下、ＶＣＯとい
う）２０から出力される出力周波数信号ｆvco を入力す
る。プリスケーラ１４は通常、周波数信号ｆvco を１／
（Ｍ＋１）に分周する。なお、Ｍは自然数である。プリ
スケーラ１４はスワロウカウンタ１６から分周比を切換
える切換信号ＭＣが入力されると、周波数信号ｆvco を
１／Ｍに分周する。プログラムカウンタ１５はプリスケ
ーラ１４の分周信号Ｓ１を入力する。プログラムカウン
タ１５は出力周波数を任意に設定可能であり、設定周波
数に基づいて分周信号Ｓ１を比較分周信号ｆｐに分周
し、それを位相比較器１７に出力する。スワロウカウン
タ１６は前記分周信号Ｓ１を入力してそれを１／Ａに分
周し、分周が完了すると切換信号ＭＣを前記プリスケー
ラ１４に出力する。
【０００５】位相比較器１７は基準信号ｆｒと比較信号
ｆｐとの位相を比較し、その比較結果に基づく位相差信
号φＲ，φＰをチャージポンプ回路１８に出力する。チ
ャージポンプ回路１８はＰＮＰトランジスタＴ１，ＮＰ
ＮトランジスタＴ２及び抵抗Ｒ１〜Ｒ４で構成されてい
る。トランジスタＴ１のエミッタは電源ＶCCに接続さ
れ、コレクタはトランジスタＴ２のコレクタに接続され
ている。トランジスタＴ２のエミッタはグランドＧＮＤ
に接続されている。両トランジスタＴ１，Ｔ２のコレク
タは接続され、その先にローパスフィルタ（ＬＰＦ）１
９が接続されている。トランジスタＴ１のベースは抵抗
Ｒ１を介して電源ＶCCに接続されるとともに、ベースに
は抵抗Ｒ２を介して位相差信号φＲが入力されている。
トランジスタＴ２のベースは抵抗Ｒ３を介してグランド
ＧＮＤに接続されるとともに、同じくベースには抵抗Ｒ
４を介して位相差信号φＰが入力されている。位相差信
号φＲ，φＰのレベルに基づいてトランジスタＴ１，Ｔ
２のいずれか一方のみがオンし、ＬＰＦ１９に電圧信号
Ｄｏを出力する。トランジスタＴ１がオンすると電圧信
号Ｄｏが上昇し、ＬＰＦ１９がトランジスタＴ１を介し
てチャージされる。トランジスタＴ２がオンすると電圧
信号Ｄｏが低下し、ＬＰＦ１９がトランジスタＴ２を介
してディスチャージされる。
ｆｐとの位相を比較し、その比較結果に基づく位相差信
号φＲ，φＰをチャージポンプ回路１８に出力する。チ
ャージポンプ回路１８はＰＮＰトランジスタＴ１，ＮＰ
ＮトランジスタＴ２及び抵抗Ｒ１〜Ｒ４で構成されてい
る。トランジスタＴ１のエミッタは電源ＶCCに接続さ
れ、コレクタはトランジスタＴ２のコレクタに接続され
ている。トランジスタＴ２のエミッタはグランドＧＮＤ
に接続されている。両トランジスタＴ１，Ｔ２のコレク
タは接続され、その先にローパスフィルタ（ＬＰＦ）１
９が接続されている。トランジスタＴ１のベースは抵抗
Ｒ１を介して電源ＶCCに接続されるとともに、ベースに
は抵抗Ｒ２を介して位相差信号φＲが入力されている。
トランジスタＴ２のベースは抵抗Ｒ３を介してグランド
ＧＮＤに接続されるとともに、同じくベースには抵抗Ｒ
４を介して位相差信号φＰが入力されている。位相差信
号φＲ，φＰのレベルに基づいてトランジスタＴ１，Ｔ
２のいずれか一方のみがオンし、ＬＰＦ１９に電圧信号
Ｄｏを出力する。トランジスタＴ１がオンすると電圧信
号Ｄｏが上昇し、ＬＰＦ１９がトランジスタＴ１を介し
てチャージされる。トランジスタＴ２がオンすると電圧
信号Ｄｏが低下し、ＬＰＦ１９がトランジスタＴ２を介
してディスチャージされる。
【０００６】ＬＰＦ１９は抵抗Ｒ５，Ｒ６及びコンデン
サＣを備えた積分回路からなる。ＬＰＦ１９はチャージ
ポンプ回路１８の電圧信号Ｄｏを平滑して高周波パルス
成分を除去した制御電圧信号ＶＴをＶＣＯ２０に出力す
る。そして、ＬＰＦ１９の制御電圧信号ＶＴの電圧値に
応じた周波数の周波数信号ｆvco がＶＣＯ２０から出力
され、この周波数信号ｆvco は比較分周器１３に帰還さ
れる。
サＣを備えた積分回路からなる。ＬＰＦ１９はチャージ
ポンプ回路１８の電圧信号Ｄｏを平滑して高周波パルス
成分を除去した制御電圧信号ＶＴをＶＣＯ２０に出力す
る。そして、ＬＰＦ１９の制御電圧信号ＶＴの電圧値に
応じた周波数の周波数信号ｆvco がＶＣＯ２０から出力
され、この周波数信号ｆvco は比較分周器１３に帰還さ
れる。
【０００７】このような動作が繰り返し実行されること
によって、ＶＣＯ２０の周波数信号ｆvco は最終的に基
準信号ｆosc の逓倍にロックされる。このように構成さ
れたＰＬＬ周波数シンセサイザ回路において、チューニ
ングスピードを高速化するには、チャージポンプ回路１
８がＬＰＦ１９を高速でチャージ・ディスチャージでき
ることが必要である。そのためには、チャージポンプ回
路１８のＰＮＰトランジスタＴ１又はＮＰＮトランジス
タＴ２がオンしているときの駆動電流を大きくすること
が必要となる。
によって、ＶＣＯ２０の周波数信号ｆvco は最終的に基
準信号ｆosc の逓倍にロックされる。このように構成さ
れたＰＬＬ周波数シンセサイザ回路において、チューニ
ングスピードを高速化するには、チャージポンプ回路１
８がＬＰＦ１９を高速でチャージ・ディスチャージでき
ることが必要である。そのためには、チャージポンプ回
路１８のＰＮＰトランジスタＴ１又はＮＰＮトランジス
タＴ２がオンしているときの駆動電流を大きくすること
が必要となる。
【０００８】
【発明が解決しようとする課題】しかしながら、通常の
ＬＳＩ基板上にＰＮＰトランジスタＴ１とＮＰＮトラン
ジスタＴ２とが形成された場合、ＰＮＰトランジスタＴ
１の電流増幅率はＮＰＮトランジスタＴ２のそれに比べ
て低くなり、ＰＮＰトランジスタＴ１の能力を向上させ
ることはむずかしい。このため、ＰＮＰトランジスタＴ
１の駆動力の限界によりチャージポンプ回路１８のチャ
ージ・ディスチャージの高速化には限界があった。
ＬＳＩ基板上にＰＮＰトランジスタＴ１とＮＰＮトラン
ジスタＴ２とが形成された場合、ＰＮＰトランジスタＴ
１の電流増幅率はＮＰＮトランジスタＴ２のそれに比べ
て低くなり、ＰＮＰトランジスタＴ１の能力を向上させ
ることはむずかしい。このため、ＰＮＰトランジスタＴ
１の駆動力の限界によりチャージポンプ回路１８のチャ
ージ・ディスチャージの高速化には限界があった。
【０００９】ＰＮＰトランジスタＴ１の駆動力の限界は
チャージ時間の短縮化の限界である。このため、ＮＰＮ
トランジスタＴ２の駆動力を増加させることは、逆にチ
ャージ時間とディスチャージ時間とのアンバランスにつ
ながり、チャージポンプ回路の高速化の妨げとなる。
チャージ時間の短縮化の限界である。このため、ＮＰＮ
トランジスタＴ２の駆動力を増加させることは、逆にチ
ャージ時間とディスチャージ時間とのアンバランスにつ
ながり、チャージポンプ回路の高速化の妨げとなる。
【００１０】トランジスタＴ１，Ｔ２の駆動電流を増加
させることにより、チャージ及びディスチャージ時間は
短縮化される。ところが、例えばディスチャージ側のＮ
ＰＮトランジスタＴ２の能力のみが向上された場合に
は、チャージ側のＰＮＰトランジスタＴ１では余分なチ
ャージ電荷が必要となる。その分だけ、チャージに必要
な時間が逆に増加してしまうことになる。
させることにより、チャージ及びディスチャージ時間は
短縮化される。ところが、例えばディスチャージ側のＮ
ＰＮトランジスタＴ２の能力のみが向上された場合に
は、チャージ側のＰＮＰトランジスタＴ１では余分なチ
ャージ電荷が必要となる。その分だけ、チャージに必要
な時間が逆に増加してしまうことになる。
【００１１】以上のような理由により、ＰＮＰトランジ
スタＴ１及びＮＰＮトランジスタＴ２の駆動電流を等し
くすることがチャージポンプ回路の高速チューニングを
実現するための条件である。しかしながら、チャージポ
ンプ回路を構成するＰＮＰトランジスタＴ１及びＮＰＮ
トランジスタＴ２はそれぞれ異なる特性を有するトラン
ジスタ素子であり、温度変化や電源電圧の変動、製造工
程における特性ばらつき等に対して、これらトランジス
タの駆動電流を等しくすることは困難であった。
スタＴ１及びＮＰＮトランジスタＴ２の駆動電流を等し
くすることがチャージポンプ回路の高速チューニングを
実現するための条件である。しかしながら、チャージポ
ンプ回路を構成するＰＮＰトランジスタＴ１及びＮＰＮ
トランジスタＴ２はそれぞれ異なる特性を有するトラン
ジスタ素子であり、温度変化や電源電圧の変動、製造工
程における特性ばらつき等に対して、これらトランジス
タの駆動電流を等しくすることは困難であった。
【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、チャージポンプ回路を
構成する第１及び第２のトランジスタの駆動電流を安定
化させることにより、チャージポンプ回路のチャージ・
ディスチャージを高速化し、高速チューニングを実現す
ることができるＰＬＬ周波数シンセサイザ回路を提供す
ることにある。
れたものであって、その目的は、チャージポンプ回路を
構成する第１及び第２のトランジスタの駆動電流を安定
化させることにより、チャージポンプ回路のチャージ・
ディスチャージを高速化し、高速チューニングを実現す
ることができるＰＬＬ周波数シンセサイザ回路を提供す
ることにある。
【００１３】
【課題を解決するための手段】図１は本発明の原理説明
図である。基準分周器１は、所定周波数の基準信号ｆos
c を基準周波数に分周した分周信号ｆｒを出力する。
図である。基準分周器１は、所定周波数の基準信号ｆos
c を基準周波数に分周した分周信号ｆｒを出力する。
【００１４】比較分周器２は、電圧制御発振器７からの
出力周波数信号ｆvco を分周した比較信号ｆｐを出力す
る。位相比較器３は、分周信号ｆｒと比較信号ｆｐとの
位相を比較し、その比較結果に基づいて第１及び第２の
位相差信号φＲ，φＰを出力する。
出力周波数信号ｆvco を分周した比較信号ｆｐを出力す
る。位相比較器３は、分周信号ｆｒと比較信号ｆｐとの
位相を比較し、その比較結果に基づいて第１及び第２の
位相差信号φＲ，φＰを出力する。
【００１５】チャージポンプ回路５は、異なる導電型の
第１及び第２のトランジスタＴ１，Ｔ２を接続して構成
され、両トランジスタＴ１，Ｔ２間から電圧信号Ｄｏを
出力する。
第１及び第２のトランジスタＴ１，Ｔ２を接続して構成
され、両トランジスタＴ１，Ｔ２間から電圧信号Ｄｏを
出力する。
【００１６】ローパスフィルタ６は、チャージポンプ回
路５から出力される電圧信号Ｄｏを平滑した制御電圧信
号ＶＴを出力する。電圧制御発振器７は、ローパスフィ
ルタ６から出力される制御電圧信号ＶＴの電圧値に応じ
た周波数の出力周波数信号ｆvco を出力する。
路５から出力される電圧信号Ｄｏを平滑した制御電圧信
号ＶＴを出力する。電圧制御発振器７は、ローパスフィ
ルタ６から出力される制御電圧信号ＶＴの電圧値に応じ
た周波数の出力周波数信号ｆvco を出力する。
【００１７】定電流源回路８は、温度の変化及び電源電
圧の変化に対して安定に動作し、定電流を供給する。チ
ャージポンプ制御回路４は、位相比較器３から出力され
る第１又は第２の位相差信号φＲ，φＰに基づいて第１
又は第２のトランジスタＴ１，Ｔ２をオンオフ制御する
とともに、定電流源回路８の定電流に基づいて第１又は
第２のトランジスタＴ１，Ｔ２のオン時における駆動電
流を制御する。
圧の変化に対して安定に動作し、定電流を供給する。チ
ャージポンプ制御回路４は、位相比較器３から出力され
る第１又は第２の位相差信号φＲ，φＰに基づいて第１
又は第２のトランジスタＴ１，Ｔ２をオンオフ制御する
とともに、定電流源回路８の定電流に基づいて第１又は
第２のトランジスタＴ１，Ｔ２のオン時における駆動電
流を制御する。
【００１８】
【作用】チャージポンプ回路５の第１及び第２のトラン
ジスタＴ１，Ｔ２は定電流源回路８の定電流に基づいて
それらのオン時における駆動電流が制御される。そのた
め、第１及び第２のトランジスタＴ１，Ｔ２は異なる導
電型であるが、駆動電流は等しくなり、チャージ・ディ
スチャージのバランスが崩れることはない。また、第１
及び第２のトランジスタＴ１，Ｔ２が温度の変化、電源
電圧の変動により特性が変動したとしても、定電流源回
路８の定電流によりこれらトランジスタの駆動電流が制
御されるので、チャージポンプ回路５の駆動電流が安定
化する。その結果、ＰＬＬ周波数シンセサイザ回路のチ
ューニングスピードの高速化が維持される。
ジスタＴ１，Ｔ２は定電流源回路８の定電流に基づいて
それらのオン時における駆動電流が制御される。そのた
め、第１及び第２のトランジスタＴ１，Ｔ２は異なる導
電型であるが、駆動電流は等しくなり、チャージ・ディ
スチャージのバランスが崩れることはない。また、第１
及び第２のトランジスタＴ１，Ｔ２が温度の変化、電源
電圧の変動により特性が変動したとしても、定電流源回
路８の定電流によりこれらトランジスタの駆動電流が制
御されるので、チャージポンプ回路５の駆動電流が安定
化する。その結果、ＰＬＬ周波数シンセサイザ回路のチ
ューニングスピードの高速化が維持される。
【００１９】
【実施例】以下、本発明を具体化した一実施例のＰＬＬ
周波数シンセサイザ回路を図２に従って説明する。尚、
説明の便宜上、図３と同様の構成については同一の符号
を付して説明する。
周波数シンセサイザ回路を図２に従って説明する。尚、
説明の便宜上、図３と同様の構成については同一の符号
を付して説明する。
【００２０】ＰＬＬ周波数シンセサイザ回路３０は基準
分周器としてのリファレンスカウンタ１１、水晶発振器
１２、比較分周器１３、位相比較器１７、チャージポン
プ制御回路２３、チャージポンプ回路２１、ＬＰＦ１
９、ＶＣＯ２０及び定電流源回路２２を備えて構成され
ている。
分周器としてのリファレンスカウンタ１１、水晶発振器
１２、比較分周器１３、位相比較器１７、チャージポン
プ制御回路２３、チャージポンプ回路２１、ＬＰＦ１
９、ＶＣＯ２０及び定電流源回路２２を備えて構成され
ている。
【００２１】リファレンスカウンタ１１は水晶発振器１
２の所定周波数の基準信号ｆosc を基準周波数に分周し
た分周信号ｆｒを位相比較器１７に出力する。比較分周
器１３はプリスケーラ１４，プログラムカウンタ１５，
スワロウカウンタ１６からなる。プリスケーラ１４はＶ
ＣＯ２０から出力される出力周波数信号ｆvco を入力す
る。
２の所定周波数の基準信号ｆosc を基準周波数に分周し
た分周信号ｆｒを位相比較器１７に出力する。比較分周
器１３はプリスケーラ１４，プログラムカウンタ１５，
スワロウカウンタ１６からなる。プリスケーラ１４はＶ
ＣＯ２０から出力される出力周波数信号ｆvco を入力す
る。
【００２２】プリスケーラ１４は通常、周波数信号ｆvc
o を１／（Ｍ＋１）に分周する。なお、Ｍは自然数であ
る。プリスケーラ１４はスワロウカウンタ１６から分周
比を切換える切換信号ＭＣが入力されると、周波数信号
ｆvco を１／Ｍに分周する。
o を１／（Ｍ＋１）に分周する。なお、Ｍは自然数であ
る。プリスケーラ１４はスワロウカウンタ１６から分周
比を切換える切換信号ＭＣが入力されると、周波数信号
ｆvco を１／Ｍに分周する。
【００２３】プログラムカウンタ１５はプリスケーラ１
４の分周信号Ｓ１を入力する。プログラムカウンタ１５
は出力周波数を任意に設定可能であり、設定周波数に基
づいて分周信号Ｓ１を比較分周信号ｆｐに分周し、それ
を位相比較器１７に出力する。
４の分周信号Ｓ１を入力する。プログラムカウンタ１５
は出力周波数を任意に設定可能であり、設定周波数に基
づいて分周信号Ｓ１を比較分周信号ｆｐに分周し、それ
を位相比較器１７に出力する。
【００２４】スワロウカウンタ１６は前記分周信号Ｓ１
を入力してそれを１／Ａに分周し、分周が完了すると切
換信号ＭＣを前記プリスケーラ１４に出力する。位相比
較器１７は基準信号ｆｒと比較信号ｆｐとの位相を比較
し、その比較結果に基づく位相差信号φＲ，φＰをチャ
ージポンプ制御回路２３に出力する。なお、位相差信号
φＲがＬレベルで、位相差信号φＰがＨレベルとなるこ
とはない。
を入力してそれを１／Ａに分周し、分周が完了すると切
換信号ＭＣを前記プリスケーラ１４に出力する。位相比
較器１７は基準信号ｆｒと比較信号ｆｐとの位相を比較
し、その比較結果に基づく位相差信号φＲ，φＰをチャ
ージポンプ制御回路２３に出力する。なお、位相差信号
φＲがＬレベルで、位相差信号φＰがＨレベルとなるこ
とはない。
【００２５】チャージポンプ制御回路２３にはチャージ
ポンプ回路２１が接続されるとともに、定電流源回路２
２が接続されている。定電流源回路２２はＰＬＬ周波数
シンセサイザ回路と同一の半導体基板上に形成されたバ
ンドギャップバイアス回路からなる。定電流源回路２２
は抵抗Ｒ７〜Ｒ１３と、ＮＰＮトランジスタＴ３〜Ｔ８
とで構成されている。定電流源回路２２は温度の変化及
び電源電圧の変化に対して安定に動作し、トランジスタ
Ｔ８を介してチャージポンプ制御回路２３から定電流Ｉ
１を引き込む。
ポンプ回路２１が接続されるとともに、定電流源回路２
２が接続されている。定電流源回路２２はＰＬＬ周波数
シンセサイザ回路と同一の半導体基板上に形成されたバ
ンドギャップバイアス回路からなる。定電流源回路２２
は抵抗Ｒ７〜Ｒ１３と、ＮＰＮトランジスタＴ３〜Ｔ８
とで構成されている。定電流源回路２２は温度の変化及
び電源電圧の変化に対して安定に動作し、トランジスタ
Ｔ８を介してチャージポンプ制御回路２３から定電流Ｉ
１を引き込む。
【００２６】チャージポンプ回路２１はＰＮＰトランジ
スタＴ１，ＮＰＮトランジスタＴ２で構成されている。
トランジスタＴ１のエミッタは電源ＶCCに接続され、コ
レクタはトランジスタＴ２のコレクタに接続されてい
る。トランジスタＴ２のエミッタはグランドＧＮＤに接
続されている。両トランジスタＴ１，Ｔ２のコレクタ間
にはＬＰＦ１９が接続されている。
スタＴ１，ＮＰＮトランジスタＴ２で構成されている。
トランジスタＴ１のエミッタは電源ＶCCに接続され、コ
レクタはトランジスタＴ２のコレクタに接続されてい
る。トランジスタＴ２のエミッタはグランドＧＮＤに接
続されている。両トランジスタＴ１，Ｔ２のコレクタ間
にはＬＰＦ１９が接続されている。
【００２７】チャージポンプ制御回路２３はＰＮＰトラ
ンジスタＴ９，Ｔ１０、ＮＰＮトランジスタＴ１１、抵
抗Ｒ１４，Ｒ１５及びアナログスイッチ２４，２５を備
えている。
ンジスタＴ９，Ｔ１０、ＮＰＮトランジスタＴ１１、抵
抗Ｒ１４，Ｒ１５及びアナログスイッチ２４，２５を備
えている。
【００２８】トランジスタＴ９のエミッタは電源ＶCCに
接続され、ベース及びコレクタは前記トランジスタＴ８
のコレクタに接続されている。トランジスタＴ１０のエ
ミッタは抵抗Ｒ１４を介して電源ＶCCに接続され、ベー
スは抵抗Ｒ１５を介してトランジスタＴ９のベースに接
続されている。従って、トランジスタＴ９，Ｔ１０によ
りカレントミラー回路が構成されている。トランジスタ
Ｔ１１のベース及びコレクタはトランジスタＴ１０のコ
レクタに接続され、エミッタはグランドＧＮＤに接続さ
れている。従って、トランジスタＴ１１には前記定電流
Ｉ１とほぼ等しい大きさの電流が流れる。
接続され、ベース及びコレクタは前記トランジスタＴ８
のコレクタに接続されている。トランジスタＴ１０のエ
ミッタは抵抗Ｒ１４を介して電源ＶCCに接続され、ベー
スは抵抗Ｒ１５を介してトランジスタＴ９のベースに接
続されている。従って、トランジスタＴ９，Ｔ１０によ
りカレントミラー回路が構成されている。トランジスタ
Ｔ１１のベース及びコレクタはトランジスタＴ１０のコ
レクタに接続され、エミッタはグランドＧＮＤに接続さ
れている。従って、トランジスタＴ１１には前記定電流
Ｉ１とほぼ等しい大きさの電流が流れる。
【００２９】アナログスイッチ２４はトランジスタＴ
１，Ｔ１０のベース間に設けられている。スイッチ２４
は前記位相差信号φＲを入力している。スイッチ２４は
位相差信号φＲがＬレベルのときオンし、トランジスタ
Ｔ１のベースをトランジスタＴ１０のベースに接続して
カレントミラー回路を構成する。そのため、スイッチ２
４がオンすると、トランジスタＴ１がオンして前記定電
流Ｉ１とほぼ等しい大きさの駆動電流が流れる。
１，Ｔ１０のベース間に設けられている。スイッチ２４
は前記位相差信号φＲを入力している。スイッチ２４は
位相差信号φＲがＬレベルのときオンし、トランジスタ
Ｔ１のベースをトランジスタＴ１０のベースに接続して
カレントミラー回路を構成する。そのため、スイッチ２
４がオンすると、トランジスタＴ１がオンして前記定電
流Ｉ１とほぼ等しい大きさの駆動電流が流れる。
【００３０】アナログスイッチ２５はトランジスタＴ
２，Ｔ１１のベース間に設けられている。スイッチ２５
は前記位相差信号φＰを入力している。スイッチ２５は
位相差信号φＰがＨレベルのときオンし、トランジスタ
Ｔ２のベースをトランジスタＴ１１のベースに接続して
カレントミラー回路を構成する。そのため、スイッチ２
５がオンすると、トランジスタＴ２がオンして前記定電
流Ｉ１とほぼ等しい大きさの駆動電流が流れる。
２，Ｔ１１のベース間に設けられている。スイッチ２５
は前記位相差信号φＰを入力している。スイッチ２５は
位相差信号φＰがＨレベルのときオンし、トランジスタ
Ｔ２のベースをトランジスタＴ１１のベースに接続して
カレントミラー回路を構成する。そのため、スイッチ２
５がオンすると、トランジスタＴ２がオンして前記定電
流Ｉ１とほぼ等しい大きさの駆動電流が流れる。
【００３１】従って、位相差信号φＲ，φＰのレベルに
基づいてスイッチ２４，２５のいずれか一方がオンし、
そのオンしたスイッチ２４，２５に対応したトランジス
タＴ１，Ｔ２のみがオンし、ＬＰＦ１９に電圧信号Ｄｏ
を出力する。トランジスタＴ１がオンすると電圧信号Ｄ
ｏが上昇し、ＬＰＦ１９がトランジスタＴ１を介して前
記駆動電流によりチャージされる。トランジスタＴ２が
オンすると電圧信号Ｄｏが低下し、ＬＰＦ１９がトラン
ジスタＴ２を介して前記駆動電流によりディスチャージ
される。
基づいてスイッチ２４，２５のいずれか一方がオンし、
そのオンしたスイッチ２４，２５に対応したトランジス
タＴ１，Ｔ２のみがオンし、ＬＰＦ１９に電圧信号Ｄｏ
を出力する。トランジスタＴ１がオンすると電圧信号Ｄ
ｏが上昇し、ＬＰＦ１９がトランジスタＴ１を介して前
記駆動電流によりチャージされる。トランジスタＴ２が
オンすると電圧信号Ｄｏが低下し、ＬＰＦ１９がトラン
ジスタＴ２を介して前記駆動電流によりディスチャージ
される。
【００３２】ＬＰＦ１９は抵抗Ｒ５，Ｒ６及びコンデン
サＣを備えた積分回路からなる。ＬＰＦ１９はチャージ
ポンプ回路２１の電圧信号Ｄｏを平滑して高周波パルス
成分を除去した制御電圧信号ＶＴをＶＣＯ２０に出力す
る。そして、ＬＰＦ１９の制御電圧信号ＶＴの電圧値に
応じた周波数の周波数信号ｆvco がＶＣＯ２０から出力
され、この周波数信号ｆvco は比較分周器１３に帰還さ
れる。
サＣを備えた積分回路からなる。ＬＰＦ１９はチャージ
ポンプ回路２１の電圧信号Ｄｏを平滑して高周波パルス
成分を除去した制御電圧信号ＶＴをＶＣＯ２０に出力す
る。そして、ＬＰＦ１９の制御電圧信号ＶＴの電圧値に
応じた周波数の周波数信号ｆvco がＶＣＯ２０から出力
され、この周波数信号ｆvco は比較分周器１３に帰還さ
れる。
【００３３】このような動作が繰り返し実行されること
によって、ＶＣＯ２０の周波数信号ｆvco は最終的に基
準信号ｆosc の逓倍にロックされ、所望の周波数にチュ
ーニングされる。また、チャージポンプ回路２１では、
ＰＮＰトランジスタＴ１とＮＰＮトランジスタＴ２との
駆動電流は等しくしてある。
によって、ＶＣＯ２０の周波数信号ｆvco は最終的に基
準信号ｆosc の逓倍にロックされ、所望の周波数にチュ
ーニングされる。また、チャージポンプ回路２１では、
ＰＮＰトランジスタＴ１とＮＰＮトランジスタＴ２との
駆動電流は等しくしてある。
【００３４】本実施例ではチャージポンプ回路２１は、
ＰＮＰトランジスタＴ１及びＮＰＮトランジスタＴ２が
定電流源回路２２の定電流Ｉ１によりオンオフ制御され
る。このため、トランジスタＴ１，Ｔ２は異なる導電型
であるが、両者の電流バランスを常に維持することが可
能となる。そのため、トランジスタＴ１によるチャージ
とトランジスタＴ２によるディスチャージとのバランス
が崩れることはなく、チャージ・ディスチャージを高速
化することができる。
ＰＮＰトランジスタＴ１及びＮＰＮトランジスタＴ２が
定電流源回路２２の定電流Ｉ１によりオンオフ制御され
る。このため、トランジスタＴ１，Ｔ２は異なる導電型
であるが、両者の電流バランスを常に維持することが可
能となる。そのため、トランジスタＴ１によるチャージ
とトランジスタＴ２によるディスチャージとのバランス
が崩れることはなく、チャージ・ディスチャージを高速
化することができる。
【００３５】また、定電流源回路２２は温度の変化、電
源電圧の変動があっても安定に動作し、定電流Ｉ１の大
きさはほとんど変化しない。従って、温度の変化、電源
電圧の変動によりＰＮＰトランジスタＴ１，ＮＰＮトラ
ンジスタＴ２の特性が変動したとしても、定電流Ｉ１に
よりこれらトランジスタＴ１，Ｔ２の駆動電流が制御さ
れるので、チャージポンプ回路２１の駆動電流が安定化
する。
源電圧の変動があっても安定に動作し、定電流Ｉ１の大
きさはほとんど変化しない。従って、温度の変化、電源
電圧の変動によりＰＮＰトランジスタＴ１，ＮＰＮトラ
ンジスタＴ２の特性が変動したとしても、定電流Ｉ１に
よりこれらトランジスタＴ１，Ｔ２の駆動電流が制御さ
れるので、チャージポンプ回路２１の駆動電流が安定化
する。
【００３６】この結果、本実施例のＰＬＬ周波数シンセ
サイザ回路３０はチューニングスピードを安定して高速
化することができる。
サイザ回路３０はチューニングスピードを安定して高速
化することができる。
【００３７】
【発明の効果】以上詳述したように、本発明によれば、
チャージポンプ回路を構成する第１及び第２のトランジ
スタの駆動電流を安定化させることにより、チャージポ
ンプ回路のチャージ・ディスチャージのバランスを常に
保ち、高速チューニングを維持することができる優れた
効果がある。
チャージポンプ回路を構成する第１及び第２のトランジ
スタの駆動電流を安定化させることにより、チャージポ
ンプ回路のチャージ・ディスチャージのバランスを常に
保ち、高速チューニングを維持することができる優れた
効果がある。
【図１】本発明の原理説明図である。
【図２】一実施例のＰＬＬ周波数シンセサイザ回路を示
す回路図である。
す回路図である。
【図３】従来例のＰＬＬ周波数シンセサイザ回路を示す
回路図である。
回路図である。
１ 基準分周器 ２ 比較分周器 ３ 位相比較器 ４ チャージポンプ制御回路 ５ チャージポンプ ６ ローパスフィルタ（ＬＰＦ） ７ 電圧制御発振器（ＶＣＯ） ８ 定電流源回路 Ｄｏ 電圧信号 ｆosc 基準信号 ｆｐ 比較信号 ｆｒ 分周信号 ｆvco 出力周波数信号 Ｔ１ 第１のトランジスタ Ｔ２ 第２のトランジスタ ＶＴ 制御電圧信号 φＰ 第２の位相差信号 φＲ 第１の位相差信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長屋 清永 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 小川 一美 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 竹川 功滋 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (2)
- 【請求項１】 所定周波数の基準信号（ｆosc ）を基準
周波数に分周した分周信号（ｆｒ）を出力する基準分周
器（１）と、 電圧制御発振器（７）からの出力周波数信号（ｆvco ）
を分周した比較信号（ｆｐ）を出力する比較分周器
（２）と、 前記分周信号（ｆｒ）と前記比較信号（ｆｐ）との位相
を比較し、その比較結果に基づいて第１及び第２の位相
差信号（φＲ，φＰ）を出力する位相比較器（３）と、 異なる導電型の第１及び第２のトランジスタ（Ｔ１，Ｔ
２）を接続して構成され、両トランジスタ（Ｔ１，Ｔ
２）間から電圧信号（Ｄｏ）を出力するチャージポンプ
回路（５）と、 前記チャージポンプ回路（５）から出力される電圧信号
（Ｄｏ）を平滑した制御電圧信号（ＶＴ）を出力するロ
ーパスフィルタ（６）と、 前記ローパスフィルタ（６）から出力される制御電圧信
号（ＶＴ）の電圧値に応じた周波数の出力周波数信号
（ｆvco ）を出力する電圧制御発振器（７）と、 温度の変化及び電源電圧の変化に対して安定に動作し、
定電流を供給する定電流源回路（８）と、 前記位相比較器（３）から出力される第１又は第２の位
相差信号（φＲ，φＰ）に基づいて前記第１又は第２の
トランジスタ（Ｔ１，Ｔ２）をオンオフ制御するととも
に、前記定電流源回路（８）の定電流に基づいて前記第
１又は第２のトランジスタ（Ｔ１，Ｔ２）のオン時にお
ける駆動電流を制御するチャージポンプ制御回路（４）
とを備えることを特徴とするＰＬＬ周波数シンセサイザ
回路。 - 【請求項２】 前記チャージポンプ制御回路（４）は、 前記第１のトランジスタ（Ｔ１）と導電型が同一であ
り、かつ、前記定電流源回路（２２）に接続された第３
のトランジスタ（Ｔ９）と、前記第１のトランジスタ
（Ｔ１）と導電型が同一である第４のトランジスタ（Ｔ
１０）とからなり、前記定電流源回路（２２）の定電流
を流すカレントミラー回路と、 前記第２のトランジスタ（Ｔ２）と導電型が同一であ
り、かつ、前記第４のトランジスタ（Ｔ１０）に接続さ
れた第５のトランジスタ（Ｔ１１）と、 前記第１の位相差信号（φＲ）に基づいてオンオフ制御
され、かつ、前記第１及び前記第３のトランジスタ（Ｔ
１，Ｔ９）とからなるカレントミラー回路を構成するた
めの第１のアナログスイッチ（２４）と、 前記第２の位相差信号（φＰ）に基づいてオンオフ制御
され、かつ、前記第２及び前記第５のトランジスタ（Ｔ
２，Ｔ１１）とからなるカレントミラー回路を構成する
ための第２のアナログスイッチ（２５）とを備え、 前記第１及び第２のトランジスタ（Ｔ１，Ｔ２）の駆動
電流を等しくすることを特徴とする請求項１に記載のＰ
ＬＬ周波数シンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5230518A JPH0786927A (ja) | 1993-09-16 | 1993-09-16 | Ｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5230518A JPH0786927A (ja) | 1993-09-16 | 1993-09-16 | Ｐｌｌ周波数シンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786927A true JPH0786927A (ja) | 1995-03-31 |
Family
ID=16909010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5230518A Pending JPH0786927A (ja) | 1993-09-16 | 1993-09-16 | Ｐｌｌ周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786927A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255872B1 (en) | 1999-03-24 | 2001-07-03 | Nec Corporation | Charge pump circuit for PLL |
| KR100813461B1 (ko) * | 2006-06-02 | 2008-03-13 | (주)에프씨아이 | 주파수 합성기 |
-
1993
- 1993-09-16 JP JP5230518A patent/JPH0786927A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255872B1 (en) | 1999-03-24 | 2001-07-03 | Nec Corporation | Charge pump circuit for PLL |
| KR100813461B1 (ko) * | 2006-06-02 | 2008-03-13 | (주)에프씨아이 | 주파수 합성기 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6911857B1 (en) | Current controlled delay circuit | |
| US7633347B2 (en) | Apparatus and method for operating a phase-locked loop circuit | |
| EP0788236B1 (en) | PLL frequency synthesizer having circuit for controlling gain of charge pump circuit | |
| EP0975095B1 (en) | PLL frequency synthesizer circuit | |
| JP2008219799A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JP3798002B2 (ja) | デュアルループｐｌｌ | |
| US5994967A (en) | Oscillator circuit employing frequency-locked loop feedback topology | |
| US7352837B2 (en) | Digital phase-locked loop | |
| JPH0786927A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JP2002124876A (ja) | Ｒｃフィルタ内フィルタ・コンデンサ用充放電加速回路 | |
| JPS6292521A (ja) | ２モ−ドｐｌｌ回路 | |
| JP4244397B2 (ja) | Ｐｌｌ回路 | |
| EP0957584B1 (en) | Phase locked loop circuit and control method thereof | |
| JP4327144B2 (ja) | Ｐｌｌ回路におけるアクティブフィルタ。 | |
| JP2002050961A (ja) | フェイズロックループ回路 | |
| JP2001203570A (ja) | Ｐｌｌ回路及び半導体集積回路 | |
| JP2524118B2 (ja) | 電子同調チユ−ナ用制御回路 | |
| JP3070076B2 (ja) | 位相同期発振回路 | |
| JP2012142814A (ja) | Ｐｌｌ回路 | |
| JPH1127141A (ja) | チャージポンプ回路およびｐｌｌ回路 | |
| JPH04297128A (ja) | Ｐｌｌ回路 | |
| JPH07221633A (ja) | ２モジュラスプリスケーラ | |
| JP2002009617A (ja) | Ｐｌｌ回路 | |
| JPH08223030A (ja) | 周波数分周回路 | |
| JPH08307258A (ja) | 周波数シンセサイザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011211 |