JPH04297128A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH04297128A JPH04297128A JP3086219A JP8621991A JPH04297128A JP H04297128 A JPH04297128 A JP H04297128A JP 3086219 A JP3086219 A JP 3086219A JP 8621991 A JP8621991 A JP 8621991A JP H04297128 A JPH04297128 A JP H04297128A
- Authority
- JP
- Japan
- Prior art keywords
- charge pump
- phase comparator
- output
- current
- pll
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 abstract description 4
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000010363 phase shift Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は周波数シンセサイザ等に
使用するＰＬＬ回路に関するものである。
使用するＰＬＬ回路に関するものである。
【０００２】
【従来の技術】従来の技術としては，例えば特公昭６２
−９２５２１号公報に示すようなものがある。図２は従
来のＰＬＬ回路の構成を示すものである。図２において
基準発振器１の出力は分周器２に入力され，更に分周器
２の出力は位相比較器３の基準入力として加えられる。 位相比較器３の位相遅れ進みの２つの出力はチャージポ
ンプ１１に入力され，チャージポンプ１１の出力はロー
パスフィルタ１２を経て電圧制御発振器６に入力されて
いる。電圧制御発振器６の出力は出力９として使用され
ると同時に分周器８に入力される。また分周器８の出力
は位相比較器３の比較入力に入力されている。
−９２５２１号公報に示すようなものがある。図２は従
来のＰＬＬ回路の構成を示すものである。図２において
基準発振器１の出力は分周器２に入力され，更に分周器
２の出力は位相比較器３の基準入力として加えられる。 位相比較器３の位相遅れ進みの２つの出力はチャージポ
ンプ１１に入力され，チャージポンプ１１の出力はロー
パスフィルタ１２を経て電圧制御発振器６に入力されて
いる。電圧制御発振器６の出力は出力９として使用され
ると同時に分周器８に入力される。また分周器８の出力
は位相比較器３の比較入力に入力されている。
【０００３】チャージポンプ１１はそれぞれベースと位
相比較器３及びブランドの間に抵抗ＲＳを有する。ＰＮ
ＰとＮＰＮの一体のトランジスタで構成され各々のエミ
ッタに接続されている２本ずつの抵抗Ｒ１，Ｒ２のうち
一方の抵抗Ｒ２の両端にはスイッチ５が挿入され，スイ
ッチ５は位相ロック信号１０によりコントロールされて
いる。
相比較器３及びブランドの間に抵抗ＲＳを有する。ＰＮ
ＰとＮＰＮの一体のトランジスタで構成され各々のエミ
ッタに接続されている２本ずつの抵抗Ｒ１，Ｒ２のうち
一方の抵抗Ｒ２の両端にはスイッチ５が挿入され，スイ
ッチ５は位相ロック信号１０によりコントロールされて
いる。
【０００４】次に上記従来例の動作について説明する。
図２において，スイッチ５を除けば通常用いられている
ＰＬＬ回路であり分周器２，分周器８の分周比で決定さ
れる周波数を出力する。ここでスイッチ５をＯＮ，ＯＦ
Ｆすることによりチャージポンプの駆動電流を変化させ
れば，系の応答を変化することができる。位相ロック信
号１０でスイッチ５を駆動すれば，同期時にはωｎが小
さく雑音帯域の狭い，また同期引込時にはωｎが大きく
応答速度の速いＰＬＬ回路が構成できる。
ＰＬＬ回路であり分周器２，分周器８の分周比で決定さ
れる周波数を出力する。ここでスイッチ５をＯＮ，ＯＦ
Ｆすることによりチャージポンプの駆動電流を変化させ
れば，系の応答を変化することができる。位相ロック信
号１０でスイッチ５を駆動すれば，同期時にはωｎが小
さく雑音帯域の狭い，また同期引込時にはωｎが大きく
応答速度の速いＰＬＬ回路が構成できる。
【０００５】
【発明が解決しようとする課題】しかしながら，前述の
従来のＰＬＬ回路では，スイッチで切換を行っているた
め，スイッチング時に位相ズレを起こし図３に示すよう
な立上りの乱れを起こし，結果的に立上り時間を遅らせ
るという欠点があった。本発明はこれらの欠点を解決し
，外乱のない，立上りの早いＰＬＬ回路を提供すること
を目的とするものである。
従来のＰＬＬ回路では，スイッチで切換を行っているた
め，スイッチング時に位相ズレを起こし図３に示すよう
な立上りの乱れを起こし，結果的に立上り時間を遅らせ
るという欠点があった。本発明はこれらの欠点を解決し
，外乱のない，立上りの早いＰＬＬ回路を提供すること
を目的とするものである。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため，チャージポンプの駆動電流を位相比較器のパ
ルス幅に応じて可変できるようにし，引き込み時とロッ
ク時のループ特性を変化させるように構成したものであ
る。
するため，チャージポンプの駆動電流を位相比較器のパ
ルス幅に応じて可変できるようにし，引き込み時とロッ
ク時のループ特性を変化させるように構成したものであ
る。
【０００７】
【作用】したがって本発明によれば，チャージポンプの
駆動電流の切換を大きく行うのではなく，位相差に応じ
て徐々に変えていくため，ループゲインの変化も徐々に
変化し，系に外乱を与えなくて早い立上りのＰＬＬ回路
を構成することができる。
駆動電流の切換を大きく行うのではなく，位相差に応じ
て徐々に変えていくため，ループゲインの変化も徐々に
変化し，系に外乱を与えなくて早い立上りのＰＬＬ回路
を構成することができる。
【０００８】
【実施例】以下，この発明の一実施例を第１図により説
明する。図１において，基準発振器１の出力は分周器２
に入力され，更に分周器２の出力は位相比較器３の基準
入力として加えられる。位相比較器３の位相遅れ，進み
の２つの出力はチャージポンプ１１に入力され，チャー
ジポンプ１１の出力はローパスフィルタ１２を経て，電
圧制御発振器６に入力される。電圧制御発振器６の出力
は，出力９として使用されると同時に分周器８に入力さ
れる。また，分周器８の出力は位相比較器３の比較入力
に入力されている。チャージポンプ１１はＰＮＰとＮＰ
Ｎの一体のトランジスタで構成され，コレクタどうし結
合され，各々のエミッタには可変電流源７が接続されて
いる。前記可変電流源７の電流は，位相比較３の出力に
接続された電流制御回路４で制御される。電流制御回路
４は位相比較器３の出力パルス幅を検知して，パルス幅
に応じて可変電流源７の電流を制御するようにした回路
である。図４に電流制御回路４の機能を示す特性を示す
。
明する。図１において，基準発振器１の出力は分周器２
に入力され，更に分周器２の出力は位相比較器３の基準
入力として加えられる。位相比較器３の位相遅れ，進み
の２つの出力はチャージポンプ１１に入力され，チャー
ジポンプ１１の出力はローパスフィルタ１２を経て，電
圧制御発振器６に入力される。電圧制御発振器６の出力
は，出力９として使用されると同時に分周器８に入力さ
れる。また，分周器８の出力は位相比較器３の比較入力
に入力されている。チャージポンプ１１はＰＮＰとＮＰ
Ｎの一体のトランジスタで構成され，コレクタどうし結
合され，各々のエミッタには可変電流源７が接続されて
いる。前記可変電流源７の電流は，位相比較３の出力に
接続された電流制御回路４で制御される。電流制御回路
４は位相比較器３の出力パルス幅を検知して，パルス幅
に応じて可変電流源７の電流を制御するようにした回路
である。図４に電流制御回路４の機能を示す特性を示す
。
【０００９】次に上記実施例の動作について説明する。
ＰＬＬの立上り時において位相比較器３の出力パルスは
図５に示すようになる。立上りの初期状態ではチャージ
ポンプの駆動電流は大きくしてωｎを大きくして応答速
度を速くし，ロック状態ではチャージポンプの駆動電流
を小さくしωｎを小さくして雑音帯域の狭いＰＬＬとす
るため，電流制御回路４の特性を位相比較器３の出力パ
ルス幅が大きいときはチャージポンプの駆動電流を大き
くし，パルス幅の小さいときは駆動電流を小さくしてい
る。
図５に示すようになる。立上りの初期状態ではチャージ
ポンプの駆動電流は大きくしてωｎを大きくして応答速
度を速くし，ロック状態ではチャージポンプの駆動電流
を小さくしωｎを小さくして雑音帯域の狭いＰＬＬとす
るため，電流制御回路４の特性を位相比較器３の出力パ
ルス幅が大きいときはチャージポンプの駆動電流を大き
くし，パルス幅の小さいときは駆動電流を小さくしてい
る。
【００１０】これにより，立上り時間の速いしかもロッ
ク時には安定したＰＬＬ回路を実現できる。また，チャ
ージポンプの切換をいっきに行うのではないので位相ズ
レのない立上り特性をもったＰＬＬ回路となる。本実施
例における立上り特性を図３に示す。
ク時には安定したＰＬＬ回路を実現できる。また，チャ
ージポンプの切換をいっきに行うのではないので位相ズ
レのない立上り特性をもったＰＬＬ回路となる。本実施
例における立上り特性を図３に示す。
【００１１】
【発明の効果】本発明によれば，チャージポンプの駆動
電流の切換えを大きくおこなわないので切換え時の位相
ズレをおこすことなく立上り速度を速くすることができ
る。またＩＣ化が容易であるという利点も有する。
電流の切換えを大きくおこなわないので切換え時の位相
ズレをおこすことなく立上り速度を速くすることができ
る。またＩＣ化が容易であるという利点も有する。
【図１】本発明の一実施例を示すＰＬＬ回路のブロック
図。
図。
【図２】従来のＰＬＬ回路のブロック図。
【図３】ＰＬＬの立上り特性を示す図。
【図４】電流制御回路の機能を示す特性。
【図５】位相比較器の出力パルスの例を示す図である。
１ 基準発振器
２ 分周器
３ 位相比較器
４ 電流制御回路
５ スイッチ
６ 電圧制御発振器
７ 可変電流源
８ 分周器
９ 出力
１０ 位相ロック信号
１１ チャージポンプ
１２ ローパスフィルタ
Claims (1)
- 【請求項１】 ディジタル型の位相比較器と，前記位
相比較器の出力により駆動されるチャージポンプと前記
チヤージポンプの出力によりローパスフィルタを介して
制御される電圧制御発振器とを備えたフェーズロックド
ループ（以下ＰＬＬと称する）回路において，前記チャ
ージポンプの駆動電流を前記位相比較器の出力パルス幅
に対応して可変するようにした回路を具備することを特
徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086219A JPH04297128A (ja) | 1991-03-26 | 1991-03-26 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086219A JPH04297128A (ja) | 1991-03-26 | 1991-03-26 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04297128A true JPH04297128A (ja) | 1992-10-21 |
Family
ID=13880671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086219A Pending JPH04297128A (ja) | 1991-03-26 | 1991-03-26 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04297128A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170869A2 (en) * | 2000-06-30 | 2002-01-09 | Nokia Mobile Phones Ltd. | Method and arrangement for setting a frequency |
| US6518845B2 (en) | 2000-07-21 | 2003-02-11 | Fujitsu Limited | PLL frequency synthesizer circuit |
| JPWO2012029416A1 (ja) * | 2010-08-31 | 2013-10-28 | 古野電気株式会社 | 基準信号発生装置、基準信号発生方法、および情報通信システム |
-
1991
- 1991-03-26 JP JP3086219A patent/JPH04297128A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170869A2 (en) * | 2000-06-30 | 2002-01-09 | Nokia Mobile Phones Ltd. | Method and arrangement for setting a frequency |
| EP1170869A3 (en) * | 2000-06-30 | 2003-08-13 | Nokia Corporation | Method and arrangement for setting a frequency |
| US6518845B2 (en) | 2000-07-21 | 2003-02-11 | Fujitsu Limited | PLL frequency synthesizer circuit |
| JPWO2012029416A1 (ja) * | 2010-08-31 | 2013-10-28 | 古野電気株式会社 | 基準信号発生装置、基準信号発生方法、および情報通信システム |
| JP5572216B2 (ja) * | 2010-08-31 | 2014-08-13 | 古野電気株式会社 | 基準信号発生装置、基準信号発生方法、および情報通信システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4745372A (en) | Phase-locked-loop circuit having a charge pump | |
| KR970002219B1 (ko) | 최적 조정 및 레벨형 동기 표시를 구현한 디지탈 위상 검출기를 가진 주파수 합성기 | |
| JPS5843932B2 (ja) | デジタル位相比較器 | |
| US5343097A (en) | Phase comparator circuit and phase locked loop (PLL) circuit using the same | |
| US5339278A (en) | Method and apparatus for standby recovery in a phase locked loop | |
| US5164685A (en) | Phase-locked loop with circuit for adjusting a phase comparator's output amplitude | |
| JPH04297128A (ja) | Ｐｌｌ回路 | |
| US20020041214A1 (en) | PLL circuit | |
| JPH0786930A (ja) | 位相同期回路 | |
| JPS6292521A (ja) | ２モ−ドｐｌｌ回路 | |
| JPH1098376A (ja) | 位相同期ループ | |
| US5045818A (en) | PLL frequency modulator having bias voltage applied to filter capacitor | |
| JP4294243B2 (ja) | 時間的遅延の短い周波数比較装置 | |
| JPH04365222A (ja) | 位相同期ループ回路 | |
| JPH05175834A (ja) | 位相同期ループ回路 | |
| JPH08307258A (ja) | 周波数シンセサイザ | |
| JP2954785B2 (ja) | 位相同期回路 | |
| JPS6390214A (ja) | 多モ−ドｐｌｌ回路 | |
| US4704586A (en) | Bipolar bandwidth switch for use in a phase-locked loop | |
| JP2570864B2 (ja) | チャージポンプ回路 | |
| JPH10200406A (ja) | Ｐｌｌ回路 | |
| JP2601096B2 (ja) | 周波数シンセサイザ | |
| JPS5846586Y2 (ja) | 位相同期ル−プを有する回路 | |
| JP2790564B2 (ja) | 周波数シンセサイザ | |
| JPH0786927A (ja) | Ｐｌｌ周波数シンセサイザ回路 |