JPH1098376A - 位相同期ループ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 高速モードと低雑音モードのモード切り替え
型の位相同期ループを簡単な構成にて提供することにあ
る。 【解決手段】 複数個のチャージポンプＣＰ１およびＣ
Ｐ２を、電流出力端子と前記容量ｃ１との間に少なくと
も1つの抵抗ｒ２を挟むようにループフィルタと接続す
る。また、位相周波数比較器１の出力ＰＵおよびＰＤの
ｎａｎｄとｎｏｒをとり、ｎｏｒ信号をＤ−ＦＦ６４の
クロックとし、ｎａｎｄ信号を遅延素子６３によって微
小時間ｄｔだけ遅延させた信号をＤ−ＦＦ６４のデータ
とすることによってロック検出を行い、これに基づきチ
ャージポンプＣＰ２の導通を制御する。チャージポンプ
ＣＰ２の電流値を変化させるだけで、開ループ伝達関数
のループ帯域と零点の両方が変化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯無線端末等に
用いられる高速周波数切り替えが可能で低雑音なＰＬＬ
回路に関し、特にＰＬＬの特性を変化させるモード切り
替え方式と、ＰＬＬのロック／アンロック状態を検出す
るロック検出方式に関する。

【０００２】

【従来の技術】携帯無線端末用のＰＬＬでは、しばしば
周波数の高速切り替えと低雑音特性の両立が必要とな
る。ＰＬＬの設計上、前者の要求に対してはループ時定
数を小さく（ループ帯域を大きく）し、後者の要求に対
してはループ時定数を大きく（ループ帯域を小さく）す
る必要があるため、これらの要求は相反するという点が
問題となる。この問題を解決するためには、周波数切り
替え時と切り替え後に対してＰＬＬのループ時定数を変
化させ、高速モードと低雑音モードを切り替える方式が
有効である。

【０００３】このようにループ時定数を変化させるため
には、２種類の方法が考えられる。第１の方法はループ
フィルタにスイッチを設け、素子値を切り替える方式で
ある。しかし、切り替え時にスイッチが発生する微小な
雑音がＶＣＯの駆動電圧に影響して、発振周波数がジャ
ンプするという問題があるので、高速化の上で著しい改
善効果はない。

【０００４】これに対し、周波数ジャンプの問題を軽減
する方式として、チャージポンプの電流値を変化させる
ことによりＰＬＬのループ時定数を変化させる方法があ
る。しかし、本手法では開ループ特性のゲインファクタ
を変化させるのみであり、極や零点はそのままの配置を
保つ。そのため、ゲインファクタの変化幅を大きく選ぶ
と、位相余裕が減少してループが不安定になり、周波数
切り替えの時間応答が振動的になるという問題を有して
いる。

【０００５】この問題を解決するための従来の技術とし
て、米国雑誌 RF Design の１９９３年２月号３９頁〜
４３頁の掲載記事 "A Flexible Fractional-N Frequenc
ySynthesizer for Digital RF Communications" の Fig
ure 9 において開ループ特性の零点を移動させることが
可能なループフィルタを備えたデュアルチャージポンプ
型ＰＬＬの一例が開示されている。

【０００６】図４に従来技術のループフィルタ部分の構
成図を示す。本ループフィルタは、２系統の電流入力端
子ＰＨＰおよびＰＨＩを有しており、ＰＬＬ収束時の高
速モードでは両電流入力端子が通電している。

【０００７】まず、高速モードでの開ループ伝達関数に
は、図５の(a)に概形を示すように、原点に配置される
２重の極ｐ１およびｐ２と、ｒ１とｃ１の作用による零
点ｚ１と、ｒ１とｃ２の作用による極ｐ３と、ｒ０とｃ
０の作用による極ｐ４が存在するため、総合的な伝達関
数は４次となる。このときの位相余裕は、位相特性の図
における点Ａから求められる。なお、振幅特性では、零
点を黒丸、極を白丸で表わしている。

【０００８】次に、ＰＬＬが十分に収束した後は低雑音
モードにするため、ループを狭帯域化する必要がある。
そこで、ＰＨＰおよびＰＨＩに流れ込む電流値の比を保
ったまま減少させると、図５の(b)に示すように下方へ
全体の振幅特性がシフトする。このとき、点Ｂに示すよ
うに位相が−１８０°に近づくので、位相余裕が減少し
てループが不安定になるので、周波数切り替え応答が振
動的になる。この対策として、ＰＨＩの電流値を単独に
減少させることによって、伝達特性は図５の(c)に示す
ように変化し、零点ｚ１が低周波側へシフトしてｚ１'
となるから、点Ｃに示すように位相余裕が改善される。

【０００９】以上説明したように、従来のループフィル
タでモード切り替えを行なうためには、電流ＰＨＩとＰ
ＨＰの両方の安定性を保ちながら同時に独立に変化させ
る必要があるため、制御方式、回路構成の複雑化を招く
という問題を有している。

【００１０】これと類似の別の従来例として、特開平６
−２７６０９０に開示されるＰＬＬが挙げられる。この
実施例を図６に示す。本従来例のチャージポンプＣＰ２
とループフィルタとの接続関係は、図４で説明した従来
例と同じであるが、ＣＰ２単独では単に零点を移動させ
るだけで、ループ帯域を変化させることができない。そ
こで、帯域可変用にチャージポンプＣＰ３を追加する必
要があり、チャージポンプＣＰ１と併せて合計３種類の
チャージポンプを用いるので、回路の簡単化、小型化に
適さないという問題を有している。

【００１１】これらループフィルタの問題とは別に、上
記のようなモード切り替え制御を行うためには、十分に
位相がロックしたことを検出するロック検出器が必要と
なる。このようなロック検出器の従来例として、特開昭
６４−２４６３０にＤ−ＦＦと遅延回路を用いたロック
検出器が開示されている。図７に構成図、図８(a)(b)に
動作の一例を表わすタイミング図を示す。この構成で
は、ＰＦＣの２種類の出力パルスＰＵとＰＤを入力とす
る反転型排他的論理和(Ｅｘ−ｎｏｒ)回路７１の出力パ
ルス幅と遅延回路７２の遅延時間の大小をＤ−ＦＦ回路
７３で判定している。したがって、(a)より前記パルス
幅が十分に大きいときはＤ−ＦＦ７３の出力はローレベ
ルであり、(b)よりパルス幅が遅延時間を下回るとＤ−
ＦＦ７３の出力がハイレベルに変化する。

【００１２】このような従来の構成では、Ｅｘ−ｎｏｒ
回路７１の出力パルス幅は位相ロック後には極めて小さ
くなる。しかしながら、Ｅｘ−ｎｏｒ回路７１の立ち上
がり、立ち下がり時間が零ではないことから、極めて小
さいパルス幅を出力するとき、十分な振幅が取れなくな
る恐れがある。例えば現実の回路では図８(c)のような
波形になると考えられるが、この場合にはＤ−ｆｆ７３
のトリガがかからなくなり、ロック検出エラーを引き起
こすという点が問題となる。

【００１３】

【発明が解決しようとする課題】本発明が解決しようと
する課題の１つは、複数のチャージポンプ回路を用いた
モード切り替え型ＰＬＬを設計する場合の、従来のルー
プフィルタを用いることによって生じる、回路構成の複
雑化である。

【００１４】また、本発明が解決しようとする第２の課
題は、従来のロック検出器を用いた場合に微小パルス幅
の信号を用いなければならないことに起因する、ロック
検出エラーである。

【００１５】本発明の目的は、これら従来技術の問題点
を解決し、簡単なチャージポンプ回路構成によってモー
ド切り替えを可能とするループフィルタと、微小パルス
幅を扱うことなくロック検出が可能なロック検出器と、
これらを用いた高速に周波数の切り替えが可能で低雑音
なＰＬＬを提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴として、図１に示すようにチャ
ージポンプ回路２が、ＰＬＬの低雑音モードと高速モー
ドを受け持つ複数個のチャージポンプ回路ＣＰ１および
ＣＰ２から構成されるとともに、ループフィルタ３が一
端が接地である容量ｃ１と複数個の抵抗ｒ１およびｒ２
との直列接続構造を有し、チャージポンプＣＰ２の電流
出力端子と容量Ｃ１の間に少なくとも1つの抵抗ｒ２が
存在するように接続する。

【００１７】また、本発明の第２の特徴として、ロック
検出器６がＰＦＣ１の２種類の出力パルス信号ＰＵおよ
びＰＤの反転論理積を得るｎａｎｄ回路６１と、前記Ｐ
ＦＣ１の出力パルス信号の反転論理和を得るｎｏｒ回路
６２と、前記ｎａｎｄ回路出力を微小時間遅延させる少
なくとも１つ以上のｄｅｌａｙ回路６３と、前記ｎｏｒ
回路出力をクロック信号とし、前記ｎａｎｄ回路出力を
データ信号とする少なくとも１つ以上のＤ−ＦＦ回路６
４から構成される。

【００１８】本発明によるループフィルタ３では、図１
に示すように高速動作用チャージポンプＣＰ２の電流出
力端子と容量ｃ１との間に抵抗ｒ２を設けることによっ
て、抵抗ｒ２とｃ１から定まる時定数を有する零点を伝
達関数に持たせることができるので、ＣＰ２を動作させ
ると零点が移動する。また、チャージポンプＣＰ２の出
力電流が抵抗ｒ２を流れるので、これらの積から定まる
電圧降下に依存したゲインファクタの変化が存在する。
したがって、チャージポンプＣＰ２の電流値ＩＣＰ２と
抵抗ｒ２を調整することによって、チャージポンプＣＰ
２の電流変化のみによって、開ループ特性におけるルー
プ帯域と零点の両方を変化させることができる。このと
きチャージポンプＣＰ１は一定電流でよいので、回路の
簡単化を行うことができる。

【００１９】また、本発明によるロック検出回路では、
ｎａｎｄ回路６１とｎｏｒ回路６２の出力はＰＦＣ１に
よって定まる一定パルス幅のオーバラップ成分を有して
いるため、Ｅｘ−ｎｏｒ回路を用いる場合と異なり微小
パルス幅の信号を用いる必要がなく、ロック検出を行う
ことができる。

【００２０】

【発明実施の形態】以下、本発明の実施例を図面を用い
て説明する。図１は本発明の一実施例を表わす構成図で
ある。

【００２１】本発明のＰＬＬは、基準信号ｆｒと入力信
号ｆｖとの位相差を比較するＰＦＣ１と、ＰＦＣ１の２
種類の出力パルス信号ＰＵおよびＰＤによって駆動され
る２個のチャージポンプＣＰ１とＣＰ２からなるチャー
ジポンプ回路２と、ループフィルタ３と、ループフィル
タ３の出力電圧に対応した周波数にて発振するＶＣＯ４
と、ＶＣＯ４の出力信号を外部より指定される分周数Ｎ
にて分周する分周器５と、ロック検出回路６と、ロック
検出回路６の出力信号によって前記ＣＰ２の導通を制御
するスイッチ７から構成される。

【００２２】ループフィルタ３は、一端が接地である容
量ｃ１と２個の抵抗ｒ１およびｒ２との直列接続構造と
並列容量ｃ２を有し、前記ＣＰ２がｒ１とｒ２の間の接
点に接続され、前記ＣＰ１がｒ１のもう一端に接続され
ている。したがって、ＣＰ２の出力端子と容量ｃ１の間
には抵抗ｒ２が存在する。

【００２３】また、ロック検出器６は、前記ＰＦＣ１の
出力信号ＰＵおよびＰＤの反転論理積信号を得るｎａｎ
ｄ回路６１と、前記ＰＵおよびＰＤの反転論理和信号を
得るｎｏｒ回路６２と、前記反転論理積信号を微小時間
遅延させるｄｅｌａｙ回路６３と、前記ｎｏｒ回路出力
をクロック信号とし、前記ｎａｎｄ回路出力をデータ信
号とするＤ−ＦＦ回路６４から構成される。

【００２４】まず、ループフィルタ３について説明す
る。ループフィルタ３を用いた場合の開ループ伝達関数
は、チャージポンプＣＰ１とＣＰ２の電流値をそれぞれ
ＩＣＰ１およびＩＣＰ２として、（数１）で表わされ
る。

【００２５】

【数１】

【００２６】また、スイッチ７が導通、非導通時のそれ
ぞれの極零配置とゲインファクタを（表１）に示す。

【００２７】

【表１】

【００２８】いま、一数値例として、９ ｒ２＝ｒ１、
Ｉｃｐ２＝９９ Ｉｃｐ１と選んだ場合を考える。高速
モードではＩＣＰ１とＩＣＰ２の両方が通電し、低雑音
モードではＩＣＰ１のみが通電するものとする。高速モ
ードの開ループ伝達関数の一例を図２(a)に示す。低雑
音モードでは、(b)に示すようにゲインファクタは高速
モードの約４０ｄＢ減（１／１００倍）、零点は高速モ
ードの０.１０９倍（約−１ｄｅｃａｄｅ）に移動する
ので、ループ帯域が約１／１０に減少し、位相余裕の劣
化も緩和されている。

【００２９】ここで注意すべきことは、ｒ２＝０とする
と零点が−２ｄｅｃａｄｅ（１／１００倍）移動するの
で、振幅特性の折れ点は単に(a)の２０ｄＢ／ｄｅｃの
直線上を移動するだけで、結果としてループ帯域は変化
しないということである。これは従来技術に対応してお
り、別途ループ帯域を下げる手段を設けなければならな
いことを意味している。

【００３０】次に、ロック検出器６の動作について説明
する。図３は、ロック検出器６の動作の一例を表わすタ
イミング図である。図６(a)はＰＦＣの入力信号ｆｒと
ｆｖの位相差が大きい場合に相当し、図６(b)は位相差
が小さい場合に相当する。

【００３１】一般に、ＰＬＬに用いられるＰＦＣは、出
力ＰＵとＰＤの両方が遷移したことを検出してリセット
がかかるようになっている。そのため、出力ＰＵとＰＤ
には位相差に比例した幅のパルスに付随して、上記リセ
ットに要する遅延時間に相当する幅のオーバラップ分が
存在する。したがって、位相が完全にロックするとＰＦ
Ｃ出力ＰＵとＰＤは上記オーバラップ分のみとなる。こ
のオーバラップパルス幅が極めて小さいときにチャージ
ポンプ回路の追従性が不十分であると、いわゆる不感帯
が発生してＰＬＬの雑音性能を劣化させる。このため、
オーバラップパルス幅はある程度の幅を持つことが望ま
しいが、極端に大きくすると逆にスプリアス特性が劣化
するので、通常１０ｎｓ前後の値が用いられる。

【００３２】このような条件の下でＰＵとＰＤの反転論
理積をとると、ＰＵとＰＤのうち幅が広い方のパルス
（位相差成分＋オーバラップ成分）に相当した出力が得
られ、反転論理和をとるとＰＵとＰＤのうち幅が狭い方
のパルス（オーバラップ成分）に相当した出力が得られ
る。これらのパルスは、上記の理由から十分なレベルが
得られる程度のパルス幅を有している。そこで、ｎｏｒ
回路６２出力をＤ−ＦＦのクロックパルスとして用い、
上記ｎａｎｄ回路６１出力を遅延器６３により微小時間
ｄｔだけ遅延させた信号をＤ−ＦＦ６４のデータ信号と
して用いる。

【００３３】これより、位相差パルス幅が微小遅延時間
ｄｔ以上では、クロックパルスの立ち上がりエッジにお
けるｎａｎｄ出力ｄｔのレベルがハイレベルなので、Ｄ
−ＦＦ出力がハイレベルとなり、位相差パルス幅が微小
遅延時間ｄｔ以下では、クロックパルスの立ち上がりエ
ッジにおけるｎａｎｄ出力ｄｔのレベルがローレベルな
ので、Ｄ−ＦＦ出力がローレベルとなる。

【００３４】このようにして、オーバラップパルス幅に
依存せず、ｄｔに等しいｎａｎｄ出力パルス幅に相当す
る位相差を閾値とするロック検出を行うことができる。

【００３５】次に、本発明の第２の実施例を図９を用い
て説明する。本実施例によるループフィルタは、ｍ個の
抵抗ｒ１〜ｒｍが直列に接続される構造を有しており、
抵抗ｒｋと抵抗ｒ(ｋ−１)の間にチャージポンプＣＰｋ
が接続されている（ｋは２以上ｍ以下の整数）。

【００３６】したがって、各チャージポンプ出力と容量
ｃ１との間には、少なくとも１種類の抵抗（例えばＣＰ
Ｍに対してはｒｍ）が存在するため、この値を調整する
ことによって零点とループ帯域の両方を調整することが
できる。

【００３７】また、ロック検出器はｎａｎｄ回路６１
と、ｎｏｒ回路６２と、ｍ−１個の遅延素子６３-１〜
６３-(ｍ−１)と、ｍ−１個のＤ−ＦＦ回路６４-１〜６
４-(ｍ−１)を有している。

【００３８】本実施例のロック検出器は、遅延の段数に
応じたｍ−１種類の位相の閾値を有しており、閾値は遅
延の段数が多いものほど大きくなる。したがって、位相
がロックする過程を考えると、Ｄ−ＦＦ回路６４-(ｍ−
１)からＤ−ＦＦ回路６４−１への順番に従って出力パ
ルスがローレベルへ遷移する。よって、Ｄ−ＦＦ６４-
(ｋ−１)の出力をチャージポンプＣＰｋに接続すること
により、ＰＬＬの伝達関数は、図１０(1)〜(m)に示すよ
うに(m)から(1)への順番に段階的に変化することにな
る。

【００３９】高速モードと低雑音モードとで特性を大幅
に変化させなければならない場合においては、図１の構
成ではモード切り替え時にループ内に残る微小位相差が
原因で、周波数が目的周波数から離れる方向へ遷移する
場合がある。このような場合には、ループ特性を徐々に
最終的な特性へと近付けることで問題が緩和されるの
で、本実施例におけるＰＬＬ回路が適している。

【００４０】なお、本発明は図１および図９の実施例に
限定されることはなく、その要旨を逸脱しない範囲で種
々に変更することが可能である。例えば、図１ではチャ
ージポンプＣＰ２の電流制御はスイッチ７によって行っ
ているが、これを取り外して論理ゲートをチャージポン
プＣＰ２の入力に挿入し、入力信号の印加を制御する方
法に代えることもできる。

【００４１】また、図１の実施例ではループの次数は３
であるが、図５に極ｐ４が存在するのと同様に高周波領
域に４次極、５次極等々を追加して、ループの高域減衰
量を大きくすることもできる。

【００４２】

【発明の効果】以上説明したように、本発明のループフ
ィルタを用いることにより、高速動作用チャージポンプ
ＣＰ２の電流値ＩＣＰ２を切り替え制御するだけで、開
ループ伝達関数のループ帯域および零点の両方を変化さ
せることができるので、従来技術よりも簡単な構成でＰ
ＬＬのモード切り替えを行なうことができる。

【００４３】また、本発明のロック検出器を用いること
により、幅の極めて小さいパルスをＤ−ＦＦのトリガ信
号として用いる必要がないため、エラーを起こすことな
くロック検出が可能となる。

【００４４】これらのループフィルタとロック検出器を
用いることによって、高速周波数切り替えが可能で、周
波数切り替え後は低雑音となるモード切り替え型ＰＬＬ
を簡単な構成にて提供できる。

【図面の簡単な説明】

【図１】本発明によるＰＬＬ回路の第１の実施例であ
る。

【図２】第１の実施例のＰＬＬ回路の開ループ特性であ
る。

【図３】本発明によるＰＬＬ回路に用いるロック検出器
の動作タイミング図である。

【図４】従来のループフィルタ回路である。

【図５】従来のループフィルタを用いたＰＬＬ回路の開
ループ特性である。

【図６】従来のＰＬＬ回路である。

【図７】従来のロック検出器である。

【図８】従来のロック検出器の動作タイミング図であ
る。

【図９】本発明によるＰＬＬ回路の第２の実施例であ
る。

【図１０】第２の実施例のＰＬＬ回路の開ループ特性で
ある。

【符号の説明】

１…位相周波数比較器(ＰＦＣ)、２…チャージポンプ、
３…ループフィルタ、４…電圧制御発振器(ＶＣＯ)、５
…分周器、６…ロック検出器、61…反転型論理積回路
(ｎａｎｄ)、62…反転型論理和回路(ｎｏｒ)、６３，６
３-１〜６３-(ｍ−１),７２…遅延素子、７，７-１〜７
-(ｍ−１)…スイッチ、６４，６４-１〜６４-(ｍ−
１)，７３…Ｄ−フリップフロップ(Ｄ−ＦＦ)、７１…
反転型排他的論理和回路(Ｅｘ-ｎｏｒ)。

Claims (3)

【特許請求の範囲】
1. 【請求項１】基準信号と入力信号との位相差を比較する
   デジタル型位相周波数比較器と、該デジタル型位相周波
   数比較器の２種類の出力パルス信号によって駆動される
   チャージポンプ回路と、該チャージポンプ回路の出力電
   流を積分するループフィルタと、該ループフィルタの出
   力電圧に対応した周波数にて発振する電圧制御発振器
   と、該電圧制御発振器の出力信号を外部より指定される
   分周数にて分周する分周器とを備え、該分周器の出力信
   号を上記デジタル型位相周波数比較器の入力信号へ帰還
   することで構成される位相同期ループにおいて、上記チ
   ャージポンプ回路が複数のチャージポンプ部から構成さ
   れるとともに、上記ループフィルタが一端が接地である
   容量と複数の抵抗との直列接続構造を有し、上記チャー
   ジポンプ回路の出力端子と前記容量との間に少なくとも
   １種類の抵抗が存在するように接続されることを特徴と
   する位相同期ル−プ。
2. 【請求項２】デジタル型位相周波数比較器と、該デジタ
   ル型位相周波数比較器の出力によって駆動されるチャー
   ジポンプ回路と、該チャージポンプ回路の出力を積分す
   るループフィルタと、該ループフィルタの出力電圧に基
   づき発振する電圧制御発振器と、該電圧制御発振器の出
   力信号を分周する分周器とを備え、該分周器の出力信号
   をデジタル型位相周波数比較器の入力へ帰還することで
   構成される位相同期ル−プにおいて、上記デジタル型位
   相周波数比較器の２種類の出力パルス信号の反転論理積
   信号を得るｎａｎｄ回路と、上記デジタル型位相周波数
   比較器の２種類の出力パルス信号の反転論理和信号を得
   るｎｏｒ回路と、上記反転論理積信号を微小時間遅延さ
   せる少なくとも１つ以上のｄｅｌａｙ回路と、上記ｎｏ
   ｒ回路の出力をクロック信号とし、上記ｎａｎｄ回路の
   出力をデータ信号とする少なくとも１つ以上のＤ−フリ
   ップフロップ回路とから構成されるロック検出回路を具
   備することを特徴とする位相同期ル−プ。
3. 【請求項３】請求項１記載の位相同期ル−プにおいて、
   前記デジタル型位相周波数比較器の２種類の出力パルス
   信号の反転論理積信号を得るｎａｎｄ回路と、前記デジ
   タル型位相周波数比較器の２種類の出力パルス信号の反
   転論理和信号を得るｎｏｒ回路と、上記反転論理積信号
   を微小時間遅延させる少なくとも１つ以上のｄｅｌａｙ
   回路と、上記ｎｏｒ回路の出力をクロック信号とし、上
   記ｎａｎｄ回路の出力をデータ信号とする少なくとも１
   つ以上のＤ−フリップフロップ回路とから構成されるロ
   ック検出回路を具備するとともに、該ロック検出回路の
   出力信号に基づき、前記チャージポンプ回路の切り替え
   制御を行うことを特徴とする位相同期ル−プ。