KR100817286B1 - 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 - Google Patents

전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 Download PDF

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Abstract

본 발명은 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는 위상 동기 루프 및 방법에 관한 것으로서, 상기 위상 동기 루프에서는 대역 콘트롤부가 입력 클럭 신호와 LPF에서 생성되는 발진 콘트롤 신호에 따라 대역 선택 디지털 값을 변화시키고, 이에 따라 기본 PLL 회로부의 VCO가 상기 발진 콘트롤 신호 및 상기 대역 선택 디지털 값에 따라 출력 클럭 신호의 주파수를 변화시킨다. 상기 대역 선택 디지털 값에 따라 상기 출력 클럭 신호는 빠르고 안정적으로 목표 주파수에서 위상 록킹된다.
PLL, 주파수 대역 콘트롤, VCO, 위상 록킹

Description

전압 제어 발진기의 주파수 대역을 안정적으로 조정하는 위상 동기 루프 및 방법{Phase-Locked Loop Having Voltage-Controlled Oscillator with Stable Frequency-Band Selection and Method Thereof}
도 1은 종래의 PLL을 나타내는 블록도이다.
도 2는 도 1의 VCO의 동작 주파수 대역을 설명하기 위한 그래프이다.
도 3은 도 1의 VCO에서 불안정한 대역 선택을 설명하기 위한 파형도이다.
도 4는 본 발명의 일실시예에 따른 PLL을 나타내는 블록도이다.
도 5는 도 4의 비교기의 일례를 나타내는 도면이다.
도 6은 도 4의 안정화 콘트롤부의 구체적인 블록도를 나타내는 일례이다.
도 7은 도 4의 PLL의 동작 설명을 위한 각 신호들의 타이밍도이다.
도 8은 도 7의 설명을 위하여 도 4의 VCO의 동작 주파수 대역을 나타내는 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 PLL을 나타내는 블록도이다.
도 10은 도 9의 안정화 콘트롤부의 구체적인 블록도이다.
도 11은 도 9의 안정화 콘트롤부의 동작 설명을 위한 각 신호들의 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
410: 기본 PLL(Phase-Locked Loop) 회로부
420: 주파수 대역 선택부
421: 비교기
422: 업/다운 카운터
430: 안정화 콘트롤부
본 발명은 PLL(Phase-Locked Loop: 위상 동기 루프)에 관한 것으로서, 더욱 상세하게는 전압 제어 발진기의 주파수 대역이 안정적으로 조정되도록 한 위상 동기 루프 및 방법에 관한 것이다.
도 1은 종래의 PLL(100)을 나타내는 블록도이다. 도 1을 참조하면, 상기 PLL(100)은 PFD(Phase/Frequency Detector: 위상/주파수 검출기)(110), CP(Charge Pump: 차지 펌프)(120), LPF(Low Pass Filter: 저역 통과 필터)(130), VCO(Voltage-Controlled Oscillator: 전압 제어 발진기)(140), 분주기(Frequency Divider)(150), 및 대역 선택부(160)를 포함한다.
상기 PLL(100)는 입력 클럭 신호(CLK1)를 수신하여 상기 VCO(140)로부터 입력 클럭 신호(CLK1) 보다 주파수가 높거나 낮은 출력 클럭 신호(CLK2)를 생성한다. 상기 입력 클럭 신호(CLK1)와 상기 VCO(140)로부터 상기 분주기(150)를 거쳐 피드백되는 신호가 상기 PFD(110)에서 비교되고, 상기 비교 결과가 상기 CP(120) 및 상 기 LPF(130)에서 처리되어 출력되는 콘트롤 전압(VCTRL)에 의하여 상기 VCO(140)는 일정 주파수에서 위상 록킹된다. 위와 같은 피드백 동작에 의하여 상기 VCO(140)에서 위상 록킹되는 상기 출력 클럭 신호(CLK2)는 상기 대역 선택부(160)의 동작에 따라 일정 목적 주파수(FVCO)를 가지도록 대역 조정된다. 이와 같은 내용은 일본공개특허번호 2001-251186에도 잘 나타나 있다.
도 2는 도 1의 VCO(140)의 동작 주파수 대역을 설명하기 위한 그래프이다. 상기 VCO(140)로부터의 상기 출력 클럭 신호(CLK2)의 주파수 대역은 상기 콘트롤 전압(VCTRL)에 따른 상기 대역 선택부(160)의 출력 디지털 값(000~111)에 의하여 결정된다. 상기 LPF(130)에서 출력되는 콘트롤 전압(VCTRL)이 목표 전압(VT)에 이를 때, 상기 출력 클럭 신호(CLK2)의 주파수는 해당 주파수 대역 내의 목적 주파수(FVCO)에서 위상 록킹된다.
예를 들어, 도 3과 같이, 상기 콘트롤 전압(VCTRL)이 VL과 VH 사이에서 변할 때, 상기 대역 선택부(160)의 출력 디지털 값에 따라 상기 VCO(140)는 몇 번 대역을 변경시킨다. 상기 대역 선택부(160)는 상기 콘트롤 전압(VCTRL)이 VH보다 커지거나 VL보다 작아지는 시점에 높은 주파수 대역으로 또는 낮은 주파수 대역으로 대역을 변경시킨다. 일반적인 경우에, 310과 같이 몇 번의 대역 변경 후에, 상기 콘트롤 전압(VCTRL)이 목표 전압(VT)에 이르고 상기 출력 클럭 신호(CLK2)의 주파수가 목적 주파수(FVCO)에서 위상 록킹된다.
조금씩 다른 환경에서 회로가 제조되는 공정 조건이나 동작 온도 등에 따라서 PLL(100)에서는 도 3과 같이 상기 콘트롤 전압(VCTRL)에 링깅(ringing)이 존재 할 수 있다. 그러나, 320과 같이 링깅 피크가 임계치(VL/VH)를 넘을 때마다 대역이 변경된다면, 상기 콘트롤 전압(VCTRL)이 목표 전압(VT)에 이르지 못하고 상기 출력 클럭 신호(CLK2)의 주파수가 일정 목적 주파수(FVCO)에서 위상 록킹되지 못하는 문제점이 있다.
또한, 도 1과 같은 기본 PLL 회로(110~150)의 응답 시간은 상기 대역 선택부(160)의 응답 시간보다 느리므로 이를 고려하지 않으면 상기 출력 클럭 신호(CLK2)의 주파수가 일정 목적 주파수(FVCO)에서 위상 록킹되지 못하는 문제점이 있다. 예를 들어, 상기 링깅 피크가 임계치(VL/VH)를 넘는 구간에서 상기 대역 선택부(160)가 대역 변경을 위하여 출력을 변경시키는 시점은 빠르지만, 이를 반영하여 상기 LPF(130)에서 출력되는 콘트롤 전압(VCTRL)은 상기 기본 PLL 회로(110~150)의 피드백 동작 시간만큼 느리다. 따라서, 상기 링깅 피크가 임계치(VL/VH)를 넘는 구간에서, 상기 대역 선택부(160)의 대역 변경을 위한 출력이 상기 콘트롤 전압(VCTRL)에 반영되기도 전에 다시 변경됨으로써, 위상 록킹이 불안정하게 될 수 있는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 제조 공정이나 동작 온도 등에 따라서 적응할 수 있도록 VCO의 동작 대역의 마진을 충분히 확보할 뿐만 아니라, 위상 록킹의 안정성이 확보되도록 하기 위하여 동작 대역 선택이 VCO로 피드백되는 응답 시간을 고려하여 주파수 대역을 안정적으로 조정하는 PLL을 제공하는 데 있다.
본 발명의 다른 목적은, VCO의 동작 대역의 선택을 위하여 설정된 소정 응답 시간에 따라 주파수 대역을 안정적으로 조정하는 전압 제어 발진 방법을 제공하는 데 있다.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명에 따른 PLL은, 발진 콘트롤 신호에 따라 발진하고 대역 선택 디지털 값에 따라 발진 주파수 대역을 변화시키는 전압 제어 발진기를 이용하여 입력 클럭 신호로부터 위상 록킹된 출력 클럭 신호를 생성하는 기본 PLL 회로부; 및 상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 대역 선택 디지털 값을 결정하는 대역 콘트롤부를 포함한다.
상기 대역 콘트롤부는, 상기 발진 콘트롤 신호와 제1 기준 전압을 비교하여 업 카운트 신호를 생성하고, 상기 발진 콘트롤 신호와 제2 기준 전압을 비교하여 다운 카운트 신호를 생성하는 비교기; 상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 전압 제어 발진기의 동작 주파수 영역을 업데이트할 인에이블 신호를 생성하는 안정화 콘트롤부; 및 상기 인에이블 신호에 따라 선택적으로 상기 업 카운트 신호를 출력하여 상기 출력되는 업 카운트 신호에 따라 상기 대역 선택 디지털 값을 크게 하고, 상기 인에이블 신호에 따라 선택적으로 상기 다운 카운트 신호를 출력하여 상기 출력되는 다운 카운트 신호에 따라 상기 대역 선택 디지털 값을 작게 하는 업/다운 카운터를 포함한다.
상기 안정화 콘트롤부는 상기 입력 클럭 신호를 카운트하여 적어도 하나의 임계 기간을 생성하는 임계 시간 생성부; 상기 발진 콘트롤 신호가 상기 제1 기준 전압보다 큰 기간 또는 상기 제2 기준 전압보다 작은 기간을 계산하는 대역 초과 시간 계산부; 상기 적어도 하나의 임계 기간 및 상기 계산된 기간에 따라 상기 전압 제어 발진기의 동작 주파수를 업데이트할 영역들을 결정하는 대역 업데이트 영역 결정부; 및 상기 결정된 영역들을 기반으로 상기 발진 콘트롤 신호가 해당 주파수 영역을 초과하는 일정 시점에 액티브되는 상기 인에이블 신호를 생성하는 업/다운 결정부를 포함한다.
다른 실시예에 따르면, 상기 대역 콘트롤부는, 상기 발진 콘트롤 신호와 제1 기준 전압을 비교하여 업 카운트 신호를 생성하고, 상기 발진 콘트롤 신호와 제2 기준 전압을 비교하여 다운 카운트 신호를 생성하는 비교기; 상기 입력 클럭 신호를 기반으로 생성한 적어도 하나의 임계 기간에 따라 상기 업 카운트 신호의 일부를 선택하여 출력하고, 상기 다운 카운트 신호의 일부를 선택하여 출력하는 안정화 콘트롤부; 및 상기 선택된 업 카운트 신호에 따라 상기 대역 선택 디지털 값을 크게하고, 상기 선택된 다운 카운트 신호에 따라 상기 대역 선택 디지털 값을 작게 하는 업/다운 카운터를 포함한다.
상기와 같은 본 발명의 다른 목적을 달성하기 위한 본 발명에 따른 위상 동기 방법은, 발진 콘트롤 신호 및 대역 선택 디지털 값에 따라 동작하는 전압 제어 발진기를 이용하여 입력 클럭 신호의 위상을 록킹시키는 방법에 있어서, 입력 클럭 신호를 수신하는 단계; 상기 전압 제어 발진기를 포함한 기본 PLL 회로에서 상기 입력 클럭 신호와 상기 전압 제어 발진기에서 피드백되는 출력 클럭 신호를 처리하여 상기 발진 콘트롤 신호를 생성하는 단계; 상기 입력 클럭 신호와 상기 발진 콘 트롤 신호에 따라 상기 대역 선택 디지털 값을 결정하는 단계; 및 상기 결정된 대역 선택 디지털 값에 따라 상기 전압 제어 발진기의 발진 주파수 대역을 변화시켜서 위상 록킹된 상기 출력 클럭 신호를 생성하는 단계를 포함한다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명의 일실시예에 따른 PLL(400)을 나타내는 블록도가 도 4에 도시되어 있다. 상기 PLL(400)은 기본 PLL 회로부(410) 및 대역 콘트롤부(420)를 포함한다.
상기 PLL(400)에서는 상기 기본 PLL 회로부(410)의 응답 시간이 고려되어, 상기 대역 콘트롤부(420)가 동작 주파수 대역을 변경하도록 설계된다. 또한, 상기 PLL(400)은 조금씩 다른 환경에서 회로가 제조되는 공정 조건이나 동작 온도 등에 따라서 안정적으로 충분한 동작 주파수 대역을 가지도록 설계된다. 따라서, 상기 PLL(400)은 넓은 주파수 범위에서 위상 록킹의 안정성이 요구되는 휴대 폰, DMB 폰, PDA 등 무선 통신 시스템의 주파수 합성기 등에 적용되어 시스템의 성능을 높일 수 있다. 상기 기본 PLL 회로부(410) 및 대역 콘트롤부(420)는 모두 디지털 회로로 이루어질 수 있다.
상기 기본 PLL 회로부(410)는 PFD(Phase/Frequency Detector: 위상/주파수 검출기)(411), CP(Charge Pump: 차지 펌프)(412), LPF(Low Pass Filter: 저역 통과 필터)(413), VCO(Voltage-Controlled Oscillator: 전압 제어 발진기)(414), 분주기 (Frequency Divider)(415)를 포함한다.
상기 기본 PLL 회로부(410)는 입력 클럭 신호(CLK1)를 수신하여 상기 VCO(414)로부터 입력 클럭 신호(CLK1) 보다 높거나 낮은 주파수로 위상 록킹된 출력 클럭 신호(CLK2)를 생성한다. 상기 입력 클럭 신호(CLK1)와 상기 VCO(414)로부터 상기 분주기(415)를 거쳐 피드백되는 신호가 상기 PFD(411)에서 비교되어 서로 간의 위상차를 반영한 신호가 생성된다. 상기 CP(412)는 상기 PFD(411)의 출력에 따라 일정 신호를 크거나 작게 하여 출력하고, 이에 따라 상기 LPF(413)는 상기 위상차에 비례하는 발진 콘트롤 신호(VCTRL)를 생성한다.
상기 VCO(414)는 상기 LPF(413)에서 출력되는 상기 발진 콘트롤 신호(VCTRL)에 따라 발진하고, 상기 대역 콘트롤부(420)에서 생성되는 대역 선택 디지털 값(UDCO)에 따라 발진 주파수 대역을 변화시켜서, 일정 목적 주파수(FVCO)에서 위상 록킹된 출력 클럭 신호(CLK2)를 생성한다.
상기 VCO(414)는 상기 대역 선택 디지털 값(UDCO)에 따라 발진 주파수 대역을 변화시킬 수 있는 여러 가지 형태일 수 있다. 특히, 상기 VCO(414)는 인덕터-커패시터를 이용한 발진기일 수 있고, 여기에 도시하지는 않았지만, 상기 대역 선택 디지털 값(UDCO)에 따라 커패시턴스 값을 변화시켜서 발진 주파수 대역을 변화시킬 수 있는 형태의 회로일 수 있다.
상기 대역 콘트롤부(420)는 상기 입력 클럭 신호(CLK1)와 상기 발진 콘트롤 신호(VCTRL)에 따라 상기 대역 선택 디지털 값(UDCO)을 결정한다. 즉, 상기 VCO(414)로부터의 상기 출력 클럭 신호(CLK2)의 주파수 대역이 상기 발진 콘트롤 신호(VCTRL)에 따른 상기 대역 콘트롤부(420)의 출력 디지털 값(000~111)에 의하여 결정된다. 도 8과 같이, 상기 LPF(413)에서 출력되는 상기 발진 콘트롤 신호(VCTRL)가 목표 전압(VT)에 이를 때, 상기 출력 클럭 신호(CLK2)의 주파수는 목적 주파수(FVCO)에서 위상 록킹된다.
도 4에서, 상기 대역 콘트롤부(420)는 비교기(421), 안정화 콘트롤부(423) 및 업/다운 카운터(422)를 포함한다.
도 5는 상기 비교기(421)의 일례를 나타내는 도면이다. 도 5를 참조하면, 상기 비교기(421)는 제1 비교 회로(426) 및 제2 비교 회로(427)를 포함한다. 상기 제1 비교 회로(426)는 상기 발진 콘트롤 신호(VCTRL)와 제1 기준 전압(VH)을 비교하여 업 카운트 신호(UP)를 생성한다. 상기 제2 비교 회로(427)는 상기 발진 콘트롤 신호(VCTRL)와 제2 기준 전압(VL)을 비교하여 다운 카운트 신호(DN)를 생성한다. 상기 제1 비교 회로(426) 및 상기 제2 비교 회로(427)는 모두 디지털 값을 가지는 상기 발진 콘트롤 신호(VCTRL), 상기 제1 기준 전압(VH), 및 상기 제2 기준 전압(VL)을 처리하는 디지털 회로일 수 있다. 도 7에서, 상기 발진 콘트롤 신호(VCTRL), 상기 제1 기준 전압(VH), 및 상기 제2 기준 전압(VL)이 아날로그 신호인 것으로 도시되어 있으나 이들은 대응되는 일정 디지털 값들일 수 있다. 또한, 상기 비교기(421)에서 생성되는 상기 업 카운트 신호(UP)는 상기 발진 콘트롤 신호(VCTRL)가 상기 제1 기준 전압(VH)보다 큰 구간에서 그 폭만큼 논리 로우(low)에서 논리 하이(high) 상태로 액티브되는 신호일 수 있지만, 도 7과 같이, 그 구간내에서 일정 클럭 주기로 액티브되는 펄스들 형태로 생성될 수도 있다. 그리고, 상기 비교기(421)에서 생성되는 상기 다운 카운트 신호(DN)는 상기 발진 콘트롤 신호(VCTRL)가 상기 제2 기준 전압(VL)보다 작은 구간에서 그 폭만큼 논리 로우에서 논리 하이 상태로 액티브되는 신호일 수 있지만, 도 7과 같이, 그 구간내에서 일정 클럭 주기로 액티브되는 펄스들 형태로 생성될 수도 있다.
도 4에서, 상기 안정화 콘트롤부(423)는 상기 입력 클럭 신호(CLK1)와 상기 발진 콘트롤 신호(VCTRL)에 따라 상기 VCO(414)의 동작 주파수 영역을 업데이트할 인에이블 신호(ENB)를 생성한다. 상기 안정화 콘트롤부(423)는 도 6에서 좀더 자세히 설명된다.
상기 업/다운 카운터(422)는 상기 비교기(421)에서 생성되는 업 카운트 신호(UP)를 상기 인에이블 신호(ENB)에 따라 선택적으로 출력시켜서, 이에 따라 선택되는 업 카운트 신호(또는 펄스)(UP)에 따라서만 상기 대역 선택 디지털 값(UDCO)을 크게 한다. 또한, 상기 업/다운 카운터(422)는 상기 비교기(421)에서 생성되는 다운 카운트 신호(DN)를 상기 인에이블 신호(ENB)에 따라 선택적으로 출력시켜서, 이에 따라 선택되는 다운 카운트 신호(또는 펄스)(DN)에 따라서만 상기 대역 선택 디지털 값(UDCO)을 작게 한다.
이와 같이, 상기 업/다운 카운터(422)는 상기 비교기(421)에서 생성되는 업 카운트 신호(UP) 또는 다운 카운트 신호(DN)에 따라 즉각적으로 상기 대역 선택 디지털 값(UDCO)을 변경시키지 않고, 상기 안정화 콘트롤부(423)에 의하여 제어되어, 상기 비교기(421)에서 생성되는 업 카운트 신호(UP) 또는 다운 카운트 신호(DN) 중 일부에 대해서 선택적으로 상기 대역 선택 디지털 값(UDCO)을 변경시킨다. 이에 따 라, 도 7과 같이, 상기 발진 콘트롤 신호(VCTRL)가 링깅 특성을 가지더라도, 상기 업/다운 카운터(422)에서 출력되는 상기 대역 선택 디지털 값(UDCO)에 따라 상기 VCO(414)는 동작 주파수 대역을 안정적으로 변경하여 상기 출력 클럭 신호(CLK2)를 위상 록킹시킨다.
상기 안정화 콘트롤부(423)의 구체적인 블록도를 나타내는 일례가 도 6에 도시되어 있다. 도 6을 참조하면, 상기 안정화 콘트롤부(423)는 임계 시간 생성부(431), 대역 초과 시간 계산부(432), 대역 업데이트 영역 결정부(433) 및 업/다운 결정부(434)를 포함한다.
상기 임계 시간 생성부(431)는 입력 클럭 신호(CLK1)를 카운트하여 임계 기간들(T1, T2, T3, ...)을 생성한다. 여기서, 상기 임계 기간들은 적어도 하나 이상 설정되어 생성될 수 있다. 상기 입력 클럭 신호(CLK1)는 일정 주파수를 가지는 펄스 형태이고, 상기 임계 시간 생성부(431)는 이들 펄스들의 수를 카운트하여 일정 기간을 가지는 임계 기간들(T1, T2, T3,...)을 생성할 수 있다. 상기 임계 기간들(T1, T2, T3, ...)은 설정된 해당 일정 기간 동안 논리 하이 상태의 펄스폭을 가지는 신호 형태일 수 있다. 그러나, 이에 한정되지 않고 상기 임계 기간들(T1, T2, T3, ...)은 상기 일정 펄스폭에 대응되는 디지털 값으로 생성될 수 있다.
상기 대역 초과 시간 계산부(432)는 발진 콘트롤 신호(VCTRL)가 상기 제1 기준 전압(VH)보다 큰 기간 또는 상기 제2 기준 전압(VL)보다 작은 기간(TR)을 계산한다. 여기서, 상기 계산된 기간(TR)은 해당 기간 동안 논리 하이 상태의 펄스폭을 가지는 신호 형태일 수 있지만, 이에 한정되지 않고 상기 계산된 기간(TR)은 상기 일정 펄스폭에 대응되는 디지털 값으로 생성될 수 있다.
상기 대역 업데이트 영역 결정부(433)는 상기 임계 시간 생성부(431)에서 생성된 임계 기간들(T1, T2, T3, ...) 및 상기 대역 초과 시간 계산부(432)에서 계산된 기간(TR)에 따라 상기 VCO(414)의 동작 주파수를 업데이트할 영역들을 결정한다. 예를 들어, 도 7을 참조하면, 상기 계산된 기간(TR)이 제1 임계 기간(T1) 보다 작을 때, 도 8의 대역 C를 유지시키는 영역값이 결정된다. 도 8에서, 상기 VCO(414)는 현재 동작 주파수 대역 C 영역 내의 주파수 FSTART에서 시작하는 것으로 가정하였다. 또한, 상기 계산된 기간(TR)이 제1 임계 기간(T1) 보다 크고 제2 임계 기간(T2)보다 작을 때에는, 도 8의 대역 B로 대역 변경되도록 하는 영역값이 결정된다. 마찬가지로, 상기 계산된 기간(TR)의 길이에 따라, 도 8의 대역 A 등으로 대역 변경되도록 하는 영역값이 결정될 수 있다.
상기 업/다운 결정부(434)는 상기 상기 대역 업데이트 영역 결정부(433)에서 결정된 영역들을 기반으로 상기 발진 콘트롤 신호(VCTRL)가 해당 주파수 영역을 초과하는 일정 시점에 액티브되는 상기 인에이블 신호(ENB)를 생성한다. 예를 들어, 도 7을 참조하면, 상기 임계 기간들(T1, T2, T3, ...)의 시점에서 액티브되는 상기 인에이블 신호(ENB)가 생성된다.
이에 따라, 상기 업/다운 카운터(422)는 상기 비교기(421)에서 생성되는 업 카운트 신호(UP) 또는 다운 카운트 신호(DN)에 따라 즉각적으로 상기 대역 선택 디지털 값(UDCO)을 변경시키지 않는다. 상기 업/다운 카운터(422)는 상기 인에이블 신호(ENB)가 액티브되는 기간의 업 카운트 신호(UP) 또는 다운 카운트 신호(DN)의 논리 하이 상태를 선택하고, 이때, 상기 선택되는 업 카운트 신호(또는 펄스)(SUP)에 따라서만 상기 대역 선택 디지털 값(UDCO)을 크게 하거나, 상기 선택되는 다운 카운트 신호(또는 펄스)(SDN)에 따라서만 상기 대역 선택 디지털 값(UDCO)을 작게 한다. 도 7과 같이, 상기 인에이블 신호(ENB)가 상기 제1 임계 기간(T1) 및 상기 제2 임계 기간(T2)에서 액티브되는 경우에, 상기 업 카운트 신호(UP)가 상기 제1 임계 기간(T1)에서만 선택되는 시점에 상기 대역 선택 디지털 값(UDCO)은 도 8의 시작 대역 C를 나타내는 011에서 대역B를 나타내는 010으로 변경된다. 이때, 상기 VCO(414)는 목표 주파수(FVCO)에서 위상 록킹될 수 있다. 이와 같이, 상기 인에이블 신호(ENB)는 상기 발진 콘트롤 신호(VCTRL)가 해당 주파수 영역을 초과하는 일정 시점에 액티브 됨을 알 수 있다.
도 9는 본 발명의 다른 실시예에 따른 PLL(900)의 블록도를 나타낸다. 도 9를 참조하면, 상기 PLL(900)은 기본 PLL 회로부(910) 및 대역 콘트롤부(920)를 포함한다.
상기 기본 PLL 회로부(910)는 PFD, CP, LPF, 및 VCO를 포함하고, 도 4의 기본 회로 410과 유사하게 동작한다. 상기 기본 PLL 회로부(910)는 입력 클럭 신호(CLK1)를 수신하여 입력 클럭 신호(CLK1) 보다 높거나 낮은 주파수로 위상 록킹된 출력 클럭 신호(CLK2)를 생성한다. 상기 기본 PLL 회로부(910) 내의 상기 LPF는 상기 CP의 출력에 비례하는 발진 콘트롤 신호(VCTRL)를 생성한다. 상기 기본 PLL 회로부(910) 내의 상기 VCO는 상기 발진 콘트롤 신호(VCTRL)에 따라 발진하고, 상기 대역 콘트롤부(920)에서 생성되는 대역 선택 디지털 값(UDCO)에 따라 발진 주파수 대역을 변화시켜서, 일정 목적 주파수(FVCO)에서 위상 록킹된 출력 클럭 신호(CLK2)를 생성한다.
상기 대역 콘트롤부(920)는 상기 입력 클럭 신호(CLK1)와 상기 발진 콘트롤 신호(VCTRL)에 따라 상기 대역 선택 디지털 값(UDCO)을 결정한다.
도 9에서, 상기 대역 콘트롤부(920)는 비교기(921), 안정화 콘트롤부(922), 및 업/다운 카운터(923)를 포함한다.
상기 비교기(921)는 도 4의 비교기(421)과 유사하게 동작한다. 즉, 상기 비교기(921)는 상기 발진 콘트롤 신호(VCTRL)와 제1 기준 전압(VH)을 비교하여 업 카운트 신호(UP)를 생성하고, 상기 발진 콘트롤 신호(VCTRL)와 제2 기준 전압(VL)을 비교하여 다운 카운트 신호(DN)를 생성한다.
상기 안정화 콘트롤부(922)는 상기 입력 클럭 신호(CLK1)를 기반으로 적어도 하나의 임계 기간(T1, T2, T3, ...)을 생성하고, 이에 따라 상기 업 카운트 신호(UP)의 일부를 선택하여 출력하고, 상기 다운 카운트 신호(DN)의 일부를 선택하여 출력한다.
도 10은 상기 안정화 콘트롤부(922)의 구체적인 블록도이다. 도 10을 참조하면, 상기 안정화 콘트롤부(922)는 임계 시간 생성부(926), 대역 업데이트 영역 결정부(927), 및 업/다운 결정부(928)를 포함한다.
상기 임계 시간 생성부(926)는 도 6의 임계 시간 생성부(431)과 유사하게 동작한다. 즉, 상기 임계 시간 생성부(926)는 상기 입력 클럭 신호(CLK1)를 카운트하여 상기 적어도 하나의 임계 기간(T1, T2, T3, ...)을 생성한다.
상기 대역 업데이트 영역 결정부(927)는 제1 결정부(931) 및 제2 결정부(932)를 포함한다. 상기 제1 결정부(931)는 상기 비교기(921)에서 생성된 업 카운트 신호(UP)의 액티브 시점으로부터 상기 적어도 하나의 임계 기간(T1, T2, T3, ...) 후에 액티브되는 신호를 생성한다. 예를 들어, 도 11과 같이, 상기 업 카운트 신호(UP)의 액티브 시점으로부터 제1 임계 기간(T1) 후에 액티브되는 PTU1가 생성될 수 있고, 또한, 상기 업 카운트 신호(UP)의 액티브 시점으로부터 제2 임계 기간(T2) 후에 액티브되는 PTU2가 생성될 수 있다. 이외에도, 마찬가지 방법으로 상기 제2 임계 기간(T2)보다 긴 제3 임계 기간(T3) 등의 후에 액티브되는 신호들이 생성될 수 있다.
마찬가지로, 상기 제2 결정부(932)는 상기 다운 카운트 신호(DN)의 액티브 시점으로부터 상기 적어도 하나의 임계 기간(T1, T2, T3, ...) 후에 액티브되는 신호를 생성한다. 예를 들어, 도 11과 같이, 상기 다운 카운트 신호(DN)의 액티브 시점으로부터 제1 임계 기간(T1) 후에 액티브되는 PTD1가 생성될 수 있고, 또한, 상기 다운 카운트 신호(DN)의 액티브 시점으로부터 제2 임계 기간(T2) 후에 액티브되는 PTD2가 생성될 수 있다. 여기서도, 마찬가지 방법으로 상기 제2 임계 기간(T2)보다 긴 제3 임계 기간(T3) 등의 후에 액티브되는 신호들이 생성될 수 있다.
이와 같이, 상기 대역 업데이트 영역 결정부(927)는 상기 업 카운트 신호(UP) 또는 상기 다운 카운트 신호(DN)의 액티브 시점으로부터 상기 적어도 하나의 임계 기간(T1, T2, T3, ...) 후에 액티브되는 신호를 생성한다.
상기 업/다운 결정부(928)는 제1 로직(935)을 이용하여 상기 대역 업데이트 영역 결정부(927)의 출력에 따라 상기 업 카운트 신호(UP)를 선택하여 출력한다. 또한, 상기 업/다운 결정부(928)는 제2 로직(936)을 상기 대역 업데이트 영역 결정부(927)의 출력에 따라 상기 다운 카운트 신호(DN)를 선택하여 출력한다. 상기 제1 로직(935)은 상기 대역 업데이트 영역 결정부(927)의 출력들(PTU1, PTU2,...) 각각과 상기 업 카운트 신호(UP)에 대한 논리곱 로직들일 수 있다. 상기 제2 로직(936)은 상기 대역 업데이트 영역 결정부(927)의 출력들(PTD1, PTD2,...) 각각과 상기 다운 카운트 신호(DN)에 대한 논리곱 로직들일 수 있다.
도 11과 같이, 상기 업/다운 결정부(928)에서 선택된 업 카운트 신호(SUP)에 따라서만 상기 업/다운 카운터(923)는 상기 대역 선택 디지털 값(UDCO)을 크게 한다. 또한, 상기 업/다운 결정부(928)에서 선택된 다운 카운트 신호(SDN)에 따라서만 상기 업/다운 카운터(923)는 상기 대역 선택 디지털 값(UDCO)을 작게한다.
이와 같이, 본 발명의 다른 실시예에 따른 상기 PLL(900)의 상기 대역 콘트롤부(920)도 도 4의 상기 대역 콘트롤부(420)와 개념적으로 유사하게 동작한다. 상기 대역 콘트롤부(920)는 상기 비교기(921)에서 생성되는 업 카운트 신호(UP) 또는 다운 카운트 신호(DN)에 따라 즉각적으로 상기 대역 선택 디지털 값(UDCO)을 변경시키지 않으며, 상기 비교기(921)에서 생성되는 업 카운트 신호(UP) 또는 다운 카운트 신호(DN) 중 일부에 대해서 선택적으로 상기 대역 선택 디지털 값(UDCO)을 변경시킨다. 이에 따라, 상기 발진 콘트롤 신호(VCTRL)가 링깅 특성을 가지더라도, 상기 업/다운 카운터에서 출력되는 상기 대역 선택 디지털 값(UDCO)에 따라 상기 기본 PLL 회로부(910) 내의 상기 VCO는 동작 주파수 대역을 안정적으로 변경하여 상기 출력 클럭 신호(CLK2)를 위상 록킹시킨다.
위에서 기술한 바와 같이, 본 발명의 일실시예에 따른 PLL(400/900)에서는, 대역 콘트롤부(420/920)가 입력 클럭 신호(CLK1)와 LPF(413)에서 생성되는 발진 콘트롤 신호(VCTRL)에 따라 대역 선택 디지털 값(UDCO)을 변화시키고, 이에 따라 기본 PLL 회로부(410)의 VCO(414)가 상기 발진 콘트롤 신호(VCTRL) 및 상기 대역 선택 디지털 값(UDCO)에 따라 출력 클럭 신호(CLK2)의 주파수를 변화시킨다. 상기 대역 선택 디지털 값(UDCO)에 따라 상기 출력 클럭 신호(CLK2)는 빠르고 안정적으로 목표 주파수(FVCO)에서 위상 록킹된다.
본 명세서에서 개시된 방법 및 장치에서 사용되는 기능은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광데이터 저장장치 등이 있으며 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므 로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 PLL에서는 VCO의 출력 주파수 대역이 안정적으로 조정되므로, 회로의 제조 공정이나 동작 온도 등에 따라서 적응하여 충분한 동작 주파수 대역 내에서 위상 록킹의 안정성이 확보될 수 있는 효과가 있다. 본 발명에 따른 상기 PLL은 휴대 폰, DMB 폰, PDA 등 무선 통신 시스템의 주파수 합성기 등에 적용되어 시스템의 성능을 높일 수 있다.

Claims (18)

  1. 삭제
  2. 발진 콘트롤 신호에 따라 발진하고 대역 선택 디지털 값에 따라 발진 주파수 대역을 변화시키는 전압 제어 발진기를 이용하여 입력 클럭 신호로부터 위상 록킹된 출력 클럭 신호를 생성하는 기본 PLL 회로부; 및
    상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 대역 선택 디지털 값을 결정하는 대역 콘트롤부
    를 포함하고,
    상기 대역 콘트롤부는,
    상기 발진 콘트롤 신호와 제1 기준 전압을 비교하여 업 카운트 신호를 생성하고, 상기 발진 콘트롤 신호와 제2 기준 전압을 비교하여 다운 카운트 신호를 생성하는 비교기;
    상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 전압 제어 발진기의 동작 주파수 영역을 업데이트할 인에이블 신호를 생성하는 안정화 콘트롤부; 및
    상기 인에이블 신호에 따라 선택적으로 상기 업 카운트 신호를 출력하여 상기 출력되는 업 카운트 신호에 따라 상기 대역 선택 디지털 값을 크게 하고, 상기 인에이블 신호에 따라 선택적으로 상기 다운 카운트 신호를 출력하여 상기 출력되는 다운 카운트 신호에 따라 상기 대역 선택 디지털 값을 작게 하는 업/다운 카운터
    를 포함하는 것을 특징으로 하는 위상 동기 루프.
  3. 제2항에 있어서, 상기 안정화 콘트롤부는,
    상기 발진 콘트롤 신호가 상기 제1 기준 전압보다 큰 기간 또는 상기 제2 기준 전압보다 작은 기간을 계산하여 상기 계산 결과에 따라 상기 전압 제어 발진기의 동작 주파수를 업데이트할 영역들을 결정하여 상기 다운 카운트 신호 또는 상기 업 카운트 신호를 선택할 상기 인에이블 신호를 생성하는 것을 특징으로 하는 위상 동기 루프.
  4. 제3항에 있어서, 상기 안정화 콘트롤부는,
    상기 입력 클럭 신호를 카운트하여 적어도 하나의 임계 기간을 생성하고 상기 생성된 적어도 하나의 임계 기간과 상기 계산된 기간을 비교하여 상기 전압 제어 발진기의 동작 주파수 영역들을 결정하는 것을 특징으로 하는 위상 동기 루프.
  5. 제4항에 있어서, 상기 안정화 콘트롤부는,
    상기 결정된 영역들을 기반으로 상기 발진 콘트롤 신호가 해당 주파수 영역을 초과하는 일정 시점에 액티브되는 상기 인에이블 신호를 생성하는 것을 특징으로 하는 위상 동기 루프.
  6. 제2항에 있어서, 상기 안정화 콘트롤부는,
    상기 입력 클럭 신호를 카운트하여 적어도 하나의 임계 기간을 생성하는 임계 시간 생성부;
    상기 발진 콘트롤 신호가 상기 제1 기준 전압보다 큰 기간 또는 상기 제2 기준 전압보다 작은 기간을 계산하는 대역 초과 시간 계산부;
    상기 적어도 하나의 임계 기간 및 상기 계산된 기간에 따라 상기 전압 제어 발진기의 동작 주파수를 업데이트할 영역들을 결정하는 대역 업데이트 영역 결정부; 및
    상기 결정된 영역들을 기반으로 상기 발진 콘트롤 신호가 해당 주파수 영역을 초과하는 일정 시점에 액티브되는 상기 인에이블 신호를 생성하는 업/다운 결정부
    를 포함하는 것을 특징으로 하는 위상 동기 루프.
  7. 발진 콘트롤 신호에 따라 발진하고 대역 선택 디지털 값에 따라 발진 주파수 대역을 변화시키는 전압 제어 발진기를 이용하여 입력 클럭 신호로부터 위상 록킹된 출력 클럭 신호를 생성하는 기본 PLL 회로부; 및
    상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 대역 선택 디지털 값을 결정하는 대역 콘트롤부
    를 포함하고,
    상기 대역 콘트롤부는,
    상기 발진 콘트롤 신호와 제1 기준 전압을 비교하여 업 카운트 신호를 생성하고, 상기 발진 콘트롤 신호와 제2 기준 전압을 비교하여 다운 카운트 신호를 생성하는 비교기;
    상기 입력 클럭 신호를 기반으로 생성한 적어도 하나의 임계 기간에 따라 상기 업 카운트 신호의 일부를 선택하여 출력하고, 상기 다운 카운트 신호의 일부를 선택하여 출력하는 안정화 콘트롤부; 및
    상기 선택된 업 카운트 신호에 따라 상기 대역 선택 디지털 값을 크게하고, 상기 선택된 다운 카운트 신호에 따라 상기 대역 선택 디지털 값을 작게 하는 업/다운 카운터
    를 포함하는 것을 특징으로 하는 위상 동기 루프.
  8. 제7항에 있어서, 상기 안정화 콘트롤부는,
    상기 입력 클럭 신호를 카운트하여 상기 적어도 하나의 임계 기간을 생성하는 임계 시간 생성부;
    상기 업 카운트 신호 또는 상기 다운 카운트 신호의 액티브 시점으로부터 상기 적어도 하나의 임계 기간 후에 액티브되는 신호를 생성하는 대역 업데이트 영역 결정부; 및
    상기 대역 업데이트 영역 결정부의 출력에 따라 선택적으로 상기 업 카운트 신호를 출력하고, 상기 대역 업데이트 영역 결정부의 출력에 따라 선택적으로 상기 다운 카운트 신호를 출력하는 업/다운 결정부
    를 포함하는 것을 특징으로 하는 위상 동기 루프.
  9. 제8항에 있어서, 상기 대역 업데이트 영역 결정부는,
    상기 업 카운트 신호의 액티브 시점으로부터 상기 적어도 하나의 임계 기간 후에 액티브되는 신호를 생성하는 제1 결정부; 및
    상기 다운 카운트 신호의 액티브 시점으로부터 상기 적어도 하나의 임계 기 간 후에 액티브되는 신호를 생성하는 제2 결정부
    를 포함하는 것을 특징으로 하는 위상 동기 루프.
  10. 제2항에 있어서,
    상기 기본 PLL 회로부 및 상기 대역 콘트롤부가 모두 디지털 회로인 것을 특징으로 하는 위상 동기 루프.
  11. 삭제
  12. 발진 콘트롤 신호 및 대역 선택 디지털 값에 따라 동작하는 전압 제어 발진기를 이용하여 입력 클럭 신호를 처리하는 방법에 있어서,
    입력 클럭 신호를 수신하는 단계;
    상기 전압 제어 발진기를 포함한 기본 PLL 회로에서 상기 입력 클럭 신호와 상기 전압 제어 발진기에서 피드백되는 출력 클럭 신호를 처리하여 상기 발진 콘트롤 신호를 생성하는 단계;
    상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 대역 선택 디지털 값을 결정하는 단계; 및
    상기 결정된 대역 선택 디지털 값에 따라 상기 전압 제어 발진기의 발진 주파수 대역을 변화시켜서 위상 록킹된 상기 출력 클럭 신호를 생성하는 단계
    를 포함하고,
    상기 대역 선택 디지털 값을 결정하는 단계는,
    상기 발진 콘트롤 신호와 제1 기준 전압을 비교하여 업 카운트 신호를 생성하고, 상기 발진 콘트롤 신호와 제2 기준 전압을 비교하여 다운 카운트 신호를 생성하는 단계;
    상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 전압 제어 발진기의 동작 주파수 영역을 업데이트할 인에이블 신호를 생성하는 단계;
    상기 인에이블 신호에 따라 선택적으로 상기 업 카운트 신호를 출력하여 상기 출력되는 업 카운트 신호에 따라 상기 대역 선택 디지털 값을 크게 하는 단계; 및
    상기 인에이블 신호에 따라 선택적으로 상기 다운 카운트 신호를 출력하여 상기 출력되는 다운 카운트 신호에 따라 상기 대역 선택 디지털 값을 작게 하는 단계
    를 포함하는 것을 특징으로 하는 입력 클럭 신호를 처리하는 방법.
  13. 제12항에 있어서,
    상기 발진 콘트롤 신호가 상기 제1 기준 전압보다 큰 기간 또는 상기 제2 기준 전압보다 작은 기간을 계산하여 상기 계산 결과에 따라 상기 전압 제어 발진기의 동작 주파수를 업데이트할 영역들을 결정하는 단계; 및
    상기 결정된 영역들에 따라 상기 다운 카운트 신호 또는 상기 업 카운트 신호를 선택할 상기 인에이블 신호를 생성하는 단계
    를 포함하는 것을 특징으로 하는 입력 클럭 신호를 처리하는 방법.
  14. 제13항에 있어서,
    상기 입력 클럭 신호를 카운트하여 적어도 하나의 임계 기간을 생성하고 상기 생성된 적어도 하나의 임계 기간과 상기 계산된 기간을 비교하여 상기 전압 제어 발진기의 동작 주파수 영역들을 결정하는 것을 특징으로 하는 입력 클럭 신호를 처리하는 방법.
  15. 제14항에 있어서,
    상기 결정된 영역들을 기반으로 상기 발진 콘트롤 신호가 해당 주파수 영역을 초과하는 일정 시점에 액티브되는 상기 인에이블 신호를 생성하는 것을 특징으로 하는 입력 클럭 신호를 처리하는 방법.
  16. 발진 콘트롤 신호 및 대역 선택 디지털 값에 따라 동작하는 전압 제어 발진기를 이용하여 입력 클럭 신호를 처리하는 방법에 있어서,
    입력 클럭 신호를 수신하는 단계;
    상기 전압 제어 발진기를 포함한 기본 PLL 회로에서 상기 입력 클럭 신호와 상기 전압 제어 발진기에서 피드백되는 출력 클럭 신호를 처리하여 상기 발진 콘트롤 신호를 생성하는 단계;
    상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 대역 선택 디지털 값을 결정하는 단계; 및
    상기 결정된 대역 선택 디지털 값에 따라 상기 전압 제어 발진기의 발진 주파수 대역을 변화시켜서 위상 록킹된 상기 출력 클럭 신호를 생성하는 단계
    를 포함하고,
    상기 대역 선택 디지털 값을 결정하는 단계는,
    상기 발진 콘트롤 신호와 제1 기준 전압을 비교하여 업 카운트 신호를 생성하고, 상기 발진 콘트롤 신호와 제2 기준 전압을 비교하여 다운 카운트 신호를 생성하는 단계;
    상기 입력 클럭 신호를 기반으로 생성한 적어도 하나의 임계 기간에 따라 상기 업 카운트 신호의 일부를 선택하여 출력하고, 상기 다운 카운트 신호의 일부를 선택하여 출력하는 단계;
    상기 선택된 업 카운트 신호에 따라 상기 대역 선택 디지털 값을 크게 하는 단계; 및
    상기 선택된 다운 카운트 신호에 따라 상기 대역 선택 디지털 값을 작게 하는 단계
    를 포함하는 것을 특징으로 하는 입력 클럭 신호를 처리하는 방법.
  17. 제16항에 있어서,
    상기 입력 클럭 신호를 카운트하여 상기 적어도 하나의 임계 기간을 생성하는 단계;
    상기 업 카운트 신호 또는 상기 다운 카운트 신호의 액티브 시점으로부터 상기 적어도 하나의 임계 기간 후에 액티브되는 신호를 생성하는 단계;
    상기 액티브되는 신호에 따라 선택적으로 상기 업 카운트 신호를 출력하는 단계; 및
    상기 액티브되는 신호에 따라 선택적으로 상기 다운 카운트 신호를 출력하는 단계
    를 포함하는 것을 특징으로 하는 입력 클럭 신호를 처리하는 방법.
  18. 제 12항 내지 제 17항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록매체.
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