JPH10308666A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】係数乗算器をＶＣＯの後段に配置し、係数を適
宜制御する方式のＰＬＬ回路において、電源投入時等に
おける回路の不安定状態に起因するＰＬＬ回路の誤動作
を回避する。 【解決手段】基準信号に同期した整数倍の周波数を有す
るクロック出力を生成するＰＬＬ回路において、基準信
号と比較信号との位相差に応じた制御信号を出力する位
相比較回路と、制御周波数帯内の周波数を有する発振器
と、発振器からの信号の周波数に係数を乗算する係数乗
算回路と、ロックはずれ検出信号とはずれ方向検出信号
を出力するロックはずれ検出回路と、電源オンから所定
時間は設定係数のサーチ動作を禁止して初期設定データ
を設定し、所定時間後はロックインすべき係数設定信号
を出力する係数Ｑ制御回路とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プラズマ・ディス
プレイ・パネル（ＰＤＰ）や液晶表示パネル（ＬＣＤ）
等の表示装置に関し、特に、水平同期信号から所定の周
波数のシステムクロックを生成するフェイズ・ロックド
・ループ回路（以下ＰＬＬ回路とする）の改良に関す
る。

【０００２】

【従来の技術】ＰＤＰやＬＣＤを用いた表示装置は、ビ
デオ再生装置等から出力される映像信号、水平同期信号
および垂直同期信号を含むコンポジット信号を入力し、
それぞれの信号に分離し、水平同期信号をもとにＮ倍
（Ｎは２以上の整数）したシステム・クロックをＰＬＬ
回路により生成し画像処理に使用している。このシステ
ム・クロックは、例えば、アナログＲＧＢ信号のサンプ
リング用のクロック信号として利用されたり、表示部で
の表示クロック信号として利用されたりする。従って、
このシステム・クロックの周波数の乱れは、表示画面の
乱れにつながることになる。

【０００３】［従来のＰＬＬ回路の動作の概略］図１０
は、従来のＰＬＬ回路の概略を示すブロック図である。
基本的な構成は、位相比較回路３５、ローパスフィルタ
（ＬＰＦ）３６、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａ
ｇｅ−ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）
３７、１／Ｎ分周器２４からなる。このＰＬＬ回路で
は、コンポジット信号から同期分離された水平同期信号
である基準信号Ｈ．ＲＥＦのＮ倍の周波数のクロックｆ
outが生成される。そして、クロックｆout をＮ分の１
に分周した比較信号Ｈ．ＶＡＲＩがフィードバックされ
て、位相比較回路３５にて基準信号Ｈ．ＲＥＦとの位相
差が検出される。

【０００４】位相比較回路３５の出力の位相差検出パル
スは、位相差に応じたパルス幅を有し、ローパスフィル
タ３６によって積分され、そのパルス幅に応じた値のＶ
ＣＯ制御電圧３０が電圧制御発振回路３７に入力され
る。そして、基準信号Ｈ．ＲＥＦと比較信号Ｈ．ＶＡＲ
Ｉとの位相差に応じて電圧制御発振回路３７の周波数が
変更され、最終的にクロックｆout が基準信号Ｈ．ＲＥ
Ｆと同期するよう制御される。

【０００５】［係数乗算器によるＶＣＯの可変範囲拡
大］図１１は電圧制御発振器３７の一般的特性を示す。
ＶＣＯ制御電圧が、Ｖ1 からＶ2 に変化すると、ＶＣＯ
出力周波数はｆ1 からｆ2 に変化する。従って、電圧制
御発振器３７のみではロック可能な周波数範囲は、ｆ１
からｆ２となる。そこでロック制御可能なクロックｆou
t の周波数範囲を見かけ上拡張するために、係数乗算器
２３を電圧制御発振回路３７の後段に設け（図１０参
照）、その係数Ｑをロックはずれ検出回路２５と係数Ｑ
制御回路２６により生成される係数設定信号２９により
可変設定している。ロックはずれが検出されると、ロッ
クはずれ検出回路２５からはクロックｆout が基準信号
Ｈ．ＲＥＦの位相からはずれて制御不可能になったこと
を検出するロックはずれ検出パルス２７とそのはずれ方
向（基準信号Ｈ．ＲＥＦに対して比較信号Ｈ．ＶＡＲＩ
の位相が進みか遅れか、又はクロックｆout が高い周波
数か低い周波数か）を検出するはずれ方向検出パルス２
８とが出力される。

【０００６】図１２にて、ロック制御可能なクロックｆ
out の周波数範囲を見かけ上拡張している点について説
明する。例えば、今仮に係数がＱn の場合で、ローパス
フィルタ３６の出力であるＶＣＯ制御電圧３０がＶs で
あるとする。基準信号Ｈ．ＲＥＦの周波数が変動した
り、あるいはＰＬＬ回路特有の揺らぎが生じたとして
も、ＶＣＯ制御電圧がＶs を中心にして変動することで
出力クロックｆout の位相も追従することになる。一
方、基準信号Ｈ．ＲＥＦと比較信号Ｈ．ＶＡＲＩとの位
相が大きくずれた場合には、ロックはずれが検出され、
係数Ｑ制御回路２６によりその上の係数Ｑn+1 が選択さ
れ、より高い周波数帯ｆs ×Ｑn+1 での制御に切り替わ
る。従って、ロックはずれの検出に伴い係数を適宜選択
していけば、ＶＣＯ制御電圧の範囲が限られていても見
かけ上制御可能な周波数帯を広くすることができる。

【０００７】

【発明が解決しようとする課題】

［上限点または下限点でのロック防止］図１２に示した
通り、隣接する制御直線が共通の周波数帯を持つように
係数乗算器の係数が設定されている。これは方式上さけ
られないことである。その結果、図１３に示すように任
意の周波数に対してＡ点とＢ点のいずれでもロックされ
る場合がある。仮に、ＰＬＬ回路がロックインされてい
る定常状態から、ＰＬＬ回路に入力される基準信号Ｈ．
ＲＥＦが異なる周波数に変更されてロックはずれが生じ
たとする。ＰＬＬ回路は、上記のロックはずれ検出パル
ス２７等により別のロックされうる係数に設定値が変更
される。

【０００８】この場合、仮にＢ点でロックされたとする
と、ＶＣＯ制御電圧の電圧値ＶL の前後には制御周波数
帯が存在するので、基準信号Ｈ．ＲＥＦと比較信号Ｈ．
ＶＡＲＩとの位相差の変動に追従してロック状態を維持
することができる。一方、Ａ点でロックされたとする。
ＰＬＬ回路は回路上の問題からジッタと呼ばれる微小な
揺らぎを持っている。ところがＡ点でロックインされて
いると、ＶＣＯ制御電圧の上限点Ｖ2 であるため、その
上側の範囲ではＰＬＬ回路はロック制御できなくなる。
これは、例えば、ローパスフィルタ３６の出力のＶＣＯ
制御電圧が電源電圧値以上を出力できないこと等に起因
する。その為、Ａ点でロックインする場合は、前記の揺
らぎに伴ってＰＬＬ回路の出力のクロックｆout が追従
できなくなる。

【０００９】かかる現象が発生すると、例えばクロック
ｆout をアナログ映像信号のサンプリングクロックとし
て使用する場合には、サンプリング点が不安定になり、
画面上では映像が揺れる等の不都合を招くことになる。
そこで、上限点または下限点でのロックを防止するため
に、設定可能な係数を増やしある周波数ｆout に対して
オーバーラップしている制御直線を複数にしておき、ロ
ックはずれが発生したらロックインできる係数を全てサ
ーチ動作により検出し、検出された複数の係数のうち中
央の係数に設定値を決めるように制御することを提案す
る。

【００１０】［電源投入時の不安定動作防止］上記の提
案によれば、電源投入時には、出力クロックｆout は基
準信号Ｈ．ＲＥＦにロックしていないので、通常のロッ
クはずれの場合と同様にサーチ動作が開始される。しか
し、電源投入時は、定常状態におけるロックはずれに比
べロック周波数から大きくはずれたことに相当し、上記
のように設定可能な係数を多く準備すると、電源オン時
のサーチ動作が長引き、定常状態におけるロックはずれ
の場合より長い時間ＰＬＬ回路が安定しないことがあ
る。このことは、電源投入時は、表示画面が乱れている
時間が長引くことを意味する。

【００１１】そこで、本発明の目的は、上限点または下
限点でのロックを防止するとともに、電源投入時等にお
ける回路の不安定状態に起因する誤動作を回避し、サー
チ時間を短縮して早期に安定したロック状態に移行でき
るＰＬＬ回路を提供することにある。

【００１２】

【課題を解決するための手段】上記の目的は、本発明に
よれば、基準信号を入力し基準信号に同期した整数倍の
周波数を有するクロック出力を生成するＰＬＬ回路にお
いて、基準信号とクロック出力を整数分の１に分周した
比較信号との位相差に応じた制御電圧を出力する位相比
較回路と、位相比較回路の制御電圧に応答して所定の制
御周波数帯内の周波数を有する信号を出力する発振器
と、発振器からの信号の周波数に係数を乗算した周波数
を有するクロック出力を出力する係数乗算回路と、基準
信号と比較信号を入力し、両信号の位相がずれるロック
はずれを検出した時にロックはずれ検出信号とはずれ方
向検出信号を出力するロックはずれ検出回路と、電源投
入時から所定の時間は、予め記憶されている初期設定値
に対応する係数設定信号を係数乗算回路に供給し、所定
の時間経過後は、クロック出力の周波数が制御周波数帯
に係数を乗算した乗算制御周波数帯の中央付近に位置す
る中央係数に対応する係数設定信号を係数乗算回路に供
給する係数制御回路とを有することを特徴とするＰＬＬ
回路を提供することにより達成される。

【００１３】上記発明によれば、電源投入時から所定の
時間は、初期設定値に対応する係数設定信号を係数乗算
回路に供給するので、電源投入時における回路の不安定
状態に起因する誤動作を回避できると共に、所定の時間
経過後にロックはずれが発生した場合は、新たに設定さ
れる係数は、乗算制御周波数帯の中央部にクロック出力
が位置するような中央係数が選択されるので、従来の如
く制御周波数帯の上限または下限値付近でロックインさ
れることが防止される。

【００１４】また、本発明のＰＬＬ回路における係数制
御回路は、所定の時間は、中央係数を選択する動作を禁
止し、基準信号の周波数を判別する判別回路により選択
される初期設定値に対応する係数設定信号を係数乗算回
路に供給し、所定の時間経過後は、クロック出力の周波
数でロックイン可能な複数の係数のうち、クロック出力
の周波数が乗算制御周波数帯の中央付近になる中央係数
を選択し、選択された中央係数に対応する係数設定信号
を係数乗算回路に供給することを特徴とする。

【００１５】従って、電源投入時から所定の時間は、中
央係数を選択する動作が禁止されるので、サーチ動作が
長引くことによるＰＬＬ回路の不安定状態を回避できる
と共に、所定の時間経過後は、ロックイン可能な複数の
係数のうちの最適設定値、即ち、乗算制御周波数帯の中
央付近になる中央係数を選択することができる。

【００１６】また、本発明のＰＬＬ回路における係数制
御回路は、ロックイン可能な複数の係数を記憶する係数
メモリと、ロックはずれでイネーブル状態となりはずれ
方向検出信号に従ってカウントアップまたはカウントダ
ウンし、カウント値を係数メモリに入力アドレスとして
供給するアップ・ダウン・カウンタとを有し、所定の時
間経過後は、ロックはずれ検出信号に応答して、カウン
ト値をアップまたはダウンすることで係数メモリ内の複
数の係数をスキャンし、最初にロックインするカウント
値と最後にロックインするカウント値の中央付近のカウ
ント値を中央係数として選び、所定の時間の間は、アッ
プ・ダウン・カウンタをディスエーブル状態としカウン
トアップまたはカウントダウンを停止することを特徴と
する。

【００１７】従って、電源投入時から所定の時間の間
は、カウンタに水平周波数判別信号により選択される初
期設定値が設定されるので、電源投入時においてＰＬＬ
回路が安定しない状態でサーチ動作を行うことに伴う誤
動作を防止できると共に、初期設定値としてロック周波
数に近い設定値を準備しておけば、電源投入時から所定
の時間経過後に、周波数可変範囲の中央付近のカウント
値を選ぶサーチ動作時間を短縮することができる。

【００１８】また、本発明のＰＬＬ回路における係数制
御回路は、複数の初期設定値のうちから基準信号の周波
数を判別する信号により一の初期設定値を選択する第一
のセレクタと、最初にロックインするカウント値を記憶
する第一のレジスタと、最後にロックインするカウント
値を記憶する第二のレジスタと、第一及び第二のレジス
タの値の平均値を演算する演算部と、第一のセレクタの
出力と演算部の出力を切り換えてアップ・ダウン・カウ
ンタに供給する第二のセレクタとを有することを特徴と
する。

【００１９】従って、電源投入時に初期設定値を選択す
る第一のセレクタは、自動制御ループを持たないため早
く安定し、電源投入時における回路の不安定状態に起因
するＰＬＬ回路の誤動作を回避することができる。

【００２０】また、本発明のＰＬＬ回路における係数制
御回路の第一のセレクタは、基準信号の周波数を判別す
る信号により、複数の初期設定値の中から基準信号の周
波数に最も近い周波数に対応する初期設定値を選択する
ことを特徴とする。

【００２１】従って、ＰＬＬ回路が使用される表示装置
が、それぞれ異なるクロック周波数を使用する場合で
も、それぞれのクロック周波数に対応した初期設定値を
準備しておけば、水平同期周波数判別信号により、クロ
ック周波数に最も近い初期設定値を選択することがで
き、初期動作期間終了後のサーチ動作時間を短縮するこ
とができる。

【００２２】また、本発明のＰＬＬ回路は、基準信号を
入力し基準信号に同期した整数倍の周波数を有するクロ
ック出力を生成するＰＬＬ回路において、基準信号とク
ロック出力を整数分の１に分周した比較信号との位相差
に応じた制御電圧を出力する位相比較回路と、位相比較
回路の制御電圧に応答して所定の制御周波数帯内の周波
数を有する信号を出力する発振器と、発振器からの信号
の周波数に係数を乗算した周波数を有するクロック出力
を出力する係数乗算回路と、基準信号と比較信号を入力
し、両信号の位相がずれるロックはずれを検出した時に
ロックはずれ検出信号とはずれ方向検出信号を出力する
ロックはずれ検出回路と、それぞれ異なる基準信号の周
波数を有するモードが切替えられてから所定の時間は、
予め記憶されている初期設定値に対応する係数設定信号
を前記係数乗算回路に供給し、所定の時間経過後は、ク
ロック出力の周波数が制御周波数帯に係数を乗算した乗
算制御周波数帯の中央付近に位置する中央係数に対応す
る係数設定信号を係数乗算回路に供給する係数制御回路
とを有することを特徴とする。

【００２３】従って、使用される表示装置の表示モード
が複数ある場合に、それぞれ異なる基準信号の周波数を
有するモードが切替えられてから所定の時間は、サーチ
動作を停止し初期設定値に対応する係数設定信号を係数
乗算回路に供給するので、モード切替え時におけるＰＬ
Ｌ回路の誤動作を防止できると共に、初期設定値として
モード切替え後の表示装置の基準信号の周波数に最も近
い周波数に対応した設定値を選択すれば、モード切替え
後のサーチ動作時間を短縮し、ＰＬＬ回路を早期に安定
化することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。

【００２５】［本発明のＰＬＬ回路の構成］図１は、本
発明の実施の形態例によるＰＬＬ回路の全体のブロック
図で、従来例で示した図１０と比較すると、水平同期周
波数判別回路４０を設け、この判別結果に応じ、係数Ｑ
制御回路２６内に予め準備する初期設定値を選択・設定
する点で相違する。

【００２６】［ロックはずれ検出回路の動作］図２は、
本発明の実施の形態例によるロックはずれ検出回路２５
の詳細回路図であり、図３は、そのタイミングチャート
である。図２の６１と６７はそれぞれ基準信号Ｈ．ＲＥ
Ｆと比較信号Ｈ．ＶＡＲＩの立ち上がりエッジを検出す
る回路である。ロックはずれ検出回路２５の基本的な動
作は、比較信号Ｈ．ＶＡＲＩの立ち上がりエッジ６７の
パルス信号の前後一定幅のゲートパルス３３の期間内に
基準信号Ｈ．ＲＥＦの立ち上がりエッジパルス３４が入
っているかどうかを検出することにより、ロックはずれ
の検出を行なうことにある。この場合、比較信号Ｈ．Ｖ
ＡＲＩの立ち上がりエッジのパルス信号（エッジ検出回
路６７の出力）からａカウントした信号とｂカウントし
た信号をＲＳフリップフロップ６５に入力することによ
り、その反転出力にゲートパルス３３が生成される。

【００２７】そして、図３中の比較信号Ｈ．ＶＡＲＩの
２つめのパルスの位相が早くなるか又は基準信号Ｈ．Ｒ
ＥＦの３つめのパルスの位相が遅くなった結果、時刻Ｔ
L において、３つめのゲートパルス３３は基準信号Ｈ．
ＲＥＦの立ち上がりエッジのパルス３４からずれること
になる。その状態が図２のＤフリップフロップ回路６６
にて検出される。このＤフリップフロップ回路６６の出
力Ｑはロック状態の時にＨレベルが出力され、反転出力
Ｑバーはロックはずれ状態の時にＨレベルが出力され
る。

【００２８】従って、図３中の時刻ＴL でロックはずれ
状態が始まると、図２の基準信号Ｈ．ＲＥＦのエッジパ
ルス３４が、Ｄフリップフロップ回路６６の出力Ｑバー
のＨレベルにより、論理積回路６８を経由して、積算カ
ウンタ７０に入力される。そして、積算カウンタ７０に
よりその基準信号Ｈ．ＲＥＦのエッジパルス３４がカウ
ントされ、所定値（図３の場合Ｘカウント）までカウン
トが続くとＸカウントデコーダ７１からロックはずれの
検出を知らせる信号がＲＳフリップフロップ回路７４に
伝えられ、ロックはずれ検出回路２５はロックはずれ検
出パルス２７をＨレベルにする。

【００２９】一方、ロックインの状態になると、上記し
たゲートパルス３３のＨレベル期間内に水平同期信号
Ｈ．ＲＥＦのエッジパルス３４が検出され、フリップフ
ロップ６６の出力ＱがＨレベルとなり、論理積回路６９
が開き、エッジパルス３４が積算カウンタ７２でカウン
トされる。そして、ロックはずれ状態から一定期間（図
３の場合Ｘカウント）ロック状態になると、Ｘカウント
デコーダ７３がロック状態を知らせる信号をＲＳフリッ
プフロップ回路７４のＲ入力に伝え、ロックはずれ検出
パルス２７をＬレベルに戻す。

【００３０】以上のようにロックはずれ検出回路２５
は、基準信号（水平同期信号）Ｈ．ＲＥＦと比較信号
Ｈ．ＶＡＲＩとの位相ずれが一定期間（図３の場合は、
論理積回路６８の出力をＸカウント、即ちＸ×ＨREF の
期間）続いた場合にのみ、ロックはずれ検出パルス２７
をＨレベルにして係数Ｑ制御回路２６の係数設定信号２
９を変更している。これにより判別が敏感すぎて誤判別
する可能性が高くなるのを防止している。

【００３１】一方、はずれ方向検出パルス２８は、カウ
ンタ６２の最上位ビットのＭＳＢが比較信号Ｈ．ＶＡＲ
Ｉに同期してＬレベルとＨレベルを交互に出力すること
を利用して、論理積回路６８によってロックはずれが検
出されたタイミング時のカウンタのＭＳＢ信号のレベル
を遅延フリップフロップ７７が取り込むことで、比較信
号Ｈ．ＶＡＲＩの位相が進んでいるか遅れているかを検
出するようにしている。従って、はずれ方向検出パルス
２８がＬレベルの場合には、図３に示されるように比較
信号Ｈ．ＶＡＲＩの位相は進み方向（クロック周波数が
高い側にアンロック）であり、Ｈレベルの場合は遅れ方
向（クロック周波数が低い側にアンロック）である。

【００３２】［係数Ｑ制御回路の係数Ｑの設定値］図４
は、係数Ｑ制御回路２６の係数Ｑにより、ＶＣＯの出力
周波数の可変範囲が拡張される様子を示す説明図であ
る。係数Ｑの設定値は、係数Ｑ制御回路２６に含まれる
係数ＲＯＭのＲＯＭアドレスで指定された場所にＱ1 か
らＱn まで書き込まれている。ただし、データの書き込
みはＲＯＭには限定されずＲＡＭによっても可能であ
る。また、ＲＡＭの場合は外部制御又は内部制御の２方
式が考えられる。尚、ＲＯＭの下位アドレスにはクロッ
ク周波数ｆout が低くなるような設定値が、また上位ア
ドレスにはクロック周波数ｆout が高くなるような設定
値が予め書き込まれている。

【００３３】［上限点あるいは下限点でのロックを防止
する方法］図５は、本発明の実施の形態例に従う設定値
選択方式についての説明図である。本実施の形態例で
は、ロックはずれが生じた時に新たな係数乗算器の係数
を設定するに際して、ロックイン制御可能な複数の係数
のうち制御範囲の中央付近のクロック周波数ｆout で制
御可能な係数を選択するようにしている。つまり、図５
に示すように、あるクロック周波数ｆn に対してロック
イン設定可能な係数Ｑを増やし、周波数ｆn に対してオ
ーバラップしている制御直線を複数にしておく。図５で
は、周波数ｆn は、係数Ｑn+2 からＱn+10のいずれでも
ロックイン可能である。

【００３４】従って、今仮に、係数設定値がＱn でロッ
クインしている状態からクロック周波数がｆn に変動し
てロックはずれが発生したとすると、前述した通り、ロ
ックはずれ検出回路２５によりロックはずれ検出パルス
２７が出力され、図６にて後述するアップ・ダウン・カ
ウンタ３によりはずれ方向パルス２８の情報に基づいて
カウントアップまたはカウントダウンして設定係数がス
キャンされる。即ち、図５でいうと、係数Ｑn からＱn+
1,Ｑn+2,Ｑn+3 の如くスキャンされる。

【００３５】従来の回路では、係数がＱn+2 に設定され
た瞬間に、周波数ｆn に対してロックイン可能であるた
め、ロックはずれ検出パルス２７がＬレベルになってア
ップ・ダウン・カウンタ３によるスキャン動作が停止す
ることになる。その結果、前述の制御範囲の上限値また
は下限値でのロックイン制御の事態が生じることにな
る。

【００３６】そこで、本実施の形態例では、ロックはず
れが発生したら、ロックイン可能な複数の係数をスキャ
ンし、その複数の係数からＶＣＯ制御電圧範囲の中央付
近でロックインされる係数を選んで設定する様にする。
こうすることで、上限値または下限値でロックインされ
る状況を避けることができ、従来の如き不安定なロック
イン状態を回避することができる。

【００３７】［係数Ｑ制御回路の詳細な説明］図６は、
本実施の形態例による係数Ｑ制御回路２６の詳細回路図
で、図７は、そのタイミングチャートである。ロックは
ずれ検出パルス２７とはずれ方向検出パルス２８は、図
１、図２、図３で説明したように生成されて、係数Ｑ制
御回路２６に入力される。

【００３８】この係数Ｑ制御回路２６には、アップ・ダ
ウン・カウンタ３と係数ＲＯＭ４及び設定データフォー
マット変換部５等が設けられて、係数ＲＯＭ４には、前
述した通り係数の種類が多く準備されている。また、こ
の係数Ｑ制御回路２６では、垂直同期信号５２の立ち下
がりエッジを検出する回路６を設けて、アップ・ダウン
・カウンタ３のカウントアップまたはダウン用のクロッ
ク信号に利用している。

【００３９】回路の概略は次の通りである。図７のタイ
ミングチャート図に示される通り、定常状態からアンロ
ック状態に移ると、一定時間アンロック状態が継続した
ことが検出されてロックはずれ検出パルス２７がＨレベ
ルになる。この時刻をＴ1 とする。このロックはずれ検
出パルス２７の立ち上がりエッジが、立ち上がりエッジ
検出回路９により検出されて、Ｄフリップフロップ７に
入力される。この入力によりＤフリップフロップ７は反
転し、そのＱ出力はＨレベルとなる。このＱ出力は、ア
ップ・ダウン・カウンタ３のイネーブル端子に入力され
ているので、時刻Ｔ1 でアップ・ダウン・カウンタ３は
イネーブル状態になり、はずれ方向検出パルス２８のＨ
またはＬレベルに従った方向にアップ・ダウン・カウン
タ３のアップまたはダウン動作を開始させる。即ち、図
５でいうと係数Ｑn でアンロックになり、係数のスキャ
ン動作を開始する。

【００４０】やがて、図７の時刻Ｔ2 にて、ロックイン
できる係数までスキャンされるとロックはずれ検出パル
ス２７がＬレベルに戻る。図５でいうと係数Ｑn+2 が係
数ＲＯＭ４の出力となった時である。但し、本回路では
ロックイン状態になったとしてもアップ・ダウン・カウ
ンタ３のスキャン動作を停止せずに、さらに、再度ロッ
クはずれになるまでスキャン動作を続ける。やがて、時
刻Ｔ3 でロックはずれになったことがロックはずれ検出
パルス２７により検出される。

【００４１】そこで、最初にロックインした時の係数Ｑ
n+2 と最後にロックインした時の係数Ｑn+10に対応する
アップ・ダウン・カウンタ３の出力（係数ＲＯＭ４のア
ドレス）の値をそれぞれのレジスタ１２と１１に記憶し
ておいて、演算部１４によりその中央値を計算し、時刻
Ｔ4 のタイミングで演算値Ｚをアップ・ダウン・カウン
タ３に強制的にロードする。

【００４２】更に詳細に動作を説明する。図６のＤフリ
ップフロップ１は、最初にロックはずれを起こした時刻
Ｔ1 におけるはずれ方向検出パルス２８の情報を保持す
るための回路であり、時刻Ｔ2 にてロックインされても
アップ・ダウン・カウンタ３にあたえるカウントアップ
またはダウンの指示情報は変更されない。

【００４３】もう一つのＤフリップフロップ７は、ロッ
クはずれ検出パルス２７が立ち上がる度に出力ＱをＬ，
Ｈ，Ｌと変化させ、最初にロックはずれが検出される時
刻Ｔ1 でアップ・ダウン・カウンタ３をイネーブル状態
にして、次にロックインする時刻Ｔ2 でもイネーブル状
態を保持し、再度ロックはずれが検出される時刻Ｔ3で
イネーブル状態を解除してカウントアップまたはカウン
トダウンを停止するようにしている。

【００４４】立ち下がりエッジ検出回路１０は、最初に
ロックはずれが検出された後にロックイン状態になる時
刻Ｔ2 でアップ・ダウン・カウンタ３の出力値をレジス
タ１２に記憶させるクロック信号を出力する。一方、立
ち上がりエッジ検出回路９は、２回目にロックはずれが
検出される時刻Ｔ3 でアップ・ダウン・カウンタ３の出
力値をレジスタ１１に記憶させるクロック信号を出力す
る。図７に示される通り、図５の例における最初の設定
値（係数）Ｑn+2 に対応するアップ・ダウン・カウンタ
３の出力がレジスタ１２に記憶され、最後の設定値（係
数）Ｑn+10に対応するアップ・ダウン・カウンタ３の出
力がレジスタ１１に記憶される。

【００４５】そして、Ｄフリップフロップ７の反転出力
ＱバーがＨレベルでロックはずれ検出パルス２７もＨレ
ベルになり、更に、最後の設定値Ｑn+10が検出された後
の垂直同期信号５２の立ち下がりエッジ６のタイミング
Ｔ4 の時に、論理積回路８の出力がＨレベルとなり、論
理和回路１８を通過して、ロード信号としてアップ・ダ
ウン・カウンタ３に供給される。従って、そのタイミン
グＴ4 で演算部１４による中央値Ｑn+6 がロードデータ
（設定係数）としてアップ・ダウン・カウンタ３にロー
ドされることになる。

【００４６】この結果、係数乗算器２３の係数が設定値
（図５の例ではＱn+6 ）に設定される。このため、新た
な係数の下でのロックイン状態は、ロック周波数ｆn を
中心とする制御直線上で実現されることになり、従来の
ように上限値または下限値でのロックイン状態を回避す
ることができる。

【００４７】尚、ＲＳフリップフロップ１６は、電源投
入時にセットされ定常状態ではリセットされているの
で、そのＱバー出力はＨレベルとなっている。従って、
垂直同期信号５２のエッジ検出パルス６は論理積回路１
５を通過し、アップ・ダウン・カウンタ３のクロック端
子に入力される。また、セレクタ２１は、電源投入時
に、アップ・ダウン・カウンタ３に初期データ２０をロ
ードするための切り換え回路で、定常状態ではＲＳフリ
ップフロップ１６のＱバー出力がＨレベルになっている
ので、セレクタ２１のＨｉ側の入力、即ち、演算部１４
の出力Ｚがアップ・ダウン・カウンタ３のロードデータ
として選択されている。

【００４８】［ＰＬＬ回路の電源投入時の動作］図８
は、ＰＬＬ回路の電源投入時のタイミングチャートを示
す。ＰＬＬ回路は一般にリレー等により電源に投入され
るが、電源オンからｔ1 時間後に生成される電源リセッ
ト信号等を利用し、図６に示す係数Ｑ制御回路２６にリ
セット信号５０として入力する。このリセット信号５０
によりＲＳフリップフロップ１６がセットされ、そのＱ
バー出力がＬレベルとなる。このＱバー出力が論理積回
路１５に入力されるので、論理積回路１５はアップ・ダ
ウン・カウンタ３へのクロック信号の通過を禁止する。
一方、ＲＳフリップフロップ１６のＱバー出力は、セレ
クタ２１の切り換え制御にも使用され、リセット信号５
０の発生でＱバー出力はＬレベルなので、セレクタ２１
は初期データ側（Ｌo 側）を選択する。

【００４９】また、初期ロードパルス生成回路１７は、
リセット信号５０からｔ2 時間後に初期ロードパルスを
生成し、論理和回路１８を介してアップ・ダウン・カウ
ンタ３へロードパルスを供給する。アップ・ダウン・カ
ウンタ３は、ロードパルスが入力された時のデータをロ
ードするが、セレクタ２１は、ロードデータとして、Ｌ
ｏ側の初期データを選択しているので、アップ・ダウン
・カウンタ３には、水平同期周波数判別信号５１により
セレクタ１９で選択される初期設定データ２０が設定さ
れる。

【００５０】そして、初期動作期間設定回路２２にて、
リセット信号５０からｔ3 時間後に初期動作期間を終了
する初期動作期間設定パルスを生成する。この初期動作
期間設定パルスは、ＲＳフリップフロップ１６のＲ入力
に入力されるので、ＲＳフリップフロップ１６はリセッ
トされ、そのＱバー出力をＨレベルに戻す。このＱバー
出力は、論理積回路１５に入力されているので、論理積
回路１５の禁止状態は解除され、垂直同期信号５２のエ
ッジ検出信号６は、論理積回路１５を通過しクロック信
号としてアップ・ダウン・カウンタ３に入力される。即
ち、ｔ３時間後は、初期動作状態を解除し、定常状態に
おいてロックはずれが発生した場合と同様に設定係数の
サーチ動作が開始される。

【００５１】更に、本実施の形態では、電源投入時の初
期設定値として、外部から与えられる水平同期信号など
の基準信号の周波数を判別する信号５１により、複数の
初期設定値２０の中から基準信号の周波数に最も近い周
波数に対応する初期設定値を選択するので、従来よりサ
ーチ動作時間を短縮し早期に安定したロック状態に移行
することができる。

【００５２】本実施の形態例では、対応可能な複数の表
示モードに対して、それぞれ初期設定値をあらかじめ記
憶させておく。例えば、ＶＧＡモード、ＳＶＧＡモー
ド、９８モード等に対して、それぞれの表示モードで使
用される水平同期信号の周波数に対応する初期設定値で
ある。そして、図示しない水平同期信号の周波数判別回
路は、外部から与えられる画像信号の中から水平同期信
号を抽出し、その周波数を検出し、対応する表示モード
を例えば４ビットの判別信号５１で出力する。この４ビ
ットの判別信号５１に従ってセレクタ１９は１６種類の
初期設定値２０から対応する初期設定値を選択する。

【００５３】［表示モード切替え時の動作］以上は、電
源投入時におけるサーチ時間を短縮することを中心に説
明したが、ＰＬＬ回路が使用される表示装置に対して、
システム側が表示モードを切替えた場合も、水平同期信
号である基準信号の周波数が大きく変更されることにな
り、電源投入時と同様にその異なるクロック周波数にロ
ックするためのサーチ動作が開始される。この場合も、
新たなクロック周波数にロックするまでの間は表示装置
の画面は乱れるため、早期にロックインできることが望
まれる。

【００５４】かかる場合は、図６の係数Ｑ制御回路のリ
セット信号５０として、異なるクロック周波数に変更さ
れたことを検出するモード切替検出信号を入力すれば、
電源投入時と同様に、モード切替を検出した時から所定
の時間はサーチ動作が禁止され、水平同期周波数判別信
号５１により選択される初期設定値がアップ・ダウン・
カウンタ３に設定される。そして所定の時間経過後は、
新たなクロック周波数に近い初期設定値からサーチ動作
を開始するので、サーチ時間は短縮されＰＬＬ回路を早
期に安定化することができる。

【００５５】図９は、電源投入時と同様にモード切替え
時にも、ＰＬＬ回路のサーチ動作を禁止し、アップ・ダ
ウン・カウンタ３に初期設定値２０をロードする係数Ｑ
制御回路２６の回路図である。図６の係数Ｑ制御回路と
比較すると、水平同期周波数判別信号５１から表示モー
ドが切替えられたことを検出するモード切替検出回路５
４と、モード切替検出回路５４の出力とリセット信号５
０との論理和をとる論理和回路５３を有する点で相違す
る。

【００５６】このモード切替回路５４は、例えば水平同
期信号の周波数判別信号５１を監視し、その判別信号５
１に変化が生じた時に表示モードが切替えられたことを
検出する。

【００５７】本実施の形態では、モード切替検出回路５
４の出力は、電源投入時に入力されるリセット信号５０
と同様に、モード切替時にアップ・ダウン・カウンタ３
のカウント動作を停止し、モード切替後の表示クロック
周波数に最も近い周波数に対応した初期設定値を水平同
期周波数判別信号５１により選択しアップ・ダウン・カ
ウンタ３にロードするので、モード切替時におけるＰＬ
Ｌ回路の誤動作を防止すると共に、所定の時間後に開始
されるサーチ動作時間を短縮し表示クロック周波数に早
期にロックさせることができる。

【００５８】

【発明の効果】以上説明した通り、本発明によれば、ロ
ックはずれが発生した場合に、新たに設定される係数
は、乗算制御周波数帯の中央部にクロック出力が位置す
るような係数が選択されるので、従来の如く制御周波数
帯の上限または下限値付近でロックインされることが防
止される。

【００５９】また、電源投入時及びモード切替時等にお
ける回路の不安定状態に起因するＰＬＬ回路の誤動作が
回避されると共に、電源オン時のサーチ動作が長引き、
しばらくの間ＰＬＬ回路が安定しないという問題点を解
決することができる。

【００６０】従って、かかるＰＬＬ回路が表示装置のサ
ンプリング・パルスの生成回路として使用された場合、
画像の品質を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のＰＬＬ回路のブロック図
である。

【図２】本発明の実施の形態のロックはずれ検出回路２
５の回路図である。

【図３】本発明の実施の形態のロックはずれ検出のタイ
ミングチャートである。

【図４】本発明の実施の形態の係数ＲＯＭにあらかじめ
書き込むデータの説明図である。

【図５】本発明の実施の形態におけるある設定値での上
限点あるいは下限点でロックすることを回避する方法の
説明図である。

【図６】本発明の実施の形態の係数Ｑ制御回路２６の回
路図である。

【図７】本発明の実施の形態においてある設定値での上
限点あるいは下限点でロックすることを回避する係数Ｑ
制御方法の回路例のタイミングチャートである。

【図８】本発明の実施の形態の係数Ｑ制御回路２６の電
源投入時のタイミングチャートである。

【図９】モード切替時にも初期設定値をカウンタにロー
ドする係数Ｑ制御回路２６の回路図である。

【図１０】従来のＰＬＬ回路のブロック図である。

【図１１】電圧制御発振器（ＶＣＯ）の特性図である。

【図１２】係数乗算器によるＶＣＯの可変範囲拡大の説
明図である。

【図１３】Ｈ．ＲＥＦ×Ｎがオーバーラップ範囲にある
場合の説明図である。

【符号の説明】

２３ 係数乗算器 ２４ 分周器 ２５ ロックはずれ検出回路 ２６ 係数Ｑ制御回路 ２７ ロックはずれ検出パルス ２８ はずれ方向検出パルス ２９ 係数Ｑ設定信号 ３０ ＶＣＯ制御電圧 ３５ 位相比較回路 ３６ ローパスフィルタ ３７ 電圧制御発振回路 ４０ 水平同期周波数判別回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】基準信号を入力し該基準信号に同期した整
   数倍の周波数を有するクロック出力を生成するＰＬＬ回
   路において、 該基準信号と該クロック出力を前記整数分の１に分周し
   た比較信号との位相差に応じた制御電圧を出力する位相
   比較回路と、 該位相比較回路の制御電圧に応答して所定の制御周波数
   帯内の周波数を有する信号を出力する発振器と、 該発振器からの信号の周波数に係数を乗算した周波数を
   有する前記クロック出力を出力する係数乗算回路と、 前記基準信号と前記比較信号を入力し、当該両信号の位
   相がずれるロックはずれを検出した時にロックはずれ検
   出信号とはずれ方向検出信号を出力するロックはずれ検
   出回路と、 電源投入時から所定の時間は、予め記憶されている初期
   設定値に対応する係数設定信号を前記係数乗算回路に供
   給し、該所定の時間経過後は、当該クロック出力の周波
   数が前記制御周波数帯に該係数を乗算した乗算制御周波
   数帯の中央付近に位置する中央係数に対応する係数設定
   信号を前記係数乗算回路に供給する係数制御回路とを有
   することを特徴とするＰＬＬ回路。
2. 【請求項２】請求項１において、前記初期設定値は、 前記基準信号の周波数を判別する判別回路により選択さ
   れることを特徴とするＰＬＬ回路。
3. 【請求項３】請求項１において、前記係数制御回路は、 前記所定の時間は、前記中央係数を選択する動作を禁止
   し、前記基準信号の周波数を判別する判別回路により選
   択される初期設定値に対応する係数設定信号を前記係数
   乗算回路に供給し、 該所定の時間経過後は、前記クロック出力の周波数でロ
   ックイン可能な複数の係数のうち、該クロック出力の周
   波数が前記乗算制御周波数帯の中央付近になる前記中央
   係数を選択し、該選択された中央係数に対応する係数設
   定信号を前記係数乗算回路に供給することを特徴とする
   ＰＬＬ回路。
4. 【請求項４】請求項３において、前記係数制御回路は、 前記ロックイン可能な複数の係数を記憶する係数メモリ
   と、 前記ロックはずれでイネーブル状態となり前記はずれ方
   向検出信号に従ってカウントアップまたはカウントダウ
   ンし、当該カウント値を前記係数メモリに入力アドレス
   として供給するアップ・ダウン・カウンタとを有し、 前記所定の時間経過後は、前記ロックはずれ検出信号に
   応答して、前記カウント値をアップまたはダウンするこ
   とで係数メモリ内の複数の係数をスキャンし、最初にロ
   ックインするカウント値と最後にロックインするカウン
   ト値の中央付近のカウント値を前記中央係数として選
   び、 前記所定の時間の間は、前記アップ・ダウン・カウンタ
   をディスエーブル状態としカウントアップまたはカウン
   トダウンを停止することを特徴とするＰＬＬ回路。
5. 【請求項５】請求項４において、前記係数制御回路は、 複数の初期設定値のうちから前記基準信号の周波数を判
   別する信号により一の初期設定値を選択する第一のセレ
   クタと、 前記最初にロックインするカウント値を記憶する第一の
   レジスタと、 前記最後にロックインするカウント値を記憶する第二の
   レジスタと、 該第一及び第二のレジスタの値の平均値を演算する演算
   部と、 該第一のセレクタの出力と該演算部の出力を切り換えて
   前記アップ・ダウン・カウンタに供給する第二のセレク
   タとを有することを特徴とするＰＬＬ回路。
6. 【請求項６】請求項５において、前記第一のセレクタ
   は、 前記基準信号の周波数を判別する信号により、複数の初
   期設定値の中から該基準信号の周波数に最も近い周波数
   に対応する初期設定値を選択することを特徴とするＰＬ
   Ｌ回路。
7. 【請求項７】請求項５において、前記係数制御回路は、
   更に、 電源投入後に入力されるリセット信号により前記アップ
   ・ダウン・カウンタのカウント動作を停止し、 該アップ・ダウン・カウンタに前記初期設定値をロード
   し、 前記所定の時間後に該アップ・ダウン・カウンタのカウ
   ント動作の停止を解除することを特徴とするＰＬＬ回
   路。
8. 【請求項８】基準信号を入力し該基準信号に同期した整
   数倍の周波数を有するクロック出力を生成するＰＬＬ回
   路において、 該基準信号と該クロック出力を前記整数分の１に分周し
   た比較信号との位相差に応じた制御電圧を出力する位相
   比較回路と、 該位相比較回路の制御電圧に応答して所定の制御周波数
   帯内の周波数を有する信号を出力する発振器と、 該発振器からの信号の周波数に係数を乗算した周波数を
   有する前記クロック出力を出力する係数乗算回路と、 前記基準信号と前記比較信号を入力し、当該両信号の位
   相がずれるロックはずれを検出した時にロックはずれ検
   出信号とはずれ方向検出信号を出力するロックはずれ検
   出回路と、 それぞれ異なる前記基準信号の周波数を有するモードが
   切替えられてから所定の時間は、予め記憶されている初
   期設定値に対応する係数設定信号を前記係数乗算回路に
   供給し、該所定の時間経過後は、当該クロック出力の周
   波数が前記制御周波数帯に該係数を乗算した乗算制御周
   波数帯の中央付近に位置する中央係数に対応する係数設
   定信号を前記係数乗算回路に供給する係数制御回路とを
   有することを特徴とするＰＬＬ回路。
9. 【請求項９】請求項８において、前記初期設定値は、 前記基準信号の周波数を判別する信号により、複数の初
   期設定値の中から該基準信号の周波数に最も近い周波数
   に対応した設定値として選択されることを特徴とするＰ
   ＬＬ回路。