JP3239982B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- Japan
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- frequency
- lock
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- clock generator
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ（位相同期ルー
プ）回路に係り、様々な水平周波数の映像信号を処理す
るため周波数引込み範囲を広くし、かつ、クロックジェ
ネレータの発振周波数を短時間で決定するものに関す
る。
プ）回路に係り、様々な水平周波数の映像信号を処理す
るため周波数引込み範囲を広くし、かつ、クロックジェ
ネレータの発振周波数を短時間で決定するものに関す
る。
【０００２】
【従来の技術】表示画素が映像データと１対１で対応す
る映像表示装置、例えば、プラズマディスプレイパネル
あるいは液晶表示装置等では、入力映像信号の同期信号
の周波数および位相が表示器の表示のタイミングの基準
となるクロックの周波数および位相と一致していること
が必要である。このため、水平同期信号の周期（水平周
波数）が、例えば、15KHz 、24KHz 、31KHz あるいは35
KHz の映像信号を切換えて入力する機器の場合、クロッ
クの周波数可変範囲を入力信号の種類に応じて広く設定
し、ＰＬＬ回路もこの周波数範囲でロックレンジに引込
むようにしている。しかし、水平周波数の異なる映像信
号を切換え入力するということは、信号切換えにてクロ
ック発生回路の周波数レンジを切換え、位相のロック状
態を判別し、アンロックの場合はさらに別の周波数レン
ジに切換えて位相のロック状態を判別し、最終的に最適
の周波数レンジに到達する、という過程が必要となり、
例えば、前の映像信号入力時の周波数レンジと新しい映
像信号の周波数レンジが離れているような場合はロック
するまでに時間がかかるという問題がある。
る映像表示装置、例えば、プラズマディスプレイパネル
あるいは液晶表示装置等では、入力映像信号の同期信号
の周波数および位相が表示器の表示のタイミングの基準
となるクロックの周波数および位相と一致していること
が必要である。このため、水平同期信号の周期（水平周
波数）が、例えば、15KHz 、24KHz 、31KHz あるいは35
KHz の映像信号を切換えて入力する機器の場合、クロッ
クの周波数可変範囲を入力信号の種類に応じて広く設定
し、ＰＬＬ回路もこの周波数範囲でロックレンジに引込
むようにしている。しかし、水平周波数の異なる映像信
号を切換え入力するということは、信号切換えにてクロ
ック発生回路の周波数レンジを切換え、位相のロック状
態を判別し、アンロックの場合はさらに別の周波数レン
ジに切換えて位相のロック状態を判別し、最終的に最適
の周波数レンジに到達する、という過程が必要となり、
例えば、前の映像信号入力時の周波数レンジと新しい映
像信号の周波数レンジが離れているような場合はロック
するまでに時間がかかるという問題がある。
【０００３】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、周波数引込み範囲を広くし、かつ、短いサーチ
時間で最適なクロック周波数レンジを選択できるように
することにある。
に鑑み、周波数引込み範囲を広くし、かつ、短いサーチ
時間で最適なクロック周波数レンジを選択できるように
することにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、クロックを発振するクロックジェネレータ
と、クロックジェネレータの出力信号を分周器を介して
入力し、基準信号との位相を比較する位相比較器と、位
相比較器よりの信号に基づいた周波数で発振する電圧制
御発振器（ＶＣＯ）と、ＶＣＯよりの信号をディジタル
信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換部よりの信
号に基づいてＰＬＬのロック／アンロックを判別し、前
記クロックジェネレータの発振周波数を制御するＣＰＵ
とから構成し、ＣＰＵは、信号入力にて、位相ずれ方向
を二分探索を行ってロックする周波数レンジを選択し、
この周波数レンジを仮センターレンジとし、仮センター
レンジから低周波方向を二分探索を行ってロック最小レ
ンジを判別し、前記仮センターレンジから高周波方向を
二分探索を行ってロック最大レンジを判別し、ロック最
小レンジおよびロック最大レンジの中心の周波数レンジ
をセンターレンジとし、センターレンジのデータに基づ
いて前記クロックジェネレータの発振周波数を制御する
ようにしたＰＬＬ回路を提供するものである。
決するため、クロックを発振するクロックジェネレータ
と、クロックジェネレータの出力信号を分周器を介して
入力し、基準信号との位相を比較する位相比較器と、位
相比較器よりの信号に基づいた周波数で発振する電圧制
御発振器（ＶＣＯ）と、ＶＣＯよりの信号をディジタル
信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換部よりの信
号に基づいてＰＬＬのロック／アンロックを判別し、前
記クロックジェネレータの発振周波数を制御するＣＰＵ
とから構成し、ＣＰＵは、信号入力にて、位相ずれ方向
を二分探索を行ってロックする周波数レンジを選択し、
この周波数レンジを仮センターレンジとし、仮センター
レンジから低周波方向を二分探索を行ってロック最小レ
ンジを判別し、前記仮センターレンジから高周波方向を
二分探索を行ってロック最大レンジを判別し、ロック最
小レンジおよびロック最大レンジの中心の周波数レンジ
をセンターレンジとし、センターレンジのデータに基づ
いて前記クロックジェネレータの発振周波数を制御する
ようにしたＰＬＬ回路を提供するものである。
【０００５】
【作用】以上のように構成したので、本発明によるＰＬ
Ｌ回路においては、基準信号（入力映像信号の水平同期
信号）とクロックジェネレータよりの信号の位相を位相
比較器で比較し、位相差の信号に応じた周波数をＶＣＯ
で発振し、ＶＣＯよりの信号をディジタル変換し、ＣＰ
Ｕに入力し、ロック／アンロックを判別し、アンロック
の場合は位相ずれ方向を二分探索を行ってロックする周
波数レンジを選択し、ロックした周波数レンジを仮セン
ターレンジとし、仮センターレンジから低周波方向を二
分探索を行ってロック最小レンジを判別し、次いで仮セ
ンターレンジから高周波方向を二分探索を行ってロック
最大レンジを判別し、これらロック最小レンジおよびロ
ック最大レンジの中心の周波数レンジをセンターレンジ
として記憶し、センターレンジのデータでクロックジェ
ネレータの発振周波数を制御する。
Ｌ回路においては、基準信号（入力映像信号の水平同期
信号）とクロックジェネレータよりの信号の位相を位相
比較器で比較し、位相差の信号に応じた周波数をＶＣＯ
で発振し、ＶＣＯよりの信号をディジタル変換し、ＣＰ
Ｕに入力し、ロック／アンロックを判別し、アンロック
の場合は位相ずれ方向を二分探索を行ってロックする周
波数レンジを選択し、ロックした周波数レンジを仮セン
ターレンジとし、仮センターレンジから低周波方向を二
分探索を行ってロック最小レンジを判別し、次いで仮セ
ンターレンジから高周波方向を二分探索を行ってロック
最大レンジを判別し、これらロック最小レンジおよびロ
ック最大レンジの中心の周波数レンジをセンターレンジ
として記憶し、センターレンジのデータでクロックジェ
ネレータの発振周波数を制御する。
【０００６】
【実施例】以下、図面に基づいて本発明によるＰＬＬ回
路の実施例を詳細に説明する。図１は本発明によるＰＬ
Ｌ回路の一実施例の要部ブロック図である。図におい
て、１は基準信号入力端子で、映像信号の水平同期信号
を入力する。２は位相比較器で、端子１よりの水平同期
信号と分周器10よりの信号の位相を比較し、位相差に応
じた信号を出力する。３はＬＰＦ（低域濾波器）で、位
相比較器２よりの信号を積分し、直流成分を取出す。４
はＶＣＯで、ＬＰＦ３よりの電圧に応じた周波数で発振
する。５はＡ／Ｄ変換部で、ＶＣＯ４よりの信号をディ
ジタル信号に変換する。６はＲＯＭ（読出し専用メモ
リ）で、周波数レンジの二分探索のための制御プログラ
ム等を記憶する。７はＲＡＭ（書替え可能型ランダムア
クセスメモリ）で、各クロック周波数レンジの中心周波
数のデータ（パラメータ）、ロックの上限およびロック
の下限の判定基準等を記憶すると共に、ＣＰＵ（中央演
算ユニット）８で判別されたセンターレンジを記憶する
データ記憶領域を有する。ＣＰＵ８は、Ａ／Ｄ変換部５
よりの信号に基づいてロック／アンロックの判別を行
い、ＲＯＭ６よりの制御プログラムに基づいて二分探索
を行って周波数レンジを探索し、ＲＡＭ７より読出した
周波数レンジのパラメータによりクロックジェネレータ
９の発振周波数を制御する。10は分周器で、クロックジ
ェネレータ９よりの信号を分周し、位相比較器２に入力
する。
路の実施例を詳細に説明する。図１は本発明によるＰＬ
Ｌ回路の一実施例の要部ブロック図である。図におい
て、１は基準信号入力端子で、映像信号の水平同期信号
を入力する。２は位相比較器で、端子１よりの水平同期
信号と分周器10よりの信号の位相を比較し、位相差に応
じた信号を出力する。３はＬＰＦ（低域濾波器）で、位
相比較器２よりの信号を積分し、直流成分を取出す。４
はＶＣＯで、ＬＰＦ３よりの電圧に応じた周波数で発振
する。５はＡ／Ｄ変換部で、ＶＣＯ４よりの信号をディ
ジタル信号に変換する。６はＲＯＭ（読出し専用メモ
リ）で、周波数レンジの二分探索のための制御プログラ
ム等を記憶する。７はＲＡＭ（書替え可能型ランダムア
クセスメモリ）で、各クロック周波数レンジの中心周波
数のデータ（パラメータ）、ロックの上限およびロック
の下限の判定基準等を記憶すると共に、ＣＰＵ（中央演
算ユニット）８で判別されたセンターレンジを記憶する
データ記憶領域を有する。ＣＰＵ８は、Ａ／Ｄ変換部５
よりの信号に基づいてロック／アンロックの判別を行
い、ＲＯＭ６よりの制御プログラムに基づいて二分探索
を行って周波数レンジを探索し、ＲＡＭ７より読出した
周波数レンジのパラメータによりクロックジェネレータ
９の発振周波数を制御する。10は分周器で、クロックジ
ェネレータ９よりの信号を分周し、位相比較器２に入力
する。
【０００７】次に、本発明によるＰＬＬ回路の動作を図
２および図３を用いて説明する。ＣＰＵ８は、ＲＡＭ７
より読出したパラメータでクロックジェネレータ９を制
御し、所要周波数のクロックを発振させ、後続の信号処
理回路等に送出する。このクロックは分周器10に入力
し、所要の分周比で分周し、位相比較器２に入力し、端
子１よりの信号との位相を比較する。そして、位相差に
応じて出力される信号をＬＰＦ３に入力し、積分し、直
流電圧を取出し、ＶＣＯ４に印加し、この電圧に相応す
る周波数で発振させる。ＶＣＯ４よりの信号はＡ／Ｄ変
換部５によりディジタル信号に変換され、ＣＰＵ８に入
力し、ＣＰＵ８は、このＡ／Ｄ変換部５よりの信号をＲ
ＡＭ７より読出したロック／アンロックの判定基準（ロ
ックの上限およびロックの下限）と比較する。そして、
所要回数（例えば、７回）連続してこの判定基準を越え
た場合にロックしていない（アンロック）と判定する。
２および図３を用いて説明する。ＣＰＵ８は、ＲＡＭ７
より読出したパラメータでクロックジェネレータ９を制
御し、所要周波数のクロックを発振させ、後続の信号処
理回路等に送出する。このクロックは分周器10に入力
し、所要の分周比で分周し、位相比較器２に入力し、端
子１よりの信号との位相を比較する。そして、位相差に
応じて出力される信号をＬＰＦ３に入力し、積分し、直
流電圧を取出し、ＶＣＯ４に印加し、この電圧に相応す
る周波数で発振させる。ＶＣＯ４よりの信号はＡ／Ｄ変
換部５によりディジタル信号に変換され、ＣＰＵ８に入
力し、ＣＰＵ８は、このＡ／Ｄ変換部５よりの信号をＲ
ＡＭ７より読出したロック／アンロックの判定基準（ロ
ックの上限およびロックの下限）と比較する。そして、
所要回数（例えば、７回）連続してこの判定基準を越え
た場合にロックしていない（アンロック）と判定する。
【０００８】例えば、図２に示すようにクロックジェネ
レータ９の現在の周波数レンジが(6) で、端子１よりの
水平同期信号の周波数（それまで周波数レンジ(6) の幅
にあった）がに切換わった場合、ＣＰＵは、この周波
数は周波数レンジ(6) の外であるからＡ／Ｄ変換部５
よりの信号に基づいてアンロックを判別する（図３、ス
テップ１：No、以降、ST１：No等と記す）。そして、こ
のアンロックは入力信号の周波数が現在の周波数レン
ジ(6) より高いことによるものであるから、位相遅れ方
向（高周波方向）を二分探索して周波数レンジを選択す
る（ST２）。すなわち、例えば、ＲＡＭ７に記憶されて
いる周波数レンジが(1) から(20)までの場合、レンジ番
号(6) 〜(20)の二分点のレンジ番号(13)を選択し（再度
ST２）、この周波数レンジ(13)でロックの判別を行って
アンロックを判別し（再度ST１：No）、今度はレンジ番
号(6) 〜(13)の二分点のレンジ番号(9) を選択し（再度
ST２）、ＣＰＵ８により今度はロックを判別し（ST１：
Yes ）、このレンジ番号(9) を仮のセンターレンジと
し、ＲＡＭ７のセンターレンジ記憶領域に記憶する（ST
３）。
レータ９の現在の周波数レンジが(6) で、端子１よりの
水平同期信号の周波数（それまで周波数レンジ(6) の幅
にあった）がに切換わった場合、ＣＰＵは、この周波
数は周波数レンジ(6) の外であるからＡ／Ｄ変換部５
よりの信号に基づいてアンロックを判別する（図３、ス
テップ１：No、以降、ST１：No等と記す）。そして、こ
のアンロックは入力信号の周波数が現在の周波数レン
ジ(6) より高いことによるものであるから、位相遅れ方
向（高周波方向）を二分探索して周波数レンジを選択す
る（ST２）。すなわち、例えば、ＲＡＭ７に記憶されて
いる周波数レンジが(1) から(20)までの場合、レンジ番
号(6) 〜(20)の二分点のレンジ番号(13)を選択し（再度
ST２）、この周波数レンジ(13)でロックの判別を行って
アンロックを判別し（再度ST１：No）、今度はレンジ番
号(6) 〜(13)の二分点のレンジ番号(9) を選択し（再度
ST２）、ＣＰＵ８により今度はロックを判別し（ST１：
Yes ）、このレンジ番号(9) を仮のセンターレンジと
し、ＲＡＭ７のセンターレンジ記憶領域に記憶する（ST
３）。
【０００９】次いで、この仮のセンターレンジ(9) より
低い周波数方向を二分探索し、レンジ番号(9) 〜(1) の
二分点のレンジ番号(5) を選択する（ST４）。そして、
このレンジ番号(5) をＲＡＭ７に記憶した仮のセンター
レンジ(9) と比較し、異なっているので（ST５：No）、
このレンジ番号(5) をＲＡＭ７のデータ記憶領域に一時
記憶（ST６）すると共に、ＣＰＵ８にてロック状態にあ
ることを判別する（ST７：No）。そして、このレンジ番
号(5) より低い周波数のロックレンジがないかどうかを
判別するため前記ST４〜ST７を繰り返し、レンジ番号
(5) より低い周波数レンジではロックしないことを確認
し（ST７：No）、このレンジ番号(5) がロック最小レン
ジであると判別し、ＲＡＭ７のデータ記憶領域にロック
最小レンジ(5) を記憶する（ST９）。なお、前記ST７に
てアンロックの場合は高周波方向のレンジ番号(5) 〜
(9) を二分探索し（ST８）、ロック最小レンジを見つけ
る。
低い周波数方向を二分探索し、レンジ番号(9) 〜(1) の
二分点のレンジ番号(5) を選択する（ST４）。そして、
このレンジ番号(5) をＲＡＭ７に記憶した仮のセンター
レンジ(9) と比較し、異なっているので（ST５：No）、
このレンジ番号(5) をＲＡＭ７のデータ記憶領域に一時
記憶（ST６）すると共に、ＣＰＵ８にてロック状態にあ
ることを判別する（ST７：No）。そして、このレンジ番
号(5) より低い周波数のロックレンジがないかどうかを
判別するため前記ST４〜ST７を繰り返し、レンジ番号
(5) より低い周波数レンジではロックしないことを確認
し（ST７：No）、このレンジ番号(5) がロック最小レン
ジであると判別し、ＲＡＭ７のデータ記憶領域にロック
最小レンジ(5) を記憶する（ST９）。なお、前記ST７に
てアンロックの場合は高周波方向のレンジ番号(5) 〜
(9) を二分探索し（ST８）、ロック最小レンジを見つけ
る。
【００１０】今度は前述の仮のセンターレンジ(9) より
高い周波数方向を二分探索し、レンジ番号(9) 〜(20)の
二分点のレンジ番号(14)を選択し（ST10）、このレンジ
番号(14)をＲＡＭ７に記憶してある仮のセンターレンジ
(9) と比較し、異なっているので（ST11：No）、このレ
ンジ番号(14)をＲＡＭ７のデータ記憶領域に一時記憶
（ST12）すると共に、ＣＰＵ８によりロックしていない
ことを判別する（ST13：Yes ）。この判別により、レン
ジ番号(14)より低周波方向を二分探索し、レンジ番号(1
4)〜(9) の二分点のレンジ番号(11)を選択し（ST14）、
ＣＰＵ８によりＲＡＭ７に記憶の仮のセンターレンジ
(9) と比較し、レンジ番号が異なることを判別し（再度
ST11：No）、このレンジ番号(11)をＲＡＭ７のデータ記
憶領域に一時記憶（再度ST12）すると共に、ＣＰＵ８に
よりロックするレンジであることを判別する（ST13：N
o）。そして、このレンジ番号(11)より高い周波数のロ
ックレンジがないかどうかを見るため前記ST10〜ST13を
繰り返し、レンジ番号(11)より高い周波数レンジではロ
ックしないことを確認し（ST13：No）、このレンジ番号
(11)がロック最大レンジであるとし、ＲＡＭ７のデータ
記憶領域にロック最大レンジ(11)を記憶する（ST15）。
高い周波数方向を二分探索し、レンジ番号(9) 〜(20)の
二分点のレンジ番号(14)を選択し（ST10）、このレンジ
番号(14)をＲＡＭ７に記憶してある仮のセンターレンジ
(9) と比較し、異なっているので（ST11：No）、このレ
ンジ番号(14)をＲＡＭ７のデータ記憶領域に一時記憶
（ST12）すると共に、ＣＰＵ８によりロックしていない
ことを判別する（ST13：Yes ）。この判別により、レン
ジ番号(14)より低周波方向を二分探索し、レンジ番号(1
4)〜(9) の二分点のレンジ番号(11)を選択し（ST14）、
ＣＰＵ８によりＲＡＭ７に記憶の仮のセンターレンジ
(9) と比較し、レンジ番号が異なることを判別し（再度
ST11：No）、このレンジ番号(11)をＲＡＭ７のデータ記
憶領域に一時記憶（再度ST12）すると共に、ＣＰＵ８に
よりロックするレンジであることを判別する（ST13：N
o）。そして、このレンジ番号(11)より高い周波数のロ
ックレンジがないかどうかを見るため前記ST10〜ST13を
繰り返し、レンジ番号(11)より高い周波数レンジではロ
ックしないことを確認し（ST13：No）、このレンジ番号
(11)がロック最大レンジであるとし、ＲＡＭ７のデータ
記憶領域にロック最大レンジ(11)を記憶する（ST15）。
【００１１】ＲＡＭ７に書込まれたロック最小レンジ
(5) およびロック最大レンジ(11)をＣＰＵ８により読出
し、レンジ番号(5) およびレンジ番号(11)の中点である
レンジ番号(8) をセンターレンジとし（ST16）、ＲＡＭ
７のセンターレンジ記憶領域に記憶し、レンジ番号(8)
のパラメータを用いてクロックジェネレータ９の発振周
波数を制御する。
(5) およびロック最大レンジ(11)をＣＰＵ８により読出
し、レンジ番号(5) およびレンジ番号(11)の中点である
レンジ番号(8) をセンターレンジとし（ST16）、ＲＡＭ
７のセンターレンジ記憶領域に記憶し、レンジ番号(8)
のパラメータを用いてクロックジェネレータ９の発振周
波数を制御する。
【００１２】
【発明の効果】以上に説明したように、本発明によるＰ
ＬＬ回路によれば、ＲＡＭより読出したパラメータによ
りクロックジェネレータの発振周波数を制御するもので
あるからクロック周波数の可変範囲を広くとることがで
き、また、入力が水平周波数の異なる信号に切換わった
場合に切換えるべき周波数レンジを二分探索により探索
することによってロックするまでの時間を短縮するの
で、様々な水平周波数の信号を切換えて入力する機器の
場合に特に効果を発揮する。
ＬＬ回路によれば、ＲＡＭより読出したパラメータによ
りクロックジェネレータの発振周波数を制御するもので
あるからクロック周波数の可変範囲を広くとることがで
き、また、入力が水平周波数の異なる信号に切換わった
場合に切換えるべき周波数レンジを二分探索により探索
することによってロックするまでの時間を短縮するの
で、様々な水平周波数の信号を切換えて入力する機器の
場合に特に効果を発揮する。
【図１】本発明によるＰＬＬ回路の一実施例の要部ブロ
ック図である。
ック図である。
【図２】本発明によるＰＬＬ回路の周波数レンジの探索
を説明ための図である。
を説明ための図である。
【図３】本発明によるＰＬＬ回路の動作を説明するため
のフローチャートである。
のフローチャートである。
１ 基準信号入力端子 ２ 位相比較器 ４ ＶＣＯ ５ Ａ／Ｄ変換部 ６ ＲＯＭ ７ ＲＡＭ ８ ＣＰＵ ９ クロックジェネレータ 10 分周器
Claims (4)
- 【請求項１】 クロックを発振するクロックジェネレー
タと、クロックジェネレータの出力信号を分周器を介し
て入力し、基準信号との位相を比較する位相比較器と、
位相比較器よりの信号に基づいた周波数で発振する電圧
制御発振器と、電圧制御発振器よりの信号をディジタル
信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換部よりの信
号に基づいてＰＬＬのロック／アンロックを判別し、前
記クロックジェネレータの発振周波数を制御するＣＰＵ
と、各周波数レンジのクロック周波数及びＰＬＬのロッ
クの上限およびロックの下限を記憶するメモリ部とから
構成し、前記ＣＰＵにより、メモリ部より読出したデー
タにて前記Ａ／Ｄ変換部よりの信号に相応するデータを
判別し、前記クロックジェネレータの発振周波数を制御
すると共に、前記Ａ／Ｄ変換部よりの信号をメモリ部よ
り読出したデータと比較し、ロック／アンロックを判別
するようにしたことを特徴とするＰＬＬ回路。 - 【請求項２】 前記ＣＰＵは、前記Ａ／Ｄ変換部よりの
信号を前記メモリ部より読出したデータと比較し、ロッ
クの上限若しくはロックの下限を所要回数連続して越え
た場合にアンロックを判別するものでなる請求項１記載
のＰＬＬ回路。 - 【請求項３】 前記ＣＰＵは、信号入力にて、位相ずれ
方向を二分探索を行ってロックする周波数レンジを選択
し、ロックした周波数レンジを仮センターレンジとし、
仮センターレンジから低周波方向を二分探索を行ってロ
ック最小レンジを判別し、前記仮センターレンジから高
周波方向を二分探索を行ってロック最大レンジを判別
し、前記ロック最小レンジおよびロック最大レンジの中
心の周波数レンジをセンターレンジとし、センターレン
ジのデータに基づいて前記クロックジェネレータの発振
周波数を制御するものでなる請求項１または請求項２記
載のＰＬＬ回路。 - 【請求項４】 前記メモリ部にセンターレンジ記憶領域
を設け、前記ＣＰＵで決定されたセンターレンジのデー
タを書込み、ＣＰＵにより、メモリ部より読出したセン
ターレンジのデータに基づいて前記クロックジェネレー
タの発振周波数を制御するようにした請求項３記載のＰ
ＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30109795A JP3239982B2 (ja) | 1995-11-20 | 1995-11-20 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30109795A JP3239982B2 (ja) | 1995-11-20 | 1995-11-20 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148924A JPH09148924A (ja) | 1997-06-06 |
| JP3239982B2 true JP3239982B2 (ja) | 2001-12-17 |
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ID=17892824
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30109795A Expired - Fee Related JP3239982B2 (ja) | 1995-11-20 | 1995-11-20 | Ｐｌｌ回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3239982B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116743158B (zh) * | 2023-08-15 | 2023-11-07 | 慷智集成电路(上海)有限公司 | 提取输入信号频率相位的方法及数字信号传输系统 |
-
1995
- 1995-11-20 JP JP30109795A patent/JP3239982B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09148924A (ja) | 1997-06-06 |
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