JPS63304720A - 位相同期化ル−プ回路 - Google Patents
位相同期化ル−プ回路Info
- Publication number
- JPS63304720A JPS63304720A JP62141750A JP14175087A JPS63304720A JP S63304720 A JPS63304720 A JP S63304720A JP 62141750 A JP62141750 A JP 62141750A JP 14175087 A JP14175087 A JP 14175087A JP S63304720 A JPS63304720 A JP S63304720A
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- output signal
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期化ループ回路に関し、特に論理回路を
用いて制御する位相同期化ループ回路に関する。
用いて制御する位相同期化ループ回路に関する。
従来論理回路構成の位相同期化ループ回路は、基準周波
数に対し極めて高い周波数で発振する固定波発振器の出
力信号の分周比を変化させることで実現していた。
数に対し極めて高い周波数で発振する固定波発振器の出
力信号の分周比を変化させることで実現していた。
上述した従来の位相同期化ループ回路においては、基準
信号の周波数より極めて高い周波数の固定周波発振器の
分周比を変化させることで実現しているので２周波数位
相の変１ヒに対しては固定周波発振器から出力される信
号の山数の変化で同期をとるため、固定周波発振器は基
準信号よりも極めて高い周波数で発振させることが必要
であるから、回路の動作限界のため基準信号の周波数に
は限界がある。
信号の周波数より極めて高い周波数の固定周波発振器の
分周比を変化させることで実現しているので２周波数位
相の変１ヒに対しては固定周波発振器から出力される信
号の山数の変化で同期をとるため、固定周波発振器は基
準信号よりも極めて高い周波数で発振させることが必要
であるから、回路の動作限界のため基準信号の周波数に
は限界がある。
本発明の位相同期化ループ回路は、環状に接続され遅延
量を決定する定数を有する回路を周回した遅延量に応じ
た周期の出力信号を供給する遅延手段と、前記出力信号
と基準信号との位相比較を行いそれらの位相の遅れ進み
を示す制御信号を出力する位相比較手段と、前記制（１
信号を入力し前記位相の遅れ進みに従って前記遅延手段
の遅延量を決定する定数の制御を行う制御手段とを備え
て構成される。
量を決定する定数を有する回路を周回した遅延量に応じ
た周期の出力信号を供給する遅延手段と、前記出力信号
と基準信号との位相比較を行いそれらの位相の遅れ進み
を示す制御信号を出力する位相比較手段と、前記制（１
信号を入力し前記位相の遅れ進みに従って前記遅延手段
の遅延量を決定する定数の制御を行う制御手段とを備え
て構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例の構成を示すブロック
図、第１図（ｂ）は本発明の一実施例の構成の一つであ
るデコーダの入出力の関１系を示す図表、第２図（ａ＞
および（ｂ）は本発明の一実施例の構成中のディレィ回
路の構成を示す回路図および作動を示す図表である。
図、第１図（ｂ）は本発明の一実施例の構成の一つであ
るデコーダの入出力の関１系を示す図表、第２図（ａ＞
および（ｂ）は本発明の一実施例の構成中のディレィ回
路の構成を示す回路図および作動を示す図表である。
第１図（ａ）を見るに本発明の一実施例は、ナントゲー
ト１と、ディレィ回路２〜６と、位相比較器７と、アッ
プダウンカウンタ８と、デコーダ９とを備えて構成され
る。次にこのうち制御の中心となるディレィ回路につい
て説明する。第２図（ａ）において、インバータ１０の
出力は抵抗１つを介してインバータ１４に入力され、イ
ンバータ１０の出力信号Ｉ！ｉｔ１．１にはトランスフ
ァーゲート１２・１３を介して、コンデンサ１５・１６
がそれぞれ接続される。コンデンサ１５は制御信号１７
がハイレベルの時、トランスファーゲート１２がオンと
なり出力信号線１１に接続される。
ト１と、ディレィ回路２〜６と、位相比較器７と、アッ
プダウンカウンタ８と、デコーダ９とを備えて構成され
る。次にこのうち制御の中心となるディレィ回路につい
て説明する。第２図（ａ）において、インバータ１０の
出力は抵抗１つを介してインバータ１４に入力され、イ
ンバータ１０の出力信号Ｉ！ｉｔ１．１にはトランスフ
ァーゲート１２・１３を介して、コンデンサ１５・１６
がそれぞれ接続される。コンデンサ１５は制御信号１７
がハイレベルの時、トランスファーゲート１２がオンと
なり出力信号線１１に接続される。
またコンデンサ１６は制御信号１８がハイレベルの時、
ｌ・ランスファーゲート１３がオンとなり出力信号線１
１に接続される。ディレィ回路全体としては、制御信号
１７・１８のレベルによって出力信号線１１に接続され
る容量が変化し、抵抗及び容量による電荷の充放電時間
が変化し、遅延時間を変化させる。制御信号１７・１８
と遅延時間との関係は第２図（ｂ）のように、制御信号
１７・１８の状態にしたがい４種類の遅延時間ｔ。〜ｔ
３をもつようになっている。
ｌ・ランスファーゲート１３がオンとなり出力信号線１
１に接続される。ディレィ回路全体としては、制御信号
１７・１８のレベルによって出力信号線１１に接続され
る容量が変化し、抵抗及び容量による電荷の充放電時間
が変化し、遅延時間を変化させる。制御信号１７・１８
と遅延時間との関係は第２図（ｂ）のように、制御信号
１７・１８の状態にしたがい４種類の遅延時間ｔ。〜ｔ
３をもつようになっている。
ふたたび第１図に戻り本実施例の動作を説明する。ナン
トゲート１には、ディレィ回路６の出力Ｐ５及び、本構
成の動作をアクティブにする動作開始信号ＳＴＡＲＴが
入力される。ディレィ回路２には、ナントゲート１の出
力が加えられ、ディレィ回路２の出力Ｐｌは次段のディ
レィ回路３に入力され、ディレィ回路３の出力Ｐ２はデ
ィレィ回路４に入力され、ディレィ回路４の出力Ｐ３は
ディレィ回路５に入力され、ディレィ回路５の出力Ｐ４
はディレィ回路６に入力される。ディレィ回路６の出力
Ｐ５はナントゲート１と位相比較器７に入力されると同
時に本実施例の出力信号となる。
トゲート１には、ディレィ回路６の出力Ｐ５及び、本構
成の動作をアクティブにする動作開始信号ＳＴＡＲＴが
入力される。ディレィ回路２には、ナントゲート１の出
力が加えられ、ディレィ回路２の出力Ｐｌは次段のディ
レィ回路３に入力され、ディレィ回路３の出力Ｐ２はデ
ィレィ回路４に入力され、ディレィ回路４の出力Ｐ３は
ディレィ回路５に入力され、ディレィ回路５の出力Ｐ４
はディレィ回路６に入力される。ディレィ回路６の出力
Ｐ５はナントゲート１と位相比較器７に入力されると同
時に本実施例の出力信号となる。
また、位相比較器７に基準信号ｆＲＰが入力されると位
相比較器７の出力は、本実施例の出力信号ｆ ＯＵＴと
基準信号ｆＲＦとの位相比較の結果、基準信号ｆＲＦに
対して出力信号ｆＯＬＩＴの位相が進んでいる時には、
カウントア・ツブ信号ＵＰが発生し、逆に基準信号ｆＲ
Ｆに対して出力信号ｆｏｔｌＴの位相が遅れている時に
は、カウントダウン信号Ｄ Ｏ ＷＮが発生する。すな
わち、これらのカウントアツプ信号ＵＰまたはカウント
ダウン信号Ｄ Ｏ Ｗ Ｎが、アップダウンカウンタ８
に入力されろうそしてカラン）〜アップ信号ＵＰか入力
するとアップダウンカウンタっけその出力を１だけ増加
し、カウントダウン信号ＤＯＷＮが入力すると、アップ
ダウンカウンタ９はその出力を１だけ減少する。
相比較器７の出力は、本実施例の出力信号ｆ ＯＵＴと
基準信号ｆＲＦとの位相比較の結果、基準信号ｆＲＦに
対して出力信号ｆＯＬＩＴの位相が進んでいる時には、
カウントア・ツブ信号ＵＰが発生し、逆に基準信号ｆＲ
Ｆに対して出力信号ｆｏｔｌＴの位相が遅れている時に
は、カウントダウン信号Ｄ Ｏ ＷＮが発生する。すな
わち、これらのカウントアツプ信号ＵＰまたはカウント
ダウン信号Ｄ Ｏ Ｗ Ｎが、アップダウンカウンタ８
に入力されろうそしてカラン）〜アップ信号ＵＰか入力
するとアップダウンカウンタっけその出力を１だけ増加
し、カウントダウン信号ＤＯＷＮが入力すると、アップ
ダウンカウンタ９はその出力を１だけ減少する。
ア・ツブダウンカウンタ９のカウンタ出力ＤＯ〜Ｄ３は
デコーダ１０に入力される。デコーダ１０のデコーダ出
力ＣＯ〜Ｃ９のうちＣＯ・Ｃ１はディレィ回路２へ、Ｃ
２・Ｃ３はディレィ回路３へ、デコーダ出力Ｃ４・Ｃ５
はディレィ回路４へ、Ｃ６・Ｃ７デコーダ出力はディレ
ィ回路５へ、デコーダ出力Ｃ８・Ｃ９はディレィ回路６
へそれぞれ入力されている。ディレィ回路２〜６は、デ
コーダ出力ＣＯ〜Ｃ９の状態に応じて、遅延時間１０〜
ｔ３の４つの状態のいずれかをとる。ここで、カウンタ
出力ＤＯ〜Ｄ３、デコーダ９の出力ＣＯ〜Ｃ９及びその
時のナンドゲー１〜１の出力Ｐ。が反転してからディレ
ィ回路６の出力Ｐ，の出力が反転するまでのディレィ回
路２〜６の綜合の遅延時間Ｔ。ｏ５との関係を第１図（
ｂ）に示す。
デコーダ１０に入力される。デコーダ１０のデコーダ出
力ＣＯ〜Ｃ９のうちＣＯ・Ｃ１はディレィ回路２へ、Ｃ
２・Ｃ３はディレィ回路３へ、デコーダ出力Ｃ４・Ｃ５
はディレィ回路４へ、Ｃ６・Ｃ７デコーダ出力はディレ
ィ回路５へ、デコーダ出力Ｃ８・Ｃ９はディレィ回路６
へそれぞれ入力されている。ディレィ回路２〜６は、デ
コーダ出力ＣＯ〜Ｃ９の状態に応じて、遅延時間１０〜
ｔ３の４つの状態のいずれかをとる。ここで、カウンタ
出力ＤＯ〜Ｄ３、デコーダ９の出力ＣＯ〜Ｃ９及びその
時のナンドゲー１〜１の出力Ｐ。が反転してからディレ
ィ回路６の出力Ｐ，の出力が反転するまでのディレィ回
路２〜６の綜合の遅延時間Ｔ。ｏ５との関係を第１図（
ｂ）に示す。
ここで動作開始の説明をする。
まずロウレベルの動作開始信号５ＴＡＲＴをナントゲー
ト１に印加する。各ディレィ回路の出力Ｐ、〜Ｐ５の出
力はハイレベルで安定する。アップダウンカウンタ８は
、ロウレベルの動作開始信号５ＴＡＲＴが加わると、カ
ウンタ出力Ｄ３・Ｄ２・Ｄｌ ・Ｄｏはそれぞれロウレ
ベル・ハイレベル・ハイレベル・ハイレベルであり１６
進法表示で７を表わしている（以下７（Ｈ）のように記
す）。位相比較器７からカウントアツプ信号ｔＪＰ・カ
ウントダウン信号ＤＯＷＮが加えられてもアップダウン
カウンタ８の出力を反転させない。またデコーダ９の出
力は第１図（ｂ）のように、デコーダ出力０９〜Ｃ５は
ロウレベル・デコーダ出力０４〜ＣＯはハイレベルとな
っている。
ト１に印加する。各ディレィ回路の出力Ｐ、〜Ｐ５の出
力はハイレベルで安定する。アップダウンカウンタ８は
、ロウレベルの動作開始信号５ＴＡＲＴが加わると、カ
ウンタ出力Ｄ３・Ｄ２・Ｄｌ ・Ｄｏはそれぞれロウレ
ベル・ハイレベル・ハイレベル・ハイレベルであり１６
進法表示で７を表わしている（以下７（Ｈ）のように記
す）。位相比較器７からカウントアツプ信号ｔＪＰ・カ
ウントダウン信号ＤＯＷＮが加えられてもアップダウン
カウンタ８の出力を反転させない。またデコーダ９の出
力は第１図（ｂ）のように、デコーダ出力０９〜Ｃ５は
ロウレベル・デコーダ出力０４〜ＣＯはハイレベルとな
っている。
このとき、ナントゲート１の出力Ｐ。よりディレィ回路
６の出力Ｐ５までの信号の伝達遅延時間は２ｔ、である
。
６の出力Ｐ５までの信号の伝達遅延時間は２ｔ、である
。
ここで動作開始信号５ＴＡＲＴをロウレベルよりハイレ
ベルに変化させると、ナントゲート１の出力Ｐ。がハイ
レベルよりロウレベルに変化し、２ｊ３の時間遅れてデ
ィレィ回路Ｐ５の出力がハイレベルよりロウレベルに変
化すると共にナントゲート１の出力Ｐ。はロウレベルよ
りハイレベルに変化し、２ｔ、たけ遅れてディレィ回路
Ｐ５の出力がロウレベルよりハイレベルへと変化する。
ベルに変化させると、ナントゲート１の出力Ｐ。がハイ
レベルよりロウレベルに変化し、２ｊ３の時間遅れてデ
ィレィ回路Ｐ５の出力がハイレベルよりロウレベルに変
化すると共にナントゲート１の出力Ｐ。はロウレベルよ
りハイレベルに変化し、２ｔ、たけ遅れてディレィ回路
Ｐ５の出力がロウレベルよりハイレベルへと変化する。
これをくりかえすためディレィ回路Ｐ、の出力は周期４
ｔ３で発振する。従って、ディレィ回路Ｐ５の出力信号
ｆ。ｕ７は周波数１／４ｔ３の信号である。
ｔ３で発振する。従って、ディレィ回路Ｐ５の出力信号
ｆ。ｕ７は周波数１／４ｔ３の信号である。
出力信号ｆ ＯＵＴと基準信号ｆＲＦとの２つの信号を
入力された位相比較器７は、出力信号ｆＲＦに対して基
準信号ｆ ＯＵＴの位相が進んでいるか遅れているかに
従って次のような動作をする。まず、基準信号ｆＲＦに
対して出力信号ｆｏυ丁の位相が進んでいる時を説明す
る。この時、位相比較器７はカウントアツプ信号ＵＰを
送出し、アップダウンカウンタ８のカウンタ出力Ｄ３〜
ＤＯは出力が１増し７（Ｈ）より８（Ｈ）となる。すな
わちカウンタ出力Ｄ３・Ｄ２・Ｄｌ・ＤＯがそれぞれ第
１図（ｂ）に見るようにハイレベル・ロウレベル・ロウ
レベル・ロウレベルとなる。デコーダ９の出力及びナン
トゲート１よりディレィ回路６までの信号の遅延時間Ｔ
ｏｏｓが第１図（ｂ）の通り変化するため、出力信号
ｆＯＬＩＴの周期は４ｔ、から２ （２ｔ、＋ｔｏ）へ
と変化し、基準信号ｆＲＦと出力信号ｆ。ＵＴの位相が
一致するまで、上述の動作が繰返される。
入力された位相比較器７は、出力信号ｆＲＦに対して基
準信号ｆ ＯＵＴの位相が進んでいるか遅れているかに
従って次のような動作をする。まず、基準信号ｆＲＦに
対して出力信号ｆｏυ丁の位相が進んでいる時を説明す
る。この時、位相比較器７はカウントアツプ信号ＵＰを
送出し、アップダウンカウンタ８のカウンタ出力Ｄ３〜
ＤＯは出力が１増し７（Ｈ）より８（Ｈ）となる。すな
わちカウンタ出力Ｄ３・Ｄ２・Ｄｌ・ＤＯがそれぞれ第
１図（ｂ）に見るようにハイレベル・ロウレベル・ロウ
レベル・ロウレベルとなる。デコーダ９の出力及びナン
トゲート１よりディレィ回路６までの信号の遅延時間Ｔ
ｏｏｓが第１図（ｂ）の通り変化するため、出力信号
ｆＯＬＩＴの周期は４ｔ、から２ （２ｔ、＋ｔｏ）へ
と変化し、基準信号ｆＲＦと出力信号ｆ。ＵＴの位相が
一致するまで、上述の動作が繰返される。
基準信号ｆＲＰに対して出力信号ｆ。ｔｌＴの位相が遅
れている時には、同様にして位相比較器７はダウンカウ
ント信号ＤＯＷＮを出力し、アップダウンカウンタ８の
カウンタ出力は７（Ｈ）より６（Ｈ）へと変化し出力信
号ｆＯυ↑の周波数は４ｔ３より２（ｔ３＋ｔ２）へ変
化し、さらに遅れている時にはさらにアップダウンカウ
ンタ８のカウンタ出力は減少し、基準信号ｆＲＦと一致
するまで同様の動作が繰返される。
れている時には、同様にして位相比較器７はダウンカウ
ント信号ＤＯＷＮを出力し、アップダウンカウンタ８の
カウンタ出力は７（Ｈ）より６（Ｈ）へと変化し出力信
号ｆＯυ↑の周波数は４ｔ３より２（ｔ３＋ｔ２）へ変
化し、さらに遅れている時にはさらにアップダウンカウ
ンタ８のカウンタ出力は減少し、基準信号ｆＲＦと一致
するまで同様の動作が繰返される。
従って基準信号ｆＲＦと出力信号ｆ ０ＬＩＴの位相が
異なれば、出力信号ｆ ０ｔｌＴの周期を変化させて、
両方の信号の位相をあわせることができる。
異なれば、出力信号ｆ ０ｔｌＴの周期を変化させて、
両方の信号の位相をあわせることができる。
以上説明したように本発明は、発振周期を決定する遅延
回路の定数すなわちコンデンサと抵抗のうちコンデンサ
の容量を基準信号と出力信号との差によって細かいステ
ップで切換えることにより、発振周期の制御を論理回路
で構成できるという効果がある。
回路の定数すなわちコンデンサと抵抗のうちコンデンサ
の容量を基準信号と出力信号との差によって細かいステ
ップで切換えることにより、発振周期の制御を論理回路
で構成できるという効果がある。
第１図（ａ＞は本発明の一実施例の構成を示すプロ・ツ
ク図、第１図（ｂ）は本発明の一実施例の構成の一つで
あるデコーダの入出力の関係を示す図表、第２図（ａ）
および（ｂ）は本発明の一実施例の構成中のディレィ回
路の構成を示す回路図および作動を示す図表。 １・・・ナントゲート、２〜６・・・ディレィ回路、７
・・・位相比較器、８・・・アップダウンカウンタ、９
・・・、デコーダ。 卒１ 圓（〃 ｆＦｐ ：５にで９１イブレ千； ｆａｕｎ’ 比）
Ｊイ息鳴コーχ ｔｍ （ｉ）
ク図、第１図（ｂ）は本発明の一実施例の構成の一つで
あるデコーダの入出力の関係を示す図表、第２図（ａ）
および（ｂ）は本発明の一実施例の構成中のディレィ回
路の構成を示す回路図および作動を示す図表。 １・・・ナントゲート、２〜６・・・ディレィ回路、７
・・・位相比較器、８・・・アップダウンカウンタ、９
・・・、デコーダ。 卒１ 圓（〃 ｆＦｐ ：５にで９１イブレ千； ｆａｕｎ’ 比）
Ｊイ息鳴コーχ ｔｍ （ｉ）
Claims (1)
- 環状に接続され遅延量を決定する定数を有する回路を周
回した遅延量に応じた周期の出力信号を供給する遅延手
段と、前記出力信号と基準信号との位相比較を行いそれ
らの位相の遅れ進みを示す制御信号を出力する位相比較
手段と、前記制御信号を入力し前記位相の遅れ進みに従
って前記遅延手段の遅延量を決定する定数の制御を行う
制御手段とを備えて成ることを特徴とする位相同期化ル
ープ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141750A JPS63304720A (ja) | 1987-06-05 | 1987-06-05 | 位相同期化ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141750A JPS63304720A (ja) | 1987-06-05 | 1987-06-05 | 位相同期化ル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304720A true JPS63304720A (ja) | 1988-12-13 |
Family
ID=15299325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62141750A Pending JPS63304720A (ja) | 1987-06-05 | 1987-06-05 | 位相同期化ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304720A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036297A (en) * | 1989-09-08 | 1991-07-30 | Oki Electric Industry Co., Ltd. | High-speed digital PLL device |
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
| CN116015284A (zh) * | 2022-12-31 | 2023-04-25 | 成都电科星拓科技有限公司 | 一种基于参考时钟周期获得tdc延迟步进的方法及装置 |
-
1987
- 1987-06-05 JP JP62141750A patent/JPS63304720A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036297A (en) * | 1989-09-08 | 1991-07-30 | Oki Electric Industry Co., Ltd. | High-speed digital PLL device |
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
| CN116015284A (zh) * | 2022-12-31 | 2023-04-25 | 成都电科星拓科技有限公司 | 一种基于参考时钟周期获得tdc延迟步进的方法及装置 |
| CN116015284B (zh) * | 2022-12-31 | 2024-01-30 | 成都电科星拓科技有限公司 | 一种基于参考时钟周期获得tdc延迟步进的方法及装置 |
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