JP3433140B2 - Ｐｌｌ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ装置に関す
る。

【０００２】

【従来の技術】従来、この種の装置は例えば「ＳＡＮＹ
Ｏ ＴＥＣＨＮＩＣＡＬ ＲＥＶＩＥＷ」、ＶＯＬ．１
０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁に示されて
いる。しかし、この装置は、位相比較器１段型（位置比
較器を１段しか用いないもの）であり、基準信号の１周
期中に、位相比較を１回しか行わないので、ロックアッ
プ時間（出力信号に同期する迄の時間）が短い第１の欠
点がある。

【０００３】この欠点を解消するために、特開平１０−
１３５８２２号公報が提案されている。この公報による
と、位相が互いに異なる複数の基準信号を発生する発生
手段と、電圧制御発振器の出力信号を分周する複数（例
えば４個）の分周器と、各分周器の帰還信号と各基準信
号を比較する複数の位相比較器と、各分周器の入力側に
設けられた複数のゲート等が設けられている。

【０００４】

【発明が解決しようとする課題】しかし上記公報の装置
では、電力消費量が大きい第２の欠点がある。本発明者
が、その原因を究明したところ、複数の分周器を設けて
いるためである事が分った。また、ロックアップ時間を
更に短縮するため、基準信号の１周期中に８回位相比較
をするならば、８個の分周器が必要となり電力消費量が
更に大きくなる。

【０００５】また、比較的、多くのスペースを必要とす
る分周器を複数個用いるので、装置が大きくなり、コス
トが高くなり、ＬＳＩ化が困難となる第３の欠点があ
る。故に、本発明はこの様な従来の欠点を考慮して、ロ
ックアップ時間が短い、電力消費量が少ない、コストが
安くＬＳＩ化し易い、ＰＬＬ装置を提供する。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、位相が互いに異なる複数の
基準信号を発生する発生手段と、電圧制御発振器の出力
信号を各々、分周する第１分周部および第２分周部と、
前記第１分周部および第２分周部が出力する各帰還信号
と前記各基準信号を位相比較し、誤差信号を出力する位
相比較器とを具備し、前記出力信号を分周比Ｎ１で分周
する主分周器と、前記主分周器の出力を分周比Ｎ２で分
周する副分周器と、前記副分周器の出力を複数の前記帰
還信号に分配する分配回路とにより、前記第１分周部を
構成し、前記主分周器および前記副分周器を、可変分周
器又はカウンタにて構成した。

【０００７】請求項２の本発明では、前記第２分周部
を、設定分周比Ｎで分周する可変分周器にて構成し、前
記分周比Ｎ１と前記分周比Ｎ２の積を、前記設定分周比
Ｎ又はそれに近い値に一致させた。

【０００８】請求項３の本発明では、ロック前に、前記
第１分周部を運転させ、ロック後に前記第１分周部を停
止させ、ロック前およびロック後に、前記第２分周部を
して前記設定分周比Ｎにて、分周を継続させる構成とし
た。

【０００９】請求項４の本発明では、前記分配回路は、
前記各基準信号の発生タイミングに合わせて、前記各帰
還信号を出力し、前記各帰還信号と前記各基準信号を各
々、位相比較する複数の位相比較器を設けた。

【００１０】

【００１１】

【発明の実施の形態】以下に、図１と図２に従い、本発
明の実施の形態に係るＰＬＬ装置１を説明する。図１は
ＰＬＬ装置１のブロック図、図２はＰＬＬ装置１に用い
られる第１分周部２の詳細なブロック図である。

【００１２】これらの図に於て、発生手段３は例えば、
基準発振器４と、直列接続された７個の遅延回路５、
６、７、８、９、１０、１１等から構成されている。基
準発振器４は例えば１０ＫＨＺの基準信号ｆＲ１を出力
する。図４のタイミングチャートは、基準信号ｆＲ１の
波形を示す。基準信号ｆＲ１は、タイミングＴ１とＴ９
にて、立上っている。基準信号ｆＲ１は位相比較器１２
の１側に入力される。

【００１３】遅延回路５は、基準信号ｆＲ１の１周期
（１Ｔｒｅｆ）の１／８だけ（１／８周期）、基準信号
ｆＲ１を遅延させ、それを基準信号ｆＲ２として、位相
比較器１３に与える。遅延回路６は、基準信号ｆＲ１を
２／８周期だけ遅延させ、それを基準信号ｆＲ３とし
て、位相比較器１４に与える。

【００１４】遅延回路７は、基準信号ｆＲ１を３／８周
期だけ遅延させ、それを基準信号ｆＲ４として、位相比
較器１５に与える。遅延回路８は、基準信号ｆＲ１を４
／８周期だけ遅延させ、それを基準信号ｆＲ５として、
位相比較器１６に与える。

【００１５】遅延回路９は、基準信号ｆＲ１を５／８周
期だけ遅延させ、それを基準信号ｆＲ６として、位相比
較器１７に与える。遅延回路１０は、基準信号ｆＲ１を
６／８周期だけ遅延させ、それを基準信号ｆＲ７として
位相比較器１８に与える。遅延回路１１は、基準信号ｆ
Ｒ１を７／８周期だけ遅延させ、それを基準信号ｆＲ８
として、位相比較器１９に与える。

【００１６】この様に、発生手段３は、位相が互いに異
なる複数の基準信号ｆＲ１〜ｆＲ８を発生する。基準信
号ｆＲ１、ｆＲ２、ｆＲ３、ｆＲ４、ｆＲ５、ｆＲ６、
ｆＲ７、ｆＲ８の各立上り時を、各々、タイミングＴ
１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８にて示
す（図４参照）。

【００１７】帰還信号ｆＶ１、ｆＶ２、ｆＶ３、ｆＶ
４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８（後述）は各々、
位相比較器１２、１３、１４、１５、１６、１７、１
８、１９の他側に入力される。

【００１８】位相比較器１２は、帰還信号ｆＶ１の位相
と、基準信号ｆＲ１の位相を比較し上記比較の結果、チ
ャージポンプ２０に対し、ポンプアップ信号と、ポンプ
ダウン信号を出力する。チャージポンプ２０は上記両信
号に従い、ローパスフィルタ２１に対し、誤差信号ＥＲ
１を出力する。

【００１９】同様に、位相比較器１３、１４、１５、１
６、１７、１８、１９は、帰還信号ｆＶ２、ｆＶ３、ｆ
Ｖ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８の各位相と、基
準信号ｆＲ２、ｆＲ３、ｆＲ４、ｆＲ５、ｆＲ６、ｆＲ
７、ｆＲ８の各位相を比較する。

【００２０】上記比較の結果、位相比較器１３、１４、
１５、１６、１７、１８、１９は、各々、チャージポン
プ２２、２３、２４、２５、２６、２７、２８に対し、
ポンプアップ信号と、ポンプダウン信号を出力する。チ
ャージポンプ２２、２３、２４、２５、２６、２７、２
８は上記各両信号に従い、ローパスフィルタ２１に対
し、各々、誤差信号ＥＲ２、ＥＲ３、ＥＲ４、ＥＲ５、
ＥＲ６、ＥＲ７、ＥＲ８を出力する。

【００２１】ローパスフィルタ２１は、各誤差信号ＥＲ
１〜ＥＲ８に応答して、電圧制御発振器２９に対し、制
御電圧ＣＶを出力する。電圧制御発振器２９は、制御電
圧ＣＶに応答して、出力信号ｆＶＣＯを出力する。

【００２２】第１分周部２は、主分周器３０と、副分周
器３１と、分配回路３２等とから構成されている。主分
周器３０は、電圧制御発振器２９の出力信号ｆＶＣＯ
を、分周比Ｎ１にて分周し、中間信号ｆＶ’を出力する
ものである。副分周器３１は、主分周器３０の出力（中
間信号ｆＶ’）を分周比Ｎ２にて分周し、信号（Ｑ１
ａ、Ｑ２ａ、Ｑ３ａ）を出力するものである。

【００２３】第２分周部３１ａは例えば１３ビットの可
変分周器から成り、入力側が電圧制御発振器２９と主分
周器３０の接続点に接続され、出力側が位相比較器１２
の他側に接続されている。制御部５８（後述）は、第２
分周部３１ａに対し、設定分周比Ｎ（Ｎは整数）をセッ
トする。

【００２４】この構成により、第２分周部３１ａは電圧
制御発振器２９の出力信号ｆＶＣＯを、設定分周比Ｎに
て出力し、その出力（帰還信号ｆＶ１）を位相比較器１
２へ供給する。この様に、第２分周部３１ａは、少なく
とも１つの位相比較器（上記例では、位相比較器１２）
に対し、帰還信号ｆＶ１を出力する。必要に応じて、第
２分周部３１ａは、２個以上の位相比較器へ、帰還信号
を出力しても良い。

【００２５】分配回路３２は、中間信号ｆＶ’と、副分
周器３１の出力（信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａ）を、複
数の帰還信号ｆＶ２、ｆＶ３、ｆＶ４、ｆＶ５、ｆＶ
６、ｆＶ７、ｆＶ８として変換し、各位相比較器１３〜
１９へ出力するものである。

【００２６】主分周器３０は例えば、入力端子３３と、
インバータ３４と、トグルフリップフロップ３５、３
６、３７、３８、３９と、インバータ４０と、ＡＮＤゲ
ート４１と、Ｄ−フリップフロップ４２と、出力端子４
３等から構成されている。

【００２７】インバータ３４は、入力端子３３とトグル
フリップフロップ３５との間に接続されている。トグル
フリップフロップ３５、３６、３７、３８、３９は例え
ば共に入力反転機能が内蔵されたものであり、直列に接
続されている。トグルフリップフロップ３５〜３９の各
Ｊ端子は、入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５に接
続されている。

【００２８】トグルフリップフロップ３５〜３９によ
り、カウンタ４４が構成され、カウンタ４４は、出力信
号ｆＶＣＯの反転信号をクロックパルスＣＬとし、入力
端子Ｄ１からＤ５に与えられた分周比Ｎ１でカウントダ
ウンし、端子ＰＥに加えられた信号ＰＲにより、ダウン
カウントをプリセットする。

【００２９】一致回路４５は、インバータ４０とＡＮＤ
ゲート４１等から成る。トグルフリップフロップ３５、
３７、３８、３９の各出力端子Ｑは、各々、ＡＮＤゲー
ト４１の入力端子に接続されている。トグルフリップフ
ロップ３６の出力端子Ｑはインバータ４０を介して、Ａ
ＮＤゲート４１の入力端子に接続されている。この様に
して、カウンタ４４の出力が「２」になった時、一致回
路４５はＨｉｇｈとなる検出信号ＣＯを出力する。

【００３０】Ｄ−フリップフロップ４２は、例えば入力
反転機能が内蔵されたものであり、出力信号ｆＶＣＯの
反転信号をクロックパルスとして、一致回路４５の検出
信号ＣＯを、出力信号ｆＶＣＯの１分周だけ遅延させた
信号ＰＲを端子Ｑから出力する。即ち、信号ＰＲ（中間
信号ｆＶ’）は、出力端子４３から出力される。

【００３１】以上の様に、入力端子Ｄ１、Ｄ２、Ｄ３、
Ｄ４、Ｄ５に各々、所定の入力がされると、分周比Ｎ１
が決定され、出力信号ｆＶＣＯがＮ１分周された中間信
号ｆＶ’は、出力端子４３から出力される。この様に、
主分周器３０は例えば１０ビットの可変分周器又は、カ
ウンタ等から構成される。

【００３２】副分周器３１は例えば、インバータ３４ａ
と、トグルフリップフロップ３５ａと３６ａ、３７ａ、
３８ａ、３９ａと、インバータ４０ａと、ＡＮＤゲート
４１ａと、Ｄ−フリップフロップ４２ａと、出力端子４
３ａから構成されている。

【００３３】インバータ３４ａは、主分周器３０の出力
端子４３とトグルフリップフロップ３５ａとの間に接続
されている。トグルフリップフロップ３５ａ、３６ａ、
３７ａ、３８ａ、３９ａは例えば共に入力反転機能が内
蔵されたものであり、直列に接続されている。トグルフ
リップフロップ３５ａ〜３９ａの各Ｊ端子は、入力端子
Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ４ａ、Ｄ５ａに接続されて
いる。

【００３４】トグルフリップフロップ３５ａ〜３９ａに
より、カウンタ４４ａが構成され、カウンタ４４ａは、
中間信号ｆＶ’の反転信号をクロックパルスＣＬａと
し、入力端子Ｄ１ａ〜Ｄ５ａに与えられた分周比Ｎ２で
カウントダウンし、端子ＰＥに加えられた信号ＰＲａに
より、ダウンカウントをプリセットする。

【００３５】一致回路４５ａは、インバータ４０ａとＡ
ＮＤゲート４１ａ等から成る。トグルフリップフロップ
３５ａ、３７ａ、３８ａ、３９ａの各出力端子Ｑは、各
々、ＡＮＤゲート４１ａの入力端子に接続されている。
トグルフリップフロップ３６ａの出力端子Ｑはインバー
タ４０ａを介して、ＡＮＤゲート４１ａの入力端子に接
続されている。この様にして、カウンタ４４ａの出力が
「２」になった時、一致回路４５ａはＨｉｇｈとなる検
出信号ＣＯａを出力する。

【００３６】Ｄ−フリップフロップ４２ａは、例えば入
力反転機能が内蔵されたものであり中間信号ｆＶ’の反
転信号をクロックパルスとして、一致回路４５ａの検出
信号ＣＯａを、中間信号ｆＶ’の１分周だけ遅延させた
信号ＰＲａを出力する。

【００３７】以上の構成により、入力端子Ｄ１ａ、Ｄ２
ａ、Ｄ３ａ、Ｄ４ａ、Ｄ５ａに各々所定の入力がされる
と、分周比Ｎ２が決定される。例えば、Ｎ２＝８に設定
された場合、中間信号ｆＶ’を２分周した信号Ｑ１ａ
は、トグルフリップフロップ３５ａの出力端子Ｑから出
力される。

【００３８】そして、中間信号ｆＶ’を４分周した信号
Ｑ２ａは、トグルフリップフロップ３６ａの出力端子Ｑ
から出力される。中間信号ｆＶ’を８分周した信号Ｑ３
ａはトグルフリップフロップ３７ａの出力端子Ｑから出
力される。この様に、副分周器３１は例えば３ビットの
可変分周器又は、カウンタ等から構成される。

【００３９】分配回路３２は例えばデコーダであり、導
電線４６、４７、４８、４９と、ＡＮＤゲート５１、５
２、５３、５４、５５、５６、５７から構成されてい
る。導電線４６、４７、４８、４９は各々、中間信号ｆ
Ｖ’と、信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａに接続されてい
る。導電線４６、４７、４８、４９はまた、各ＡＮＤゲ
ート５１〜５７に設けられた第１端子、第２端子、第３
端子、第４端子に接続されている。

【００４０】この構成により、ＡＮＤゲート５１は、信
号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａと、Ｑ３ａの反転
を論理積した信号ｆＶ２を出力する。ＡＮＤゲート５２
は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａと、Ｑ３ａの反転
を論理積した信号ｆＶ３を出力する。ＡＮＤゲート５３
は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａの反転とＱ
３ａを論理積した信号ｆＶ４を出力する。

【００４１】ＡＮＤゲート５４は、信号ｆＶ’と、Ｑ１
ａと、Ｑ２ａの反転と、Ｑ３ａを論理積した信号ｆＶ５
を出力する。ＡＮＤゲート５５は、信号ｆＶ’と、Ｑ１
ａの反転と、Ｑ２ａと、Ｑ３ａを論理積した信号ｆＶ６
を出力する。ＡＮＤゲート５６は、信号ｆＶ’と、Ｑ１
ａと、Ｑ２ａと、Ｑ３ａを論理積した信号ｆＶ７を出力
する。ＡＮＤゲート５７は、信号ｆＶ’と、Ｑ１ａの反
転と、Ｑ２ａの反転とＱ３ａの反転を論理積した信号ｆ
Ｖ８を出力する。以上の部品により、ＰＬＬ装置１は構
成されている。

【００４２】次に、図１ないし図４に従い、このＰＬＬ
装置１の動作を説明する。図３はＰＬＬ装置１で用いら
れる信号ｆＶＣＯ、ＣＬ、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ
５、ＣＯ、ＰＲのタイミングチャート、図４は信号ｆ
Ｖ’、ｆＶ１〜ｆＶ８のタイミングチャートである。

【００４３】まず、出力信号ｆＶＣＯの設定周波数とし
て例えば１２８０ＫＨＺが、入力手段（図示せず）を介
して、制御部５８へ入力されたとする。制御部５８は、
第２分周部３１ａの設定分周比Ｎとして、Ｎ＝１２８０
ＫＨＺ／１０ＫＨＺ＝１２８（基準信号の周波数は１０
ＫＨＺだから）を演算する。

【００４４】そして、制御部５８は、設定分周比Ｎ＝１
２８に対し、主分周器３０の分周比Ｎ１＝１６と、副分
周器３１の分周比Ｎ２＝８として決定する。即ち、制御
部５８は、分周比Ｎ１と分周比Ｎ２の積が、第２分周部
３１ａの設定分周比Ｎに一致する様に、制御する。

【００４５】上記分周比Ｎ１＝１６の決定に従って、主
分周器３０に設けられた入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ
４、Ｄ５には各々、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｈ
ｉｇｈ」、「Ｈｉｇｈ」、「Ｌｏｗ」信号が入力され
る。この様に、入力端子Ｄ１〜Ｄ５に所定の入力（Ｈｉ
ｇｈ又はＬｏｗ）が入力される事により、主分周器３０
は、可変な（プログラマブルな）分周比Ｎ１にて、出力
信号ｆＶＣＯを分周できる可変分周器又はカウンタから
構成されている。

【００４６】この時、クロックパルスＣＬは、出力信号
ｆＶＣＯが反転されたものであるから、図３のＣＬに示
す波形となる。図３に示す様に、信号Ｑ１は、出力信号
ｆＶＣＯの１分周だけ遅延して、出力信号ｆＶＣＯを２
分周した波形となる。信号Ｑ２は、所定の位相だけ信号
Ｑ１から遅延し、信号Ｑ１を２分周した波形となる。

【００４７】信号Ｑ３は、所定の位相だけ信号Ｑ２から
遅延して、信号Ｑ２を２分周した波形となる。信号Ｑ４
は、所定の位相だけ信号Ｑ３から遅延して、信号Ｑ３を
２分周した波形となる。信号Ｑ５は、所定の位相だけ信
号Ｑ４から遅延して、信号Ｑ４を２分周した波形とな
る。

【００４８】ＡＮＤゲート４１は、信号Ｑ１と、Ｑ２の
反転と、Ｑ３と、Ｑ４と、Ｑ５を論理積し、信号ＣＯを
出力する（図３のＣＯの波形図を参照）。信号ＣＯは、
出力信号ｆＶＣＯの１分周だけ、遅延され、信号ＰＲ
（ｆＶ’）として出力される。トグルフリップフロップ
３５〜３９の端子ＰＥに信号ＰＲが印加される事によ
り、信号Ｑ１〜Ｑ５はダウンカウントがプリセットされ
た波形となる。この様にして、主分周器３０は、出力信
号をＮ１分周比（Ｎ１＝１６）にて分周した中間信号ｆ
Ｖ’を出力する。

【００４９】中間信号ｆＶ’は、副分周器３１のインバ
ータ３４ａを介して、トグルフリップフロップ３５ａに
入力される。また上述した様に、分周比Ｎ２＝８に従っ
て、副分周器３１に設けられた入力端子Ｄ１ａ、Ｄ２
ａ、Ｄ３ａ、Ｄ４ａ、Ｄ５ａには各々、「Ｈｉｇｈ」、
「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｌｏｗ」「Ｈｉｇｈ」
信号が入力される。

【００５０】この様にして、入力端子Ｄ１ａ〜Ｄ５ａに
所定の入力（Ｈｉｇｈ又はＬｏｗ）が入力される事によ
り、副分周器３１は、可変な（プログラマブルな）分周
比Ｎ２にて、中間信号ｆＶ’を分周できる可変分周器又
はカウンタから構成されている。

【００５１】図３と同様に、信号Ｑ１ａは、所定の位相
だけ中間信号ｆＶ’から遅延して、中間信号ｆＶ’を２
分周した波形となる。信号Ｑ２ａは、所定の位相だけ信
号Ｑ１ａから遅延して、信号Ｑ１ａを２分周した波形と
なる。信号Ｑ３ａは、所定の位相だけ信号Ｑ２ａから遅
延して、信号Ｑ２ａを２分周した波形となる。信号Ｑ４
ａは、所定の位相だけ信号Ｑ３ａから遅延して、信号Ｑ
３ａを２分周した波形となる。信号Ｑ５ａは、所定の位
相だけ信号Ｑ４ａから遅延して、信号Ｑ４ａを２分周し
た波形となる。

【００５２】ＡＮＤゲート４１ａは、信号Ｑ１ａと、Ｑ
２ａの反転と、Ｑ３ａと、Ｑ４ａとＱ５ａと論理積し、
信号ＣＯａを出力する。Ｄ−フリップフロップ４２は、
信号ＣＯａの入力により、信号ＰＲａを出力する。トグ
ルフリップフロップ３５ａ〜３９ａの端子ＰＥに信号Ｐ
Ｒａが印加される事により、信号Ｑ１ａ〜Ｑ５ａはダウ
ンカウントがプリセットされた波形となる。

【００５３】以上の構成により、副分周器３１は、中間
信号ｆＶ’を２分周した信号Ｑ１ａと、中間信号ｆＶ’
を４分周した信号Ｑ２ａと、中間信号ｆＶ’を８分周
（Ｎ２＝８）した信号Ｑ３ａを、分配回路３２に対し出
力する。

【００５４】分配回路３２に於て、中間信号ｆＶ’と、
信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａは各々導電線４６、４７、
４８、４９を介して、ＡＮＤゲート５１〜５７の各入力
端子に入力される。

【００５５】第２分周部３１ａが出力する帰還信号ｆＶ
１は、中間信号ｆＶ’と同期して（位相差なしに）、か
つ中間信号ｆＶ’を８分周した波形となる様に、制御部
５８は第２分周部３１ａを制御している。

【００５６】ＡＮＤゲート５１は、信号ｆＶと、Ｑ１ａ
の反転と、Ｑ２ａと、Ｑ３ａの反転を論理積した帰還信
号ｆＶ２を出力する。その結果、図４に示す様に、帰還
信号ｆＶ２は、中間信号ｆＶ’の１分周だけ帰還信号ｆ
Ｖ１に遅延して、中間信号ｆＶ’を８分周した波形とな
る。

【００５７】同様に、帰還信号ｆＶ３、ｆＶ４、ｆＶ
５、ｆＶ６、ｆＶ７、ｆＶ８は各々、中間信号ｆＶ’の
２、３、４、５、６、７分周だけ帰還信号ｆＶ１に遅延
し、共に中間信号ｆＶ’を８分周した波形となる。

【００５８】次に、基準信号ｆＲ１の周波数を求める。
ｆＲ１＝ｆＶＣＯ／Ｎである。またｆＶＣＯ＝Ｎ１×ｆ
Ｖ’、Ｎ＝Ｎ１×Ｎ２である。従って、ｆＲ１＝（Ｎ１
×ｆＶ’）／（Ｎ１×Ｎ２）＝ｆＶ’／Ｎ２＝ｆＶ’／
８即ち、基準信号ｆＲ１は中間信号ｆＶ’を８分周した
ものである。故に、基準信号ｆＲ１の１周期Ｔｒｅｆ
は、図４に示した通りとなる。つまり、帰還信号ｆＶ
１、ｆＶ２、ｆＶ３、ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ
７、ｆＶ８の立上りは、前述の基準信号ｆＲ１〜ｆＲ８
の各立上りタイミングＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、
Ｔ６、Ｔ７、Ｔ８と一致する事が分かる（図４を参
照）。

【００５９】この様にして、位相比較器１２、１３、１
４、１５、１６、１７、１８、１９は各々、タイミング
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８に於
て帰還信号ｆＶ１、ｆＶ２、ｆＶ３、ｆＶ４、ｆＶ５、
ｆＶ６、ｆＶ７、ｆＶ８の各位相と、基準信号ｆＲ１、
ｆＲ２、ｆＲ３、ｆＲ４、ｆＲ５、ｆＲ６、ｆＲ７、ｆ
Ｒ８の各位相を比較する。

【００６０】即ち、制御部５８は、第２分周部３１ａを
して、基準信号ｆＲ１の発生タイミングに合わせて、帰
還信号ｆＶ１を出力させ、位相比較器１２は、帰還信号
ｆＶ１と基準信号ｆＲ１を位相比較する。そして、ロッ
ク後は、第１分周部２の運転を停止し、第２分周部３１
ａのみを運転する事により、消費電力を低減する事がで
きる。また、分配回路３２は、各基準信号ｆＲ２〜ｆＲ
８の発生タイミングに合わせて、各帰還信号ｆＶ２〜ｆ
Ｖ８を各々出力させ、各位相比較器２２〜２８は、各帰
還信号ｆＶ２〜ｆＶ８と、各基準信号ｆＲ２〜ｆＲ８を
各々、位相比較する。

【００６１】この構成により、基準信号ｆＲ１の１周期
（Ｔｒｅｆ）の間に位相比較が８回行われるため、従来
の位相比較器１段型に比べて、ロックアップ時間（出力
信号ｆＶＣＯに同期する迄の時間）が約１／８倍に短縮
される。

【００６２】そして上記比較の結果、位相比較器１２〜
１９は各々、チャージポンプ２０〜２８に対し、ポンプ
アップ信号とポンプダウン信号を出力する。チャージポ
ンプ２０〜２８は、上記両信号に従い、ローパスフィル
タ２１に対し、各々、誤差信号ＥＲ１〜ＥＲ８を出力す
る。

【００６３】ローパスフィルタ２１は、各誤差信号ＥＲ
１〜ＥＲ８に応答して、電圧制御発振器２９に対し、制
御電圧ＣＶを出力する。電圧制御発振器２９は、制御電
圧ＣＶに応答して、出力信号ｆＶＣＯを出力する。

【００６４】上記ループ内での動作を繰り返す事によ
り、ＰＬＬ装置１は電圧制御発振器２９の出力側に接続
された出力端子５９に対し、設定周波数１２８０ＫＨＺ
を持つ出力信号ｆＶＣＯを出力する事になる。

【００６５】また例えば、出力信号ｆＶＣＯの設定周波
数として３２０ＫＨＺが、入力手段を介して、制御部５
８へ入力されたとする。制御部５８は、第２分周部３１
ａの設定分周比Ｎとして、Ｎ＝３２０ＫＨＺ／１０ＫＨ
Ｚ＝３２を演算する。

【００６６】そして、制御部５８は、設定分周比Ｎ＝３
２に対して、主分周器３０の分周比Ｎ＝１６と、副分周
器３１の分周比Ｎ２＝２として決定する。この様に、設
定分周比Ｎ＝３２が比較的小さいものについては、制御
部５８は、副分周器３１の分周比Ｎ２を比較的小さい値
（例えば２）に決定する。

【００６７】この様に構成する事により、分周比Ｎ２を
小さくする事により、副分周器３１にて消費される電力
量を減らす事が出来る。また上述した様に、分周比Ｎ２
は位相比較器１２〜１９の個数（上述の説明では８個）
以下に設けられる。例えば、分周比Ｎ２は、１、２、
３、４、５、６、７、８個の中から選択される。

【００６８】分周比Ｎ２は、上述の様に、設定分周比Ｎ
１の大小と、希望するロックアップ時間と、希望する電
力消費量等から、適切な値が選択される。副分周器３１
は可変分周器又はカウンタから構成されているので、上
述の様に、適切な分周比Ｎ２を選択し得る。

【００６９】また、例えば、出力信号ｆＶＣＯの設定周
波数として、１２９０ＫＨＺが、入力手段を介して、制
御部５８へ入力されたとする。この場合、制御部５８
は、第２分周部３１ａの設定分周比Ｎとして、Ｎ＝１２
９を演算する。

【００７０】そして、制御部５８は、設定分周比Ｎ＝１
２９に対し、主分周器３０の分周比Ｎ１＝１６と、副分
周器３１の分周比Ｎ２＝８として決定する。この様に、
制御部５８は、分周比Ｎ１と分周比Ｎ２の積を、設定分
周比Ｎ又は、それに近い値に一致させる。その結果、Ｐ
ＬＬ装置１は上述した様に、出力端子５９に対し、分周
比Ｎ１×Ｎ２＝１２８に基準周波数を乗じられた出力信
号ｆＶＣＯを出力する。

【００７１】例えば、各位相比較器１２〜１９が出力す
るポンプアップ信号とポンプダウン信号が入力される各
ＡＮＤゲート（図示せず）を設ける。各アンドゲートの
出力を制御部５８へ入力させる事により、制御部５８
は、出力信号ｆＶＣＯが分周比Ｎ１×Ｎ２＝１２９へ到
達した事を検知できる（この時、制御部５８はロックし
たと判定する）。

【００７２】制御部５８は上記検知後に、主分周器３０
と副分周器３１の運転を停止させ、第２分周部３１ａを
して、設定分周比Ｎ＝１２９にて、分周を継続させる。
その結果、ロック後も、第２分周器３１ａは、出力信号
ｆＶＣＯを設定分周比Ｎ１＝１２９に分周した帰還信号
ｆＶ１を位相比較器１２へ出力する。そして、ＰＬＬ装
置１は出力端子５９に対し、設定分周比Ｎ＝１２９にて
乗じられた（設定周波数１２９０ＫＨＺ）出力信号ｆＶ
ＣＯを出力する。

【００７３】この様に、出力信号ｆＶＣＯに係る所定の
設定分周比（例えばＮ＝１２９）につき、最初に、主分
周器３０および副分周器３１および第２分周部３１ａに
より出力信号ｆＶＣＯを分周させ、ロックした後に、第
２分周部３１ａのみで分周させる。

【００７４】この様に、第２分周部３１ａはロック前も
ロック後も、常に設定分周比Ｎ＝１２８にて分周してい
る。故に、ロック検出時に、分周比がＮ１×Ｎ２からＮ
へ変更する時に、分周比はスムーズ（オーバーシュート
等がなく）に変化する（Ｎ１×Ｎ２の値と、Ｎの値の差
が比較的小さいので）。従って、ロック検出後に、副分
周器３１による分周を停止し、かつ、主分周器３０の分
周比をＮ１からＮへ切り換える構成（Ｎ１の値とＮの値
の差が比較的大きい）に比べ、本発明はスムーズに分周
比の切り換えができるため、上記構成よりもロックアッ
プ時間が早い。

【００７５】この構成により、主分周器３０の分周比Ｎ
１と、副分周器３１の分周比Ｎ２の積とならない、設定
分周比Ｎ（例えばＮ＝１２９）に対しても、基準周波数
に設定分周比Ｎを乗じられた出力信号ｆＶＣＯを得る事
が出来る。

【００７６】また、主分周器３０の分周比Ｎ１（例えば
Ｎ１＝１６）と副分周器３１の分周比Ｎ２（例えばＮ２
＝８）の積として求まる設定分周比Ｎ（例えばＮ＝１２
８）に対しても、主分周器３０および副分周器３１およ
び第２分周部３１ａにより、出力信号ｆＶＣＯを分周さ
せ、ロックした後に、第２分周部３１ａのみで分周させ
る。

【００７７】この様に、立上り時に（ロック前に）、主
分周器３０および副分周器３１および第２分周部３１ａ
により分周させる事により、ロックアップ時間が短くな
る。そして、立上り後に（ロック後に）、主分周器３０
および副分周器３１の運転を停止し、第２分周部３１ａ
のみで分周させる事により、電力消費量を減らす事が出
来る。

【００７８】

【発明の効果】上述の様に、請求項１の本発明では、位
相が互いに異なる複数の基準信号を発生する発生手段
と、電圧制御発振器の出力信号を各々、分周する第１分
周部および第２分周部と、前記第１分周部および第２分
周部が出力する各帰還信号と前記各基準信号を位相比較
し、誤差信号を出力する位相比較器とを具備し、前記出
力信号を分周比Ｎ１で分周する主分周器と、前記主分周
器の出力を分周比Ｎ２で分周する副分周器と、前記副分
周器の出力を複数の前記帰還信号に分配する分配回路と
により、前記第１分周部を構成し、前記主分周器および
前記副分周器を、可変分周器又はカウンタにて構成し
た。この様に、出力信号を分周する分周器は第１分周部
と第２分周部のみであるので、従来の様に、８個以上も
必要ない。それ故に、コストが安く、ＬＳＩ化がし易
く、電力消費量も少ない。また、主分周器および副分周
器を可変分周器又はカウンタにて構成するので、主分周
器の分周比Ｎ１および副分周器の分周比Ｎ２を、任意の
ものから選択できる。即ち、副分周器の分周比Ｎ２は、
設定分周比の大きさと、希望するロックアップ時間と、
希望する電力消費量等から、適切な値が選択され得る。

【００７９】請求項２の本発明では、前記第２分周部
を、設定分周比Ｎで分周する可変分周器にて構成し、前
記分周比Ｎ１と前記分周比Ｎ２の積を、前記設定分周比
Ｎ又はそれに近い値に一致させた。その結果、基準信号
の周波数ｆＲ１とし、出力信号の周波数をｆＶＣＯと
し、主分周器から出力される中間信号の周波数をｆＶ’
とし、設定分周比をＮとすると、ｆＲ１＝ｆＶＣＯ／Ｎ
である。また、ｆＶＣＯ＝Ｎ１×ｆＶ’、Ｎ＝Ｎ１×Ｎ
２である。それ故に、ｆＲ１＝（Ｎ１×ｆＶ’）／（Ｎ
１×Ｎ２）＝ｆＶ’／Ｎ２となる。即ち、基準信号は中
間信号をＮ２分周したものとなり、各基準信号の立上り
タイミングと、各帰還信号の立上りは一致する。

【００８０】請求項３の本発明では、ロック前に、前記
第１分周部を運転させ、ロック後に、前記第１分周部を
停止させ、ロック前およびロック後に、前記第２分周部
をして、前記設定分周比Ｎにて、分周を継続させる構成
とした。この様に、第１分周部を構成する主分周器の分
周比Ｎ１と、副分周器の分周比Ｎ２の積とならない、設
定分周比Ｎに対しても、第１分周部および第２分周部に
て並列して分周させる。そして、第２分周部は設定分周
比Ｎにて、常に分周を継続しているので、ロック検出後
に、出力信号の分周比を、Ｎ１×Ｎ２からＮへスムーズ
に変更できる。この様にスムーズに変更できるが故に、
ロックアップ時間を更に短縮できる。そしてロック後
に、第１分周部を停止させるので、消費時間が更に少な
くなる。また、分周比Ｎ１と分周比Ｎ２の積となり得る
設定分周比Ｎに対しても、立上り時に（ロック前に）、
第１分周部および第２分周部により分周させる事によ
り、ロックアップ時間が短くなる。そして立上り後に
（ロックアップ後に）、第２分周部のみで分周させる事
により、電力消費量を更に減らす事ができる。

【００８１】請求項４の本発明では、前記分配回路は、
前記各基準信号の発生タイミングに合わせて、前記各帰
還信号を出力し、前記各帰還信号と前記各基準信号を各
々、位相比較する複数の位相比較器を設けた。この構成
により、複数の位相比較器において、位相が異なる複数
の基準信号と、各帰還信号との比較は同一タイミングで
行われるので、位相比較が正確にできる。

【００８２】

【図面の簡単な説明】

【図１】本発明の実施の形態に係るＰＬＬ装置１のブロ
ック図である。

【図２】上記ＰＬＬ装置１に用いられる第１分周部２の
ブロック図である。

【図３】上記ＰＬＬ装置１に用いられる信号Ｑ１〜Ｑ５
のタイミングチャートである。

【図４】上記ＰＬＬ装置１に用いられる帰還信号ＦＶ１
〜ＦＶ８等のタイミングチャートである。

【符号の説明】

２ 第１分周部 ３ 発生手段 １２、１３、１４、１５、１６、１７、１８、１９ 位
相比較器 ２９ 電圧制御発振器 ３０ 主分周器 ３１ 副分周器 ３１ａ 第２分周部 ３２ 分配回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/23

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 位相が互いに異なる複数の基準信号を発
   生する発生手段と、電圧制御発振器の出力信号を各々、
   分周する第１分周部および第２分周部と、前記第１分周
   部および第２分周部が出力する各帰還信号と前記各基準
   信号を位相比較し、誤差信号を出力する位相比較器とを
   具備し、前記出力信号を分周比Ｎ１で分周する主分周器
   と、前記主分周器の出力を分周比Ｎ２で分周する副分周
   器と、前記副分周器の出力を複数の前記帰還信号に分配
   する分配回路とにより、前記第１分周部を構成し、前記
   主分周器および前記副分周器を、可変分周器又はカウン
   タにて構成した事を特徴とするＰＬＬ装置。
2. 【請求項２】 前記第２分周部を、設定分周比Ｎで分周
   する可変分周器にて構成し、前記分周比Ｎ１と前記分周
   比Ｎ２の積を、前記設定分周比Ｎ又はそれに近い値に一
   致させた事を特徴とする請求項１のＰＬＬ装置。
3. 【請求項３】 ロック前に、前記第１分周部を運転さ
   せ、ロック後に、前記第１分周部を停止させ、ロック前
   およびロック後に、前記第２分周部をして、前記設定分
   周比Ｎにて、分周を継続させる構成とした事を特徴とす
   る請求項２のＰＬＬ装置。
4. 【請求項４】 前記分配回路は、前記各基準信号の発生
   タイミングに合わせて、前記各帰還信号を出力し、前記
   各帰還信号と前記各基準信号を各々、位相比較する複数
   の位相比較器を設けた事を特徴とする請求項１のＰＬＬ
   装置。