KR100256838B1 - Pll 회로와 pll 회로용 노이즈 감소 방법 - Google Patents

Pll 회로와 pll 회로용 노이즈 감소 방법 Download PDF

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Abstract

주파수 분주기 출력(a2)은 DFF(9)의 D입력에 제공되고 주파수 분주기(7)로의 입력 클럭(a1)은 인버터(12)에의해 반전된후 DFF(9)의 C입력에 제공된다. 주파수 분주기 출력(b2)은 DFF(10)의 D입력에 제공되고, 주파수 분주기(8)로의 입력 클럭(b1)은 인버터(12)에 의해 반전된 후 DFF(10)의 입력(C)에 제공된다. DFF(9)의 Q출력과 DFF(10)의 Q출력은 출력 신호(a3)와 출력 신호(b3)로서 각각 위상 비교기(1)에 제공된다. 이런 방식으로, 주파수 분주기 출력(a2및 b2)은 입력 클럭(a1및 b2)의 이후의 반주기 지점에서 DFF(9 및 10)에 입력되고, 출력 신호(a3및 b3)로서 위상 비교기(1)에 제공된다.

Description

PLL 회로와 PLL 회로용 노이즈 감소 방법
본 발명은 PLL 회로에 관한 것이다. 특히, 본 발명은 PLL 주파수 합성기(synthesizer)의 노이즈를 감소시키기 위한 PLL 회로의 기술에 관한 것이다.
통상적으로, JP-A-127719/1992 호에 개시된 발명 등과 같은 PLL 회로가 사용되었다. PLL 회로는 전압 제어 발진기, 전압 제어 발진기의 출력 신호를 분주하기 위한 주파수 분주기, 주파수 분주기의 출력 신호의 위상과 기준 클럭의 위상을 비교하여 위상차를 검출하기 위한 위상 비교기, 위상 비교기의 출력 신호에 의해 구동되는 전하 펌프 회로, 및 전하 펌프 회로의 출력을 평활화하기 위한 루프 필터를 포함한다. PLL 회로는 루프 필터의 출력 전압을 기준으로 한 전압 제어 발진기의 주파수를 제어한다.
도 4는 JP-A-127719/1992 호에 개시된 PLL 회로의 개괄적인 구성으로 도시하고 있다. 도 4에 있어서, 참조번호 1은 위상 비교기이다. 참조번호 2는 전하 펌프이다. 참조번호 3은 루프 필터이다. 참조번호 4는 전압 제어 발진기(이하, VOC 로 함)이다. 참조번호 5는 프리스케일러(prescaler)이다. 참조번호 6은 기준 클럭 발생 장치이다. 참조번호 7은 제1주파수 분주기이다. 참조번호 8은 제2주파수 분주기이다. a1는 프리스케일러(5)의 출력 신호(입력 클럭의 주파수 분주기(7)로의 출력 신호)이다. b1은 기준 클럭 발생 장치(6)의 기준 클럭(입력 클럭의 주파수 멀티플라이어로의 클럭)이다. a2는 주파수 분주기(7)의 출력 신호(주파수 멀티플라이어 출력)이다. b2는 주파수 멀티플라이어(8)의 출력 신호(주파수 멀티플라이어 출력)이다.
PLL 회로에 있어서, VCO(4)의 출력 신호는 프리스케일러(5)에 의해 L로 분주된후, 주파수 분주기(7)에 의해 N으로 분주된다. 기준 클럭 발생장치(6)로부터의 기준 클럭은 주파수 분주기(8)에 의해 M으로 분주된다. L, M, 및 N 은 자연수이다. 위상 비교기(1)는 주파수 분주기 출력(a2및 b2)을 입력받아, a2및 b2의 위상차에 비례하는 전압을 출력한다. 전하 펌프(2)는 위상 비교기(1)의 출력 전압에 따라 구동된다. 루프 필터(3)는 전하 펌프(2)의 출력을 평활화하고 그 출력은 VCO(4)의 제어 전압이 된다. 이러한 방식으로, PLL(위상 고정 루프)은 구성되고, 부궤환이 입력 위상차를 안정화하기 위해 위상 비교기에 적용된다. VCO(4)의 출력 주파수(f0)는 여기서, f0= frx N·L/M 으로 계산된다. 이 식에서, fr은 기준 클럭 발생 장치(6)의 발생 주파수를 나타낸다.
그러나, 이와 같은 종래의 PLL 회로에 있어서, 주파수 분주기 출력(a2및 b2)이 위상 비교기(1)의 입력 신호롤 직접 사용된다. 그러므로, PLL 회로는 주파수 분주기(7 또는 8)의 논리값이 반전되고 큰 위상 노이즈가 VCO(4)의 출력에 더해질 때 발생되는 큰 바운스(bounce)와 오버슈트에 의해 초래되는 영향을 받게된다.
도 5a 내지 도 5e를 참고하여, 그 과정을 설명한다. 도 5a는 주파수 분주기(7 및 8)로의 입력 클럭(a2및 b2)을 도시하고 있다. 도 5b는 주파수 분주기(7 및 8)로부터의 주파수 분주기 출력(a2및 b2)을 도시하고 있다.
주파수 분주기(7 또는 8)가 입력 클럭(a1또는 b1)의 상승 에지(도 5a 에 t1으로 표시되어 있음)에 의해 트리거될 때, 주파수 분주기 출력 신호(a2또는 b2)(도 5b에 t2로 표시되어 있음)는 약간 나중에 바뀐다. 주파수 분주기(7 또는 8)의 논리값이 반전될 때 발생되는 큰 바운스 및 오버슈트에 의해 초래된 노이즈가 도 5c에 도시되어 있다. 이 노이즈는 주파수 분주기(7 및 8)로의 입력 클럭 a1,및 b1)이 활성화되고, 부합하여 주파수 분주기 출력 신호(a2및 b2)가 바뀐후에 바로 논리적으로 발생된다.
그러므로, 도 5d 및 도 5e의 확대도에 도시된 바와같아. 주파수 분주기(7 및 8) 내에 발생된 노이즈에 영향으로, 주파수 분주기 출력 신호(a2및 b2)의 위상에 지터(jitter)가 형성된다. 결과적으로, 위상이 비교되고 PLL 이 동작될 때, 고유 출력은 물론 별도의 노이즈 성분이 도 6에 도시된 VCO(4)의 출력에 포함된다.
본 발명의 목적은 상기 언급된 과제를 해결하는 것이다.
또한, 본발명의 목적은 주파수 분주기의 출력에 의해 발생된 전압 제어 발진기의 출력에 더해지는 위상 노이즈가 현저하게 감소된 PLL 회로 기술을 제공하는 것이다.
본 발명의 목적은 주파수 분주기에 의해 구성된 PLL 회로의 노이즈를 감소시키는 노이즈 감소 방법에 의해 성취된다. 상기 노이즈 감소 방법은 입력 제어전압에 따른 클럭 신호를 발생시키는 클럭 신호 발생 단계; 상기 클럭 신호의 상승 에지와 하강 에지중 어느것에 의해 트리거되는 것과 동시에 상기 클럭 신호를 분주하여 제1분주 신호를 발생시키는 주파수 분주 단계; 상기 클럭 신호의 상기 상승 에지와 하강 에지중의, 상기 주파수 분주 단계의 트리거로 사용되지 않은 하나에 의해 트리거됨과 동시에 상기 제1분주 신호를 받아서 상기 분주 신호를 지연시키는 지연 단계; 기준 주파수의 기준 클럭을 발생시키는 기준 클럭 발생 단계; 및 상기 지연된 분주 신호와 상기 기준 클럭사이의 위상차에 따라 제어 전압을 발생시키는 제어 전압 발생 단계로 이루어져 있다.
또한, 본 발명의 목적은 주파수 분주기에 의해 만들어진 PLL 회로내의 노이즈를 감소시키는 노이즈 감소 방법에 의해 성취된다. 상기 노이즈 감소 방법은, 입력 제어 전압에 따라 클럭 신호를 발생시키는 클럭 신호 발생 단계; 제1분주 신호를 프리스켈링하고 발생시키기 위해 상기 클럭 신호를 분주하는 제1주파수 분주 단계; 상기 제1분주 신호의 상기 상승 에지 및 하강 에지중의 하나에 의해 트리거되는 것과 동시에 상기 제1분주 신호를 분주하여 상기 제2분주 신호를 발생시키는 제2주파수 분주 단계; 상기 주파수 분주 단계의 트리거로 사용되지 않은 상기 제2신호의 상기 상승 에지와 하강 에지중의 하나에 의해 트리거되는 것과 동시에 상기 제2분주 신호를 지연시키는 지연 단계; 기준 주파수의 기준 클럭을 발생시키는 기준 클럭 발생 단계; 및 상기 지연된 제2분주 신호와 상기 기준 클럭사이의 위상차에 따라 제어 전압을 발생시키는 제어 전압 발생 단계로 이루어진다.
제1도는 본 발명의 실시예를 도시한 블록도.
제2a도에서 제2g도까지는 본 실시예의 동작을 설명하기 위한 시간 챠트.
제3도는 본 실시예의 에상 감소 효과를 설명하기 위한 도면.
제4도는 종래의 PLL 회로의 블록도.
제5a도에서 제5e도까지는 종래의 PLL 회로의 동작을 설명하기 위한 시간 챠트.
제6도는 종래의 PLL 회로의 문제점을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 위상 비교기 2 : 전하 펌프
3 : 루프 필터 4 : VCO
5 : 프리스케일러 6 : 기준 클럭 발생 장치
7, 8 : 주파수 분주기 9, 10 : DFF
11, 12 : 인버터
상기 언급된 방법에서, 노이즈 감소 방법은 상기 기준 클럭 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 것과 동시에 상기 기준 클럭을 분주하고 상기 제3분주 신호를 출력하는 제3주파수 분주 단계와; 상기 제3주파수 분주 단계의 트리거로 사용되지 않은 상기 기준 클럭 신호의 상기 상승 에지와 하강 에지중의 하나에 의해 트리거되는 것과 동시에 상기 제3분주 신호를 지연시켜 출력하는 제2지연 단계로 이루어지며, 상기 제어 전압 발생 단계는 상기 지연된 제2분주 신호와 상기 지연된 제3분주 신호사이의 위상차에 따라 제어전압을 발생시키는 단계를 포함한다.
상기 언급된 방법을 실현하기 위해서, 제1PLL 회로는 전압 제어 발진 수단, 상기 전압 제어 발진 수단의 출력 신호를 분주하고 출력하기 위해 전압 제어 발진 수단의 출력 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 주파수 분주 수단, 주파수 분주 수단의 출력 신호를 받아서 출력하기 위해 주파수 분주 수단의 트리거로서 사용되지 않은 전압 제어 발진 수단의 출력 신호의 상승에지와 하강 에지중의 하나에 의해 트리거되는 플립플롭과, 기준 클럭 발생 수단, 입력으로서 기준 클럭 발생 수단로부터의 기준 클럭과 플립플롭 수단로부터의 출력신호를 인식하여 위상차에 따라 전압을 출력하기 위한 위상 비교 수단, 및 위상비교 수단으로부터의 출력 전압을 평활화하고 그 출력 전압을 전압 제어 발진 수단의 제어 전압으로 하기 위한 평활화 수단을 포함한다.
제1PLL 회로에 있어서, 주파수 분주 수단이 전압 제어 발진 수단의 출력신호의 상승 에지에 의해 트리거되는 경우에, 플립플롭 수단은 전압 제어 발진 수단의 출력 신호의 하강 에지에 의해 트리거되어 주파수 분주 수단의 출력 신호를 받아서 출력한다.
또한, 제1PLL 회로에 있어서, 전압 제어 발진 수단은 도 1의 VCO(4)에 해당한다. 주파수 발진 수단은 주파수 분주기(7)에 해당한다. 플립플롭 수단은 인버터(11)와 DFF(9)에 해당한다. 기준 클럭 발생 수단은 기준 클럭 발생 장치(6)에 해당한다. 위상 비교 수단은 위상 비교기(1)에 해당한다. 평활화 수단은 전하 펌프(2)와 루프 필터(3)에 해당한다.
제2PLL 회로는 전압 제어 발진 수단, 전압 제어 발진 수단의 출력 신호를 분주하여 출력하기 위한 프리스케일러, 프리스케일러의 출력 신호를 분주하여 출력하기 위한 프리스케일러의 출력 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 주파수 분주 수단, 주파수 분주 수단의 출력 신호를 받아서 출력하기 위해 주파수 분주 수단의 트리거로서 사용되지 않은 프리스케일러의 출력 신호의 상승에지와 하강 에지중의 어느 하나에 의해 트리거되는 플립플롭 수단, 기준 클럭 발생 수단, 입력으로서 기준 클럭 발생 수단로부터의 기준 클럭과 플립플롭으로부터의 출력 신호를 인식하여 위상차에 따라 전압을 출력하기 위한 위상 비교 수단, 및 위상 비교 수단으로부터 출력 전압을 평활화하고 그 출력 전압을 전압 제어 발진 수단의 제어 전압으로 위한 평활화 수단을 구비한다.
제2PLL 회로에서, 주파수 분주 수단이 프리스케일러의 출력 신호의 상승에지에 의해 트리거될 때, 플리플롭 수단은 프리스케일러의 출력 신호의 상승 에지에 의해 트리거되고 주파수 분주 수단의 출력 신호를 받아서 출력한다.
또한, 제2PLL 회로에서, 전압 제어 발진 수단은 도 1의 VCO(4)에 해당한다. 프리스케일러는 프리스케일(5)에 해당한다. 주파수 분주 수단은 주파수 분주기(7)에 해당한다. 플리플롭 수단은 인버터(11)와 DFF(9)의 트리거로서 사용되지 않은 제어 전압 발진 장치에 해당한다. 기준 클럭 발생 수단은 기준 클럭 발생 장치(6)에 해당한다. 위상 비교 수단은 전하 펌프(2)와 루프 필터(3)에 해당한다.
제3PLL 회로는 전압 제어 발진 수단, 전압 제어 발진 수단의 출력 신호를 분주하여 출력하기 위해 전압 제어 발진 수단의 출력 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 제1주파수 분주 수단, 제1주파수 분주 수단의 출력 신호를 받아서 출력하기 위해 제1주파수 분주 수단의 트리거로서 사용되지 않은 전압 제어 발진 수단의 출력 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 제1플립플롭 수단, 기준 클럭 발생 수단, 기준 클럭 발생 수단로부터 기준 클럭을 분주하여 출력하기 위해 기준 클럭 발생수단의 기준 클럭의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 제2주파수 분주 수단와, 제2주파수 분주 수단의 출력 신호를 받아서 출력하기 위해 제2주파수 분주 수단의 트리거로서 사용되지 않은 기준 클럭 발생 수단의 기준 클럭의 상승에지와 하강 에지중의 어느하나에 의해 트리거되는 제2풀립플롭 수단, 입력으로서 제1플립플롭으로부터의 출력 신호와 제2플립플롭 수단으로부터의 출력 신호를 인식하여 위상차에 따라 전압을 출력하기 위한 위상 비교 수단, 및 위상 비교 수단으로부터 출력 신호를 평활화하고 그 출력 전압을 전압 제어 발진 수단의 제어 전압으로 하기 위한 평활화 수단을 구비한다.
제3PLL 회로에서, 제1주파수 분주 수단이 전압 제어 발진 수단의 출력신호의 상승 에지에 의해 트리거될 때, 제1플립플롭 수단은 전압 제어 발진 수단의 상승 에지에 의해 트리거되고 제1주파수 분주 수단의 출력 신호를 받아서 출력한다. 또한, 제2주파수 분주 수단이 기준 클럭의 상승 에지에 의해 트리거될 때, 제2플립플롭 수단은 기준 클럭의 하강 에지에 의해 트리거되고 제2주파수 분주 수단의 출력 신호를 받아서 출력한다.
제3PLL 회로에서, 전압 제어 발진 수단은 도 1의 VCO(4)에 해당한다. 제1주파수 분주 수단은 주파수 분주기(7)에 해당한다. 제1플립플롭 장치는 인버터(11)와 DFF(9)에 해당한다. 기준 클럭 발생 수단은 기준 클럭 발생 장치(6)에 해당한다. 제2주파수 분주 수단은 주파수 분주기(8)에 해당한다. 제2플립플롭 수단은 인버터(12)와 DFF(10)에 해당한다. 위상 비교 수단은 위상 비교기(1)에 해당한다. 평활화 수단은 전하 펌프(2)와 루프 필터(3)에 해당한다.
제4PLL 회로는 전압 제어 발진 수단, 전압 제어 발진 장치의 출력 신호를 분주하여 출력하기 위한 프리스케일러, 프리스케일러의 출력 신호를 분주하여 출력하기 위한 프리스케일러의 출력 신호의 상승 에지와 하강 에지중의 어느 하나에 의해 트리거되는 제1주파수 분주 수단, 제1주파수 분주 수단의 출력 신호를 받아서 출력하기 위해 제1주파수 분주 수단의 트리거로서 사용되지 않은 프리스케일러의 출력 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거된 제1플립플롭 수단, 기준 클럭 발생 수단, 기준 클럭 발생 수단의 기준 클럭을 분주하여 출력하기 위해 기준 클럭 발생 수단의 기준 클럭의 상승 에지와 하강 에지중의 어느 하나에 의해 트리거되는 제2주파수 분주 수단, 제2주파수 분주 수단의 출력 신호를 받아서 출력하기 위해 제2주파수 분주 수단의 트리거로 사용되지 않은 기준 클럭 발생 수단의 기준 클럭의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 제2플립플롭 수단, 입력으로서 제1플립플롭 수단으로부터의 출력 신호와 제2플립플롭 수단으로부터 출력 신호를 인식하여 위상차에 따라 전압을 출력하기 위한 위상 비교 수단, 및 위상 비교 수단으로부터 출력 전압을 평활화하고 그 출력 전압을 전압 제어 발진 수단의 제어 전압으로 하기 위한 평활화 수단을 구비한다.
제4회로에서, 제1주파수 분주 수단이 프리스케일러의 출력 신호의 상승에지에 의해 트리거될 때, 제1플립플롭 수단은 프리스케일러의 출력 신호의 상승 에지에 의해 트리거되고 제1주파수 분주 수단의 출력 신호를 받아서 출력한다. 또한, 제2주파수 분주 수단이 기준 클럭의 상승 에지에 의해 트리거될때, 제2플립플롭 수단은 기준 클럭의 상승 에지에 의해 트리거되고, 제2주파수 분주 수단의 출력 신호를 받아서 출력한다.
제4PLL 회로에서, 전압 제어 발진 수단은 도 1의 VCO(4)에 해당한다. 프리스케일러는 프리스케일러(5)에 해당한다. 제1주파수 분주 수단은 주파수 분주기(7)에 해당한다. 제1플립플롭 수단은 인버터(11)와 DFF(9)에 해당한다. 기준 클럭 발생 수단은 기준 클럭 발생 장치(6)에 해당한다. 제2주파수 분주 수단은 주파수 분주기(8)에 해당한다. 제2플립플롭 수단은 인버터(12)와 DFF(10)에 해당한다. 위상 비교 수단은 위상 비교기(1)에 해당한다. 평활화 수단은 전하 펌프(2)와루프 필터(3)에 해당한다.
본 발명의 본 목적과 다른 목적들, 특징 및 이점은 도면을 참조로 한 하기의 상세한 설명에 의해 더욱 분명해 질 것이다.
실시예를 참조하여, 본 발명을 상세히 설명된다. 도 1은 본 발명의 실시예를 도시한 PLL 회로의 블록도이다. 도 1 및 도 4에 있어서, 동일한 구성물은 동일한 참조번호로 표시하였으며, 도 4의 동일한 구성물에 대해서는 설명을 생략하였다.
본 실시예에 있어서, D 플립플롭(이하, DFF 로 함)(9 및 10) 과 인버터(11 및 12)가 도 4에 도시된 종래의 회로 구성물에 더해진다. 주파수 분주기 출력(a2)은 DFF(9)의 D입력에 제공된다. 주파수 분주기(7)로의 입력 클럭(a1)은 인버터(11)에 의해 반전된후 DFF(9)의 C입력에 제공된다. 주파수 분주기 출력(b2)은 DFF(10)의 D입력에 제공된다. 주파수 분주기(8)로의 입력 클럭(b1)은 인버터(12)에 의해 반전된후 DFF(10)의 C입력에 제공된다. DFF(9)의 Q출력과 DFF(10)의 Q출력은 각각 출력 신호(a3및 b3)로서 위상 비교기(1)에 제공된다.
PLL 회로의 DFF(9)에서, 주파수 분주기 출력(a2)은 인버터(11)에 의해 입력 클럭(a1)을 반전시킴으로서 발생된 클럭과 동기이며, 입력(a2)은 출력신호(a3)로서 위상 비교기(11)로 출력된다.
DFF(10)에서, 주파수 분주기 출력(a2및 b2)은 주파수 분주기(8)로 보내질 입력 클럭(b1)을 인버터(12)에 의해 반전시켜 발생되는 클럭과 동기이며, 입력(b2)은 출력 신호(b3)로서 위상 비교기(1)로 출력된다. DFF(9 및 10)와 주파수 분주기(7 및 8)가 구동 클럭의 상승 에지에 의해 트리거될 때, 주파수 분주기(7 및 8)는 각각 입력 클럭(a1및 b1)의 상승 에지에 의해 트리거된다. DFF(9 및 10)는 입력 클럭(a1및 b1)의 상승 에지에 의해 트리거된다.
도 2를 참고하여 그 동작을 설명한다. 도 2a 내지 2e 는 도 5a 내지 도 5e 에 해당하고, 도 2f 및 도 2g는 플립플롭(9 및 10)의 출력 신호(a3및 b3) 를 나타낸다. 시간 챠트에 도시된 바와 같이, DFF(9)에서, 주파수 분주기 출력(a2)은 입력 클럭(a1)의 이후의 반주기의 f3에서 입력되어 출력 신호(a3)로서 사용된다. DFF(10)에서, 주파수 분주기 출력(b2)은 입력 클럭(b1)의 이후의 반주기 t3 에서 입력되어 출력 신호(b3)로 사용된다.
도 2d, 도 2e 및 도 2g는 도 2b, 도 2c, 도 2f가 각각 확대된 것이다. 도 2d, 도 2e 및 도 2g에 도시된 바와 같이, 이 PLL 회로에서, 주파수 분주기(7 및 8) 내의 노이즈로 인해, 주파수 분주기 출력(a2및 b2)에 위상 지터가 발생된다. 그러나, 주파수 분주기 출력(a2및 b2)이 입력 클럭(a1및 b1)의 이후의 반주기 지점에서 DFF(9 및 10)에 입력될 때, 위상 지터는 상당히 감소된다. 이러한 방식로, VCO(4)의 출력에 더해진 위상 노이즈는 도 3에 도시된 바와 같이 크게 감소된다.
이 실시예에서, DFF(9 및 10)와 주파수 분주기(7 및 8)는 구동 클럭의 상승 에지와 함게 트리거되고 하강 에지가 대신에 사용될 수 있다. 또한, 이 실시예에서, 프리스케일러(5)는 주파수 분주기(7)에 앞서 세트되며, 프리스케일러(5)는 생략될 수 있다. 또한, 이 실시예에서, 기준 클럭 발생 장치(6)의 발생 주파수(fr)가 하이이고, 주파수 분주기(8)와, DFF(10) 및 인버터(12)가 발생 장치(6)의 발생 주파수(fr)에 대해 로우값을 지정함으로서 생략될 수 있다면, 주파수 분주기(8)와, DFF(10)와 인버터(12)는 기준 클럭(b1)에 대해 세트된다.
상기 설명된 바와 같이, 본 발명에서, 주파수 분주 장치의 출력 신호는 노이즈가 작을 때의 타이밍에서 플립플롭 장치로 전달되어 위상 비교 장치에 제공된다. 결과적으로, 주파수 분주기의 노이즈에 의해 발생된 전압 제어 발진기의 출력에 더해진 위상 노이즈는 현저하게 감소된다.

Claims (8)

  1. 입력 제어 전압에 따른 주파수의 신호를 발생시키고 출력하기 위한 전압 제어 발진장치; 상기 전압 제어 발진 장치의 상기 출력 신호를 분주하기 위해, 상기 전압 제어 발진 장치의 출력 신호의 상승 에지와 하강 에지중의 어느 하나에 의해 트리거되는 주파수 분주 장치; 상기 주파수 분주 장치의 상기 출력 신호를 받아서 출력하기 위해 상기 전압 제어 발진 장치의 상기 출력 신호의 상기 상승 에지와 하강 에지중, 상기 주파수 분주 장치의 트리거로서 사용되지 않은 에지에 의해 트리거되는 플립플롭 장치; 기준 주파수의 기준 클럭을 발생시키기 위한 기준 클럭 발생 장치; 상기 플립플롭 장치의 출력 신호와 상기 기준 클럭사이의 위상차에 따른 전압을 출력하기 위한 위상 비교 장치; 및 상기 위상 비교 장치의 출력 전압을 평활화하고 상기 평활화된 전압을 상기 전압 제어 발진 장치의 제어 전압으로서 출력하기 위한 평활화 장치를 구비하는 것을 특징으로 하는 PLL 회로.
  2. 입력 제어 전압에 따른 주파수의 신호를 발생시키고 출력하기 위한 전압 제어 발진 장치; 상기 전압 제어 발진 장치의 상기 출력 신호를 분주하기 위한 프리스케일러; 상기 프리스케일러의 출력 신호를 분주하여 출력하기 위해 상기 프리스케일러의 상기 출력 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 주파수 분주 장치; 상기 주파수 분주 장치의 상기 출력 신호를 받아서 출력하기 위해 상기 프리스케일러의 상기 출력 신호의 상기 상승 에지와 하강 에지중, 상기 주파수 분주장치의 트리거로서 사용되지 않은 에지에 의해 트리거되는 플립플롭 장치; 기준 주파수의 기준 클럭을 발생시키기 위한 기준 클럭 발생 장치; 상기 플립플롭 장치의 상기 출력 신호와 상기 기준 클럭사이의 위상차에 따른 전압을 출력하기 위한 위상 비교 장치; 및 상기 위상 비교 장치의 출력 전압을 평활화하고 상기 평활화된 전압을 상기 전압 제어 발진 장치의 제어 전압으로서 출력하기 위한 평활화 장치를 구비하는 것을 특징으로 하는 PLL 회로.
  3. 입력 제어 전압에 따른 주파수의 신호를 발생시키고 출력하기 위한 전압 제어 발진 장치; 상기 전압 제어 발진 장치의 상기 출력 신호를 분주하기 위해, 상기 전압 제어 발진 장치의 상기 출력 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 제1주파수 분주 장치; 상기 제1주파수 분주 장치의 상기 출력 신호를 받아서 출력하기 위해 상기 전압 제어 발진 장치의 상기 출력 신호의 상기 상승 에지와 하강 에지중, 상기 제1주파수 분주 장치의 트리거로서 사용되지 않은 에지에 의해 트리거되는 제1플립플롭 장치; 기준 주파수의 기준 클럭을 발생시키기 위한 기준 클럭 발생 장치; 상기 기준 클럭을 분주하기 위해 상기 기준 클럭의 상승 에지와 하강 에지중의 어느 하나에 의해 트리거되는 제2주파수 분주 장치; 상기 제2주파수 분주 장치의 상기 출력 신호를 받아서 출력하기 위해 상기 기준 클럭 발생 장치로부터의 상기 기준 클럭의 상승 에지와 하강 에지중, 상기 주파수 분주 장치의 트리거로서 사용되지 않은 에지에 의해 트리거되는 제2플립플롭 장치; 상기 제1플립플롭 장치의 상기 출력 신호와 상기 제2플립플롭 장치의 상기 출력 신호사이의 위상차에 따른 전압을 출력하기 위한 위상 비교 장치; 및 상기 위상 비교 장치의 출력 전압을 평활화하고 상기 평활회된 전압을 상기 전압 제어 발진 장치의 제어 전압으로서 출력하기 위한 평활화 장치를 구비하는 것을 특징으로 하는 PLL 회로.
  4. 입력 제어 전압에 따른 주파수의 신호를 발생시키고 출력하기 위한 전압 제어 발진 장치; 상기 전압 제어 발진 장치의 상기 출력 신호를 분주하고 출력하기 위한 프리스케일러; 상기 프리스케일러의 상기 출력 신호를 분주하기 위해, 상기 프리스케일러의 상기 출력 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 제1주파수 분주 장치; 상기 제1주파수 분주 장치의 상기 출력 신호를 받아서 출력하기 위해 상기 프리스케일러의 상기 출력 신호의 상기 상승 에지와 하강 에지중, 상기 제1주파수 분주 장치의 트리거로 사용되지 않은 에지에 의해 트리거되는 제1플립플롭 장치; 기준 주파수의 기준 클럭을 발생시키기 위한 기준 클럭 발생 장치; 상기 기준 클럭 발생 장치로부터 상기 기준 클럭을 분주하고 출력하기 위해, 상기 기준 클럭의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 제2주파수 분주 장치; 상기 제2주파수 분주 장치의 상기 출력 신호를 받아서 출력하기 위해 상기 기준 클럭 발생 장치로부터의 상기 기준 클럭의 상기 상승 에지와 하강 에지중, 상기 제2주파수 분주 장치의 트리거로 사용되지 않은 에지에 의해 트리거되는 제2플립플롭 장치; 상기 제1플립플롭 장치의 상기 출력 신호와 상기 제2플립플롭 장치의 상기 출력 신호사이의 위상차에 따른 전압을 출력시키기 위한 위상 비교 장치; 및 상기 위상 비교 장치의 상기 출력 전압을 평활화하고 상기 평활화된 전압을 상기 전압 제어 발진 장치의 제어 전압으로서 출력하기 위한 평활화 장치를 구비하는 것을 특징으로 하는 PLL 회로.
  5. 주파수 분주기에 의해 만들어진 PLL 회로내의 노이즈를 감소시키는 노이즈 감소 방법에 있어서, 입력 제어 전압에 따른 클럭 신호를 발생시키는 클럭 신호 발생 단계; 상기 클럭 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 것과 동시에 상기 클럭 신호를 분주하여 제1분주 신호를 발생시키는 주파수 분주 단계; 상기 클럭 신호의 상기 상승 에지와 하강 에지중, 상기 주파수 분주 단계의 트리거로서 사용되지 않은, 에지에 의해 트리거되는 것과 동시에 상기 제1분주 신호를 받아서 상기 분주 신호를 지연시키는 지연 단계; 기준 주파수의 기준 클럭을 발생시키는 기준 클럭 발생 단계; 상기 지연된 분주 신호와 상기 기준 클럭사이의 위상차에 따른 제어 전압을 발생시키는 제어 전압 발생 단계; 및 제어 전압을 평활화하는 단계를 포함하는 것을 특징으로 하는 노이즈 감소 방법.
  6. 제5항에 있어서, 상기 기준 클럭의 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 것과 동시에 상기 기준 클럭 신호를 분주하여 제2분주 신호를 출력하는 제2주파수 분주 단계 및 상기 기준 클럭의 상기 상승 에지와 하강 에지중, 상기 제2주파수 분주 단계의 트리거로 사용되지 않은, 에지에 의해 트리거된 후에 상기 제2분주 신호를 받아서 상기 제2분주 신호를 지연시키고 출력하는 제2지연 단계를 추가로 포함하며, 상기 제어 전압 발생 단계는 상기 지연된 제1분주 신호와 상기 지연된 제2분주 신호사이의 위상차에 따라 제어 전압을 발생시키는 단계를 포함하는 것을 특징으로 하는 노이즈 감소 방법.
  7. 주파수 분주기에 의해 만들어진 PLL 회로내의 노이즈를 감소시키는 노이즈 감소 방법에 있어서, 입력 제어 전압에 따른 클럭 신호를 발생시키는 클럭 신호 발생 단계; 제1분주 신호를 프리스케일링하고 발생시키기 위해 상기 클럭 신호를 분주하는 제1주파수 분주 단계; 상기 제1분주 신호의 상기 상승 에지와 하강 에지중의 어느하나에 의해 트리거되는 것과 동시에 상기 제1분주 신호를 분주하여 상기 제2분주 신호를 발생시키는 제2주파수 분주 단계; 상기 제2신호의 상기 상승 에지와 하강 에지중, 상기 주파수 분주 단계의 트리거로서 사용되지 않은 에지에 의해 트리거되는 것과 동시에 상기 제2분주 신호를 지연시키는 지연 단계; 기준 주파수의 기준 클럭을 발생시키는 기준 클럭 발생 단계; 상기 지연된 제2분주 신호와 상기 기준 클럭사이의 위상차에 따른 제어 전압을 발생시키는 제어 전압 발생 단계; 및 제어 전압을 평활화하는 단계를 포함하는 것을 특징으로 하는 노이즈 감소 방법.
  8. 제7항에 있어서, 상기 기준 클럭 신호의 상승 에지와 하강 에지중의 어느하나에 의해 트리거 되는 것과 동시에 상기 기준 클럭을 분주하여 상기 제3분주 신호를 출력하는 제3주파수 분주 단계 및 상기 기준 클럭 신호의 상기 상승 에지와 하강 에지중, 상기 제3주파수 분주 단계의 트리거로서 사용되지 않은 에지에 의해 트리거되는 것과 동시에 상기 제3분주 신호를 지연시켜 출력하는 제2지연 단계를 추가로 포함하며, 상기 제어 전압 발생 단계는 상기 지연된 제2분주 신호와 상기 지연된 제3분주 신호사이의 위상차에 따라 제어 전압을 발생시키는 단계를 포함하는 것을 특징으로 하는 노이즈 감소 방법.
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