JP2859082B2 - ビットクロック再生装置 - Google Patents

ビットクロック再生装置

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JP2859082B2 JP5113559A JP11355993A JP2859082B2 JP 2859082 B2 JP2859082 B2 JP 2859082B2 JP 5113559 A JP5113559 A JP 5113559A JP 11355993 A JP11355993 A JP 11355993A JP 2859082 B2 JP2859082 B2 JP 2859082B2
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  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はビットクロック再生装置
に関し、特にＰＣＭデータの受信装置等において用いら
れるビットクロック再生装置に関する。
【０００２】
【従来の技術】従来のＰＣＭ受信装置におけるビットク
ロック再生装置は、図７（ａ）に示されるように、Ｔ／
２パルス発生器１と、ＥＸＯＲ回路５と、ループフィル
タ・電圧比較器９と、基準電圧源１０と、電圧制御発振
器１１と、１／２分周器１２と、Ｄ型フリップフロップ
回路１３および１５と、時定数調整回路１４とを備えて
構成されている。また、図７（ｂ）は、上記のＴ／２パ
ルス発生器１の一例を示す回路図である。
【０００３】図８（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）および（ｉ）、図９
（ａ）、（ｂ）、（ｃ）および（ｄ）、および図１０
（ａ）、（ｂ）、（ｃ）および（ｄ）は、本従来例にお
ける各部の動作波形を示すタイミング図である。
【０００４】図７（ａ）において、入力データ信号１０
１は、Ｔ／２パルス発生器１とＤ型フリップフロップ回
路１５に入力される。Ｔ／２パルス発生器１において
は、入力データ信号１０１の最短繰返し周期Ｔの１／２
のパルス信号１０３が両エッジにおいて生成され、ＥＸ
ＯＲ回路２の一方の入力端に入力される。他方、電圧制
御発振器１１においては、周期Ｔを１波長とする周波数
の２倍の周波数で発振しており、その発振出力１０４は
１／２分周器１２において周期Ｔを１波長とする周波数
に分周されて信号１０５として出力され、ＥＸＯＲ回路
２のもう一方の入力端に入力される。ＥＸＯＲ回路２に
おいては、図８（ｃ）、（ｅ）および（ｆ）に示される
ように、パルス信号１０３と信号１０５の位相比較が行
われ、その位相差に比例した平均電圧の信号１０６が出
力されてループフィルタ・電圧比較器９に入力される。
ループフィルタ・電圧比較器９においては、ループフィ
ルタにより前記信号１０６に対する平滑作用が行われ、
前記位相差に比例した平均値電圧が出力されて電圧比較
器に入力される。この電圧比較器においては当該平均値
電圧と基準電圧源１０の基準電圧が比較され、その比較
結果は信号１０８として出力されて、前述の電圧制御発
振器１１の発振周波数に対する制御信号として入力され
る。この位相同期系を介して、電圧制御発振器１１の発
振周波数は、入力データ信号１０１の速度に対して常に
追随するように制御される。なお、上記の位相同期系に
おいては、入力データ信号１０１のエッジ成分を検出し
て位相比較を行う位相同期系が用いられており、入力デ
ータ信号１０１の速度が１／２分周器１２の出力信号１
０５に対して遅い時には、図９（ａ）、（ｂ）、（ｃ）
および（ｄ）に示されるように、ＥＸＯＲ回路２より出
力される信号１０６の平均値電圧と基準電圧との比較結
果（図９（ｄ）参照）は、相対的にレベル低下傾向とな
り、また、逆に入力データ信号１０１の速度が１／２分
周器１２の出力信号１０５に対して速い時には、図１０
（ａ）、（ｂ）、（ｃ）および（ｄ）に示されるよう
に、ＥＸＯＲ回路２より出力される信号１０６の平均値
電圧と基準電圧との比較結果（図１０（ｄ）参照）は、
相対的にレベル上昇傾向となる。
【０００５】他方において、Ｄ型フリップフロップ回路
１３においては、電圧制御発振器１１の発振出力１０４
のエッジを利用して、１／２分周器１２から出力される
信号１０５よりＴ／４だけ位相の遅れたビットクロック
１０９が生成される。また、Ｄ型フリップフロップ回路
１５においては、入力データ信号１０１は、当該ビット
クロック１０９のエッジを介して位相の中央部において
ラッチされ、データ信号１１０として出力される。これ
により、ジッタおよびノイズ等の影響により変動のある
入力データ信号１０１のエラーレートが最小となるよう
に動作する。
【０００６】
【発明が解決しようとする課題】上述した従来のビット
クロック再生装置においては、現実には、非同期で入力
される入力データ信号１０１に対して、Ｔ／２パルス発
生器１において正確且つ安定したＴ／２パルス１０３を
生成して出力することは困難である。従来のＴ／２パル
ス発生器１は、一般的には、図７（ｂ）に示されるよう
に、入力データ信号１０１に対応して、インバータ１９
および２１と、遅延時間がＴ／２である遅延回路２０
と、ＥＸＯＲ回路４とにより構成される回路を用いるこ
とにより、正確にＴ／２パルスを生成する努力が払われ
ているが、この遅延回路２０は個別部品であり、それ自
体をＬＳＩ化することが不可能であるだけではなく、機
能単位のコストの点を考慮しても非常に高価格であり、
また装置の小型化の要求に対しても占有面積および容積
が過大になるという点において実用上不適格であるとい
う欠点がある。
【０００７】また、Ｄ型フリップフロップ回路１５にお
いて、入力データ信号１０１を正確の中央部においてラ
ッチするためには、１／２分周器１２の出力１０５を、
正確にＴ／２遅らせたビットクロック１０９が必要とな
り、このために電圧制御発振器１１の発振出力１０４の
デューティ比を、極力５０％にすることが求められてい
るが、従来の回路構成においては、その実現が困難であ
るという欠点がある。
【０００８】
【課題を解決するための手段】本発明のビットクロック
再生装置は、最短周期ＴのＰＣＭデータ信号を対象とす
るビットクロック再生装置において、所定の時定数調整
信号によりパルス幅を調整されるエッジ検出型フリップ
フロップ回路を含み、前記ＰＣＭデータ信号を入力し
て、前記最短周期Ｔの１／２に相当するパルス幅のパル
ス信号を生成して出力するＴ／２パルス発生器と、基準
発振周波数を（２／Ｔ）とし、所定の周波数制御信号を
受けて、当該周波数制御信号の電位レベルに応じて発振
周波数を制御される電圧制御発振器と、前記電圧制御発
振器の発振出力を入力して、当該電圧制御発振器の発振
周波数を１／２に分周して生成される分周信号を出力す
る１／２分周器と、前記Ｔ／２パルス発生器より出力さ
れるパルス信号と、前記１／２分周器より出力される分
周信号を入力し、これらの両信号の位相差を検出して、
所定の位相比較パルス信号を出力するＥＸＯＲ回路と、
前記位相比較パルス信号を入力して平滑化して得られる
平均電圧値を、所定の基準電圧と比較照合して、当該電
圧比較結果による電位レベルを、前記周波数制御信号と
して出力するループフィルタ・電圧比較器と、前記分周
信号を入力し、クロック端子に入力される前記電圧制御
発振器の発振出力を介して、当該分周信号の位相をＴ／
４遅延させてビットクロックとして出力する第１のＤ型
フリップフロップと、前記第１のＤ型フリップフロップ
より出力されるビットクロックを介して、前記ＰＣＭデ
ータ信号を入力してラッチし、データ出力信号として出
力する第２のＤ型フリップフロップ回路とを備えること
を特徴としている。
【０００９】なお、前記Ｔ／２パルス発生器は、前記Ｐ
ＣＭデータ信号のエッジを検出して、当該エッジのタイ
ミングにおいて起動し、前記時定数調整信号を介して調
整されるパルス幅のパルス信号を生成して出力するモノ
マルチバイブレータと、前記ＰＣＭデータ信号を入力
し、前記モノマルチバイブレータより出力されるパルス
信号を介して、当該ＰＣＭデータ信号の位相をＴ／２遅
延させて出力するＤ型フリップフロップ回路と、前記Ｐ
ＣＭデータ信号と前記Ｄ型フリップフロップ回路より出
力される遅延データ信号とを入力して、これらの両信号
の排他的論理和をとって出力するＥＸＯＲ回路とを備え
て構成してもよい。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１１】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、エッジ検
出モノマルチバイブレータ２、Ｄ型フリップフロップ回
路３およびＥＸＯＲ回路４を含むＴ／２パルス発生器１
と、ＥＸＯＲ回路５と、インバータ６と、抵抗７および
８と、ループフィルタ・電圧比較器９と、基準電圧源１
０と、電圧制御発振器１１と、１／２分周器１２と、Ｄ
型フリップフロップ回路１３および１５と、時定数調整
回路１４とを備えて構成される。
【００１２】また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）、図３（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）、および図４（ａ）、（ｂ）、（ｃ）、（ｄ）お
よび（ｅ）は、本実施例における各部の動作波形を示す
タイミング図である。
【００１３】図１において、磁気テーブ等の記録媒体ま
たは通信回線等より再生された入力データ１０１は、Ｔ
／２パルス発生器１に含まれるエッジ検出モノマルチバ
イブレータ２、Ｄ型フリップフロップ回路３およびＥＸ
ＯＲ回路４の一方の入力端と、Ｄ型フリップフロップ回
路１５に入力される。エッジ検出モノマルチバイブレー
タ２においては、入力データ信号１０１の最短繰返し周
期Ｔの１／２の時間信号が生成され、Ｄ型フリップフロ
ップ回路３に対しクロックとして入力される。Ｄ型フリ
ップフロップ回路３の出力１０２（図２（ｂ）参照）
は、ＥＸＯＲ回路４のもう一方の入力端に入力される。
ＥＸＯＲ回路４においては、図２（ａ）、（ｂ）および
（ｃ）に示されるように、入力データ信号１０１とＤ型
フリップフロップ回路３の出力１０２の位相比較が行わ
れ、その位相差に対応するパルス信号１０３が出力され
て、ＥＸＯＲ回路５の一方の入力端に入力される。
【００１４】他方、電圧制御発振器１１においては、周
期Ｔを１波長とする周波数の２倍の周波数（２／Ｔ）で
発振しており、その発振出力１０４は１／２分周器１２
において周期Ｔを１波長とする周波数（１／Ｔ）に分周
されて信号１０５として出力され、ＥＸＯＲ回路５のも
う一方の入力端に入力され、またバッファ回路６にも入
力される。ＥＸＯＲ回路５においては、図２（ｃ）、
（ｅ）および（ｆ）に示されるように、前記信号１０３
と信号１０５の位相比較が行われ、その位相差に対応す
るパルス信号１０６が出力されて、抵抗７を介してルー
プフィルタ・電圧比較器９に入力される。また、信号１
０５もバッファ回路６および抵抗８を介してループフィ
ルタ・電圧比較器９に入力される。ここにおいて、抵抗
７、８およびバッファ回路６を用いる理由は、ジッタ等
を抑圧して再生ビットクロックの品質を高めることを目
的としており、ＥＸＯＲ回路５の出力が電圧出力の場合
においては、通常抵抗７および８の抵抗値は同一として
使用されるが、システム動作上においては、抵抗７を短
絡して、バッファ回路６と抵抗８とは除去しても動作は
可能である。またＥＸＯＲ回路５とバッファ回路６の出
力が電流出力の場合には、元来抵抗７および８の双方と
もに短絡してもよく、システム動作上においては、バッ
ファ回路６と抵抗８は除去しても問題はない。
【００１５】ループフィルタ・電圧比較器９において
は、ループフィルタにより前記信号１０６に対する平滑
作用が行われ、前記位相差に比例した平均値電圧が出力
されて電圧比較器に入力される。この電圧比較器におい
ては当該平均値電圧と基準電圧源１０の基準電圧とが比
較され、この電圧比較結果は信号１０８として出力され
て、前述の電圧制御発振器１１の発振周波数に対する制
御信号として出力されている。この位相同期系を介し
て、電圧制御発振器１１の発振周波数は、入力データ１
０１の速度に対して常に追随するように制御される。電
圧制御発振器１１の発振出力１０４は、Ｄ型フリップフ
ロップ回路１３に対しても入力されており、Ｄ型フリッ
プフロップ回路１３においては、図２（ｄ）、（ｅ）お
よび（ｉ）に示されるように、当該発振出力１０４のエ
ッジを利用して１／２分周器１２の出力１０５のタイミ
ングよりもＴ／２だけ時間位相の遅れたビットクロック
１０９が生成されて出力される。またＤ型フリップフロ
ップ回路１５においては、当該ビックロック１０９をク
ロックとして流用入力し、入力データ信号１０１の位相
の中央部において当該データ信号をラッチし、その出力
をデータ信号１１０として出力する。また、この時点に
おいては、エッジ検出型マルチバイブレータ２および電
圧制御発振器１１は、一つの時定数調整回路１４を介し
て、その時定数および周波数の初期調整が行われるよう
に回路が形成されている。
【００１６】次に、５０％デューティ出力が得られるエ
ミッタ結合型マルチバイブレータを例として、エッジ検
出型モノマルチバイブレータ２および電圧制御発振器１
１の関係について説明する。図５に示されるように、エ
ッジ検出型モノマルチバイブレータ２および電圧制御発
振器１１は、双方ともに同一の基本的な構成を有してお
り、電圧制御発振器１１は、エッジ検出型モノマルチバ
イブレータ２における信号１０２に相当する信号を、逆
極性で入力データ信号１０１に相当する入力に接続して
自走発振回路を構成しており、その発振周波数は可変電
流源１８により調整される周波数調整電流Ｉf が±０の
時に容量値Ｃ2 とＩ2 により決定され、時定数調整回路
１４により、入力データ信号１０１の最短繰返し周期Ｔ
の１／４の時定数を２回刻んで、１波長をＴ／２とする
発振周波数に調整されている。この際に、エッジ検出型
モノマルチバイブレータ２において、予め時定数をＣ2
×Ｉ2 ：Ｃ1 ×Ｉ1 ＝１：２の関係が成立つように設定
しておくと、従来通り電圧制御発振器１１のフリーラン
周波数の調整を行うだけで、図６（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）に示され
るように、入力データ信号１０１のエッジに同期して、
正確にＴ／２の時間遅れを持つ信号１０２を取出すこと
ができ、これを用いて図１の回路構成をとることによ
り、高価な外付け部品としての遅延回路を用いることな
しに、Ｔ／２パルス発生器１を実現することができる。
【００１７】図１および図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）において、エッジ検出型モノマルチバイブレー
タ２の時定数は、電圧制御発振器１１のフリーラン周波
数調整と同時に、入力データ信号１０１の最短繰返し周
期Ｔの１／２に設定済であるものとする。入力データ信
号１０１のエッジが検出されたエッジ検出型モノマルチ
バイブレータ２においては、Ｔ／２時間後においてクロ
ックが生成されて出力され、Ｄ型フリップフロップ回路
３においては、このクロックを受けて、入力データ信号
１０１より時間位相がＴ／２遅れたデータ信号１０２が
出力され、ＥＸＯＲ回路４に入力される。ＥＸＯＲ回路
４においては、入力データ信号１０１のエッジに同期し
たＴ／２パルス１０３が生成されて、ＥＸＯＲ回路５に
入力される。一方、フリーランで１周期がＴ／２の電圧
制御発振器１１の発振出力１０４は、１／２分周器１２
により分周され、その出力１０５はＥＸＯＲ回路５に入
力され、前記Ｔ／２パルス１０３と位相比較されて、位
相比較出力として当該位相差に対応するパルス信号１０
６が出力される。
【００１８】この位相比較出力のパルス信号１０６は、
直接ループフィルタ・電圧比較器９に入力されても、電
圧制御発振器１１を制御する平均値電圧は変らないが、
１／２分周器１２の出力成分１０５を打消すことによ
り、純粋に位相比較出力１０７が得られる。図２
（ａ）、（ｄ）および（ｅ）に示されるように、位相同
期系が同期状態にある時には、入力データ信号１０１の
エッジと１／２分周器１２の出力成分１０５の立ち上が
りエッジとの位相差θはＴ／４となり、位相比較出力１
０７（または１０６）の“Ｈ”レベルと“Ｌ”レベル期
間の存在確率は同一であり、ループフィルタ・電圧比較
器９に含まれるループフィルタにより平滑された平均値
電圧は、基準電圧源１０の基準電圧に等しくなるため、
電圧比較後における出力は０となり、電圧制御発振器１
１の発振周波数に変化はない。
【００１９】また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）に示されるように、入力データ信号
１０１が遅くなると、前述の入力データ信号１０１のエ
ッジと１／２分周器１２の出力成分１０５の立ち上がり
エッジとの位相差はθ＜Ｔ／４となり、位相比較出力１
０７（または１０６）の平均値電圧が低下して、電圧制
御発振器１１の発振周波数を下げる方向に作用し、これ
により前記位相差θの値はＴ／４の位相差に戻るように
制御される。逆に、入力データ信号１０１が速くなる
と、入力データ信号１０１のエッジと１／２分周器１２
の出力成分１０５の立ち上がりエッジとの位相差はθ＞
Ｔ／４となり、位相比較出力１０７（または１０６）の
平均値電圧が上昇して、電圧制御発振器１１の発振周波
数を上げる方向に作用し、これにより前記位相差θの値
はＴ／４に戻るように制御される。このようにして、１
／２分周器１２より出力されてＥＸＯＲ回路５に入力さ
れる信号１０５の位相は、常時入力データ信号１０１の
エッジに対してＴ／４の遅れとなるように保持される。
この信号１０５は、Ｄ型フリップフロップ回路１３に入
力されて、電圧制御発振器１１の発振出力１０４をクロ
ックとして更に位相をＴ／４遅延され、ビットクロック
１０９として出力される。このビットクロック１０９
は、Ｄ型フリップフロップ回路１５のクロック端子にも
入力されており、当該Ｄ型フリップフロップ回路１５に
おいては、このビットクロックをクロックとして利用し
て、入力データ信号１０１の最短繰返し波長Ｔのタイミ
ングの中心において、当該入力データ信号がラッチさ
れ、データ出力信号１１０として出力される。
【００２０】
【発明の効果】以上説明したように、本発明は、最短繰
返し周期Ｔの入力データ信号を入力して、前記入力デー
タ信号のエッジを検出するエッジ検出型モノマルチバイ
ブレータと、当該エッジ検出型モノマルチバイブレータ
の出力および前記入力データ信号を受けて、Ｔ／２の位
相遅れのパルスを生成して出力するＤ型フリップフロッ
プ回路と、当該Ｄ型フリップフロップ回路の出力および
前記入力データ信号を受けて前記Ｔ／２パルスを生成し
て出力するＥＸＯＲ回路とを含むＴ／２パルス発生器を
備えることにより、従来使用されている遅延回路を含む
Ｔ／２パルス発生器を用いることが回避され、高精度で
あり且つＬＳＩ化に適合した小型軽量のビットクロック
再生装置を提供することができるという効果がある。
【００２１】また、本発明によれば、電圧制御発振器１
１の発振出力１０４のデューティ比を正確に５０％にす
ることが可能となり、これによりビットクロックの再生
出力のタイミングが正確に設定されるために、Ｄ型フリ
ップフロップ回路１５において、入力データ信号１０１
を正確の中央部においてラッチすることが可能になると
いう効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における動作波形を示すタイミング図
である。
【図３】本実施例における動作波形を示すタイミング図
である。
【図４】本実施例における動作波形を示すタイミング図
である。
【図５】本実施例におけるモノマルチバイブレータと電
圧制御発振器の関連を示す概念図である。
【図６】前記概念図に対応する動作波形を示すタイミン
グ図である。
【図７】従来例を示すブロック図である。
【図８】従来例における動作波形を示すタイミング図で
ある。
【図９】従来例における動作波形を示すタイミング図で
ある。
【図１０】従来例における動作波形を示すタイミング図
である。
【符号の説明】
１ Ｔ／２パルス発生器 ２ エッジ検出型モノマルチバイブレータ ３、１３、１５ Ｄ型フリップフロップ回路 ４、５ ＥＸＯＲ回路 ６、１９、２１ バッファ回路 ７、８ 抵抗 ９ ループフィルタ・電圧比較器 １０ 基準電圧源 １１ 電圧制御発振器 １２ １／２分周器 １４ 時定数調整回路 １６〜１８ 可変電流源 ２０ 遅延回路

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 最短周期Ｔの復調系ＰＣＭデータ信号か
    ら同期したクロック信号を生成するビットクロック再生
    装置において、入力端に供給される前記ＰＣＭデータ信
    号の立ち上がり及び立ち下がりエッジで起動し所定の時
    定数調整信号により前記最短周期Ｔの１／２のパルス幅
    のパルス信号を発生するＴ／２パルス発生器と、基準発
    振周波数制御端を有し基準発振周波数を（２／Ｔ）と
    し、周波数制御入力端の電位レベルに応じて発振周波数
    を可変する電圧制御発振器と、前記電圧制御発振器の発
    振出力信号を入力として周波数を１／２に分周する分周
    器と、前記Ｔ／２パルス発生器の出力信号と前記１／２
    分周器の出力信号を入力として両信号の位相差を検出す
    るＥＸＯＲ回路と、それぞの一端に前記ＥＸＯＲ回路の
    出力と前記１／２分周器の出力が印可される２つの抵抗
    が直列接続された直列抵抗と、前記直列抵抗の中点電位
    を位相比較パルスとして入力し前記位相比較パルスを平
    滑化した平均化電圧と基準電圧とを比較しその結果を前
    記電圧制御発振器の周波数制御入力端に出力するループ
    フィルタ電圧比較器と、前記１／２分周器の分周信号を
    入力としクロック端子に前記電圧制御発振器が供給され
    前記分周信号の位相をＴ／４遅延させてビットクロック
    として出力する第１のＤ型フリップフロップと、前記ビ
    ットクロックをクロックとして前記ＰＣＭデータ信号を
    をラッチしそれをデータ出力信号として出力端子に出力
    する第２のＤ型フリップフロップとを有することを特徴
    とするビットクロック再生装置。
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