JPH043691B2 - - Google Patents

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JPH043691B2
JPH043691B2 JP58021443A JP2144383A JPH043691B2 JP H043691 B2 JPH043691 B2 JP H043691B2 JP 58021443 A JP58021443 A JP 58021443A JP 2144383 A JP2144383 A JP 2144383A JP H043691 B2 JPH043691 B2 JP H043691B2
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Publication of JPH043691B2 publication Critical patent/JPH043691B2/ja
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
    • H02P23/18—Controlling the angular speed together with angular position or phase
    • H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Control Of Electric Motors In General (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、サーボ制御システムにおける位相あ
るいは周波数の検波回路に関する。
一般に、モータの回転速度を一定に制御する場
合には、第１図に示すように、モータ３に取付け
られた周波数発生器５からのモータ回転数に応じ
た周波数の信号Ａを検波回路１で周波数弁別し
て、モータ３の回転速度に応じた誤差信号Ｅを
得、この誤差信号Ｅをモータ駆動増幅器２を介し
てモータ３に負帰還して制御するサーボ制御方法
が用いられる。
このようなサーボ制御系において、モータ３を
例えば、ある規定の回転数で回転させるモードの
他に、その規定回転数の1/2あるいは1/3の回転数
で回転させるといつたように複数のモードで回転
させるような機能が必要となる場合が多々あり、
例えば、テープ速度を切換えて記録時間を変える
ようにした家庭用VTRなどにその例を見ること
ができる。
このように回転数の異なる複数のモードでモー
タ３を回転させる場合、その各モードで検波回路
１に入力される周波数発生器５からの信号Ａの周
波数は当然のことながら変わるが、この検波回路
１の周波数弁別感度Ｋは、その入力信号Ａの周波
数をfsとすると、一般に、fsの自乗に逆比例（Ｋ
∞１／f2s）するため、周波数fsの異なる各モー
ドで検波回路１の感度が変わり、このため制御系
のループゲインが変化して、各モードで制御特性
が一定に保たれず、あるモードで安定な制御性が
得られても他のモードでは不安定な制御系になつ
てしまうなど装置の性能、信頼性が劣化する問題
があつた。
また、その解決策として、図示しないが回路１
と２の間に増幅度の切換えられる直流増幅回路を
設け、各モードごとにループゲインが一定になる
ようにその増幅度を切換えることによつて、各モ
ードで均一の制御生能を確保する方法などが従来
から用いられているが、こうした従来方法では、
制御回路系が煩雑化して、周辺回路規模が増大
し、調整箇所も増えて、装置の小型化、低コスト
化を困難にする問題があつた。
〔発明の目的〕
本発明の目的は、上記従来技術の欠点を改善し
た検波回路と、この検波回路を用い格別な回路調
整等が不要で各モードで均一かつ安定な制御特性
が得られるサーボ制御装置等の装置とを提供する
ことにある。
〔発明の概要〕
本発明は、被弁別信号の位相あるいは周波数の
所定値に対する変化代がパルス幅に対応するよう
なパルス幅変調信号として検波出力するようにな
し、被弁別信号の周波数の異なるモードに応じ
て、そのパルス幅変調信号の変調度を切換えるよ
うにして、そのモードごとに検波感度が均一にな
るようにするものである。
〔発明の実施例〕
以下、本発明に係る検波回路を前記第１図のサ
ーボ制御装置に適用した場合につき、その実施例
により詳細に説明する。
第２図は、本発明による検波回路の一実施例を
示す図である。
第３図、第４図はその動作を説明するためのタ
イミング図である。
第２図において、１００は第１図の周波数発生
器５からの信号Ａの入力される端子、２００は誤
差信号Ｅの出力端子で、この出力Ｅは第１図のモ
ータ駆動増幅器２に供給される。３００はモード
指定信号Ｍの入力端子であり、ここでは、モータ
３を回転数Ｎで回転させる第１のモード（Ｍ１と
略記）、Ｎ／２で回転させる第２のモード（Ｍ２
と略記）、及び、Ｎ／３で回転させる第３のモー
ド（Ｍ３と略記）のいずれか一つのモードが、こ
のモード指定信号Ｍにより指定される。
４００はクロツクパルスCPの入力端子である。
１０はパルス整形回路、１１はクロツクラツチ
回路、１２は遅延回路、１３はORゲード、１４
はクロツクの分周回路、１５はｍビツトのカウン
タ、１６，１７はデコーダ、１８はANDゲート、
１９はｎビツトのデータラツチ回路、２１はｎビ
ツトのカウンタ、２２はパルス生成回路、３１は
データ一致回路、３２はパルス幅変調回路、２０
は低域通過フイルタである。
端子１００からの入力信号Ａはパルス整形回路
１０にて矩形パルス整形されその出力Ｂ（第３図
のａはクロツクラツチ回路１１に入力される。端
子４００からのクロツクパルスCPは分周回路１
４にて、端子３００からのモード指定信号Ｍに応
じて、モードＭ１では1/1に、モードＭ２では1/2
に、モードＭ３では1/3にそれぞれ分周され、そ
の出力クロツクパルスCPXは、クロツクラツチ
回路１１、遅延回路１２に入力され、またAND
ゲート１８を介してカウンタ１５のクロツク入力
Ｃに入力される。
パルス整形回路１０からの出力パルスＢは、ク
ロツクラツチ回路１１にて分周回路１４からのク
ロツクCPXに同期化され、パルスＢの立上りエ
ツジよりパルス整形された出力SP１（第３図の
ｂ）はサンプリングパルスとしてデータラツチ回
路のクロツク入力Ｃに供給され、ｍビツトのカウ
ンタ１５の下位ｎビツト（ｍ≧ｎ）の計数データ
D1が、このサンプリングパルスSP１によつてｎ
ビツトのデータラツチ回路１９にラツチされる。
クロツクラツチ回路１１からの出力SP１は、遅
延回路１２において分周回路１４からのクロツク
CPXに同期してCPXの一周期（τCPX）だけ遅延
され、その出力であるリセツトパルスSP２（第
３図のｃ）はゲート１３を介してカウンタ１５の
リセツト入力Ｒに入力されてカウンタ１５はリセ
ツトされる。
１６，１７はカウンタ１５の計数値をデコード
するデコーダであり、カウンタ１５の計数値がＮ
１になつたときに、デコーダ１６から“Ｈ”が出
力され、カウンタ１５がリセツトされたときは
“Ｌ”が出力される。また、カウンタ１５がＮ１
計数してのち更にＮ２計数した場合にのみデコー
ダ１７から“Ｌ”が出力され、カウンタ１５が遅
延回路１２からの出力SP２によつてリセツトさ
れたときは“Ｈ”が出力される。
第３図のｄはカウンタ１５の計数動作の様子を
示し、縦軸はその計数値を示す。
まず、遅延回路１２からのリセツトパルスSP
２によつてORゲート１３を介してカウンタ１５
がリセツトされると、デコーダ１７からの“Ｈ”
出力によつて、ANDゲート１８が開いて分周回
路１４からのクロツクCPXがカウンタ１５に入
力され、カウンタ１５は計数開始する。その計数
値がN1（第３図ｄのN1）になつたときにデコー
ダ１６からの“Ｈ”出力によりカウンタ１５は、
ORゲート１３を介してリセツトされて計数値零
から再び計数動作する。クロツクラツチ回路１１
からのサンプリングパルスSP１によつて、カウ
ンタ１５の計数データＤ１（第３図の計数値NX
に対応）はデータラツチ回路１９にラツチされ、
しかるのちこのサンプリングパルスSP１を遅延
した次のリセツトパルスSP２が入力されるカウ
ンタ１５は再びリセツトされる。
また、リセツトパルスSP２によつてカウンタ
１５がリセツトされてから次のリセツトパルス
SP２が入力されるまでに、カウンタ１５の計数
値が（N1＋N2）を超えるような場合には、デコ
ーダ１７から、カウンタ１５が（N1＋N2）計数
したときに出力される“Ｌ”出力によつて、
ANDゲート１８が閉じられ、それ以後次のリセ
ツトパルスSP２が入力されるまでの間、カウン
タ１５の計数動作は停止される。
次に、データラツチ回路１９からの出力データ
Ｄ２は一致回路３１の一方に入力される。データ
一致回路３１の他方には、ｎビツトのカウンタ２
１のクロツク入力Ｃに入力される端子４００から
のクロツクCPを計数して得られるｎビツトの計
数データＤ３が入力される。
データ一致回路３１にて、これらｎビツトのデ
ータＤ２とＤ３が各ビツトごとに比較されて、両
方のデータの値が一致したときにデータ一致回路
３１より一致パルスPOが出力される。
この一致パルスPOは、変調信号としてパルス
幅変調回路３２に入力される。
パルス生成回路２２は、カウンタ２１のｎビツ
ト目の最上位の計数出力PXOより、端子３００
からのモード指定信号Ｍにもとづいて、パルス幅
変調のキヤリア信号PCを生成する。
パルス幅変調回路３２において、データ一致回
路３１からの一致パルス（変調信号）POに応じ
て、パルス生成回路２２からの出力（キヤリア信
号）PCがパルス幅変調され、その出力であるパ
ルス幅変調信号PWは低域フイルタ２０にて復調
され、そのパルス幅に応じた誤差信号Ｅが端子２
００に出力される。
ここで、入力信号Ａの検波中心周波数をs、ク
ロツクCPXの周波数をCPXとすれば、デコーダ１
６，１７のＮ１，Ｎ２、及びデータラツチ回路１
９、カウンタ２１のビツト数ｎは、次のように定
められる。
CPX／s＝N1＋2n-1 ……(1) N2＝2n ……(2) また、データラツチ回路１９からの出力データ
Ｄ２の値NXは、入力信号Ａの周波数の変化に応
じた値であり、次式の範囲で与えられる。
Ｏ≦NX＜2n ……(3) 特に、(1)式で定まる入力信号Ａの中心周波数に
おいて NX＝2n-1 ……(4) である。
この第２図の検波回路のデータラツチ回路１９
のデータＤ２の出力までの検波感度（入力信号Ａ
の周波数変化に対するデータＤ２の変化）K0は
次式で与えられる。
K0＝１／2π・2／S×CPX／2o ……(5) ところで、データラツチ回路１９までのプロセ
スのほとんどを共通にして周波数の異なる種々の
入力信号を検波できるようにするためには、(1)式
よりCPX／sが一定になるようにすれば良く、分
周回路１４はその役割を果す。
即わち、前述したように、セータ３を回転数Ｎ
で回転させるモードＭ１におけるクロツクCPX
の周波数は、クロツクCPの周波数CPに等しく、
これに対し、モータ３をＮ／２で回転させるモー
ドＭ２では入力信号Ａの周波数は1/2になるが、
クロツクCPXも分周回路１４にて1/2に分周され
てCP／２となり、同様に、Ｎ／３で回転させる
モードＭ３では入力信号Ａの周波数は1/3となる
が、クロツクCPXは1/3に分周されてCP／３とな
るため、これら各モードでCPX／sは一定とな
り、データラツチ回路１９までのプロセスをモー
ドに応じて切換える必要もなくすべて共通に使用
することができ、回路系を簡易化することができ
る。
しかし、その反面、(5)式から明らかなように、
CPX／sを一定にしても、検波感度K0は一定にな
らず、モードＭ１における検波感度に対し、モー
ドＭ２では２倍に、モードＭ３では３倍に変化し
てしまうことが明らかである。
本発明は、上記の不具合をなくすために、デー
タラツチ回路１９からの出力データＤ２に応じて
パルス幅変調して出力するに際し、その変調度を
上記の各モードで変えて検波感度を一定にするも
のであり、第４図の波形図を用いてその動作を説
明する。
第４図は、各モードにおいて、生成ないし入出
力される第２図の各部波形を示す図である。カウ
ンタ２１からの最上位の計数出力PXO（第４図の
PXO）の周波数0、周期T0は、クロツクCPの周
波数をCPとすれば、次式で与えられる。
0＝１／T0＝CP／2n ……(6) 一致パルスPOは、カウンタ２１の計数値がデ
ータラツチ回路１９からの出力データＤ２の値
NXと一致したときに出力されるため、カウンタ
２１の計数値が零に対応する出力PXOの立下り
エツジより、一致パルスPOが出力されるまでの
時間TX（第４図のTX）は、 TX＝NX／CP ……(7) で与えられ、(3)、(6)、(7)式よりTXの変化範囲は、 Ｏ≦TX＜T0 ……(8) で与えられる。特に入力信号Ａの中心周波数にお
けるTXは、(4)式より次式で与えられる。
TX＝T0／２ ……(9) まず、モードＭ１では、第４図ａに示すよう
に、キヤリア信号PCは、カウンタ２１からの出
力PXOの立下りエツジより生成されて出力され
る。
パルス副変調回路３２において、第４図ａの
PWに示すように、パルス生成回路２２からのキ
ヤリア信号PCによつてセツトされてその出力
PWは“Ｈ”となり、データ一致回路３１からの
一致パルスPOによつてリセツトされその出力
PWは“Ｌ”となる。即わち、キヤリア信号PC
はそのパルス幅がTXに等しくなるようにパルス
幅変調され、そのパルス幅の変化代は、前記(8)式
よりT0であり、キヤリア信号PCの周期T0に等し
いことから、その変調度は100％（Ｗ＝１）であ
る。しかも(9)式より入力信号Ａの中心周波数にお
いて出力PWのデユーテイ比１／２になる。
次に、モードＭ２では、第４図ｂに示すよう
に、カウンタ２１からの出力PXOと、それを1/2
に分周した信号PX１とから、周波数が0／２（周
期TC2＝2T0）であつて、デユーテイ比１／４の
キヤリア信号PCが生成されて出力される。パル
ス幅変調回路３２において、このキヤリア信号
PCが“Ｈ”の期間では優先的にセツトされ（PC
が“Ｈ”の期間では、データ一致回路３１からの
一致パルスPOによるリセツト動作はインヒビツ
トされ）、出力PWは“Ｈ”となり、PCが“Ｌ”
の期間に入力される一致パルスPOによりリセツ
トされ出力PWは“Ｌ”となる。この出力PWの
パルス幅の最小値はT0／２、最大値は3T0／２
で、変化代はT0であり、その周期が2T0であるこ
とから、その変調度は50％（Ｗ＝１／２）であ
る。しかも(9)式より入力信号Ａの中心周波数にお
いて、PWのパルス幅はT0でデユーテイ比１／２
となる。
更に、モードＭ３では、第４図ｃに示すよう
に、PXOを1/3に分周することによつて、周波数
が0／３（周期TC3＝3T0）であつて、デユーテイ
比１／３のキヤリア信号PCが生成出力される。
前記同様に、パルス幅変調回路３２において、キ
ヤリア信号PCの“Ｈ”の期間で優先的にセツト
されて出力PWは“Ｈ”となり、PCが“Ｌ”の
期間で一致パルスPOによりリセツトされ出力
PWは“Ｌ”となる。出力PWのパルス幅の最小
値はT0、最大値は2T0、変化代はT0であり、そ
の周期が3T0であることから、変調度は33％（Ｗ
＝１／３）であり、しかも入力信号Ａの中心周波
数において、パルス幅3T0／２でデユーテイ比は
１／２となる。
出力端子２００までの検波感度Ｋ（入力信号Ａ
の周波数変化に対する誤差信号Ｅの変化）は、パ
ルス幅変調信号PWの振幅値をV0、変調度をＷと
すると、次式で与えられる。
Ｋ＝１／2π・2／S×CPX／2n×V0×Ｗ ＝K0×V0×Ｗ ……(10) 上述したように、モードＭ１では変調度100％
でＷ＝１であり、これに対し、モードＭ２では
K0は２倍になるが変調度50％でＷ＝１／２のた
め、検波感度はモードＭ１のそれと同じになり、
また、モードＭ３ではK0は３倍になるが変調度
33％でＷ＝１／３のため、検波感度はやはりモー
ドＭ１の場合と同じになる。
また、これら各モードにおいて、入力信号の中
心周波数においてその出力PWが常にデユーテイ
比１／２になるように自動的に設定されるため、
モードが変つても不要のDCオフセツトが発生す
ることもなく、各モードにおいて格別な調整を必
要とせずに、常に最良の状態で安定したサーボ制
御を行なわせることができる。
以上第４図は、変調度Ｗを1/1、1/2、1/3に変
えた場合の実施例であるが、同様にして変調度Ｗ
を1/4、1/5にする場合の実施例を第５図に示す。
第５図のＡは、変調度Ｗを1/4にする場合であ
り、PXOと、それを1/2に分周した信号PX１と、
それを更に1/2に分周した信号PX２とから、周波
数が0／４（周期TC4＝4T0）で、デユーテイ比
３／８のキヤリア信号PCが生成出力され、前記
同様に、パルス幅変調回路３２からの出力PWの
パルス幅の最小値は3T0／２、最大値は5T0／２
である。
第５図のＢは、変調度Ｗを1/5にする場合で、
PXOを1/5に分周することによつて、周波数が
0／５（周期TC5＝5T0）であつて、デユーテイ比
２／５のキヤリア信号PCが生成出力され、パル
ス幅変調回路３２からの出力PWのパルス幅の最
小値は2T0、最大値は3T0である。
以上第４図、第５図の実施例から明らかなよう
に、一般に、Ｗ＝１／ｋ（ｋは整数）の変調度を
得るには、周波数が0／ｋ（周期がｋ・T0）であ
つて、デユーテイ比（ｋ−１）／2kのキヤリア
信号PCを生成すれば良く、その結果、パルス幅
変調回路３２からは、パルス幅の最小値がT0・
（ｋ−１）／２であり、パルス幅の最大値がT0・
（ｋ＋１）／２で、周期ｋ・T0のパルス幅変調信
号PWを得ることができ、しかも入力信号の中心
周波数において、常にデユーテイ比は１／２とな
る。
次に、本発明に係わる第２図のパルス生成回路
２２の一実施例を第６図に示す。この第６図の各
部波形は第４図に示されている。
第６図において、４０はカウンタ２１からの出
力PXOの入力端子、５０はキヤリア信号PCの出
力端子、４１，４２はフリツプフロツプ、４３，
４４はANDゲート、４５，４６はORゲート、４
７はセレクタである。
まずモードＭ１においては、端子４８，４９に
それぞれ“Ｌ”、“Ｂ”が入力され、セレクタ４７
は端子Ｓ１側に切換られフリツプフロツプ４１の
Ｑ１出力がキヤリア信号PCとして端子５０に出
力される。端子４０からのPXOの立下りでフリ
ツプフロツプ４１がトリガされて、Ｑ１出力が
“Ｌ”から“Ｈ”になると、そのＱ１出力がゲー
ト４５，４３を介してフリツプフロツプ４１のリ
セツト入力Ｒに入力されてリセツトされ、Ｑ１出
力は“Ｈ”から“Ｌ”になる。従つて、第４図ａ
のPCに示すように、PXOの立下りよりパルス幅
の細いキヤリア信号PCが生成される。
次に、モードＭ２においては、端子４８，４９
にそれぞれ“Ｈ”、“Ｈ”（“Ｈ”、“Ｌ”でも良い。
）
が入力され、セレクタ４７は端子Ｓ２側に切換ら
れ、ゲート４４から出力が端子５０に出力され
る。端子４０からのPXOはフリツプフロツプ４
１で1/2分周され、その出力Ｑ１（第４図ｂのPX
１）とPXOがANDゲート４４に入される。従つ
て、ゲート４４からは第４図ｂのPCに示すよう
に、デユーテイ比１／４のキヤリア信号PCが出
力される。
次に、モードＭ３においては、端子４８，４９
にそれぞれ“Ｌ”、“Ｌ”が入力され、セレクタ４
７は端子Ｓ３側に切換られ、フリツプフロツプ４
２のＱ２出力がキヤリア信号PCとして端子５０
に出力される。フリツプフロツプ４２はフリツプ
フロツプ４１からのＱ１出力の立下りでトリガさ
れ、Ｑ１出力とＱ２出力が共に“Ｈ”になるとゲ
ート４３からの出力が“Ｈ”になり、フリツプフ
リツプ４１，４２がリセツトされる。これによ
り、端子４０からのPXOが1/3分周され、フリツ
プフロツプ４２のＱ２出力は、第４図ｃのPCに
示すように、デユーテイ比が１／３となる。
なお、以上の如くパルス幅変調回路３２からパ
ルス幅変調信号PWが出力されるのは、カウンタ
１５がN1を計算してからN2を計算するまでの期
間（第３図の斜線で示すＴ１からＴ２の期間）に
サンプリングパルスSP１が到来するときに限り、
それ以外でカウンタ１５がN1を計算するまでの
期間（第３図のＴ１の期間）にサンプリングパル
スSP１が到来した場合（即わち、入力信号Ａの
周波数が検波中心より高くなつた場合）には、パ
ルス幅変調回路３２に入力されるクロツクラツチ
回路１１からのサンプリングパルスSP１とデコ
ーダ１６，１７からの出力によつて、それが識別
され、パルス幅変調回路３２からは“Ｌ”が出力
され、また、カウンタ１５が（N1＋N2）を計数
したあとの期間（第３図のＴ２以後の期間）にサ
ンプリングパルスSP１が到来した場合（即わち、
入力信号Ａの周波数が検波中心より低くなつた場
合）には、パルス幅変調回路３２からは“Ｈ”が
出力される。
以上のような周波数弁別により、この検波回路
の周波数特性は単調（減少）特性となり、過渡特
性の良好な制御系を構成できる。
以上第２図は、周波数を弁別する検波回路の実
施例を示したものであるが、本発明はこれに限定
されるものではなく、この第２図のデータラツチ
回路１９は、いわゆる位相比較動作するサンプ・
ホールド回路であつてそのクロツク入力Ｃに入力
信号Ａとは異なる他の信号Ｘより生成したサンプ
リングパルスを供給するようにすれば、信号Ａと
Ｘの位相差を弁別するいわゆる位相比較回路を構
成することができ、この場合にも、本発明の主旨
とする検波感度の切換えが容易に達成できること
はいうまでもなく、その切換えに伴なつてDCオ
フセツト、従つて、位相偏差が生ずることもない
ので、制御系のループゲインを変えて応答特性の
みを変化させるような場合に好適である。
〔発明の効果〕
以上述べたように、本発明によれば、被弁別信
号の位相あるいは周波数の検波感度をDCオフセ
ツトを生ずることなく容易に変えることができ、
異なる制御態様において、格別な調整を必要とせ
ずに、常に安定した均一な制御性を確保でき、あ
るいは、系の応答特性を目的に応じて変化させる
ことのできるサーボ制御装置を提供することがで
きる。
【図面の簡単な説明】
第１図はサーボ制御装置の例を示すブロツク
図、第２図は本発明による検波回路の一実施例を
示すブロツク図、第３図、第４図、第５図はその
動作説明のための各部波形図、第６図は本発明に
係わるパルス生成回路の一実施例を示すブロツク
図である。 １４……クロツク分周回路、１５，２１……カ
ウンタ、１９……データラツチ回路、２２……パ
ルス生成回路、３１……データ一致回路、３２…
…パルス幅変調回路。

Claims (1)

  1. 【特許請求の範囲】 １ モード毎に周波数あるいは位相の基準値が異
    なる少なくとも２つのモードを有し、該基準値に
    対する入力信号の周波数誤差あるいは位相誤差を
    検出する装置において、 入力信号の上記周波数誤差あるいは位相誤差を
    検出する検出手段と； 該検出手段の出力信号から上記周波数誤差ある
    いは位相誤差の大きさに応じて位相が変化するパ
    ルスを形成するパルス形成手段と； 上記各モード間で互いに周波数の異なるパルス
    を生成するパルス生成手段と； 該パルス生成手段からの出力パルスをキヤリア
    信号とし、該パルス形成手段からの出力パルスの
    位相に応じたパルス幅を有するパルス幅変調信号
    を出力するパルス幅変調手段と； を備えて、上記検出手段から上記パルス幅変調手
    段までの検波感度が上記各モードでほぼ一定にな
    るかあるいは各モード間の該検波感度の差が小さ
    くなるように、上記各モードで変調度の異なるパ
    ルス幅変調出力を得るように構成されることを特
    徴とする検波回路。 ２ 上記パルス幅変調手段は、 上記各モードで、入力される上記入力信号の基
    準値に相応する検波中心周波数においてほぼ１／
    ２のデユーテイ比を有するパルス幅変調信号を出
    力する手段； を備えた構成である特許請求の範囲第１項記載の
    検波回路。 ３ 上記パルス生成手段は、 上記各モードで任意に定められる整数ｋ（ｋ≧
    １）に対して、所定のクロツクを分周して、周波
    数がfo／ｋ（周期がｋ・To、fo＝１／To）であ
    つてデユーテイ比が（ｋ−１）／2kのパルス
    （ただし、ｋ＝１が設定された場合には、デユー
    テイ比が十分小さくパルス幅の細いパルス）を生
    成する手段； を備えた構成である特許請求の範囲第１項記載の
    検波回路。 ４ 上記パルス幅変調手段は、 上記各モードで、上記パルス幅変調信号の周期
    がｋ・To、変調度が１／ｋで、パルス幅の最小
    値をTo・（ｋ−１）／２に、パルス幅の最大値を
    To・（ｋ＋１）／２に制限して出力する出力手
    段； を備えた構成である特許請求の範囲第３項記載の
    検波回路。 ５ 上記出力手段は、 上記各モードで、入力される上記入力信号の基
    準値に相応する検波中心周波数（fs）においてパ
    ルス幅がｋ・To／２で１／２のデユーテイ比を
    有するパルス幅変調信号を出力する手段； を備えた構成である特許請求の範囲第４項記載の
    検波回路。 ６ モード毎に周波数の基準値が異なる少なくと
    も２つのモードを有し、該基準値に対する入力信
    号の周波数誤差を検出する装置において、 第１の信号を入力する入力手段と； 入力された上記第１の信号に応答して第１のク
    ロツクを計数する第１の計数手段と； 上記第１の信号に基づきサンプリングパルスを
    形成するサンプリングパルス形成手段と； 上記サンプリングパルスにより上記第１の計数
    手段からの計数出力に相応する計数データをラツ
    チするデータラツチ手段と； 第２のクロツクを計数する第２の計数手段と； 該第２の計数手段からの計数出力に相応する計
    数データと上記データラツチ手段からの出力デー
    タとを比較し、その比較結果に関連したタイミン
    グで位相が変化するパルスを出力するデータ比較
    手段と； 上記第２の計数手段からの上位の計数出力よ
    り、周波数がfo／ｋ（ｋは１以上の任意の整数）
    であつてデユーテイ比が（ｋ−１）／2kのパル
    スを生成するパルス生成手段と； 該パルス生成手段からの出力パルスに同期して
    “Ｈ”（あるいは“Ｌ”）を出力し、かつ上記デー
    タ比較手段からの出力パルスに同期して“Ｌ”
    （あるいは“Ｈ”）を出力して、変調度Ｗが１（100
    ％）以下のパルス幅変調出力を得るパルス幅変調
    手段と； を備えて、上記入力手段から上記パルス幅変調手
    段までの検波感度が上記各モードでほぼ一定にな
    るかあるいは各モード間の該検波感度の差が小さ
    くなるように、上記ｋの値を定めるように構成さ
    れることを特徴とする検波回路。 ７ 上記入力手段は、 上記第１の信号を周波数の異なる少なくとも２
    つのモードで検波し、そのモード毎に周波数の基
    準値を有し、第１のモードで検波する該第１の信
    号の周波数の基準値に対し、第２のモードではそ
    の１／ｎ（ｎ＞１）の周波数の基準値で検波する
    ように指定する構成を有するモード指定手段と； 所定の基準クロツクを入力するクロツク入力手
    段と； 上記モード指定手段の出力に応答して、上記第
    １のモードでは該基準クロツクに関連する信号を
    上記第１のクロツクとして供給し、上記第２のモ
    ードでは該基準クロツクを１／ｎに分周した信号
    を上記第１のクロツクとして供給するクロツク供
    給手段と； を備えた構成である特許請求の範囲第６項記載の
    検波回路。 ８ 上記パルス生成手段は、 上記モード指定手段の出力に応答して、上記第
    １のモードではｋ＝１に設定し周波数がfoであり
    デユーテイ比が十分小さくパルス幅の細いパルス
    を生成し、上記第２のモードではｋ＝ｎに設定し
    周波数がfo／ｎであつてデユーテイ比が（ｎ−
    １）／2nのパルスを生成して、その各モードで
    切り換えて出力する手段と； を備えた構成である特許請求の範囲第７項記載の
    検波回路。 ９ 上記パルス幅変調手段は、 上記各モードで、上記パルス幅変調信号の周期
    がｎ・To、変調度が１／ｎで、パルス幅の最小
    値をTo・（ｎ−１）／２に、パルス幅の最大値を
    To・（ｎ＋１）／２に制限して出力する制限手
    段； を備え、検波特性が周波数に対し単調な特性を有
    するように構成されたことを特徴とする特許請求
    の範囲第７項または第８項記載の検波回路。 １０ モード毎に位相の基準値が異なる少なくと
    も２つのモードを有し、該基準値に対する入力信
    号の位相誤差を検出する装置において、 第１の信号と第２の信号を入力する入力手段
    と； 入力された上記第１の信号に応答して第１のク
    ロツクを計数する第１の計数手段と； 上記第２の信号に基づきサンプリングパルスを
    形成するサンプリングパルス形成手段と； 上記サンプリングパルスにより上記第１の計数
    手段から計数出力に相応する計数データをラツチ
    するデータラツチ手段と； 第２のクロツクを計数する第２の計数手段と； 該第２の計数手段からの計数出力に相応する計
    数データと上記データラツチ手段からの出力デー
    タとを比較し、その比較結果に関連したタイミン
    グで位相が変化するパルスを出力するデータラツ
    チ手段と； 上記第２の計数手段からの上位の計数出力よ
    り、周波数がfo／ｋ（ｋは１以上の任意の整数）
    であつてデユーテイ比が（ｋ−１）／2kのパル
    スを生成するパルス生成手段と； 該パルス生成手段からの出力パルスに同期して
    “Ｈ”（あるいは“Ｌ”）を出力し、かつ上記デー
    タ比較手段からの出力パルスに同期して“Ｌ”
    （あるいは“Ｈ”）を出力して、変調度Ｗが１（100
    ％）以下のパルス幅変調信号として出力するパル
    ス幅変調手段と； を備えて、上記入力手段から上記パルス幅変調手
    段までの検波感度が上記各モードでほぼ一定にな
    るかあるいは各モード間の該検波感度の差が小さ
    くなるように、上記ｋの値を定めるように構成さ
    れることを特徴とする検波回路。
JP58021443A 1983-02-14 1983-02-14 検波回路 Granted JPS59147532A (ja)

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US06/579,593 US4599569A (en) 1983-02-14 1984-02-13 Method and apparatus for detecting a phase or frequency error of a signal
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US4599569A (en) 1986-07-08
JPS59147532A (ja) 1984-08-23
DE3461736D1 (en) 1987-01-29
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