JPH08316802A

JPH08316802A - 多相クロック信号形成装置

Info

Publication number: JPH08316802A
Application number: JP7119432A
Authority: JP
Inventors: Teruhiko Kori; 照彦郡; Satoshi Tsuchiya; 聡土屋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-05-18
Filing date: 1995-05-18
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】比較的低い周波数の基準信号を用いて、位相が
相違する複数のクロック信号を、周囲温度の変化，電源
電圧の変動等に伴う相互位相差の変動が良好に抑制され
る状態のもとに発生させることができるものとする。【構成】環状縦続接続された４個のインバータ４３Ａ〜
４３Ｄを含んで成るリング発振器形成部４４及び周波数
制御部４５を含む電圧制御発振部４６と、４個のインバ
ータ４３Ａ〜４３Ｄのうちの一つから得られる出力パル
ス信号が分周されて得られる分周出力パルス信号と基準
周波数信号発生部４１からの信号との位相比較を行う位
相比較部４２と、位相比較部４２からの比較出力信号に
基づいて得られる制御電圧信号を周波数制御部４５に供
給するＬＰＦ４８と、４個のインバータ４３Ａ〜４３Ｄ
から夫々得られる４つの出力パルス信号を、相互に位相
を異にする多相クロック信号として取り出す出力端子５
０Ａ〜５０Ｄとを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、周波数を同一とし、相
互に異なる位相を有する複数のクロック信号を発生する
多相クロック信号形成装置に関する。

【０００２】

【従来の技術】ディジタルデータを、相異なる第１のレ
ベル及び第２のレベルの遷移間の間隔であるレベル反転
間隔の羅列をもってあらわし、そのレベル反転間隔につ
いての最大値及び最小値が規定されたものとされる、ラ
ン・レングス・リミッテッド・コード変調方式のもとに
形成されたパルスコード変調信号についての復調、即
ち、ラン・レングス・リミッテッド・コード変調方式の
もとに形成されたパルスコード変調信号によりあらわさ
れるディジタルデータの再生が行われるにあたっては、
パルスコード変調信号における基本周期（クロック周
期）に同期したクロック信号が形成され、そのクロック
信号によりパルスコード変調信号に係るディジタルデー
タが検出される手法がとられるのが一般的である。

【０００３】ラン・レングス・リミッテッド・コード変
調方式のもとに形成されたパルスコード変調信号にあっ
ては、各レベル反転間隔が、例えば、同期データとディ
ジタルデータの単位としての“０”及び“１”とに夫々
応じたものとされ、“０”及び“１”の夫々に対応する
レベル反転間隔の配列状況によってディジタルデータが
あらわされる。従って、ラン・レングス・リミッテッド
・コード変調方式のもとに形成されたパルスコード変調
信号についての復調は、そのパルスコード変調信号にお
ける各レベル反転間隔が、同期データ，“０”及び
“１”のうちのいずれに相当するものであるのかについ
ての検出がなされることにより行われる。

【０００４】上述の如くのラン・レングス・リミッテッ
ド・コード変調方式のもとに形成されたパルスコード変
調信号についての復調が行われるにあたっては、用いら
れるクロック信号の周波数を比較的低いもので足りるよ
うにする場合、例えば、周波数が同一であって、位相が
順次π／２ずつ相違する４種のクロック信号が必要とさ
れることになる。このような周波数を同一とし、相互に
位相が相違する複数のクロック信号を得るに際しては、
いくつかの方法が提案されている。

【０００５】例えば、図３は、３個のＤ−フリップ・フ
ロップ（Ｄ−ＦＦ）を用いて、周波数が同一であって、
位相が順次π／２ずつ相違する４相のクロック信号を得
る従来の多相クロック信号形成装置の例を示す。この図
３に示される多相クロック信号形成装置においては、所
定の周波数を有した、図４のＡに示される如くの、基準
クロック信号ＣＫ１を発生する基準クロック信号発生部
１１が備えられている。さらに、基準クロック信号発生
部１１からの基準クロック信号ＣＫ１に対して１／４分
周を行う分周部１２、及び、基準クロック信号ＣＫ１が
各々のクロック端に供給されて、基準クロック信号ＣＫ
１の各立上りエッジに応じて出力状態設定が行われる３
個のＤ−ＦＦ１３，１４及び１５が設けられている。

【０００６】そして、分周部１２から、基準クロック信
号ＣＫ１が１／４分周されて得られる、周波数が基準ク
ロック信号ＣＫ１の周波数の１／４とされた、図４のＢ
に示される如くの、パルス信号ＣＡが送出される。分周
部１２からのパルス信号ＣＡは、Ｄ−ＦＦ１３の入力端
Ｄに供給され、それにより、Ｄ−ＦＦ１３の出力端Ｑか
ら、パルス信号ＣＡに対して基準クロック信号ＣＫ１の
１周期分だけ位相が遅れた、図４のＣに示される如く
の、パルス信号ＣＢが送出される。Ｄ−ＦＦ１３の出力
端Ｑからのパルス信号ＣＢは、Ｄ−ＦＦ１４の入力端Ｄ
に供給され、それにより、Ｄ−ＦＦ１４の出力端Ｑか
ら、パルス信号ＣＢに対して基準クロック信号ＣＫ１の
１周期分だけ位相が遅れた、図４のＤに示される如く
の、パルス信号ＣＣが送出される。さらに、Ｄ−ＦＦ１
４の出力端Ｑからのパルス信号ＣＣは、Ｄ−ＦＦ１５の
入力端Ｄに供給され、それにより、Ｄ−ＦＦ１５の出力
端Ｑから、パルス信号ＣＣに対して基準クロック信号Ｃ
Ｋ１の１周期分だけ位相が遅れた、図４のＥに示される
如くの、パルス信号ＣＤが送出される。

【０００７】パルス信号ＣＡが基準クロック信号ＣＫ１
に１／４分周が施されることにより得られているので、
パルス信号ＣＫ１，ＣＡ，ＣＢ，ＣＣ及びＣＤが、順
次、基準クロック信号ＣＫ１の１周期分ずつ、従って、
π／２ずつ遅れた位相を有するものとされる。そして、
分周部１２の出力端に得られるパルス信号ＣＡ、及び、
Ｄ−ＦＦ１３，１４及び１５の出力端Ｑに夫々得られる
パルス信号ＣＢ，ＣＣ及びＣＤが、周波数が同一であっ
て、位相が順次π／２ずつ相違する４相のクロック信号
として、４個の出力端子１６，１７，１８及び１９に夫
々導出される。

【０００８】また、図５も、３個のＤ−フリップ・フロ
ップ（Ｄ−ＦＦ）を用いて、周波数が同一であって、位
相が順次π／２ずつ相違する４相のクロック信号を得る
従来の多相クロック信号形成装置の例を示す。この図５
に示される多相クロック信号形成装置においては、所定
の周波数を有した、図６のＡに示される如くの、基準ク
ロック信号ＣＫ２を発生する基準クロック信号発生部２
１が備えられている。さらに、基準クロック信号発生部
２１からの基準クロック信号ＣＫ２に対して１／２分周
を行う分周部２２，基準クロック信号ＣＫ２が夫々イン
バータ２６及び２７を通じて各々のクロック端に供給さ
れ、基準クロック信号ＣＫ２の各立下りエッジに応じて
出力状態設定が行われる２個のＤ−ＦＦ２３及び２５、
及び、基準クロック信号ＣＫ２が直接にクロック端に供
給され、基準クロック信号ＣＫ２の各立上りエッジに応
じて出力状態設定が行われるＤ−ＦＦ２４が設けられて
いる。

【０００９】そして、分周部２２から、基準クロック信
号ＣＫ２が１／２分周されて得られる、周波数が基準ク
ロック信号ＣＫ２の周波数の１／２とされた、図６のＢ
に示される如くの、パルス信号ＣＡが送出される。分周
部２２からのパルス信号ＣＡは、Ｄ−ＦＦ２３の入力端
Ｄに供給され、それにより、Ｄ−ＦＦ２３の出力端Ｑか
ら、パルス信号ＣＡに対して基準クロック信号ＣＫ２の
１／２周期分だけ位相が遅れた、図６のＣに示される如
くの、パルス信号ＣＢが送出される。Ｄ−ＦＦ２３の出
力端Ｑからのパルス信号ＣＢは、Ｄ−ＦＦ２４の入力端
Ｄに供給され、それにより、Ｄ−ＦＦ２４の出力端Ｑか
ら、パルス信号ＣＢに対して基準クロック信号ＣＫ２の
１／２周期分だけ位相が遅れた、図６のＤに示される如
くの、パルス信号ＣＣが送出される。さらに、Ｄ−ＦＦ
２４の出力端Ｑからのパルス信号ＣＣは、Ｄ−ＦＦ２５
の入力端Ｄに供給され、それにより、Ｄ−ＦＦ２５の出
力端Ｑから、パルス信号ＣＣに対して基準クロック信号
ＣＫ２の１／２周期分だけ位相が遅れた、図６のＥに示
される如くの、パルス信号ＣＤが送出される。

【００１０】パルス信号ＣＡが基準クロック信号ＣＫ２
に１／２分周が施されることにより得られているので、
パルス信号ＣＫ２，ＣＡ，ＣＢ，ＣＣ及びＣＤが、順
次、基準クロック信号ＣＫ２の１／２周期分ずつ、従っ
て、π／２ずつ遅れた位相を有するものとされる。そし
て、分周部２２の出力端に得られるパルス信号ＣＡ、及
び、Ｄ−ＦＦ２３，２４及び２５の出力端に夫々得られ
るパルス信号ＣＢ，ＣＣ及びＣＤが、周波数が同一であ
って、位相が順次π／２ずつ相違する４相のクロック信
号として、４個の出力端子２８，２９，３０及び３１に
夫々導出される。

【００１１】さらに、図７は、３個の遅延部を用いて、
周波数が同一であって、位相が順次π／２ずつ相違する
４相のクロック信号を得る従来の多相クロック信号形成
装置の例を示す。この図７に示される多相クロック信号
形成装置においては、所定の周波数を有した基準クロッ
ク信号ＣＫ３を発生する基準クロック信号発生部３３が
備えられている。また、基準クロック信号発生部３３か
らの基準クロック信号ＣＫ３を、基準クロック信号ＣＫ
３の１／２周期に相当する時間ΔＴ１だけ遅延させる遅
延部３４，基準クロック信号ＣＫ３の１周期に相当する
時間ΔＴ２＝２・ΔＴ１だけ遅延させる遅延部３５、及
び、基準クロック信号ＣＫ３の３／２周期に相当する時
間ΔＴ３＝３・ΔＴ１だけ遅延させる遅延部３６、即
ち、遅延時間ΔＴ１を有する遅延部３４，遅延時間ΔＴ
２を有する遅延部３５、及び、遅延時間ΔＴ３を有する
遅延部３６が設けられている。

【００１２】そして、基準クロック信号発生部３３から
の基準クロック信号ＣＫ３が、図８のＡに示される如く
のパルス信号ＣＡとして出力端子３７に導出され，遅延
部３４により遅延時間ΔＴ１だけ遅らされた基準クロッ
ク信号ＣＫ３が、図８のＢに示される如くのパルス信号
ＣＢとして出力端子３８に導出され，遅延部３５により
遅延時間ΔＴ２だけ遅らされた基準クロック信号ＣＫ３
が、図８のＣに示される如くのパルス信号ＣＣとして出
力端子３９に導出され、さらに、遅延部３６により遅延
時間ΔＴ３だけ遅らされた基準クロック信号ＣＫ３が、
図８のＤに示される如くのパルス信号ＣＤとして出力端
子４０に導出される。それにより、４個の出力端子３
７，３８，３９及び４０に、周波数が同一であって、位
相が順次π／２ずつ相違する４相のクロック信号が夫々
得られることになる。

【００１３】

【発明が解決しようとする課題】上述の図３に示される
多相クロック信号形成装置の例にあっては、３個のＤ−
ＦＦ１３，１４及び１５の各々が、基準クロック信号Ｃ
Ｋ１の各立上りエッジに応じて出力状態設定を行うもの
とされるので、位相が順次π／２ずつ相違する４相のク
ロック信号、即ち、パルス信号ＣＡ，ＣＢ，ＣＣ及びＣ
Ｄを適正に得るためには、基準クロック信号ＣＫ１が、
パルス信号ＣＡ，ＣＢ，ＣＣ及びＣＤの夫々の周波数の
４倍の周波数を正確に有するものとされることが必要と
される。従って、極めて高い周波数を有する基準クロッ
ク信号ＣＫ１が要求されることになってしまう。

【００１４】また、上述の図５に示される多相クロック
信号形成装置の例にあっては、３個のＤ−ＦＦ２３，２
４及び２５が、基準クロック信号ＣＫ２の立上りエッジ
及び立下りエッジの両者に応じて出力状態設定を行うも
のとされるので、基準クロック信号ＣＫ２の周波数はパ
ルス信号ＣＡ，ＣＢ，ＣＣ及びＣＤの夫々の周波数の２
倍で足りることになる。しかしながら、４相のクロック
信号、即ち、パルス信号ＣＡ，ＣＢ，ＣＣ及びＣＤにつ
いての相互位相差が、基準クロック信号ＣＫ２における
パルスデューティ比の変動の影響を受け易いものとな
り、４相のクロック信号についての精度が不足すること
になってしまう。

【００１５】さらに、上述の図７に示される多相クロッ
ク信号形成装置の例にあっては、基準クロック信号ＣＫ
３の周波数はパルス信号ＣＡ，ＣＢ，ＣＣ及びＣＤの夫
々の周波数と同等で足りることになる。しかしながら、
４相のクロック信号、即ち、パルス信号ＣＡ，ＣＢ，Ｃ
Ｃ及びＣＤについての相互位相差が、周囲温度変化ある
いは電源電圧変動に伴う変化を生じ易い、遅延部３４，
３５及び３６における遅延時間ΔＴ１，ΔＴ２及びΔＴ
３の変動の影響を直接的に受けることになり、４相のク
ロック信号が低い精度をもって得られることになってし
まう。

【００１６】例えば、図７に示される多相クロック信号
形成装置における遅延部３４，３５及び３６が、相補性
ＭＯＳ型電界効果トランジスタ（Ｃ−ＭＯＳ）が用いら
れて形成される場合、Ｃ−ＭＯＳについての信号伝搬遅
延時間の周囲温度変化に伴う変動及び電源電圧変動に伴
う変動は、図９及び図１０のグラフに示される如くとさ
れる。図９のグラフは、Ｃ−ＭＯＳについての信号伝搬
遅延時間の周囲温度変化に伴う変動を、横軸に周囲温度
Ｔａがとられ、縦軸に周囲温度Ｔａが２５°Ｃである時
の値を基準値として正規化された信号伝搬遅延時間ΔＴ
がとられたもとであらわしており、また、図１０のグラ
フは、Ｃ−ＭＯＳについての信号伝搬遅延時間の電源電
圧変動に伴う変動を、横軸に電源電圧Ｖｃｃがとられ、
縦軸に電源電圧Ｖｃｃが４．５Ｖである時の値を基準値
として正規化された信号伝搬遅延時間ΔＴがとられたも
とであらわしている。

【００１７】そして、図９のグラフによれば、Ｃ−ＭＯ
Ｓが用いられて形成された遅延部３４，３５及び３６に
おける遅延時間ΔＴ１，ΔＴ２及びΔＴ３の夫々は、例
えば、周囲温度Ｔａが７５°Ｃであると、周囲温度Ｔａ
が２５°Ｃの場合の１．１８倍となる。また、図１０の
グラフによれば、Ｃ−ＭＯＳが用いられて形成された遅
延部３４，３５及び３６における遅延時間ΔＴ１，ΔＴ
２及びΔＴ３の夫々は、例えば、電源電圧Ｖｃｃが３．
７Ｖであると、電源電圧Ｖｃｃが４．５Ｖの場合の１．
１８倍となる。

【００１８】このようなもとで、図７に示される多相ク
ロック信号形成装置にあっては、例えば、周波数を１０
ＭＨｚとする４相クロック信号を形成する場合、遅延部
３４における遅延時間ΔＴ１の適正値は２５ｎｓｅｃ，
遅延部３５における遅延時間ΔＴ２の適正値は５０ｎｓ
ｅｃ、及び、遅延部３６における遅延時間ΔＴ３の適正
値は７５ｎｓｅｃである。しかしながら、図９のグラフ
に示される如く、遅延部３４，３５及び３６の各々の周
囲温度が、例えば、７５°Ｃとなると、遅延部３４にお
ける遅延時間ΔＴ１，遅延部３５における遅延時間ΔＴ
２、及び、遅延部３６における遅延時間ΔＴ３の夫々
は、周囲温度が２５°Ｃのときの１．１８倍となるの
で、遅延部３４，３５及び３６の各々の周囲温度が２５
°Ｃのときの遅延時間ΔＴ１，ΔＴ２及びΔＴ３が、夫
々、適正値２５ｎｓｅｃ，５０ｎｓｅｃ及び７５ｎｓｅ
ｃをとるものとされても、遅延部３４，３５及び３６の
各々の周囲温度が７５°Ｃのときには、遅延時間ΔＴ
１，ΔＴ２及びΔＴ３が、夫々、２９．５ｎｓｅｃ，５
９ｎｓｅｃ及び８８．５ｎｓｅｃとなってしまう。

【００１９】従って、例えば、４相クロック信号、即
ち、パルス信号ＣＡ，ＣＢ，ＣＣ及びＣＤが、遅延部３
４，３５及び３６の各々の周囲温度が２５°Ｃとされる
とき、位相が順次π／２ずつ相違することになる適正な
相互位相差を有するものとなるように設定されても、遅
延部３４，３５及び３６の各々の周囲温度が７５°Ｃと
されると、４相クロック信号、即ち、パルス信号ＣＡ，
ＣＢ，ＣＣ及びＣＤにおける相互位相差は、著しく乱れ
たものとなってしまう。また、実際には、さらに遅延部
３４，３５及び３６の個々の特性の不揃いの影響が加わ
るので、パルス信号ＣＡ，ＣＢ，ＣＣ及びＣＤにおける
相互位相差の乱れはより一層大とされる。

【００２０】遅延部３４，３５及び３６の各々に対する
電源電圧が変動する場合にも、遅延部３４，３５及び３
６の各々の周囲温度が変化する場合と同様に、図１０の
グラフに示される特性に従っての、パルス信号ＣＡ，Ｃ
Ｂ，ＣＣ及びＣＤにおける相互位相差の乱れが生じるこ
とになる。

【００２１】斯かる点に鑑み、本発明は、比較的低い周
波数の基準信号を用いて、周波数を同一とし、相互に位
相が相違する複数のクロック信号を、周囲温度の変化，
電源電圧の変動等に伴う相互位相差の変動が良好に抑制
される状態のもとに発生させることができる、比較的簡
単な構成を有した多相クロック信号形成装置を提供する
ことを目的とする。

【００２２】

【課題を解決するための手段】上述の目的を達成すべ
く、本発明に係る多相クロック信号形成装置は、基準周
波数を有した信号を発生する基準周波数信号発生部と、
周波数制御部を含んで形成される電圧制御発振部と、電
圧制御発振部からの出力信号と基準周波数信号発生部か
らの信号とについての位相比較を行う位相比較部と、位
相比較部から得られる比較出力信号が供給され、比較出
力信号に基づいて得られる制御電圧信号を電圧制御発振
部における周波数制御部に供給する低域通過フィルタ
と、電圧制御発振部からの出力信号が得られる出力端子
部とを備え、電圧制御発振部が、環状縦続接続がなされ
た複数のインバータを含んで成るリング発振器形成部を
含み、そのリング発振器形成部の発振周波数が周波数制
御部によって制御されるものとされ、位相比較部が、電
圧制御発振部に含まれたリング発振器形成部における複
数のインバータのうちの一つから得られる出力パルス信
号もしくはそれが分周されて得られる分周出力パルス信
号と基準周波数信号発生部からの信号との位相比較を行
い、低域通過フィルタが、周波数制御部にリング発振器
形成部の発振周波数を制御電圧信号に応じて制御する動
作を行わせ、出力端子部が、電圧制御発振部に含まれた
リング発振器形成部における複数のインバータから夫々
得られる複数の出力パルス信号を、相互に位相を異にす
る多相クロック信号として取り出すものとされて構成さ
れる。

【００２３】

【作用】上述の如くの本発明に係る多相クロック信号形
成装置にあっては、基準周波数信号発生部，電圧制御発
振部，位相比較部及び低域通過フィルタによって、フェ
イズ・ロックド・ループ（ＰＬＬ）が構成される。そし
て、電圧制御発振部が、環状縦続接続がなされた複数の
インバータを含んで成るリング発振器形成部とリング発
振器形成部の発振周波数を制御する周波数制御部とを含
んで形成され、ＰＬＬを構成する位相比較部が、電圧制
御発振部に含まれたリング発振器形成部における複数の
インバータのうちの一つから得られる出力パルス信号も
しくはそれが分周されて得られる分周出力パルス信号と
基準周波数信号発生部からの信号との位相比較を行い、
また、ＰＬＬを構成する低域通過フィルタが、位相比較
部からの比較出力信号に基づいて得られる制御電圧信号
を電圧制御発振部における周波数制御部に供給して、周
波数制御部にリング発振器形成部の発振周波数を制御電
圧信号に応じて制御する動作を行わせるもとで、出力端
子部に、電圧制御発振部に含まれたリング発振器形成部
における複数のインバータから夫々得られる複数の出力
パルス信号が、相互に位相を異にする多相クロック信号
として取り出される。

【００２４】それにより、基準周波数信号発生部からの
信号については、リング発振器形成部における複数のイ
ンバータから夫々得られる複数の出力パルス信号の各々
と同等、あるいは、それより低い周波数を有するもので
足り、比較的高い周波数を有することを要されない。ま
た、リング発振器形成部における複数のインバータから
夫々得られる複数の出力パルス信号は、ＰＬＬが構成さ
れたもとで得られるので、周囲温度の変化，電源電圧の
変動等に対して所定の周波数が安定に維持される。さら
に、基準周波数信号発生部，電圧制御発振部，位相比較
部，低域通過フィルタ及び出力端子部を含む全体は、比
較的簡単な構成を有するものとされる。

【００２５】従って、比較的簡単な構成のもとに、比較
的低い周波数を有する基準周波数信号発生部からの信号
が用いられて、電圧制御発振部に含まれたリング発振器
形成部から、周波数を同一とし、相互に位相が相違する
複数のクロック信号が、周囲温度の変化，電源電圧の変
動等に伴う相互位相差の変動が良好に抑制されるものと
して得られることになる。

【００２６】

【実施例】図１は、本発明に係る多相クロック信号形成
装置の一例を示す。

【００２７】図１に示される例にあっては、基準周波数
ｆｒを有した安定な基準信号ＳＲを発生する基準周波数
信号発生部４１が備えられている。そして、基準周波数
信号発生部４１からの基準信号ＳＲが、位相比較部４２
における一対の入力端の一方に供給される。

【００２８】また、環状縦続接続がなされた４個のイン
バータ４３Ａ，４３Ｂ，４３Ｃ及び４３Ｄを含んで構成
されたリング発振器形成部４４と周波数制御部４５とを
含むものとされた電圧制御発振部４６が設けられてい
る。周波数制御部４５は、制御信号ＱＦを送出して、そ
れをリング発振器形成部４４におけるインバータ４３
Ａ，４３Ｂ，４３Ｃ及び４３Ｄの夫々に供給し、リング
発振器形成部４４の発振周波数を制御する動作を行う。
リング発振器形成部４４におけるインバータ４３Ａ，４
３Ｂ，４３Ｃ及び４３Ｄの各々は、実質的に同一の特性
を具えるものとされる。

【００２９】リング発振器形成部４４においては、イン
バータ４３Ａから得られる出力パルス信号ＣＤＡがイン
バータ４３Ｂに供給され、インバータ４３Ｂから得られ
る出力パルス信号ＣＤＢがインバータ４３Ｃに供給さ
れ、インバータ４３Ｃから得られる出力パルス信号ＣＤ
Ｃがインバータ４３Ｄに供給され、インバータ４３Ｄか
ら得られる出力パルス信号ＣＤＤがインバータ４３Ａに
供給される。そして、インバータ４３Ａ，４３Ｂ，４３
Ｃ及び４３Ｄから夫々得られる出力パルス信号ＣＤＡ，
ＣＤＢ，ＣＤＣ及びＣＤＤのうちの一つ、例えば、イン
バータ４３Ｄから得られる出力パルス信号ＣＤＤが、分
周部４７において１／Ｎ分周（Ｎは２以上の整数）が施
され、その周波数が１／Ｎに低減されて得られる周波数
を有する分周出力パルス信号ＣＤＤ’とされて、位相比
較部４２における一対の入力端の他方に供給される。

【００３０】位相比較部４２においては、基準周波数信
号発生部４１からの基準信号ＳＲと分周部４７からの分
周出力パルス信号ＣＤＤ’とについての位相比較が行わ
れ、位相比較部４２から、基準信号ＳＲと分周出力パル
ス信号ＣＤＤ’との間の位相差をあらわす比較出力信号
ＳＯが得られる。この位相比較部４２からの比較出力信
号ＳＯは低域通過フィルタ（ＬＰＦ）４８に供給され、
ＬＰＦ４８においては、比較出力信号ＳＯの直流分を含
む低域成分ＳＯ’が得られて、その低域成分ＳＯ’が、
制御電圧信号として電圧制御発振部４６における周波数
制御部４５に供給される。それにより、周波数制御部４
５は、制御電圧信号である低域成分ＳＯ’に応じてリン
グ発振器形成部４４の発振周波数を制御する動作を行
う。

【００３１】従って、ＬＰＦ４８は、位相比較部４２か
ら得られる比較出力信号ＳＯが供給され、それに基づい
て得られる比較出力信号ＳＯの低域成分ＳＯ’である制
御電圧信号を電圧制御発振部４６における周波数制御部
４５に供給して、周波数制御部４５にリング発振器形成
部４４の発振周波数を制御電圧信号に応じて制御する動
作を行わせることになる。

【００３２】上述の、基準周波数信号発生部４１，位相
比較部４２，電圧制御発振部４６，分周部４７及びＬＰ
Ｆ４８は、ＰＬＬを構成している。それにより、電圧制
御発振部４６における発振周波数、即ち、リング発振器
形成部４４の発振周波数が、周囲温度の変化，電源電圧
の変動等があっても、基準周波数信号発生部４１から送
出される基準信号ＳＲの周波数精度の限りにおいて、安
定に維持される。

【００３３】このようなもとで、電圧制御発振部４６に
含まれるリング発振器形成部４４におけるインバータ４
３Ａ，４３Ｂ，４３Ｃ及び４３Ｄは、基準周波数信号発
生部４１，位相比較部４２，電圧制御発振部４６，分周
部４７及びＬＰＦ４８により構成されるＰＬＬがロック
状態にあるとき、インバータ４３Ａ，４３Ｂ，４３Ｃ及
び４３Ｄから夫々得られる出力パルス信号ＣＤＡ，ＣＤ
Ｂ，ＣＤＣ及びＣＤＤが、同一の周波数Ｎ・ｆｒ（周期
ｔｎ）を有するものとなり、かつ、インバータ４３Ａ，
４３Ｂ，４３Ｃ及び４３Ｄの各々における入力パルス信
号に対する遅れ時間Δｔ１，Δｔ２，Δｔ３及びΔｔ４
が実質的に等しく、出力パルス信号ＣＤＡ，ＣＤＢ，Ｃ
ＤＣ及びＣＤＤの各々の周期ｔｎの１／４（ｔｎ／４）
に相当する時間となるように設定される。

【００３４】それにより、基準周波数信号発生部４１，
位相比較部４２，電圧制御発振部４６，分周部４７及び
ＬＰＦ４８により構成されるＰＬＬがロック状態にある
もとでは、電圧制御発振部４６に含まれるリング発振器
形成部４４において、インバータ４３Ｄから得られる出
力パルス信号ＣＤＤが、図２のＡに示される如くの、周
期ｔｎを有した矩形パルス信号とされるとき、その出力
パルス信号ＣＤＤが供給されるインバータ４３Ａから得
られる出力パルス信号ＣＤＡが、図２のＤに示される如
くの、出力パルス信号ＣＤＤの立上りエッジに対して遅
れ時間Δｔ１だけ遅れた立下りエッジ、及び、出力パル
ス信号ＣＤＤの立下りエッジに対して遅れ時間Δｔ１だ
け遅れた立上りエッジを形成し、周期ｔｎを有した矩形
パルス信号とされる。

【００３５】また、インバータ４３Ａからの出力パルス
信号ＣＤＡが供給されるインバータ４３Ｂから得られる
出力パルス信号ＣＤＢが、図２のＣに示される如くの、
出力パルス信号ＣＤＡの立下りエッジに対して遅れ時間
Δｔ２だけ遅れた立上りエッジ、及び、出力パルス信号
ＣＤＡの立上りエッジに対して遅れ時間Δｔ２だけ遅れ
た立下りエッジを形成し、周期ｔｎを有した矩形パルス
信号とされる。

【００３６】さらに、インバータ４３Ｂからの出力パル
ス信号ＣＤＢが供給されるインバータ４３Ｃから得られ
る出力パルス信号ＣＤＣが、図２のＢに示される如く
の、出力パルス信号ＣＤＢの立上りエッジに対して遅れ
時間Δｔ３だけ遅れた立下りエッジ、及び、出力パルス
信号ＣＤＢの立下りエッジに対して遅れ時間Δｔ３だけ
遅れた立上りエッジを形成し、周期ｔｎを有した矩形パ
ルス信号とされる。

【００３７】そして、インバータ４３Ｃからの出力パル
ス信号ＣＤＣが供給されるインバータ４３Ｄから得られ
る、図２のＡに示される出力パルス信号ＣＤＤは、出力
パルス信号ＣＤＣの立下りエッジに対して遅れ時間Δｔ
４だけ遅れた立上りエッジ、及び、出力パルス信号ＣＤ
Ｃの立上りエッジに対して遅れ時間Δｔ４だけ遅れた立
下りエッジを形成するものとされる。

【００３８】インバータ４３Ａ，４３Ｂ，４３Ｃ及び４
３Ｄにおける遅れ時間Δｔ１，Δｔ２，Δｔ３及びΔｔ
４は等しく、ｔｎ／４に相当する時間とされるので、図
２のＤ，Ｃ，Ｂ及びＡに示される如く、インバータ４３
Ａから得られる出力パルス信号ＣＤＡ，インバータ４３
Ｂから得られる出力パルス信号ＣＤＢ，インバータ４３
Ｃから得られる出力パルス信号ＣＤＣ、及び、インバー
タ４３Ｄから得られる出力パルス信号ＣＤＤは、周波数
が同一（Ｎ・ｆｒ）であって、位相が順次π／２ずつ相
違する４種の矩形パルス信号とされ、その周波数Ｎ・ｆ
ｒがＰＬＬの作用により安定に維持されることになる。

【００３９】このようにして得られる出力パルス信号Ｃ
ＤＡ，ＣＤＢ，ＣＤＣ及びＣＤＤは、インバータ４３
Ａ，４３Ｂ，４３Ｃ及び４３Ｄの各々の出力端に夫々接
続された出力端子５０Ａ，５０Ｂ，５０Ｃ及び５０Ｄ
に、４相クロック信号として導出される。従って、出力
端子５０Ａ，５０Ｂ，５０Ｃ及び５０Ｄには、周波数Ｎ
・ｆｒを有し、位相が順次π／２ずつ相違する４相のク
ロック信号が、周囲温度の変化，電源電圧の変動等に伴
う相互位相差の変動が良好に抑制されるものとして得ら
れることになる。

【００４０】例えば、周波数Ｎ・ｆｒが１０ＭＨｚとさ
れる場合、インバータ４３Ａ，４３Ｂ，４３Ｃ及び４３
Ｄにおける遅れ時間Δｔ１，Δｔ２，Δｔ３及びΔｔ４
の夫々が２５ｎｓｅｃであり、Δｔ１＋Δｔ２＋Δｔ３
＋Δｔ４＝１００ｎｓｅｃであることが要求されること
になる。斯かる際において、仮に、インバータ４３Ａ，
４３Ｂ，４３Ｃ及び４３Ｄの個々に特性の不揃いがあ
り、その不揃いの程度が最大５％であって、例えば、イ
ンバータ４３Ａにおいて１．０５，インバータ４３Ｂに
おいて０．９５，インバータ４３Ｃにおいて１．０３、
及び、インバータ４３Ｄにおいて１．０２というように
分布するとしても、基準周波数信号発生部４１，位相比
較部４２，電圧制御発振部４６，分周部４７及びＬＰＦ
４８により構成されるＰＬＬの作用により、周囲温度の
変化，電源電圧の変動等があっても、Δｔ１＋Δｔ２＋
Δｔ３＋Δｔ４＝１００ｎｓｅｃという関係が維持され
て、Δｔ１＝２５．９３ｎｓｅｃ，Δｔ２＝２３．４６
ｎｓｅｃ，Δｔ３＝２５．４３ｎｓｅｃ、及び、Δｔ４
＝２５．１９ｎｓｅｃとなり、遅れ時間Δｔ１，Δｔ
２，Δｔ３及びΔｔ４についての変動は、インバータ４
３Ａ，４３Ｂ，４３Ｃ及び４３Ｄにおける特性の相対的
不揃いの範囲内に抑制される。

【００４１】そして、上述の図１に示される例にあって
は、基準周波数信号発生部４１から発せられる基準信号
ＳＲは、その周波数がｆｒで足り、従って、出力パルス
信号ＣＤＡ，ＣＤＢ，ＣＤＣ及びＣＤＤの各々の周波数
Ｎ・ｆｒに比して比較的低いものとされる。従って、比
較的低い周波数ｆｒを有する基準信号ＳＲを用いて、位
相が順次π／２ずつ相違する４相のクロック信号を得る
ことができることになる。

【００４２】なお、図１に示される例においては、基準
周波数信号発生部４１から発せられる基準信号ＳＲが周
波数ｆｒを有するものとされて、位相比較部４２におけ
る一対の入力端の一方に供給されるとともに、電圧制御
発振部４６に含まれるリング発振器形成部４４における
インバータ４３Ａ，４３Ｂ，４３Ｃ及び４３Ｄから夫々
得られる出力パルス信号ＣＤＡ，ＣＤＢ，ＣＤＣ及びＣ
ＤＤのうちの一つ、例えば、インバータ４３Ｄから得ら
れる出力パルス信号ＣＤＤが、分周部４７において１／
Ｎ分周が施され、その周波数が１／Ｎに低減されて得ら
れる周波数を有する分周出力パルス信号ＣＤＤ’とされ
て、位相比較部４２における一対の入力端の他方に供給
されている。

【００４３】しかしながら、本発明に係る多相クロック
信号形成装置は、斯かる例に限られるものではなく、例
えば、基準周波数信号発生部４１から発せられる基準信
号ＳＲが周波数Ｎ・ｆｒを有するものとされて、位相比
較部４２における一対の入力端の一方に供給されるとと
もに、電圧制御発振部４６に含まれるリング発振器形成
部４４におけるインバータ４３Ａ，４３Ｂ，４３Ｃ及び
４３Ｄから夫々得られる出力パルス信号ＣＤＡ，ＣＤ
Ｂ，ＣＤＣ及びＣＤＤのうちの一つ、例えば、インバー
タ４３Ｄから得られる出力パルス信号ＣＤＤが、分周部
を通じることなく、直接的に位相比較部４２における一
対の入力端の他方に供給されるようになされてもよい。

【００４４】

【発明の効果】以上の説明から明らかな如く、本発明に
係る多相クロック信号形成装置にあっては、環状縦続接
続がなされた複数のインバータを含んで成るリング発振
器形成部とリング発振器形成部の発振周波数を制御する
周波数制御部とを含んで形成される電圧制御発振部が、
基準周波数信号発生部を含むＰＬＬが構成され、周囲温
度の変化，電源電圧の変動等に伴う周波数変動が抑制さ
れるもとで動作するものとされて、リング発振器形成部
における複数のインバータから夫々得られる複数の出力
パルス信号が、相互に位相を異にする多相クロック信号
として取り出され、その際、基準周波数信号発生部から
の信号は、リング発振器形成部における複数のインバー
タから夫々得られる複数の出力パルス信号の各々と同
等、あるいは、それより低い周波数を有するもので足
り、また、全体が比較的簡単な構成を有するものとされ
る。

【００４５】それにより、本発明に係る多相クロック信
号形成装置によれば、比較的簡単な構成のもとに、比較
的低い周波数を有する基準周波数信号発生部からの信号
を用いて、電圧制御発振部に含まれたリング発振器形成
部から、周波数を同一とし、相互に位相が相違する複数
のクロック信号を、周囲温度の変化，電源電圧の変動等
に伴う相互位相差の変動が良好に抑制されるものとして
得ることができる。

【図面の簡単な説明】

【図１】本発明に係る多相クロック信号形成装置の一例
を示すブロック構成図である。

【図２】図１に示される例の動作説明に供される波形図
である。

【図３】従来の多相クロック信号形成装置の一例を示す
ブロック構成図である。

【図４】図３に示される多相クロック信号形成装置の例
の動作説明に供される波形図である。

【図５】従来の多相クロック信号形成装置の他の例を示
すブロック構成図である。

【図６】図５に示される多相クロック信号形成装置の例
の動作説明に供される波形図である。

【図７】従来の多相クロック信号形成装置のさらに他の
例を示すブロック構成図である。

【図８】図７に示される多相クロック信号形成装置の例
の動作説明に供される波形図である。

【図９】図７に示される多相クロック信号形成装置の例
の動作特性の説明に供されるグラフである。

【図１０】図７に示される多相クロック信号形成装置の
例の動作特性の説明に供されるグラフである。

【符号の説明】

４１基準周波数信号発生部４２位相比較部４３Ａ，４３Ｂ，４３Ｃ，４３Ｄインバータ４４リング発振器形成部４５周波数制御部４６電圧制御発振部４７分周部４８ＬＰＦ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ出力端子

Claims

【特許請求の範囲】

【請求項１】基準周波数を有した信号を発生する基準周
波数信号発生部と、環状縦続接続がなされた複数のインバータを含んで成る
リング発振器形成部、及び、該リング発振器形成部の発
振周波数を制御する周波数制御部を含んで形成される電
圧制御発振部と、上記リング発振器形成部における複数のインバータのう
ちの一つから得られる出力パルス信号もしくは該出力パ
ルス信号が分周されて得られる分周出力パルス信号と上
記基準周波数信号発生部からの信号との位相比較を行う
位相比較部と、該位相比較部から得られる比較出力信号が供給され、該
比較出力信号に基づいて得られる制御電圧信号を上記電
圧制御発振部における周波数制御部に供給して、該周波
数制御部に上記リング発振器形成部の発振周波数を上記
制御電圧信号に応じて制御する動作を行わせる低域通過
フィルタと、上記リング発振器形成部における複数のインバータから
夫々得られる複数の出力パルス信号を、相互に位相を異
にする多相クロック信号として取り出す出力端子部と、
を備えて構成される多相クロック信号形成装置。
【請求項２】リング発振器形成部における複数のインバ
ータのうちの一つから得られる出力パルス信号を分周し
て分周出力パルス信号を得、該分周出力パルス信号を位
相比較部に供給する分周部を備えることを特徴とする請
求項１記載の多相クロック信号形成装置。
【請求項３】電圧制御発振部に含まれた周波数制御部
が、低域通過フィルタから得られる制御電圧信号に応じ
た周波数制御信号を、上記電圧制御発振部に含まれたリ
ング発振器形成部における複数のインバータに供給する
ことを特徴とする請求項１記載の多相クロック信号形成
装置。
【請求項４】電圧制御発振部に含まれたリング発振器形
成部における複数のインバータの各々における入力信号
に対する遅れ時間が実質的に等しく選定されて成る請求
項１記載の多相クロック信号形成装置。