JPH05167440A - 同期外れ検出回路 - Google Patents
同期外れ検出回路Info
- Publication number
- JPH05167440A JPH05167440A JP3327939A JP32793991A JPH05167440A JP H05167440 A JPH05167440 A JP H05167440A JP 3327939 A JP3327939 A JP 3327939A JP 32793991 A JP32793991 A JP 32793991A JP H05167440 A JPH05167440 A JP H05167440A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock signal
- output
- flop
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明は、位相同期発振器回路における位相
ずれや同期外れを検出する同期外れ検出回路を提供する
ことを目的とする。 【構成】 位相同期発振器回路１において、入力クロッ
ク信号ｆと分周器５の出力である位相比較クロック信号
ｆ0 の何れか一方の位相を移相する移相手段２０と、入
力するこれら２つのクロック信号のうち、移相しないク
ロック信号の変化点で移相されたクロック信号を格納す
るフリップフロップ３０と、フリップフロップ３０でク
ロック信号の位相状態が変化したことを検出する変化検
出手段４０とを付加し、入力クロック信号ｆと位相比較
クロック信号ｆ0 の何れか一方を移相してフリップフロ
ップ３０に入力し、移相されないクロック信号の変化点
で移相されたクロック信号を格納し、２つのクロック信
号の間の位相ずれ等により、出力に変化が生ずると、変
化検出手段４０で警報を発するように構成する。
ずれや同期外れを検出する同期外れ検出回路を提供する
ことを目的とする。 【構成】 位相同期発振器回路１において、入力クロッ
ク信号ｆと分周器５の出力である位相比較クロック信号
ｆ0 の何れか一方の位相を移相する移相手段２０と、入
力するこれら２つのクロック信号のうち、移相しないク
ロック信号の変化点で移相されたクロック信号を格納す
るフリップフロップ３０と、フリップフロップ３０でク
ロック信号の位相状態が変化したことを検出する変化検
出手段４０とを付加し、入力クロック信号ｆと位相比較
クロック信号ｆ0 の何れか一方を移相してフリップフロ
ップ３０に入力し、移相されないクロック信号の変化点
で移相されたクロック信号を格納し、２つのクロック信
号の間の位相ずれ等により、出力に変化が生ずると、変
化検出手段４０で警報を発するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、位相同期発振器回路に
おける同期外れ及び周波数ずれを検出する回路に関す
る。
おける同期外れ及び周波数ずれを検出する回路に関す
る。
【０００２】近年ディジタル通信回線が広範囲に使用さ
れるようになって来ているが、データの授受の基本であ
る送信側から送られて来るクロック信号の同期と、受信
側で生成するクロック信号の同期とが完全一致している
ことが不可欠である。そのために、送信側クロック信号
と受信側クロック信号の位相ずれの早期検出と早期安定
化が強く要求されていた。
れるようになって来ているが、データの授受の基本であ
る送信側から送られて来るクロック信号の同期と、受信
側で生成するクロック信号の同期とが完全一致している
ことが不可欠である。そのために、送信側クロック信号
と受信側クロック信号の位相ずれの早期検出と早期安定
化が強く要求されていた。
【０００３】
【従来の技術】従来の位相同期発振器回路の異常は入力
クロック信号と、受信側で生成出力するクロック信号と
の周波数ずれを監視するドリフト検出方法で検出する
か、或いはこのドリフト検出が低周波濾過器ＬＰＦから
出力される誤差電圧を比較回路にて所定の電圧Ｅｓと比
較することでドリフト警報を出しているが、電圧比較の
ため、微妙なドリフトまで検出できないと言う欠点を改
良した図６に示すような電圧制御発振器ＶＣＯのドリフ
ト検出方法によって検出していた。
クロック信号と、受信側で生成出力するクロック信号と
の周波数ずれを監視するドリフト検出方法で検出する
か、或いはこのドリフト検出が低周波濾過器ＬＰＦから
出力される誤差電圧を比較回路にて所定の電圧Ｅｓと比
較することでドリフト警報を出しているが、電圧比較の
ため、微妙なドリフトまで検出できないと言う欠点を改
良した図６に示すような電圧制御発振器ＶＣＯのドリフ
ト検出方法によって検出していた。
【０００４】図６において、１は位相同期発振器回路、
２は位相比較器ＰＣ、３は低周波濾過器ＬＰＦ、４は電
圧制御発振器ＶＣＯ、５は分周器ＤＩＶ、５１，５２は
パルス発生回路ＰＧ１，ＰＧ２、５３，５４はＤ型フリ
ップフロップＤ−ＦＦ１，Ｄ−ＦＦ２、５５は論理和回
路ＯＲである。
２は位相比較器ＰＣ、３は低周波濾過器ＬＰＦ、４は電
圧制御発振器ＶＣＯ、５は分周器ＤＩＶ、５１，５２は
パルス発生回路ＰＧ１，ＰＧ２、５３，５４はＤ型フリ
ップフロップＤ−ＦＦ１，Ｄ−ＦＦ２、５５は論理和回
路ＯＲである。
【０００５】分周器５の出力である位相比較クロック信
号ｆ0 と入力クロック信号ｆとをそれぞれ第１及び第２
のパルス発生回路５１，５２に加える。この第１及び第
２のパルス発生回路５１，５２はモノステーブルマルチ
バイブレータ等で構成し、入力クロック信号ｆ及び分周
器出力位相比較クロック信号ｆ0 の立上り部で、このモ
ノステーブルマルチバイブレータを構成する抵抗器Ｒと
コンデンサＣの時定数で定まる所定幅のパルスを形成す
る。
号ｆ0 と入力クロック信号ｆとをそれぞれ第１及び第２
のパルス発生回路５１，５２に加える。この第１及び第
２のパルス発生回路５１，５２はモノステーブルマルチ
バイブレータ等で構成し、入力クロック信号ｆ及び分周
器出力位相比較クロック信号ｆ0 の立上り部で、このモ
ノステーブルマルチバイブレータを構成する抵抗器Ｒと
コンデンサＣの時定数で定まる所定幅のパルスを形成す
る。
【０００６】第１のパルス発生回路５１の出力は第１の
Ｄ型フリップフロップ５３のＤ入力端子に与えられ、同
じく第２のパルス発生回路５２の出力は第２のＤ型フリ
ップフロップ５４のＤ入力端子に与えられ、第１のＤ型
フリップフロップ５３のＣ入力端子には入力クロック信
号ｆが、また、第２のＤ型フリップフロップ５４のＣ入
力端子には位相比較クロック信号ｆ0 が与えられる。第
１及び第２のＤ型フリップフロップ５３，５４の出力は
論理和回路５５に入力され、出力は警報回路に送られ
る。
Ｄ型フリップフロップ５３のＤ入力端子に与えられ、同
じく第２のパルス発生回路５２の出力は第２のＤ型フリ
ップフロップ５４のＤ入力端子に与えられ、第１のＤ型
フリップフロップ５３のＣ入力端子には入力クロック信
号ｆが、また、第２のＤ型フリップフロップ５４のＣ入
力端子には位相比較クロック信号ｆ0 が与えられる。第
１及び第２のＤ型フリップフロップ５３，５４の出力は
論理和回路５５に入力され、出力は警報回路に送られ
る。
【０００７】電圧制御発振器４の異常等により、分周器
５の出力である位相比較クロック信号ｆ0 が変動した場
合には、第２のＤ型フリップフロップ５４では入力クロ
ック信号ｆで、また、入力クロック信号が変動した場合
には分周器５出力の位相比較クロック信号で読み出しを
行い、互いの入出力クロック信号で読み合うために電圧
制御発振器４、または入力側の変動をも検出することが
可能である。すなわち、基準信号ｆの位相が電圧制御発
振器４の出力位相比較クロック信号ｆ0 と比べ、特定の
時間遅れた場合には第２のＤ型フリップフロップ５４の
出力が”１”となり、入力クロック信号ｆの位相と比
べ、特定の時間進んだ場合には第１のＤ型フリップフロ
ップ３３の出力が”１”となる。従って、論理和回路５
５の出力はドリフトが検出されると”１”となる。
５の出力である位相比較クロック信号ｆ0 が変動した場
合には、第２のＤ型フリップフロップ５４では入力クロ
ック信号ｆで、また、入力クロック信号が変動した場合
には分周器５出力の位相比較クロック信号で読み出しを
行い、互いの入出力クロック信号で読み合うために電圧
制御発振器４、または入力側の変動をも検出することが
可能である。すなわち、基準信号ｆの位相が電圧制御発
振器４の出力位相比較クロック信号ｆ0 と比べ、特定の
時間遅れた場合には第２のＤ型フリップフロップ５４の
出力が”１”となり、入力クロック信号ｆの位相と比
べ、特定の時間進んだ場合には第１のＤ型フリップフロ
ップ３３の出力が”１”となる。従って、論理和回路５
５の出力はドリフトが検出されると”１”となる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな構成の電圧制御発振器ドリフト異常検出回路におい
ては、第１及び第２のパルス発生回路５１，５２として
モノステーブルマルチバイブレータ等を用いるために、
正確なパルス幅が作成できないので、正確な測定が困難
であり、更に抵抗器ＲとコンデンサＣを調整してパルス
幅を定めるために調整に手間がかかる等の欠点がある。
うな構成の電圧制御発振器ドリフト異常検出回路におい
ては、第１及び第２のパルス発生回路５１，５２として
モノステーブルマルチバイブレータ等を用いるために、
正確なパルス幅が作成できないので、正確な測定が困難
であり、更に抵抗器ＲとコンデンサＣを調整してパルス
幅を定めるために調整に手間がかかる等の欠点がある。
【０００９】また、ドリフト検出は、基本的には電圧制
御発振器が経年変化、又はエージングによって、出力周
波数が劣化することを監視するものであるため、同期外
れ周波数に関しては監視していない。
御発振器が経年変化、又はエージングによって、出力周
波数が劣化することを監視するものであるため、同期外
れ周波数に関しては監視していない。
【００１０】本発明は、係る問題を解決するもので、位
相同期発振器回路における位相ずれや同期外れを検出す
る同期外れ検出回路を提供することを目的とする。
相同期発振器回路における位相ずれや同期外れを検出す
る同期外れ検出回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１は、本発明に係わる
同期外れ検出回路の原理構成図の一例で、２つのクロッ
ク信号のうち、位相比較クロック信号を移相した場合を
示す。
同期外れ検出回路の原理構成図の一例で、２つのクロッ
ク信号のうち、位相比較クロック信号を移相した場合を
示す。
【００１２】図中、図６と同じ符号は同じものを示し、
２０は移相手段、３０はフリップフロップ、４０は変化
検出手段である。本発明は、一方の入力端子に基準入力
クロック信号ｆを入力し、他方の入力端子に分周器５の
出力である位相比較クロック信号ｆ0 を入力して、位相
比較を行う位相比較器２と、該位相比較器２に接続され
る低周波濾過器３と、該低周波濾過器３を介して入力さ
れる位相比較器出力に応じて発振周波数が制御される電
圧制御発振器４と、該電圧制御発振器４の出力信号を分
周して、該位相比較器２に送出する分周器５とで構成さ
れ、該位相比較クロック信号ｆ0 と該入力クロック信号
ｆとの位相差を求め、該位相差が所定値以下となるよう
に該電圧制御発振器４の発振周波数を制御して、該入力
クロック信号ｆに同期した該電圧制御発振器４の出力を
取り出す位相同期発振器回路１において、該位相比較ク
ロック信号ｆ 0 及び該入力クロック信号ｆの位相差を所
定値となるように、何れか一方の該クロック信号の位相
を移相する移相手段２０と、移相されない該クロック信
号の変化点において移相されたクロック信号の位相状態
を格納し、常に、最新の状態に更新するフリップフロッ
プ３０と、該フリップフロップ３０に格納されたクロッ
ク信号の位相状態が変化したことを検出したとき、警報
を送出する変化検出手段４０を設けることにより、目的
を達成することができる。
２０は移相手段、３０はフリップフロップ、４０は変化
検出手段である。本発明は、一方の入力端子に基準入力
クロック信号ｆを入力し、他方の入力端子に分周器５の
出力である位相比較クロック信号ｆ0 を入力して、位相
比較を行う位相比較器２と、該位相比較器２に接続され
る低周波濾過器３と、該低周波濾過器３を介して入力さ
れる位相比較器出力に応じて発振周波数が制御される電
圧制御発振器４と、該電圧制御発振器４の出力信号を分
周して、該位相比較器２に送出する分周器５とで構成さ
れ、該位相比較クロック信号ｆ0 と該入力クロック信号
ｆとの位相差を求め、該位相差が所定値以下となるよう
に該電圧制御発振器４の発振周波数を制御して、該入力
クロック信号ｆに同期した該電圧制御発振器４の出力を
取り出す位相同期発振器回路１において、該位相比較ク
ロック信号ｆ 0 及び該入力クロック信号ｆの位相差を所
定値となるように、何れか一方の該クロック信号の位相
を移相する移相手段２０と、移相されない該クロック信
号の変化点において移相されたクロック信号の位相状態
を格納し、常に、最新の状態に更新するフリップフロッ
プ３０と、該フリップフロップ３０に格納されたクロッ
ク信号の位相状態が変化したことを検出したとき、警報
を送出する変化検出手段４０を設けることにより、目的
を達成することができる。
【００１３】また、上記フリップフロップ３０の出力側
に、一定周期毎に変化した出力をカウントし、設定され
たカウント数を越えると、警報を送出するカウント手段
４１を上記変化検出手段４０の代わりに付加するように
してもよい。
に、一定周期毎に変化した出力をカウントし、設定され
たカウント数を越えると、警報を送出するカウント手段
４１を上記変化検出手段４０の代わりに付加するように
してもよい。
【００１４】
【作用】位相同期発振器回路１に移相手段２０とフリッ
プフロップ３０と変化検出手段４０を付加し、分周器５
の出力である位相比較クロック信号ｆ0 か、或いは入力
クロック信号ｆかの何れか一方の位相を所定値だけ位相
をずらした上、これらの２つの信号をフリップフロップ
３０に入力することにより、位相をずらさないクロック
信号の変化点でこれら２つの信号の位相差に変化が生ず
れば、それを検出することができるので、位相同期発振
器回路１において、入力クロック信号ｆと位相比較クロ
ック信号ｆ0 との間に、位相ずれ等の異常が発生した場
合には、変化検出手段４０により異常を検出し、警報を
発出することができる。
プフロップ３０と変化検出手段４０を付加し、分周器５
の出力である位相比較クロック信号ｆ0 か、或いは入力
クロック信号ｆかの何れか一方の位相を所定値だけ位相
をずらした上、これらの２つの信号をフリップフロップ
３０に入力することにより、位相をずらさないクロック
信号の変化点でこれら２つの信号の位相差に変化が生ず
れば、それを検出することができるので、位相同期発振
器回路１において、入力クロック信号ｆと位相比較クロ
ック信号ｆ0 との間に、位相ずれ等の異常が発生した場
合には、変化検出手段４０により異常を検出し、警報を
発出することができる。
【００１５】また、変化検出手段４０の代わりに、フリ
ップフロップ３０の出力に、フリップフロップ３０から
出力される入力クロック信号ｆと位相比較クロック信号
ｆ0 との位相差に対応した出力信号をカウントするカウ
ンタト手段４１を付加することにより、周波数差に相当
するパルスが一定時間に予め設定された値をカウントす
ると警報を発生するようにしておくことにより、任意の
精度で電圧制御発振器４で発振する周波数について、監
視することができる。
ップフロップ３０の出力に、フリップフロップ３０から
出力される入力クロック信号ｆと位相比較クロック信号
ｆ0 との位相差に対応した出力信号をカウントするカウ
ンタト手段４１を付加することにより、周波数差に相当
するパルスが一定時間に予め設定された値をカウントす
ると警報を発生するようにしておくことにより、任意の
精度で電圧制御発振器４で発振する周波数について、監
視することができる。
【００１６】
【実施例】次に、実施例について、図２、図３、図４及
び図５を用いて説明する。図２は本発明の第１の実施例
を示す図で、図１と同じ符号は同じものを示し、２１は
１／２π遅延回路、３０はＤ型フリップフロップ、４１
は変化検出器である。図３は図２の同期外れ検出回路の
波形説明図であり、図中、〜は図２の回路上の〜
と同じ場所を示す。
び図５を用いて説明する。図２は本発明の第１の実施例
を示す図で、図１と同じ符号は同じものを示し、２１は
１／２π遅延回路、３０はＤ型フリップフロップ、４１
は変化検出器である。図３は図２の同期外れ検出回路の
波形説明図であり、図中、〜は図２の回路上の〜
と同じ場所を示す。
【００１７】また、図４は本発明の第２の実施例を示す
図で、図１と同じ符号は同じものを示し、４３はタイマ
ー、４２は保護カウンター、４４は警報信号発生器であ
る。図５は図４の同期外れ検出回路の波形説明図であ
り、図中、〜は図４の回路上の〜と同じ場所を
示す。
図で、図１と同じ符号は同じものを示し、４３はタイマ
ー、４２は保護カウンター、４４は警報信号発生器であ
る。図５は図４の同期外れ検出回路の波形説明図であ
り、図中、〜は図４の回路上の〜と同じ場所を
示す。
【００１８】図２において、位相同期発振器回路１が同
期状態にある場合は、入力クロック信号ｆと分周器５の
出力である位相比較クロック信号ｆ0 は或る位相が確定
している。この位相比較クロック信号を１／２π遅延回
路２１により、１／２π位相を遅らせた信号をＤ型フリ
ップフロップ３０のＤ端子に入力し、入力クロック信号
ｆをＤ型フリップフロップ３０のＣ端子に入力する。こ
の同期状態にある時はＤ型フリップフロップ３０の出力
には信号が”０”が出力される。図３の〜にそれぞ
れの波形を示す。
期状態にある場合は、入力クロック信号ｆと分周器５の
出力である位相比較クロック信号ｆ0 は或る位相が確定
している。この位相比較クロック信号を１／２π遅延回
路２１により、１／２π位相を遅らせた信号をＤ型フリ
ップフロップ３０のＤ端子に入力し、入力クロック信号
ｆをＤ型フリップフロップ３０のＣ端子に入力する。こ
の同期状態にある時はＤ型フリップフロップ３０の出力
には信号が”０”が出力される。図３の〜にそれぞ
れの波形を示す。
【００１９】しかしながら、位相同期発振器回路１に同
期外れ等の異常が発生すると、同期状態から外れ、図３
のの波形のパルス幅が変化する結果、波形と波形
の位相関係が変化し、Ｄ型フリップフロップ３０の出力
に信号”１”が出力される。この変化を後段の変化検出
器４１で検出し、警報を発するようにする。
期外れ等の異常が発生すると、同期状態から外れ、図３
のの波形のパルス幅が変化する結果、波形と波形
の位相関係が変化し、Ｄ型フリップフロップ３０の出力
に信号”１”が出力される。この変化を後段の変化検出
器４１で検出し、警報を発するようにする。
【００２０】また、図４はＤ型フリップフロップ３０の
出力に図１のカウント手段４０として、Ｄ型フリップフ
ロップ３０の出力信号をカウンとする保護カウンター回
路４２と、この保護カウンター回路４２に或る一定時間
周期毎にクリア信号を送信し、保護カウンター回路４２
のカウント数をクリアにするタイマー４３と、保護カウ
ンター回路４２がカウントアップしたとき、保護カウン
ター回路４２のカウント数をクリアにするクリア信号を
送出する警報信号発生器４４とを設ける。ここでタイマ
ー４３の入力クロック信号は、送信側のクロック信号の
代わりに自装置内で生成する別のクロック信号でもよ
い。
出力に図１のカウント手段４０として、Ｄ型フリップフ
ロップ３０の出力信号をカウンとする保護カウンター回
路４２と、この保護カウンター回路４２に或る一定時間
周期毎にクリア信号を送信し、保護カウンター回路４２
のカウント数をクリアにするタイマー４３と、保護カウ
ンター回路４２がカウントアップしたとき、保護カウン
ター回路４２のカウント数をクリアにするクリア信号を
送出する警報信号発生器４４とを設ける。ここでタイマ
ー４３の入力クロック信号は、送信側のクロック信号の
代わりに自装置内で生成する別のクロック信号でもよ
い。
【００２１】ここで、位相同期発振器回路１に同期外れ
が発生し、例えば、図５の（１）のに示すように、分
周器５の出力位相比較クロック信号ｆ0 の周波数が高く
なった場合、或いは図５の（２）のに示すように、分
周器５の出力位相比較クロック信号ｆ0 の周波数が低く
なった場合、Ｄ型フリップフロップ３０の出力には”
０”と”１”が交互に周期的に出力される。
が発生し、例えば、図５の（１）のに示すように、分
周器５の出力位相比較クロック信号ｆ0 の周波数が高く
なった場合、或いは図５の（２）のに示すように、分
周器５の出力位相比較クロック信号ｆ0 の周波数が低く
なった場合、Ｄ型フリップフロップ３０の出力には”
０”と”１”が交互に周期的に出力される。
【００２２】タイマー４３より保護カウンター回路４２
にクリアー信号を一定時間毎定期的に送出し、保護カウ
ンター回路４２に蓄積されているＤ型フリップフロップ
３０からの出力信号のカウント数をクリアーにする。
にクリアー信号を一定時間毎定期的に送出し、保護カウ
ンター回路４２に蓄積されているＤ型フリップフロップ
３０からの出力信号のカウント数をクリアーにする。
【００２３】ここで、タイマー４３からのクリアー信号
が保護カウンター回路４２に入力される前にカウントア
ップが終了すれば、警報として出力される。この場合、
保護カウンター回路４２のカウント数は、２つの信号の
位相変化量となり、タイマー４３のクリア信号送出周期
の間に、位相がどれだけ移動したかを表すことになる。
周波数差は、位相／時間で表せるので、タイマー４３の
クリア信号送出時間周期を変えることによって、任意の
周波数差が発生した場合に警報を発生させることができ
る。
が保護カウンター回路４２に入力される前にカウントア
ップが終了すれば、警報として出力される。この場合、
保護カウンター回路４２のカウント数は、２つの信号の
位相変化量となり、タイマー４３のクリア信号送出周期
の間に、位相がどれだけ移動したかを表すことになる。
周波数差は、位相／時間で表せるので、タイマー４３の
クリア信号送出時間周期を変えることによって、任意の
周波数差が発生した場合に警報を発生させることができ
る。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
位相同期発振器回路の同期外れを簡単に検出できる他、
入力信号と出力信号の周波数差がある値となった場合、
かつ、周波数差を任意に設定できるため、位相同期発振
器回路の性能向上に対して大きな効果が期待できる。
位相同期発振器回路の同期外れを簡単に検出できる他、
入力信号と出力信号の周波数差がある値となった場合、
かつ、周波数差を任意に設定できるため、位相同期発振
器回路の性能向上に対して大きな効果が期待できる。
【図１】本発明に係わる同期外れ検出回路の原理構成図
の一例である。
の一例である。
【図２】本発明の第１の実施例である。
【図３】図２の同期外れ検出回路の波形を説明する図で
ある。
ある。
【図４】本発明の第２の実施例である。
【図５】図４の同期外れ検出回路の波形を説明する図で
ある。
ある。
【図６】従来の位相同期発振器回路例を示す図である。
１ 位相同期発振器回路（ＰＬＬ） ２ 位相比較器（ＰＣ） ３ 低周波濾過器（ＬＰＦ） ４ 電圧制御発振器（ＶＣＯ） ５ 分周器（ＤＩＶ） ２０ 移相手段 ２１ １／２π遅延回路 ３０，５３，５４ フリップフロップ（Ｄ−ＦＦ） ４０ カウント手段 ４１ 変化検出器 ４２ 保護カウンター ４３ タイマー ４４ 警報信号発生器 ５１，５２ パルス発生回路（ＰＧ） ５５ 論理和回路（ＯＲ）
Claims (2)
- 【請求項１】 一方の入力端子に基準の入力クロック信
号ｆを入力し、他方の入力端子に分周器（５）の出力で
ある位相比較クロック信号ｆ0 を入力して、位相比較を
行う位相比較器（２）と、該位相比較器（２）に接続さ
れる低周波濾過器（３）と、該低周波濾過器（３）を介
して入力される該位相比較器（２）の出力に応じて発振
周波数が制御される電圧制御発振器（４）と、該電圧制
御発振器（４）の出力信号を分周して位相比較クロック
信号ｆ0 として該位相比較器（２）に送出する分周器
（５）とで構成され、該位相比較クロック信号ｆ0 と該
入力クロック信号ｆとの位相差を求め、該位相差が規定
値以下となるように該電圧制御発振器（４）の発振周波
数を制御して、該入力クロック信号ｆに同期した該電圧
制御発振器（４）の出力を取り出す位相同期発振器回路
（１）において、 該位相比較クロック信号ｆ0 及び該入力クロック信号ｆ
の位相差を所定値となるように、何れか一方の該クロッ
ク信号の位相を移相する移相手段（２０）と、 移相されない該クロック信号の変化点において移相され
た該クロック信号の位相状態を格納し、常に、最新の状
態に更新するフリップフロップ（３０）と、 該フリップフロップ（３０）に格納された該クロック信
号の位相状態が変化したことを検出したとき、警報を送
出する変化検出手段（４０）とを有することを特徴とす
る同期外れ検出回路。 - 【請求項２】 上記フリップフロップ（３０）の出力側
に、一定周期毎に変化した出力をカウントし、設定され
たカウント数を越えると、警報を送出するカウント手段
（４１）を上記変化検出手段（４０）の代わりに付加し
た請求項１の同期外れ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327939A JPH05167440A (ja) | 1991-12-12 | 1991-12-12 | 同期外れ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327939A JPH05167440A (ja) | 1991-12-12 | 1991-12-12 | 同期外れ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167440A true JPH05167440A (ja) | 1993-07-02 |
Family
ID=18204702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3327939A Withdrawn JPH05167440A (ja) | 1991-12-12 | 1991-12-12 | 同期外れ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167440A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1199807A1 (en) * | 2000-10-16 | 2002-04-24 | Nec Corporation | Out-of-sync detector, receiver and optical receiver |
| JP2005277472A (ja) * | 2004-03-22 | 2005-10-06 | Nec Electronics Corp | Ｐｌｌ試験装置 |
| JP2010088071A (ja) * | 2008-10-03 | 2010-04-15 | Furuno Electric Co Ltd | 基準信号発生装置 |
-
1991
- 1991-12-12 JP JP3327939A patent/JPH05167440A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1199807A1 (en) * | 2000-10-16 | 2002-04-24 | Nec Corporation | Out-of-sync detector, receiver and optical receiver |
| JP2005277472A (ja) * | 2004-03-22 | 2005-10-06 | Nec Electronics Corp | Ｐｌｌ試験装置 |
| JP2010088071A (ja) * | 2008-10-03 | 2010-04-15 | Furuno Electric Co Ltd | 基準信号発生装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6466058B1 (en) | PLL lock detection using a cycle slip detector with clock presence detection | |
| JPH0442752B2 (ja) | ||
| JP3133885B2 (ja) | Ｐｌｌ回路を有する信号処理装置 | |
| US6757349B1 (en) | PLL frequency synthesizer with lock detection circuit | |
| KR100709518B1 (ko) | 위상 동기 루프 회로 | |
| US4617594A (en) | Signal generator circuit | |
| KR940023208A (ko) | 고선명 텔레비젼용 디지탈 오디오 기기의 클럭검출 및 위상동기 루프장치 | |
| US5563531A (en) | Digital phase comparator | |
| US7109806B2 (en) | Device and method for detecting phase difference and PLL using the same | |
| US5168360A (en) | Sampling clock generating circuit for a-d conversion of a variety of video signals | |
| JPH05167440A (ja) | 同期外れ検出回路 | |
| JP2531269B2 (ja) | 同期検出方式 | |
| JPS6098727A (ja) | 同期はずれ検出回路 | |
| JP2877185B2 (ja) | クロック発生器 | |
| US11381247B1 (en) | Method of detecting jitter in clock of apparatus and apparatus utilizing same | |
| JP2808967B2 (ja) | クロックホールドオーバ回路 | |
| JPH07120944B2 (ja) | Ｐｌｌ回路 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| JPH08331085A (ja) | ディジタル位相同期回路及びこれを用いたデータ受信回路 | |
| KR930004859B1 (ko) | 위상 고정 루프 회로의 위상 검출장치 | |
| KR100260446B1 (ko) | 전송시스템의 디지털 처리 위상동기루프장치 | |
| JPS63234630A (ja) | 位相同期ル−プの同期補償回路 | |
| JPS6139785A (ja) | 位相同期ル−プ回路 | |
| JPS6327477Y2 (ja) | ||
| KR100346725B1 (ko) | 위상동기루우프회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |