JP2910643B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2910643B2 JP2910643B2 JP7281311A JP28131195A JP2910643B2 JP 2910643 B2 JP2910643 B2 JP 2910643B2 JP 7281311 A JP7281311 A JP 7281311A JP 28131195 A JP28131195 A JP 28131195A JP 2910643 B2 JP2910643 B2 JP 2910643B2
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Description
【０００１】
【発明の属する技術分野】本発明は二重の位相同期ルー
プを持つ位相同期回路において、それぞれのループでの
位相比較周波数のパルスの立ち上がり又は立ち下がりの
エッジが一致することにより発生する位相同期回路出力
のスプリアス成分を除去できる位相同期回路に関する。
プを持つ位相同期回路において、それぞれのループでの
位相比較周波数のパルスの立ち上がり又は立ち下がりの
エッジが一致することにより発生する位相同期回路出力
のスプリアス成分を除去できる位相同期回路に関する。
【０００２】
【従来の技術】従来の技術例として、図４に基本的な一
重ループの位相同期回路のブロック図を示す。
重ループの位相同期回路のブロック図を示す。
【０００３】本図において、従来から一般的に用いられ
ているプログラマブル式の位相同期回路のブロック図で
ある。局部発振器１の出力の一部をプログラマブルカウ
ンタ（分周器）２に入力し、分周数Ｎで位相比較周波数
（ｆpd）＝Ｆに分周する。これと、発振周波数Ｆの基準
信号発生回路３の出力とを位相比較器４で比較し、両者
の誤差成分を低域濾波器５を通して先ほどの局部発振器
１にフィードバックする。上述した位相同期ループ（Ｐ
ＬＬ）では局部発振器の出力周波数が“Ｎ×Ｆ”に一致
するように負帰還され、位相同期となった場合には局部
発振器１は“Ｎ×Ｆ”の周波数で安定に発振する。ま
た、分周数Ｎをかえることで、Ｆの整数倍の発振周波数
を任意に選択して出力することができる。
ているプログラマブル式の位相同期回路のブロック図で
ある。局部発振器１の出力の一部をプログラマブルカウ
ンタ（分周器）２に入力し、分周数Ｎで位相比較周波数
（ｆpd）＝Ｆに分周する。これと、発振周波数Ｆの基準
信号発生回路３の出力とを位相比較器４で比較し、両者
の誤差成分を低域濾波器５を通して先ほどの局部発振器
１にフィードバックする。上述した位相同期ループ（Ｐ
ＬＬ）では局部発振器の出力周波数が“Ｎ×Ｆ”に一致
するように負帰還され、位相同期となった場合には局部
発振器１は“Ｎ×Ｆ”の周波数で安定に発振する。ま
た、分周数Ｎをかえることで、Ｆの整数倍の発振周波数
を任意に選択して出力することができる。
【０００４】さらに、図５は、このＰＬＬを二重に用い
て位相同期回路を構成した場合のブロック図を示す。
て位相同期回路を構成した場合のブロック図を示す。
【０００５】ここで、局部発振器（ＯＳＣ１）１０、低
域濾波器（ＬＰＦ１）１１、プログラムカウンタ（ＰＣ
１）１２、基準電圧発生回路（ＲＥＦ１）１３、分周器
（ＤＩＶ１）１４で構成される。ＰＬＬ１の出力
（ｆ1 ）は周波数混合器（ＭＩＸ）２５に入力される。
一方、ＰＬＬ２の局部発振器（ＯＳＣ２）２０の出力
（ｆ2）の一部もＭＩＸ２５に入力され、出力としてｆ
1 とｆ2 の差分周波数｜ｆ1 −ｆ2 ｜が取り出される。
この出力を比較信号入力として分周器（ＤＩＶ２）２４
でＮ2 分周し位相比較周波数（ｆpd2 ）に変換する。こ
れと、発振周波数がｆpd2 である基準信号発生回路（Ｒ
ＥＦ２）２３の出力とを位相比較器（ＰＣ２）２２とで
比較し、両者の誤差成分を低域濾波器（ＬＰＦ２）２１
を通して局部発振器（ＯＳＣ２）２０にフィードバック
する。
域濾波器（ＬＰＦ１）１１、プログラムカウンタ（ＰＣ
１）１２、基準電圧発生回路（ＲＥＦ１）１３、分周器
（ＤＩＶ１）１４で構成される。ＰＬＬ１の出力
（ｆ1 ）は周波数混合器（ＭＩＸ）２５に入力される。
一方、ＰＬＬ２の局部発振器（ＯＳＣ２）２０の出力
（ｆ2）の一部もＭＩＸ２５に入力され、出力としてｆ
1 とｆ2 の差分周波数｜ｆ1 −ｆ2 ｜が取り出される。
この出力を比較信号入力として分周器（ＤＩＶ２）２４
でＮ2 分周し位相比較周波数（ｆpd2 ）に変換する。こ
れと、発振周波数がｆpd2 である基準信号発生回路（Ｒ
ＥＦ２）２３の出力とを位相比較器（ＰＣ２）２２とで
比較し、両者の誤差成分を低域濾波器（ＬＰＦ２）２１
を通して局部発振器（ＯＳＣ２）２０にフィードバック
する。
【０００６】図５に示す位相同期回路は、同期状態にあ
る時には、分周数Ｎ1 とＮ2 とをかえることで一重ルー
プの時よりもさらに細かく出力周波数を設定することが
できる。そのため、最近の多くの位相同期回路は二重以
上の多重ループで構成されていることが多い。例えば、
特開昭５６−０１２１３１号公報には、多重ループの構
成が開示されている。
る時には、分周数Ｎ1 とＮ2 とをかえることで一重ルー
プの時よりもさらに細かく出力周波数を設定することが
できる。そのため、最近の多くの位相同期回路は二重以
上の多重ループで構成されていることが多い。例えば、
特開昭５６−０１２１３１号公報には、多重ループの構
成が開示されている。
【０００７】
【発明が解決しようとする課題】ところで、前述した従
来の技術の回路では、回路の構成上、必ず出力信号にス
プリアス成分が生じる可能性を持っている。
来の技術の回路では、回路の構成上、必ず出力信号にス
プリアス成分が生じる可能性を持っている。
【０００８】そこで、次に、問題となるスプリアスの発
生原因について説明する。
生原因について説明する。
【０００９】従来の技術例で示した図５の二重ループ回
路中の、同期状態における位相比較周波数のパルスの時
間変化の様子を図６および図７に示す。ここでパルス１
はＰＬＬ１（１００）での位相比較周波数（ｆpd1 ）の
パルスであり、パルス２はＰＬＬ２（２００）での位相
比較周波数（ｆpd2 ）のパルスである。振幅は通常のＣ
ＭＯＳレベルのＬレベルとＨレベルである。説明の都合
上、パルス１と２のパルス幅は同じで、両者の立ち上が
り時間と立ち下がり時間が一致しているものとする。ま
た、両パルスの周波数ｆpd1 とｆpd2 との周期（Ｔ1 ，
Ｔ2 ）の比を９対２とする。
路中の、同期状態における位相比較周波数のパルスの時
間変化の様子を図６および図７に示す。ここでパルス１
はＰＬＬ１（１００）での位相比較周波数（ｆpd1 ）の
パルスであり、パルス２はＰＬＬ２（２００）での位相
比較周波数（ｆpd2 ）のパルスである。振幅は通常のＣ
ＭＯＳレベルのＬレベルとＨレベルである。説明の都合
上、パルス１と２のパルス幅は同じで、両者の立ち上が
り時間と立ち下がり時間が一致しているものとする。ま
た、両パルスの周波数ｆpd1 とｆpd2 との周期（Ｔ1 ，
Ｔ2 ）の比を９対２とする。
【００１０】パルス１と２のスタート時刻ｔ1 とｔ2 と
は必ずしも一致しているわけではなく、電源投入時のタ
イミングや、周波数設定の条件等で両者の相対関係は、
さまざまに変化する。図６においてｔ1 とｔ2 とはΔｔ
1 以上差があり、両者の立ち上がりと立ち下がりとは完
全にずれているものとする。このとき、パルス１が立ち
上がるときには、パルス２は既にＬレベルかＨレベルか
に確定されており、この状態は安定なので、パルス２が
パルス１の影響を受けることはない。
は必ずしも一致しているわけではなく、電源投入時のタ
イミングや、周波数設定の条件等で両者の相対関係は、
さまざまに変化する。図６においてｔ1 とｔ2 とはΔｔ
1 以上差があり、両者の立ち上がりと立ち下がりとは完
全にずれているものとする。このとき、パルス１が立ち
上がるときには、パルス２は既にＬレベルかＨレベルか
に確定されており、この状態は安定なので、パルス２が
パルス１の影響を受けることはない。
【００１１】一方、図７のごとくｔ1 とｔ2 とがΔｔ1
以内で一致したとする。このとき時刻ｔ2 〜ｔ4 までの
間は、パルス１，２はともに不確定状態にあり、互いの
干渉を受け易い状態にある。そのため、例えば時刻ｔ3
において、パルス１がパルス２に干渉して、パルス２の
時刻ｔ3 の位置にノイズが発生するという状態が起こり
得る。さらに、Ｔ1 とＴ2 との比が９対２であることか
ら、時刻ｔ3 から２×Ｔ1 後にも同じようにノイズが発
生し、これは周期２×Ｔ1 でノイズが発生し続けること
を意味する。
以内で一致したとする。このとき時刻ｔ2 〜ｔ4 までの
間は、パルス１，２はともに不確定状態にあり、互いの
干渉を受け易い状態にある。そのため、例えば時刻ｔ3
において、パルス１がパルス２に干渉して、パルス２の
時刻ｔ3 の位置にノイズが発生するという状態が起こり
得る。さらに、Ｔ1 とＴ2 との比が９対２であることか
ら、時刻ｔ3 から２×Ｔ1 後にも同じようにノイズが発
生し、これは周期２×Ｔ1 でノイズが発生し続けること
を意味する。
【００１２】位相比較周波数にノイズが生ずると、その
位相比較出力にもノイズが発生し、結果として、位相同
期回路の出力信号に±１／（２×Ｔ1 ）離れのスプリア
ス成分が生じてしまう。このスプリアス成分は、出力信
号以外の不要信号であり、伝送エラーのもととなるので
除却する必要がある。
位相比較出力にもノイズが発生し、結果として、位相同
期回路の出力信号に±１／（２×Ｔ1 ）離れのスプリア
ス成分が生じてしまう。このスプリアス成分は、出力信
号以外の不要信号であり、伝送エラーのもととなるので
除却する必要がある。
【００１３】しかしながら、前述したスプリアス成分を
除去するためにフィルターを用いることはできない。
除去するためにフィルターを用いることはできない。
【００１４】なぜなら、出力信号とスプリアス成分との
周波数間隔は、出力信号の周波数に対して非常に小さい
ため出力信号の近傍ノイズとなりフィルターでは除去す
ることができない。
周波数間隔は、出力信号の周波数に対して非常に小さい
ため出力信号の近傍ノイズとなりフィルターでは除去す
ることができない。
【００１５】しかし、全ての多重ループ式位相同期回路
で必ず起こり得るにも関わらず、以下の理由から従来の
回路ではこのようなスプリアスを防止することを考慮し
た回路は無かった。
で必ず起こり得るにも関わらず、以下の理由から従来の
回路ではこのようなスプリアスを防止することを考慮し
た回路は無かった。
【００１６】（１）２つの位相同期周波数のパルスが揃
わないと発生しないため、電源投入のタイミング等で出
る条件が限られるため、発見され難かった。
わないと発生しないため、電源投入のタイミング等で出
る条件が限られるため、発見され難かった。
【００１７】（２）スプリアス成分の大きさが小さいの
で、従来のレベルではあまり問題にならなかった。
で、従来のレベルではあまり問題にならなかった。
【００１８】しかし、最近では位相同期回路の出力を、
逓倍して使うことが多くなり、そうすると、出力信号に
対してスプリアス成分が相対的に大きくなるので、従来
では無視できたような小さな成分までも除去する必要が
出てきている。
逓倍して使うことが多くなり、そうすると、出力信号に
対してスプリアス成分が相対的に大きくなるので、従来
では無視できたような小さな成分までも除去する必要が
出てきている。
【００１９】本発明の目的は、上述したスプリアス成分
を完全に除去しうる位相同期回路の構成を提供すること
にある。
を完全に除去しうる位相同期回路の構成を提供すること
にある。
【００２０】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、局部発振器（ＯＳＣ１）、分周器（Ｄ
ＩＶ１，ＤＩＶ１′）、位相比較器（ＰＣ１）、低域濾
波器（ＬＰＦ１）、基準信号発生回路（ＲＥＦ１）から
構成される第一の位相同期ループ（ＰＬＬ１）と、その
ＰＬＬ１の出力を入力とする周波数混合器（ＭＩＸ）、
局部発振器（ＯＳＣ２）、分周器（ＤＩＶ２，ＤＩＶ
２′）、位相比較器（ＰＣ２）、低域濾波器（ＬＰＦ
２）、基準信号発生回路（ＲＥＦ２）から構成される第
二の位相同期ループ（ＰＬＬ２）からなり、さらに、２
つの基準信号発生回路（ＲＥＦ１，ＲＥＦ２）にクロッ
クを供給するための局部発振器（ＯＳＣ０）を備え、Ｒ
ＥＦ１は直接、ＲＥＦ２はインバータ回路（ＩＮＶ）を
通して入力されるという特徴を有する。
に、本発明では、局部発振器（ＯＳＣ１）、分周器（Ｄ
ＩＶ１，ＤＩＶ１′）、位相比較器（ＰＣ１）、低域濾
波器（ＬＰＦ１）、基準信号発生回路（ＲＥＦ１）から
構成される第一の位相同期ループ（ＰＬＬ１）と、その
ＰＬＬ１の出力を入力とする周波数混合器（ＭＩＸ）、
局部発振器（ＯＳＣ２）、分周器（ＤＩＶ２，ＤＩＶ
２′）、位相比較器（ＰＣ２）、低域濾波器（ＬＰＦ
２）、基準信号発生回路（ＲＥＦ２）から構成される第
二の位相同期ループ（ＰＬＬ２）からなり、さらに、２
つの基準信号発生回路（ＲＥＦ１，ＲＥＦ２）にクロッ
クを供給するための局部発振器（ＯＳＣ０）を備え、Ｒ
ＥＦ１は直接、ＲＥＦ２はインバータ回路（ＩＮＶ）を
通して入力されるという特徴を有する。
【００２１】基準信号発生回路（ＲＥＦ１，ＲＥＦ２）
のクロック入力を片方だけ反転させて、位相同期ループ
１，２の基準信号（ｆr1，ｆr2）の位相をずらす。両ル
ープの位相比較周波数（ｆpd1 ，ｆpd2 ）はこの基準信
号をさらに分周させて作るので、結果的に、各々の位相
比較周波数の位相がずれ、それぞれのパルスの立ち上が
り、または立ち下がりのエッジが一致することがなくな
るので、上述したスプリアスの発生を防ぐことができ
る。
のクロック入力を片方だけ反転させて、位相同期ループ
１，２の基準信号（ｆr1，ｆr2）の位相をずらす。両ル
ープの位相比較周波数（ｆpd1 ，ｆpd2 ）はこの基準信
号をさらに分周させて作るので、結果的に、各々の位相
比較周波数の位相がずれ、それぞれのパルスの立ち上が
り、または立ち下がりのエッジが一致することがなくな
るので、上述したスプリアスの発生を防ぐことができ
る。
【００２２】
【発明の実施の形態】本発明の多重ループを有する位相
同期回路の一実施例のブロック図を図１に示す。本図
で、図５と同一構成を有するものは同一符号を付して説
明を省略する。
同期回路の一実施例のブロック図を図１に示す。本図
で、図５と同一構成を有するものは同一符号を付して説
明を省略する。
【００２３】ＰＬＬ１は局部発振器（ＯＳＣ１）１０、
分周器（ＤＩＶ１）１４、分周器（ＤＩＶ１′）１５、
位相比較器（ＰＣ１）１２、低域濾波器（ＬＰＦ１）、
基準信号発生回路（ＲＥＦ１）１６から構成される。こ
の２つの分周器１４，１５と位相比較器（ＰＣ１）１２
は通常の分周器を２個、位相比較器を１個有するＩＣを
用いることができる。また、ＰＬＬ２は局部発振器（Ｏ
ＳＣ２）２０、分周器（ＤＩＶ２）２４、分周器（ＤＩ
Ｖ２′）２６、位相比較器（ＰＣ２）２２、低域濾波器
（ＬＰＦ２）２１、基準信号発生回路（ＲＥＦ２）２７
から構成されている。ここで、前述のごとく、２つの分
周器２４，２６と位相比較器２２は、まとめてＩＣ２で
構成されている。
分周器（ＤＩＶ１）１４、分周器（ＤＩＶ１′）１５、
位相比較器（ＰＣ１）１２、低域濾波器（ＬＰＦ１）、
基準信号発生回路（ＲＥＦ１）１６から構成される。こ
の２つの分周器１４，１５と位相比較器（ＰＣ１）１２
は通常の分周器を２個、位相比較器を１個有するＩＣを
用いることができる。また、ＰＬＬ２は局部発振器（Ｏ
ＳＣ２）２０、分周器（ＤＩＶ２）２４、分周器（ＤＩ
Ｖ２′）２６、位相比較器（ＰＣ２）２２、低域濾波器
（ＬＰＦ２）２１、基準信号発生回路（ＲＥＦ２）２７
から構成されている。ここで、前述のごとく、２つの分
周器２４，２６と位相比較器２２は、まとめてＩＣ２で
構成されている。
【００２４】さらに、２つの基準信号発生回路１６，２
７は、同期を取るための局部発振器（ＯＳＣ０）３０か
らクロックを供給され、基準信号発生回路１６には直
接、基準信号発生回路２７にはインバータ回路（ＩＮ
Ｖ）３１を通して入力される。
７は、同期を取るための局部発振器（ＯＳＣ０）３０か
らクロックを供給され、基準信号発生回路１６には直
接、基準信号発生回路２７にはインバータ回路（ＩＮ
Ｖ）３１を通して入力される。
【００２５】次に、各部の波形を参照しながら、本発明
の位相同期回路の動作について説明する。また、ここで
は従来の技術で説明した図５の回路と異なる基準信号発
生回路とそれを分周して位相比較周波数ｆpd1 ，ｆpd2
を作るまでの部分について説明する。なお、具体的な説
明ができるように、各分周器や基準信号発生回路の分周
数は図１に示した値を用いるが、この値に限定されない
のは勿論である。本発明の回路の構成の効果をより明確
化できるように、本発明の構成要素の一つであるインバ
ータ回路（ＩＮＶ）３１が無い場合の各部の波形につい
て説明する。
の位相同期回路の動作について説明する。また、ここで
は従来の技術で説明した図５の回路と異なる基準信号発
生回路とそれを分周して位相比較周波数ｆpd1 ，ｆpd2
を作るまでの部分について説明する。なお、具体的な説
明ができるように、各分周器や基準信号発生回路の分周
数は図１に示した値を用いるが、この値に限定されない
のは勿論である。本発明の回路の構成の効果をより明確
化できるように、本発明の構成要素の一つであるインバ
ータ回路（ＩＮＶ）３１が無い場合の各部の波形につい
て説明する。
【００２６】図２はインバータ回路（ＩＮＶ）３１が無
い場合の各部の信号の波形を示している。
い場合の各部の信号の波形を示している。
【００２７】まず、ＯＳＣ０（３０）からＲＥＦ１（１
６），ＲＥＦ２（２７）に入力されたクロック（ｆ0 ）
は、それぞれ５分周と２分周され、それぞれのループの
基準信号ｆr1，ｆr2となる。このときｆr1，ｆr2共にｆ
0 の立ち上がりでカウントを始めているので、どちらも
立ち上がりの位置は同じになる。次に、ｆr1，ｆr2はさ
らに分周器ＤＩＶ１′（１５）とＤＩＶ２′（２６）で
各々９分周と５分周されて、それぞれの位相比較周波数
ｆpd1 ，ｆpd2 になる。本図ではｆr1，ｆr2を１／５に
縮小したｆr1′，ｆr2′をもとにｆpd1 ，ｆpd2 を図示
している。
６），ＲＥＦ２（２７）に入力されたクロック（ｆ0 ）
は、それぞれ５分周と２分周され、それぞれのループの
基準信号ｆr1，ｆr2となる。このときｆr1，ｆr2共にｆ
0 の立ち上がりでカウントを始めているので、どちらも
立ち上がりの位置は同じになる。次に、ｆr1，ｆr2はさ
らに分周器ＤＩＶ１′（１５）とＤＩＶ２′（２６）で
各々９分周と５分周されて、それぞれの位相比較周波数
ｆpd1 ，ｆpd2 になる。本図ではｆr1，ｆr2を１／５に
縮小したｆr1′，ｆr2′をもとにｆpd1 ，ｆpd2 を図示
している。
【００２８】上述のようにして作られたｆpd1 ，ｆpd2
では両者の立ち上がりが一致するため、当然、問題のス
プリアスが発生する。
では両者の立ち上がりが一致するため、当然、問題のス
プリアスが発生する。
【００２９】そのため本発明は、インバータ回路（ＩＮ
Ｖ）３１をＲＥＦ２（２７）前段に設けている。
Ｖ）３１をＲＥＦ２（２７）前段に設けている。
【００３０】まず、ＯＳＣ０（３０）からＲＥＦ１（１
６），ＲＥＦ２（２７）に入力されたクロック（ｆ0 ）
は、それぞれ５分周と２分周され、それぞれのループの
基準信号ｆr1，ｆr2となる。このときｆr1はｆ0 の立ち
上がり、ｆr2はｆ0 の立ち下がりでカウントを始めるの
で、ｆr1，ｆr2の立ち上がりの位置は、ちょうどｆ0の
半周期分だけずれる。次に、ｆr1，ｆr2は分周器ＤＩＶ
１′（１５），ＤＩＶ２′（２６）で各々９分周と５分
周されて、それぞれの位相比較周波数ｆpd1 ，ｆpd2 と
なる。この図でもｆr1，ｆr2を１／５に縮小した図をも
とにｆpd1 ，ｆpd2 を図示している。
６），ＲＥＦ２（２７）に入力されたクロック（ｆ0 ）
は、それぞれ５分周と２分周され、それぞれのループの
基準信号ｆr1，ｆr2となる。このときｆr1はｆ0 の立ち
上がり、ｆr2はｆ0 の立ち下がりでカウントを始めるの
で、ｆr1，ｆr2の立ち上がりの位置は、ちょうどｆ0の
半周期分だけずれる。次に、ｆr1，ｆr2は分周器ＤＩＶ
１′（１５），ＤＩＶ２′（２６）で各々９分周と５分
周されて、それぞれの位相比較周波数ｆpd1 ，ｆpd2 と
なる。この図でもｆr1，ｆr2を１／５に縮小した図をも
とにｆpd1 ，ｆpd2 を図示している。
【００３１】こうして作られたｆpd1 ，ｆpd2 は、
ｆr1，ｆr2がずれた分だけ立ち上がりがずれている。し
かも、ｆr1，ｆr2はｆ0 によって同期を取っているの
で、この位置関係が変動することはないから、両者の立
ち上がり（立ち下がり）のエッジが一致することは全く
無い。よって、本発明の構成によってスプリアスの発生
を防止することができる。
ｆr1，ｆr2がずれた分だけ立ち上がりがずれている。し
かも、ｆr1，ｆr2はｆ0 によって同期を取っているの
で、この位置関係が変動することはないから、両者の立
ち上がり（立ち下がり）のエッジが一致することは全く
無い。よって、本発明の構成によってスプリアスの発生
を防止することができる。
【００３２】
【発明の効果】二重の位相同期ループを持つ位相同期回
路において、上記構成を有することによりそれぞれのル
ープでの位相比較周波数のパルスの立ち上がり又は立ち
下がりのエッジが一致することがないため、位相同期回
路出力上のスプリアス成分を除去することができる効果
を有している。
路において、上記構成を有することによりそれぞれのル
ープでの位相比較周波数のパルスの立ち上がり又は立ち
下がりのエッジが一致することがないため、位相同期回
路出力上のスプリアス成分を除去することができる効果
を有している。
【００３３】よって、本位相同期回路を局発信号用シン
セサイザーに適用することにより周波数ステップ間隔が
極めて小さく、しかも、スプリアス信号の少ない安定な
特性を有する局発信号用シンセサイザーを提供しうる効
果を得ることができる。
セサイザーに適用することにより周波数ステップ間隔が
極めて小さく、しかも、スプリアス信号の少ない安定な
特性を有する局発信号用シンセサイザーを提供しうる効
果を得ることができる。
【図１】本発明の位相同期回路の一実施例のブロック図
である。
である。
【図２】本発明の位相同期回路のインバータを有しない
構成のタイムチャートである。
構成のタイムチャートである。
【図３】本発明の位相同期回路のインバータを有する構
成のタイムチャートである。
成のタイムチャートである。
【図４】従来の技術による一重ループの位相同期回路の
ブロック図である。
ブロック図である。
【図５】従来の技術による二重ループの位相同期回路の
ブロック図である。
ブロック図である。
【図６】図５の動作を説明するタイムチャートである。
【図７】図５の動作を説明するタイムチャートである。
１０，２０ 位相同期回路用局部発振器 １４，２４ 比較信号入力用分周器 １５，２６ 基準信号入力用分周器 １２，２２ 位相比較器 １３，２３，１６，２７ 基準信号発生回路 １１，２１ 低域濾波器 ２５ 周波数混合器 ３０ 基準信号発生回路用局部発振器 ３１ クロック反転用インバータ回路 １００，１１０，２００，２１０ 位相同期ループ
（ＰＬＬ） １７，２８ ＰＬＬ用ＩＣ内部に含まれる範囲 ｆ0 基準信号用クロック ｆ1 ，ｆ2 ＰＬＬの出力信号 ｜ｆ1 −ｆ2 ｜ ＭＩＸの出力（ｆ1 とｆ2 の差周波
数の信号） ｆr1，ｆr2 ＰＬＬの基準信号 ｆpd1 ，ｆpd2 ＰＬＬの位相比較周波数の信号 １／Ｎ1 ，１／Ｎ2 ＤＩＶ１，ＤＩＶ２の分周数
（比較信号の分周数） １／Ｎ1 ′，１／Ｎ2 ′ ＤＩＶ１′，ＤＩＶ２′の
分周数（基準信号の分周数） Ｔ1 ，Ｔ2 ｆpd1 ，ｆpd2 の周期 ｔ1 ，ｔ2 ｆpd1 ，ｆpd2 の立ち上がり開始時刻 Δｔ1 ，Δｔ2 ｆpd1 ，ｆpd2 の立ち上がり時間 ｔ3 ｆpd1 ，ｆpd2 共に、Ｈ又はＬに確定していな
い、ある時刻 ｔ4 ｆpd1 がＨに確定した時刻
（ＰＬＬ） １７，２８ ＰＬＬ用ＩＣ内部に含まれる範囲 ｆ0 基準信号用クロック ｆ1 ，ｆ2 ＰＬＬの出力信号 ｜ｆ1 −ｆ2 ｜ ＭＩＸの出力（ｆ1 とｆ2 の差周波
数の信号） ｆr1，ｆr2 ＰＬＬの基準信号 ｆpd1 ，ｆpd2 ＰＬＬの位相比較周波数の信号 １／Ｎ1 ，１／Ｎ2 ＤＩＶ１，ＤＩＶ２の分周数
（比較信号の分周数） １／Ｎ1 ′，１／Ｎ2 ′ ＤＩＶ１′，ＤＩＶ２′の
分周数（基準信号の分周数） Ｔ1 ，Ｔ2 ｆpd1 ，ｆpd2 の周期 ｔ1 ，ｔ2 ｆpd1 ，ｆpd2 の立ち上がり開始時刻 Δｔ1 ，Δｔ2 ｆpd1 ，ｆpd2 の立ち上がり時間 ｔ3 ｆpd1 ，ｆpd2 共に、Ｈ又はＬに確定していな
い、ある時刻 ｔ4 ｆpd1 がＨに確定した時刻
Claims (3)
- 【請求項１】 第１の基準周波数に位相同期した第１の
周波数を得る第１の位相同期ループと、前記第１の周波
数と第２の周波数を周波数変換した差分周波数に基づき
第２の基準周波数に位相同期した前記第２の周波数を得
る第２の位相同期ループとを有する位相同期回路におい
て、 前記第１の基準周波数と前記第２の基準周波数は、前記
第１、第２の基準周波数の整数倍の周波数を発振する発
振器の出力を２分配した後、それぞれ所定の分周器とに
て分周して得られることを特徴とする位相同期回路。 - 【請求項２】 前記第１の位相同期ループは、所定の第
１の制御電圧にて制御される前記第１の周波数を発振す
る第１の局部発振器と、前記第１の周波数を前記第１の
基準周波数に分周する第１の分周器と、前記発振器の出
力を第１の基準周波数分周器で分周された分周出力をさ
らに前記第１の基準周波数まで分周する第２の分周器
と、前記第１の分周器と前記第２の分周器の出力の位相
比較をする第１の位相比較器と、前記第１の位相比較器
の出力に接続し、前記第１の制御電圧を出力する第１の
低域濾波器からなることを特徴とする請求項１記載の位
相同期回路。 - 【請求項３】 前記第２の位相同期ループは、所定の第
２の制御電圧にて制御される前記第２の周波数を発振す
る第２の局部発振器と、前記第２の周波数と前記第１の
周波数とを周波数混合する周波数混合器と、前記周波数
混合器の出力を前記第２の基準周波数に分周する第３の
分周器と、前記発振器の出力をインバータを通して第２
の基準周波数分周器で分周された分周出力をさらに前記
第２の基準周波数まで分周する第４の分周器と、前記第
３の分周器と前記第４の分周器の出力の位相比較をする
第２の位相比較器と、前記第２の位相比較器の出力に接
続し前記第２の制御電圧を出力する第２の低域濾波器か
らなることを特徴とする請求項１記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281311A JP2910643B2 (ja) | 1995-10-30 | 1995-10-30 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281311A JP2910643B2 (ja) | 1995-10-30 | 1995-10-30 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09130242A JPH09130242A (ja) | 1997-05-16 |
| JP2910643B2 true JP2910643B2 (ja) | 1999-06-23 |
Family
ID=17637328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7281311A Expired - Lifetime JP2910643B2 (ja) | 1995-10-30 | 1995-10-30 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910643B2 (ja) |
-
1995
- 1995-10-30 JP JP7281311A patent/JP2910643B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09130242A (ja) | 1997-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990309 |