JPS62279713A - ５６ＫＨｚクロツク発生回路 - Google Patents
５６ＫＨｚクロツク発生回路Info
- Publication number
- JPS62279713A JPS62279713A JP61123060A JP12306086A JPS62279713A JP S62279713 A JPS62279713 A JP S62279713A JP 61123060 A JP61123060 A JP 61123060A JP 12306086 A JP12306086 A JP 12306086A JP S62279713 A JPS62279713 A JP S62279713A
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- JP
- Japan
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- output
- counter
- clock
- control data
- input
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000013479 data entry Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 102220039198 rs7243081 Human genes 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
技術分野
本発明は５６ＫＨｚクロック発生回路に関し、特にｉ、
５３６ＭＨ７のクロック信号を分周することによりこの
１．５３６Ｍ ＨＺクロック信号に同期した５６ＫＨｚ
のクロック信号を発生するクロック発生回路に関するも
のである。
５３６ＭＨ７のクロック信号を分周することによりこの
１．５３６Ｍ ＨＺクロック信号に同期した５６ＫＨｚ
のクロック信号を発生するクロック発生回路に関するも
のである。
え釆盈韮
従来のこの種のクロック発生回路は第４図に示す如き構
成となっている。ｉ、５３６ＭＨｚクロック信号は１／
１９２の分周値を有する分周器１１にて８ＫＨｚとされ
た位相比較器１２の１人力となる。
成となっている。ｉ、５３６ＭＨｚクロック信号は１／
１９２の分周値を有する分周器１１にて８ＫＨｚとされ
た位相比較器１２の１人力となる。
この位相比較出力はＬＰＦ （ローパスフィルタ〉１３
を介してＶＣＯ（電圧制御発振器）１４の制御入力とな
り、１．５３６ＭＨｚに位相同期した１５６８Ｍ Ｈｚ
のクロック信号がこのＶＣＯ１４１ら発生される。この
１．５６８ＭＨｚのクロック信号は分周器１５において
１／２８とされて５６ＫＨｚのりＯツク出力となる。こ
の５６ＫＨｚのクロック信号は位相比較器１２の個入力
となっている。
を介してＶＣＯ（電圧制御発振器）１４の制御入力とな
り、１．５３６ＭＨｚに位相同期した１５６８Ｍ Ｈｚ
のクロック信号がこのＶＣＯ１４１ら発生される。この
１．５６８ＭＨｚのクロック信号は分周器１５において
１／２８とされて５６ＫＨｚのりＯツク出力となる。こ
の５６ＫＨｚのクロック信号は位相比較器１２の個入力
となっている。
かかる５６ＫＨｚクロック発生回路はＰ Ｌ Ｌ（フェ
イズロックドループ）構成となっており、アナログ回路
を含んでいるので調整が必要でがっ頻雑であることや、
ＩＣ化が困難なために部品点数が増大して回路の小型化
ができないこと等の欠点を有している。
イズロックドループ）構成となっており、アナログ回路
を含んでいるので調整が必要でがっ頻雑であることや、
ＩＣ化が困難なために部品点数が増大して回路の小型化
ができないこと等の欠点を有している。
及Ｈａとｌ珀
本発明は上記従来のものの欠点を除去すべくなされたも
のであり、その目的とするところは、ディジタル的な構
成とすることによって全回路のＩＣ化を図って小形化及
び低コスト化を可能とした５６ＫＨｚクロック発生回路
を提供することにある。
のであり、その目的とするところは、ディジタル的な構
成とすることによって全回路のＩＣ化を図って小形化及
び低コスト化を可能とした５６ＫＨｚクロック発生回路
を提供することにある。
発明の構成
本発明によれば、１．５３６Ｍ Ｈｚのクロック信号に
同期した５６ＫＨｚのクロック信号を発生する５６ＫＨ
ｚクロック発生回路であって、前記１，５３６Ｍ ＨＺ
のクロック信号を入力として制御データ入力に応じて分
周値が１／１３か１／１４のいずれかに変化自在な分周
器と、この分周器の前記制御データを予め設定した制御
データパターン格納手段とを設け、この制御データパタ
ーン格納手段から前記１．５３６ＭＨｚのクロック信号
に同期して前記制御データを順次導出するようにしたこ
とを特徴とする５ ６ＫＨｚクロック発生回路が得られ
る。
同期した５６ＫＨｚのクロック信号を発生する５６ＫＨ
ｚクロック発生回路であって、前記１，５３６Ｍ ＨＺ
のクロック信号を入力として制御データ入力に応じて分
周値が１／１３か１／１４のいずれかに変化自在な分周
器と、この分周器の前記制御データを予め設定した制御
データパターン格納手段とを設け、この制御データパタ
ーン格納手段から前記１．５３６ＭＨｚのクロック信号
に同期して前記制御データを順次導出するようにしたこ
とを特徴とする５ ６ＫＨｚクロック発生回路が得られ
る。
１豊１
■下、図面を参照しつつ本発明の実施例について説明す
る。
る。
第１図は本発明の実施例の回路ブロック図であり、１．
５３６Ｍ ＨＺのクロック信号１よりウンタ１のクロッ
ク入力（ｃｋ）となっており、このカウンタ１は４ビッ
トデータ入力（Ｄｏ−０３）に応じて分周値が制御自在
な分周器であり、いわゆるシンクロナス型４ビツトカウ
ンタを用いる。４ごットデータ入力のうちり。−Ｄ３の
３ビツトは低レベルに固定されており、他の１ビツトＤ
。は後述する１４ビツトシフトレジスタ８のシリアル出
力Ｓｏが用いられており、この１ビツトＤ。が０′のと
きには１／１４の分周を行い、ｕ １ ｎのときには１
／１３の分周を行うものである。このカウンタ１のイネ
ーブル端子ＥＰ及び及びＥＴは回路型ａ（＋Ｖｃｃ）に
抵抗９にてプルアップされており、４ビツト出力Ｑ 〜
Ｑ３のうち３ビットＱ、Ｑ２及びＱ３が３人力ナンドゲ
ート２の３人力となっている。
５３６Ｍ ＨＺのクロック信号１よりウンタ１のクロッ
ク入力（ｃｋ）となっており、このカウンタ１は４ビッ
トデータ入力（Ｄｏ−０３）に応じて分周値が制御自在
な分周器であり、いわゆるシンクロナス型４ビツトカウ
ンタを用いる。４ごットデータ入力のうちり。−Ｄ３の
３ビツトは低レベルに固定されており、他の１ビツトＤ
。は後述する１４ビツトシフトレジスタ８のシリアル出
力Ｓｏが用いられており、この１ビツトＤ。が０′のと
きには１／１４の分周を行い、ｕ １ ｎのときには１
／１３の分周を行うものである。このカウンタ１のイネ
ーブル端子ＥＰ及び及びＥＴは回路型ａ（＋Ｖｃｃ）に
抵抗９にてプルアップされており、４ビツト出力Ｑ 〜
Ｑ３のうち３ビットＱ、Ｑ２及びＱ３が３人力ナンドゲ
ート２の３人力となっている。
このナントゲート２の出力がカウンタ２のデータロード
端子へ供給されていると共に、ラッチ用のＯＦＦ （デ
ィレイドフリップフロップ）３のデータ入力（Ｄ＞とな
っている。このＯＦＦ３におけるラッチクロック入力（
ＣＫ）には１．５３６Ｍ Ｈ２クロック信号のインバー
タ４による反転信号が印加されており、このクロック入
力に同期して分周出力が取込まれラッチされる。
端子へ供給されていると共に、ラッチ用のＯＦＦ （デ
ィレイドフリップフロップ）３のデータ入力（Ｄ＞とな
っている。このＯＦＦ３におけるラッチクロック入力（
ＣＫ）には１．５３６Ｍ Ｈ２クロック信号のインバー
タ４による反転信号が印加されており、このクロック入
力に同期して分周出力が取込まれラッチされる。
このラッチ出力（Ｑ）はナントゲート２の出力と共に２
人カッアゲート５の２人力となっており、このノアゲー
ト出力は１／２分周用のＯＦＦ６のクロック入力（ＣＫ
）となっている。このＯＦＦ６のｄ出力がそのデータ入
力（Ｄ）となり、そのＱ出力が目的とする５６ＫＨｚク
ロック信号となる。
人カッアゲート５の２人力となっており、このノアゲー
ト出力は１／２分周用のＯＦＦ６のクロック入力（ＣＫ
）となっている。このＯＦＦ６のｄ出力がそのデータ入
力（Ｄ）となり、そのＱ出力が目的とする５６ＫＨｚク
ロック信号となる。
一方、１４ビツトのシフトレジスタ８が設けられており
、そのシリアル出力Ｓｏがそのシリアル入力ＳＩへ供給
され、最初にロードされた１４ビツトのデータパターン
をクロック入力（ＣＫ）に同期して順次シフトしつつ４
ビツトカウンターの分周制御のための４ごットデータの
うちの１ビツトＤｏへ導出するようになっている。この
シフトレジスタ８の１４ビツトのデータ入力り。−Ｄ１
３は、Ｄ −” １ ” 、 Ｄ ＝ ’″Ｏ”、
Ｄ、２＝“１″。
、そのシリアル出力Ｓｏがそのシリアル入力ＳＩへ供給
され、最初にロードされた１４ビツトのデータパターン
をクロック入力（ＣＫ）に同期して順次シフトしつつ４
ビツトカウンターの分周制御のための４ごットデータの
うちの１ビツトＤｏへ導出するようになっている。この
シフトレジスタ８の１４ビツトのデータ入力り。−Ｄ１
３は、Ｄ −” １ ” 、 Ｄ ＝ ’″Ｏ”、
Ｄ、２＝“１″。
Ｄ３＝゛０°′、Ｄ４−“Ｏ”、Ｄ５＝“Ｏパ。
Ｄ ＝”１”、Ｄ ＝”Ｏ”、Ｄ８−”Ｏ”。
Ｄ ＝“Ｏ”、Ｄ＝’“１ ” 、Ｄ１１＝ ”Ｏ”
。
。
Ｄ ＝ ”Ｏ” 、Ｄ１３＝ ”Ｏ”となる様に予め
固定されている。
固定されている。
この１４ビツトのデータ入力Ｄ −Ｄ１３はデータロ
ード入力（ヒ）のタイミングによりすべて初期ロードさ
れるが、このデー、タロード入力（Ｌ）はロードタイミ
ング用のＯＦＦ７のＱ出力が用いられている。このＯＦ
Ｆ７のデータ入力（Ｄ）は回路電源±ＶＣＣによりプル
アップされており、クロック入力（ＣＫ）にはラッチ用
ＤＦＦ３のＱ出力が印加されている。
ード入力（ヒ）のタイミングによりすべて初期ロードさ
れるが、このデー、タロード入力（Ｌ）はロードタイミ
ング用のＯＦＦ７のＱ出力が用いられている。このＯＦ
Ｆ７のデータ入力（Ｄ）は回路電源±ＶＣＣによりプル
アップされており、クロック入力（ＣＫ）にはラッチ用
ＤＦＦ３のＱ出力が印加されている。
かかる構成において、リセット入力信号が低レベルから
高レベルへ遷移すると、カウンタ１，１／２分周用ＤＦ
Ｆ６．ロードタイミング用ＤＦＦ７及びシフトレジスタ
８がリセット解除されて動作可能状態となる。ロードタ
イミング用ＤＦＦ７のクロック入力（ＣＫ）には、カウ
ンタ１による分周信号がラッチ用ＤＦＦ３を介して印加
されているので、１．５３６ＭＨｚクロック信号のカウ
ンタ１による分周出力の最初のパルスに同期してＤＦＦ
７のＱ出力が発生される。このＱ出力の発生タイミング
により１４ビツトシフトレジス８のロードが行われ、予
め設定された前述の１４ビツトＤ。〜Ｄ１３のデータ内
容がロードされることになる。
高レベルへ遷移すると、カウンタ１，１／２分周用ＤＦ
Ｆ６．ロードタイミング用ＤＦＦ７及びシフトレジスタ
８がリセット解除されて動作可能状態となる。ロードタ
イミング用ＤＦＦ７のクロック入力（ＣＫ）には、カウ
ンタ１による分周信号がラッチ用ＤＦＦ３を介して印加
されているので、１．５３６ＭＨｚクロック信号のカウ
ンタ１による分周出力の最初のパルスに同期してＤＦＦ
７のＱ出力が発生される。このＱ出力の発生タイミング
により１４ビツトシフトレジス８のロードが行われ、予
め設定された前述の１４ビツトＤ。〜Ｄ１３のデータ内
容がロードされることになる。
シフトレジスタ８のデータ内容は、そのクロック入力（
ＣＫ）のパルス毎に順次シフトされてシリアル出力（Ｓ
Ｏ）から導出され、再びシリアル入力（８１＞へ帰還さ
れていることから、初期ロードした上記データ内容がク
ロック入力（ＧＫ＞の１４クロツク毎に処理ロード内容
に戻ることになる。このときのシリアル出力（Ｓｏ）が
カウンタ１の分周値制御データビットＤ。となって印加
されているから、このデータビットＤｏのＯ″。
ＣＫ）のパルス毎に順次シフトされてシリアル出力（Ｓ
Ｏ）から導出され、再びシリアル入力（８１＞へ帰還さ
れていることから、初期ロードした上記データ内容がク
ロック入力（ＧＫ＞の１４クロツク毎に処理ロード内容
に戻ることになる。このときのシリアル出力（Ｓｏ）が
カウンタ１の分周値制御データビットＤ。となって印加
されているから、このデータビットＤｏのＯ″。
“１″′に対応してカウンタ１の分周値は夫々゛１／１
４” 、 “１／１３”と変化する。
４” 、 “１／１３”と変化する。
第２図（Ａ）、（Ｂ）は大１図の回路の動作を示すタイ
ミングチャートの例であり、１．５３６ＭＨｚクロック
信号に対応して３人力ナンドゲート２の出力は第２図（
Ａ）示す如くなる。図の左半分は１／１４分周時であり
、右半分は１／１３分周時である。従って、ＤＦＦ３の
Ｑ出力及びｄ出力。
ミングチャートの例であり、１．５３６ＭＨｚクロック
信号に対応して３人力ナンドゲート２の出力は第２図（
Ａ）示す如くなる。図の左半分は１／１４分周時であり
、右半分は１／１３分周時である。従って、ＤＦＦ３の
Ｑ出力及びｄ出力。
更にはノア５の出力も図の如くなる。そして、ＤＦＦ３
のｄ出力がシフトレジスタのシフトクロック（ＣＫ）と
なっているので、第２図（Ｂ）に示す如く、分周器１の
分周値が一定パターンで繰返し生じることになる。１／
２分周用のＤＦＦ６のクロック入力（ＧＫ）及びデータ
入力、Ｑ出力も図示の如くなり、よって出力Ｑには１／
（１４＋１４）、 １／（１４＋１３）、１／（１４＋
１４）、１／（１４＋１３）、１／（１４＋１４）、１
／（１４十１３）、１／（１４÷１３）と分周され、こ
の分周パターンが繰返される如きクロックが出力される
ことになる。
のｄ出力がシフトレジスタのシフトクロック（ＣＫ）と
なっているので、第２図（Ｂ）に示す如く、分周器１の
分周値が一定パターンで繰返し生じることになる。１／
２分周用のＤＦＦ６のクロック入力（ＧＫ）及びデータ
入力、Ｑ出力も図示の如くなり、よって出力Ｑには１／
（１４＋１４）、 １／（１４＋１３）、１／（１４＋
１４）、１／（１４＋１３）、１／（１４＋１４）、１
／（１４十１３）、１／（１４÷１３）と分周され、こ
の分周パターンが繰返される如きクロックが出力される
ことになる。
よって、１．５３６Ｍ Ｈｚは７バルス中に１／（１４
４１４÷１４＋１３＋１４＋１４＋１４＋１３＋１４＋
１４シ１４＋１３＋１４＋１３）＝１／１９２１／１９
２ことになり、結果的に。
４１４÷１４＋１３＋１４＋１４＋１４＋１３＋１４＋
１４シ１４＋１３＋１４＋１３）＝１／１９２１／１９
２ことになり、結果的に。
１．５３６Ｍ Ｈｚ ｘ ７／１９２ ＝ ５６ Ｋ
Ｈ４ｚのパルスが得られるのである。第３図にリセット
信号と１．５３６Ｍ ｌ−１ｚ及び５６ＫＨｚとの関係
を分周数と共にタイムチャートにて示している。
Ｈ４ｚのパルスが得られるのである。第３図にリセット
信号と１．５３６Ｍ ｌ−１ｚ及び５６ＫＨｚとの関係
を分周数と共にタイムチャートにて示している。
発明の効果
叙上の如く、本発明によれば、アナログ回路を全く使用
することなく汎用のＩＣ回路にてすべて構成できるので
、小型化及びコストダウン化が図れるという効果がある
。
することなく汎用のＩＣ回路にてすべて構成できるので
、小型化及びコストダウン化が図れるという効果がある
。
第１図は本発明の実施例の回路ブロック図、第２図及び
第３図は第１図の回路ブロックの動作を示すタイムチャ
ート、第４図は従来の５６ＫＨｚクロック発生回路のブ
ロック図である。 土要部分の符号の説明 １・・・・・・カウンタ ６・・・・・・１／２分周用ＤＦＦ ８・・・・・・シフトレジスタ
第３図は第１図の回路ブロックの動作を示すタイムチャ
ート、第４図は従来の５６ＫＨｚクロック発生回路のブ
ロック図である。 土要部分の符号の説明 １・・・・・・カウンタ ６・・・・・・１／２分周用ＤＦＦ ８・・・・・・シフトレジスタ
Claims (1)
- １．５３６ＭＨｚのクロック信号に同期した５６ＫＨｚ
のクロック信号を発生する５６ＫＨｚクロック発生回路
であって、前記１．５３６ＭＨｚのクロック信号を入力
として制御データ入力に応じて分周値が１／１３か１／
１４のいずれかに変化自在な分周器と、この分周器の前
記制御データを予め設定した制御データパターン格納手
段とを設け、この制御データパターン格納手段から前記
１．５３６ＭＨｚのクロック信号に同期して前記制御デ
ータを順次導出するようにしたことを特徴とする５６Ｋ
Ｈｚクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123060A JPS62279713A (ja) | 1986-05-28 | 1986-05-28 | ５６ＫＨｚクロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123060A JPS62279713A (ja) | 1986-05-28 | 1986-05-28 | ５６ＫＨｚクロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279713A true JPS62279713A (ja) | 1987-12-04 |
Family
ID=14851204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61123060A Pending JPS62279713A (ja) | 1986-05-28 | 1986-05-28 | ５６ＫＨｚクロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62279713A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260222A (ja) * | 1987-04-16 | 1988-10-27 | Fujitsu Ltd | クロツク分周回路 |
| JPH0332225A (ja) * | 1989-06-29 | 1991-02-12 | Rohm Co Ltd | 矩形波信号発生装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429954A (en) * | 1977-08-10 | 1979-03-06 | Seiko Epson Corp | Frequency devider circuit |
| JPS6019689A (ja) * | 1983-07-12 | 1985-01-31 | 株式会社片岡機械製作所 | 搬出装置 |
-
1986
- 1986-05-28 JP JP61123060A patent/JPS62279713A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429954A (en) * | 1977-08-10 | 1979-03-06 | Seiko Epson Corp | Frequency devider circuit |
| JPS6019689A (ja) * | 1983-07-12 | 1985-01-31 | 株式会社片岡機械製作所 | 搬出装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260222A (ja) * | 1987-04-16 | 1988-10-27 | Fujitsu Ltd | クロツク分周回路 |
| JPH0332225A (ja) * | 1989-06-29 | 1991-02-12 | Rohm Co Ltd | 矩形波信号発生装置 |
| JP2572448B2 (ja) * | 1989-06-29 | 1997-01-16 | ローム株式会社 | 矩形波信号発生装置 |
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