JP3485496B2 - 多チャンネル同期シンセサイザ - Google Patents
多チャンネル同期シンセサイザInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は完全に位相同期した
複数の信号を出力する多チャンネル同期シンセサイザに
関する。 【０００２】 【従来の技術】位相同期した複数の信号間に、次に示す
周波数の関係を有し、かつ位相ずれがない複数の出力信
号を得たい場合、または信号の周波数比が規定されてい
る場合がある。 【０００３】 出力周波数１＝ｆＧＣＤ×ａ 出力周波数２＝ｆＧＣＤ×ｂ ： 出力周波数Ｘ＝ｆＧＣＤ×ｄ ここで、周波数ｆＧＣＤは各出力信号の周波数の最大公
約数であり、ａ、ｂ、ｄは正の整数である。 【０００４】このような要求があるとき、複数の水晶発
振器または信号源装置を使用する方法が考えられる。 【０００５】また、図２に示すように、位相比較器３
１、ループフィルタ３２、ＶＣＯ３３、分周器３４から
なるアナログまたはデジタルのＰＬＬ回路３と、位相比
較器４１、ループフィルタ４２、ＶＣＯ４３、分周器４
４からなるアナログまたはデジタルのＰＬＬ回路４とで
構成し、ＶＣＯの出力周波数を分周して、各出力周波数
の最大公約数である周波数ｆＧＣＤで基準周波数ｆ
ｒｅｆと位相比較を行い、位相差をＶＣＯにフィードバ
ックする方法も考えられる。 【０００６】ｎビットのレジスタを備えてｎビットのレ
ジスタにｍの設定値を与えたとき出力周波数が入力クロ
ック信号の周波数×ｍ／２ｎ（ｍおよびｎは正の整数）
にて表されるダイレクトデジタルシンセサイザ（以下、
ＤＤＳとも記す）を用いることも考えられる。 【０００７】 【発明が解決しようとする課題】上記したような複数の
水晶発振器または信号源装置を使用する方法では、高精
度の水晶発振器、または高精度の信号源装置を用いて
も、時間の経過によって僅かな誤差が蓄積されて位相が
ずれてしまって、位相ずれをなくするという要求を満た
すことができないという問題点があった。 【０００８】上記したＰＬＬ回路によるときは、多チャ
ンネルになるほど回路規模が大きくなり、部品点数が増
大し、部品点数の増大に伴って、信頼性が乏しくなって
いくという問題点があった。 【０００９】また、単に、ＤＤＳを用いて、ＤＤＳの入
力周波数を適当に選んだ場合、ＤＤＳが任意の周波数を
出力できるといっても、最小分解能は、 最小分解能＝入力周波数×１／２ｎ （ｎはＤＤＳの周波数設定レジスタのビット数）とな
る。 【００１０】つまり入力周波数を適当に選択した場合、
出力信号の周波数は希望する周波数に対して、デジタル
変換時に量子化誤差を持つことになる。 【００１１】また、以下の例に示すように、周波数ｆ
ＧＣＤの周期で位相が固定されない。例えば、入力周波
数を適当な１００ＭＨｚを選択した場合 入力周波数＝１００ＭＨｚ、ｎ＝３２（ｂｉｔ）の場合 最小分解能＝１００ＭＨｚ／２３２≒０．０２３Ｈｚ
（以下の桁四捨五入） である。 【００１２】仮に使用者が１ＭＨｚと３００ｋＨｚの出
力を希望した時には １ＭＨｚ＝１００ＭＨｚ×α／２３２ ３００ｋＨｚ＝１００ＭＨｚ×β／２３２ ここで、α、βは整数でなければならないため、近似値
を採用し α＝４２９４９６７３ β＝１２８８４９０２ となる。 【００１３】このα、βから正確な出力周波数を求める
と、 出力周波数Ａ＝１００ＭＨｚ×４２９４９６７３／２
３２＝１００００００．０００９３１Ｈｚ 出力周波数Ｂ＝１００ＭＨｚ×１２８８４９０２／２
３２＝３０００００．００２６０７７Ｈｚ となり、結果として出力周波数Ａは０．０００９３１Ｈ
ｚの誤差を生じてしまい、出力周波数Ｂは０．００２６
０７７Ｈｚの誤差を生じてしまう。 【００１４】本来、完全に同期化された、１ＭＨｚと３
００ｋＨｚではｆＧＣＤ＝１００ｋＨｚが最大公約数と
なるため、１ＭＨｚ×１０周期と３００ｋＨｚ×３周期
の任意点、すなわち、１００ｋＨｚの周期で必ず同じ位
相関係があらわれるはずであるが、上記から１００ｋＨ
ｚ周期で同じ位相にならないのは明白である。上記の例
に示すようにＤＤＳを用いた場合でも、周波数ｆＧＣＤ
の周期で位相が固定されないという問題点がある。 【００１５】本発明は、完全に位相同期した複数の信号
を出力する多チャンネル同期シンセサイザにを提供する
ことを目的とする。 【００１６】 【課題を解決するための手段】本発明にかかる多チャン
ネル同期シンセサイザは、ｎビットのレジスタを備えて
ｎビットのレジスタにｍの設定値を与えたとき出力周波
数が入力クロック信号の周波数×ｍ／２ｎ（ｍおよびｎ
は正の整数）にて表されるダイレクトデジタルシンセサ
イザをｘ（ｘは２以上の正の整数）個設け、ｘ個の出力
周波数の最大公約数をｆＧＣＤとしたとき、 出力周波数１＝ｆＧＣＤ×ｋ１ 出力周波数２＝ｆＧＣＤ×ｋ２ ： 出力周波数Ｘ＝ｆＧＣＤ×ｋＸ の各出力周波数の信号を得たいときに、１個のクロック
用発振器からｘ個のダイレクトデジタルシンセサイザに
周波数ｆＧＣＤ×２ｎ／ｍの入力クロック信号を供給
し、ｋｍａｘをｋ１、ｋ２、‥、ｋｘ中の最大値とした
とき、ｍを２ｎ／ｋｍａｘ以下で、かつ２ｎ以下の整数
とし、周波数ｆＧＣＤの設定値としてレジスタに与える
設定値とすることを特徴とする。 【００１７】本発明にかかる多チャンネル同期シンセサ
イザによれば、出力周波数が入力クロック信号の周波数
×ｍ／２ｎ（ｍおよびｎは正の整数）にて表される入力
クロック信号をｘ個のダイレクトデジタルシンセサイザ
に供給し、ｋｍａｘをｋ１、ｋ２、‥、ｋｘ中の最大値
としたとき、ｍを２ｎ／ｋｍａｘ以下で、かつ２ｎ以下
の整数とし、周波数ｆＧＣＤの設定値としてレジスタに
与える設定値とすることによって、位相同期したｘ個の
出力信号が得られる。 【００１８】 【発明の実施の形態】以下、本発明にかかる多チャンネ
ル同期シンセサイザを実施の形態によって説明する。 【００１９】図１は本発明の実施の一形態にかかる多チ
ャンネル同期シンセサイザの構成を示すブロック図であ
る。 【００２０】本発明の実施の一形態にかかる多チャンネ
ル同期シンセサイザは、ＤＤＳをユーザーの希望する出
力信号の数、本例では出力信号の数が２の場合を例示し
ている。ＤＤＳ１１および２１をそれぞれそれらを同一
のクロック信号で動作させる。ＤＤＳ１１の出力はＤ／
Ａ変換器１２に供給してアナログ信号に変換し、Ｄ／Ａ
変換器１２の出力はローパスフィルタ１３に供給して平
滑化して正弦波信号の出力を得る。ローパスフィルタ１
３の出力を比較器１４に供給して波形整形しクロック出
力を得る。 【００２１】ＤＤＳ２１の出力はＤ／Ａ変換器２２に供
給してアナログ信号に変換し、Ｄ／Ａ変換器２２の出力
はローパスフィルタ２３に供給して平滑化して正弦波信
号の出力を得る。ローパスフィルタ２３の出力を比較器
２４に供給して波形整形しクロック出力を得る。 【００２２】ここで、完全に位相同期した出力信号を得
るためには、ＤＤＳを駆動するクロック信号の周波数は
以下の式によって導く必要がある。 【００２３】ＤＤＳには入力クロックを供給する必要が
あり、内部のｎビットのレジスタにｍという設定値の周
波数を登録すると、 出力周波数＝入力クロック周波数×ｍ／２ｎ で出力周波数が定まる。 【００２４】使用者が必要とする出力信号の周波数を、 出力周波数１＝ｆＧＣＤ×ｋ１ 出力周波数２＝ｆＧＣＤ×ｋ２ ： 出力周波数Ｘ＝ｆＧＣＤ×ｋＸ のｘ（ｘは２以上の整数）種類とする。 【００２５】上記から、使用者が必要とする出力周波数
と、ＤＤＳにおける入力クロック周波数とＤＤＳの出力
周波数との関係から、 入力クロック周波数＝ｆＧＣＤ×２ｎ／ｍ のクロック信号をＤＤＳに供給し、ｋｍａｘをｋ１、ｋ
２、‥、ｋｘ中の最大値としたとき、ｍを２ｎ／ｋ
ｍａｘ以下で、かつ２ｎ以下の整数とし、周波数ｆ
ＧＣＤの設定値としてレジスタに与える。 【００２６】ＤＤＳの入力クロック周波数と各出力周波
数の設定値の決定の方法を上記に基づいて具体例によっ
て説明する。 【００２７】仮にｎ＝３２（ビット）とし、使用者の希
望する出力周波数が３．５ＭＨｚ、２．５ＭＨｚ、１．
５ＭＨｚの３つであるときは、最大公約数は０．５ＭＨ
ｚであって、周波数ｆＧＣＤ＝０．５ＭＨｚとなる。し
たがって、ｋ１、ｋ２、ｋ３＝７、５、３になる。この
結果、ｋｍａｘ＝７となる。 【００２８】以上から、入力クロック周波数＝０．５Ｍ
Ｈｚ×２３２／ｍとなる。ｍは、ｍ≦２ｎ／ｋｍａｘの
条件および２ｎ以下の整数の条件から、ｍ≦２３２／７
となり、ｍ＝２２６とした場合上記条件が満たされる。 【００２９】そこで、ｍ＝２２６を周波数ｆＧＣＤ＝
０．５ＭＨｚの設定値としてレジスタに与える。 【００３０】したがって、入力クロック周波数＝０．５
ＭＨｚ×２３２／２２６＝０．５ＭＨｚ×２６＝０．５
ＭＨｚ×６４＝３２ＭＨｚとなって、入力クロック周波
数は３２ＭＨｚと決定される。 【００３１】この例では使用者の希望する出力周波数
３．５ＭＨｚ、２．５ＭＨｚ、１．５ＭＨｚは、 ３．５ＭＨｚ＝３２ＭＨｚ×α／２３２ ２．５ＭＨｚ＝３２ＭＨｚ×β／２３２ １．５ＭＨｚ＝３２ＭＨｚ×γ／２３２ で求めることができる。 【００３２】ここで、 α＝（４６９７６２０４８）１０＝（１Ｃ０００００
０）１６ β＝（３３５５４４３２０）１０＝（１４０００００
０）１６ γ＝（２０１３２６５９２）１０＝（０Ｃ０００００
０）１６ である。上記において、１０は１０進数表示であり、１
６は１６進数表示であることを示している。 【００３３】この例の場合、各出力信号の周波数に誤差
はなく、かつ０．５ＭＨｚの最大公約数の周期で同じ位
相が出現する。 【００３４】上記のように、複数の出力したい周波数の
最大公約数の周波数ｆＧＣＤが、ある一つの設定値で表
現することができるならば、周波数ｆＧＣＤの整数倍の
周波数、すなわち複数の出力したい周波数も、周波数ｆ
ＧＣＤの整数倍となるレジスタの設定値で誤差を含むこ
となく得ることができる。 【００３５】なお、ＤＤＳを一つしか使用しない場合、
入力クロック信号の周波数を上記のように選んだ場合で
も、一つのＤＤＳしか備えていないため、ＤＤＳから出
力された信号を分周し、複数の出力を得ることになる。
したがって、この場合は、ＤＤＳの出力周波数／ｎの出
力信号の周波数しか得られず、これも要求を満足できな
い。 【００３６】 【発明の効果】以上説明したように本発明にかかる多チ
ャンネル同期シンセサイザによれば、同一の入力クロッ
ク信号でｘ個のダイレクトデジタルシンセサイザを駆動
しているため、出力される信号が完全に同期し、位相が
固定される。
複数の信号を出力する多チャンネル同期シンセサイザに
関する。 【０００２】 【従来の技術】位相同期した複数の信号間に、次に示す
周波数の関係を有し、かつ位相ずれがない複数の出力信
号を得たい場合、または信号の周波数比が規定されてい
る場合がある。 【０００３】 出力周波数１＝ｆＧＣＤ×ａ 出力周波数２＝ｆＧＣＤ×ｂ ： 出力周波数Ｘ＝ｆＧＣＤ×ｄ ここで、周波数ｆＧＣＤは各出力信号の周波数の最大公
約数であり、ａ、ｂ、ｄは正の整数である。 【０００４】このような要求があるとき、複数の水晶発
振器または信号源装置を使用する方法が考えられる。 【０００５】また、図２に示すように、位相比較器３
１、ループフィルタ３２、ＶＣＯ３３、分周器３４から
なるアナログまたはデジタルのＰＬＬ回路３と、位相比
較器４１、ループフィルタ４２、ＶＣＯ４３、分周器４
４からなるアナログまたはデジタルのＰＬＬ回路４とで
構成し、ＶＣＯの出力周波数を分周して、各出力周波数
の最大公約数である周波数ｆＧＣＤで基準周波数ｆ
ｒｅｆと位相比較を行い、位相差をＶＣＯにフィードバ
ックする方法も考えられる。 【０００６】ｎビットのレジスタを備えてｎビットのレ
ジスタにｍの設定値を与えたとき出力周波数が入力クロ
ック信号の周波数×ｍ／２ｎ（ｍおよびｎは正の整数）
にて表されるダイレクトデジタルシンセサイザ（以下、
ＤＤＳとも記す）を用いることも考えられる。 【０００７】 【発明が解決しようとする課題】上記したような複数の
水晶発振器または信号源装置を使用する方法では、高精
度の水晶発振器、または高精度の信号源装置を用いて
も、時間の経過によって僅かな誤差が蓄積されて位相が
ずれてしまって、位相ずれをなくするという要求を満た
すことができないという問題点があった。 【０００８】上記したＰＬＬ回路によるときは、多チャ
ンネルになるほど回路規模が大きくなり、部品点数が増
大し、部品点数の増大に伴って、信頼性が乏しくなって
いくという問題点があった。 【０００９】また、単に、ＤＤＳを用いて、ＤＤＳの入
力周波数を適当に選んだ場合、ＤＤＳが任意の周波数を
出力できるといっても、最小分解能は、 最小分解能＝入力周波数×１／２ｎ （ｎはＤＤＳの周波数設定レジスタのビット数）とな
る。 【００１０】つまり入力周波数を適当に選択した場合、
出力信号の周波数は希望する周波数に対して、デジタル
変換時に量子化誤差を持つことになる。 【００１１】また、以下の例に示すように、周波数ｆ
ＧＣＤの周期で位相が固定されない。例えば、入力周波
数を適当な１００ＭＨｚを選択した場合 入力周波数＝１００ＭＨｚ、ｎ＝３２（ｂｉｔ）の場合 最小分解能＝１００ＭＨｚ／２３２≒０．０２３Ｈｚ
（以下の桁四捨五入） である。 【００１２】仮に使用者が１ＭＨｚと３００ｋＨｚの出
力を希望した時には １ＭＨｚ＝１００ＭＨｚ×α／２３２ ３００ｋＨｚ＝１００ＭＨｚ×β／２３２ ここで、α、βは整数でなければならないため、近似値
を採用し α＝４２９４９６７３ β＝１２８８４９０２ となる。 【００１３】このα、βから正確な出力周波数を求める
と、 出力周波数Ａ＝１００ＭＨｚ×４２９４９６７３／２
３２＝１００００００．０００９３１Ｈｚ 出力周波数Ｂ＝１００ＭＨｚ×１２８８４９０２／２
３２＝３０００００．００２６０７７Ｈｚ となり、結果として出力周波数Ａは０．０００９３１Ｈ
ｚの誤差を生じてしまい、出力周波数Ｂは０．００２６
０７７Ｈｚの誤差を生じてしまう。 【００１４】本来、完全に同期化された、１ＭＨｚと３
００ｋＨｚではｆＧＣＤ＝１００ｋＨｚが最大公約数と
なるため、１ＭＨｚ×１０周期と３００ｋＨｚ×３周期
の任意点、すなわち、１００ｋＨｚの周期で必ず同じ位
相関係があらわれるはずであるが、上記から１００ｋＨ
ｚ周期で同じ位相にならないのは明白である。上記の例
に示すようにＤＤＳを用いた場合でも、周波数ｆＧＣＤ
の周期で位相が固定されないという問題点がある。 【００１５】本発明は、完全に位相同期した複数の信号
を出力する多チャンネル同期シンセサイザにを提供する
ことを目的とする。 【００１６】 【課題を解決するための手段】本発明にかかる多チャン
ネル同期シンセサイザは、ｎビットのレジスタを備えて
ｎビットのレジスタにｍの設定値を与えたとき出力周波
数が入力クロック信号の周波数×ｍ／２ｎ（ｍおよびｎ
は正の整数）にて表されるダイレクトデジタルシンセサ
イザをｘ（ｘは２以上の正の整数）個設け、ｘ個の出力
周波数の最大公約数をｆＧＣＤとしたとき、 出力周波数１＝ｆＧＣＤ×ｋ１ 出力周波数２＝ｆＧＣＤ×ｋ２ ： 出力周波数Ｘ＝ｆＧＣＤ×ｋＸ の各出力周波数の信号を得たいときに、１個のクロック
用発振器からｘ個のダイレクトデジタルシンセサイザに
周波数ｆＧＣＤ×２ｎ／ｍの入力クロック信号を供給
し、ｋｍａｘをｋ１、ｋ２、‥、ｋｘ中の最大値とした
とき、ｍを２ｎ／ｋｍａｘ以下で、かつ２ｎ以下の整数
とし、周波数ｆＧＣＤの設定値としてレジスタに与える
設定値とすることを特徴とする。 【００１７】本発明にかかる多チャンネル同期シンセサ
イザによれば、出力周波数が入力クロック信号の周波数
×ｍ／２ｎ（ｍおよびｎは正の整数）にて表される入力
クロック信号をｘ個のダイレクトデジタルシンセサイザ
に供給し、ｋｍａｘをｋ１、ｋ２、‥、ｋｘ中の最大値
としたとき、ｍを２ｎ／ｋｍａｘ以下で、かつ２ｎ以下
の整数とし、周波数ｆＧＣＤの設定値としてレジスタに
与える設定値とすることによって、位相同期したｘ個の
出力信号が得られる。 【００１８】 【発明の実施の形態】以下、本発明にかかる多チャンネ
ル同期シンセサイザを実施の形態によって説明する。 【００１９】図１は本発明の実施の一形態にかかる多チ
ャンネル同期シンセサイザの構成を示すブロック図であ
る。 【００２０】本発明の実施の一形態にかかる多チャンネ
ル同期シンセサイザは、ＤＤＳをユーザーの希望する出
力信号の数、本例では出力信号の数が２の場合を例示し
ている。ＤＤＳ１１および２１をそれぞれそれらを同一
のクロック信号で動作させる。ＤＤＳ１１の出力はＤ／
Ａ変換器１２に供給してアナログ信号に変換し、Ｄ／Ａ
変換器１２の出力はローパスフィルタ１３に供給して平
滑化して正弦波信号の出力を得る。ローパスフィルタ１
３の出力を比較器１４に供給して波形整形しクロック出
力を得る。 【００２１】ＤＤＳ２１の出力はＤ／Ａ変換器２２に供
給してアナログ信号に変換し、Ｄ／Ａ変換器２２の出力
はローパスフィルタ２３に供給して平滑化して正弦波信
号の出力を得る。ローパスフィルタ２３の出力を比較器
２４に供給して波形整形しクロック出力を得る。 【００２２】ここで、完全に位相同期した出力信号を得
るためには、ＤＤＳを駆動するクロック信号の周波数は
以下の式によって導く必要がある。 【００２３】ＤＤＳには入力クロックを供給する必要が
あり、内部のｎビットのレジスタにｍという設定値の周
波数を登録すると、 出力周波数＝入力クロック周波数×ｍ／２ｎ で出力周波数が定まる。 【００２４】使用者が必要とする出力信号の周波数を、 出力周波数１＝ｆＧＣＤ×ｋ１ 出力周波数２＝ｆＧＣＤ×ｋ２ ： 出力周波数Ｘ＝ｆＧＣＤ×ｋＸ のｘ（ｘは２以上の整数）種類とする。 【００２５】上記から、使用者が必要とする出力周波数
と、ＤＤＳにおける入力クロック周波数とＤＤＳの出力
周波数との関係から、 入力クロック周波数＝ｆＧＣＤ×２ｎ／ｍ のクロック信号をＤＤＳに供給し、ｋｍａｘをｋ１、ｋ
２、‥、ｋｘ中の最大値としたとき、ｍを２ｎ／ｋ
ｍａｘ以下で、かつ２ｎ以下の整数とし、周波数ｆ
ＧＣＤの設定値としてレジスタに与える。 【００２６】ＤＤＳの入力クロック周波数と各出力周波
数の設定値の決定の方法を上記に基づいて具体例によっ
て説明する。 【００２７】仮にｎ＝３２（ビット）とし、使用者の希
望する出力周波数が３．５ＭＨｚ、２．５ＭＨｚ、１．
５ＭＨｚの３つであるときは、最大公約数は０．５ＭＨ
ｚであって、周波数ｆＧＣＤ＝０．５ＭＨｚとなる。し
たがって、ｋ１、ｋ２、ｋ３＝７、５、３になる。この
結果、ｋｍａｘ＝７となる。 【００２８】以上から、入力クロック周波数＝０．５Ｍ
Ｈｚ×２３２／ｍとなる。ｍは、ｍ≦２ｎ／ｋｍａｘの
条件および２ｎ以下の整数の条件から、ｍ≦２３２／７
となり、ｍ＝２２６とした場合上記条件が満たされる。 【００２９】そこで、ｍ＝２２６を周波数ｆＧＣＤ＝
０．５ＭＨｚの設定値としてレジスタに与える。 【００３０】したがって、入力クロック周波数＝０．５
ＭＨｚ×２３２／２２６＝０．５ＭＨｚ×２６＝０．５
ＭＨｚ×６４＝３２ＭＨｚとなって、入力クロック周波
数は３２ＭＨｚと決定される。 【００３１】この例では使用者の希望する出力周波数
３．５ＭＨｚ、２．５ＭＨｚ、１．５ＭＨｚは、 ３．５ＭＨｚ＝３２ＭＨｚ×α／２３２ ２．５ＭＨｚ＝３２ＭＨｚ×β／２３２ １．５ＭＨｚ＝３２ＭＨｚ×γ／２３２ で求めることができる。 【００３２】ここで、 α＝（４６９７６２０４８）１０＝（１Ｃ０００００
０）１６ β＝（３３５５４４３２０）１０＝（１４０００００
０）１６ γ＝（２０１３２６５９２）１０＝（０Ｃ０００００
０）１６ である。上記において、１０は１０進数表示であり、１
６は１６進数表示であることを示している。 【００３３】この例の場合、各出力信号の周波数に誤差
はなく、かつ０．５ＭＨｚの最大公約数の周期で同じ位
相が出現する。 【００３４】上記のように、複数の出力したい周波数の
最大公約数の周波数ｆＧＣＤが、ある一つの設定値で表
現することができるならば、周波数ｆＧＣＤの整数倍の
周波数、すなわち複数の出力したい周波数も、周波数ｆ
ＧＣＤの整数倍となるレジスタの設定値で誤差を含むこ
となく得ることができる。 【００３５】なお、ＤＤＳを一つしか使用しない場合、
入力クロック信号の周波数を上記のように選んだ場合で
も、一つのＤＤＳしか備えていないため、ＤＤＳから出
力された信号を分周し、複数の出力を得ることになる。
したがって、この場合は、ＤＤＳの出力周波数／ｎの出
力信号の周波数しか得られず、これも要求を満足できな
い。 【００３６】 【発明の効果】以上説明したように本発明にかかる多チ
ャンネル同期シンセサイザによれば、同一の入力クロッ
ク信号でｘ個のダイレクトデジタルシンセサイザを駆動
しているため、出力される信号が完全に同期し、位相が
固定される。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかる多チャンネル同
期シンセサイザの構成を示すブロック図である。 【図２】ＰＬＬ回路を用いた従来の多チャンネル同期シ
ンセサイザの構成を示すブロック図である。 【符号の説明】 １１および２１ ＤＤＳ １２および２２ Ｄ／Ａ変換器 １３および２３ ローパスフィルタ １４および２４ 比較器
期シンセサイザの構成を示すブロック図である。 【図２】ＰＬＬ回路を用いた従来の多チャンネル同期シ
ンセサイザの構成を示すブロック図である。 【符号の説明】 １１および２１ ＤＤＳ １２および２２ Ｄ／Ａ変換器 １３および２３ ローパスフィルタ １４および２４ 比較器
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フロントページの続き
(56)参考文献 特開 昭61−75608（ＪＰ，Ａ)
特開 昭61−75913（ＪＰ，Ａ)
特開 昭63−316501（ＪＰ，Ａ)
特開 平５−276136（ＪＰ，Ａ)
実開 昭62−169518（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03B 28/00
H03L 7/22
Claims (1)
- (57)【特許請求の範囲】 【請求項１】ｎビットのレジスタを備えてｎビットのレ
ジスタにｍの設定値を与えたとき出力周波数が入力クロ
ック信号の周波数×ｍ／２ｎ（ｍおよびｎは正の整数）
にて表されるダイレクトデジタルシンセサイザをｘ（ｘ
は２以上の正の整数）個設け、ｘ個の出力周波数の最大
公約数をｆＧＣＤとしたとき、 出力周波数１＝ｆＧＣＤ×ｋ１ 出力周波数２＝ｆＧＣＤ×ｋ２ ： 出力周波数Ｘ＝ｆＧＣＤ×ｋＸ の各出力周波数の信号を得たいときに、 １個のクロック用発振器からｘ個のダイレクトデジタル
シンセサイザに周波数ｆＧＣＤ×２ｎ／ｍの入力クロッ
ク信号を供給し、 ｋｍａｘをｋ１、ｋ２、‥、ｋｘ中の最大値としたと
き、ｍを２ｎ／ｋｍａｘ以下で、かつ２ｎ以下の整数と
し、周波数ｆＧＤＣの設定値としてレジスタに与える設
定値とすることを特徴とする多チャンネル同期シンセサ
イザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14257499A JP3485496B2 (ja) | 1999-05-24 | 1999-05-24 | 多チャンネル同期シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14257499A JP3485496B2 (ja) | 1999-05-24 | 1999-05-24 | 多チャンネル同期シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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