JP2003264431A - 信号発生装置 - Google Patents
信号発生装置Info
- Publication number
- JP2003264431A JP2003264431A JP2002063755A JP2002063755A JP2003264431A JP 2003264431 A JP2003264431 A JP 2003264431A JP 2002063755 A JP2002063755 A JP 2002063755A JP 2002063755 A JP2002063755 A JP 2002063755A JP 2003264431 A JP2003264431 A JP 2003264431A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- reference clock
- oscillator
- integer
- dds
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＤＤＳ発振器を含む信号発生装置において、
出力位相による振幅の変動や特定周波数のスプリアスの
増大を防止する。 【解決手段】 第１ＤＤＳ発振器１０に対して第２ＤＤ
Ｓ発振器（基準クロック発生源）２０および発振器制御
手段４０から基準クロックおよび周波数データを与えて
所定周波数の出力信号を発生させるにあたって、第２Ｄ
ＤＳ発振器２０から出力される基準クロックの周波数を
発振器制御手段４０により制御可能とし、基準クロック
がデフォルト周波数であるとした場合に、第１ＤＤＳ発
振器１０の出力信号がデフォルト周波数の整数分の整数
（例えば整数分の１）であるかどうかを判断し、整数分
の整数でない場合には、基準クロックをデフォルト周波
数に設定し、整数分の整数の場合には、基準クロックを
デフォルト周波数より所定周波数だけずらした周波数に
設定する。
出力位相による振幅の変動や特定周波数のスプリアスの
増大を防止する。 【解決手段】 第１ＤＤＳ発振器１０に対して第２ＤＤ
Ｓ発振器（基準クロック発生源）２０および発振器制御
手段４０から基準クロックおよび周波数データを与えて
所定周波数の出力信号を発生させるにあたって、第２Ｄ
ＤＳ発振器２０から出力される基準クロックの周波数を
発振器制御手段４０により制御可能とし、基準クロック
がデフォルト周波数であるとした場合に、第１ＤＤＳ発
振器１０の出力信号がデフォルト周波数の整数分の整数
（例えば整数分の１）であるかどうかを判断し、整数分
の整数でない場合には、基準クロックをデフォルト周波
数に設定し、整数分の整数の場合には、基準クロックを
デフォルト周波数より所定周波数だけずらした周波数に
設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＣＲ測定装置な
どに好適なＤＤＳ発振器を含む信号発生装置に関し、さ
らに詳しく言えば、出力位相による振幅変動や特定周波
数のスプリアス増大を防止する発振制御技術に関するも
のである。
どに好適なＤＤＳ発振器を含む信号発生装置に関し、さ
らに詳しく言えば、出力位相による振幅変動や特定周波
数のスプリアス増大を防止する発振制御技術に関するも
のである。
【０００２】
【従来の技術】ＤＤＳはダイレクト・ディジタル・シン
セサイザの略で、周波数データ（位相増加分）を設定す
るだけで任意周波数の出力が得られる発振器として知ら
れている。このＤＤＳ発振器を用いた信号発生装置の例
を図４に示す。
セサイザの略で、周波数データ（位相増加分）を設定す
るだけで任意周波数の出力が得られる発振器として知ら
れている。このＤＤＳ発振器を用いた信号発生装置の例
を図４に示す。
【０００３】この信号発生装置には、ＤＤＳ発振器１
０，基準クロック発生器１１および発振器制御用ＣＰＵ
（発振器制御手段）１２が含まれている。ＤＤＳ発振器
１０は、ｎビットフルアダーからなるアドレス演算器１
１１と、１周期分を波形データテーブルを有する波形メ
モリ１１２と、Ｄ／Ａ変換器１１３と、ローパスフィル
タ１１４とを備えている。
０，基準クロック発生器１１および発振器制御用ＣＰＵ
（発振器制御手段）１２が含まれている。ＤＤＳ発振器
１０は、ｎビットフルアダーからなるアドレス演算器１
１１と、１周期分を波形データテーブルを有する波形メ
モリ１１２と、Ｄ／Ａ変換器１１３と、ローパスフィル
タ１１４とを備えている。
【０００４】基準クロック発生器１１はＤＤＳ発振器１
０に所定周波数の基準クロックを与え、発振器制御用Ｃ
ＰＵ１２はＤＤＳ発振器１０に周波数データおよび位相
データそれに発振／停止を制御するためのデクリア／ク
リア信号を与える。これらの各データおよび信号は、基
準クロックに同期してＤＤＳ発振器１０のアドレス演算
器１１１に取り込まれる。
０に所定周波数の基準クロックを与え、発振器制御用Ｃ
ＰＵ１２はＤＤＳ発振器１０に周波数データおよび位相
データそれに発振／停止を制御するためのデクリア／ク
リア信号を与える。これらの各データおよび信号は、基
準クロックに同期してＤＤＳ発振器１０のアドレス演算
器１１１に取り込まれる。
【０００５】波形メモリ１１２に、あらかじめ１周期分
の例えば正弦波データを書き込んでおき、基準クロック
発生器１１を動作させた状態で、発振器制御用ＣＰＵ１
２からＤＤＳ発振器１０に対して周波数データおよびデ
クリア信号を与えることによりＤＤＳ発振器１０が発振
を開始する。
の例えば正弦波データを書き込んでおき、基準クロック
発生器１１を動作させた状態で、発振器制御用ＣＰＵ１
２からＤＤＳ発振器１０に対して周波数データおよびデ
クリア信号を与えることによりＤＤＳ発振器１０が発振
を開始する。
【０００６】すなわち、アドレス演算器１１１は発振器
制御用ＣＰＵ３０から与えられる周波数データを基準ク
ロックに同期して累積加算し、その累積加算値を波形メ
モリ１１２にアドレスとして与える。
制御用ＣＰＵ３０から与えられる周波数データを基準ク
ロックに同期して累積加算し、その累積加算値を波形メ
モリ１１２にアドレスとして与える。
【０００７】これにより、波形メモリ１１２からそのア
ドレスに応じた正弦波データが読み出され、次段のＤ／
Ａ変換器１１３にてアナログ信号に変換されるととも
に、ローパスフィルタ１１４により、そのアナログ信号
に含まれている基準クロックの周波数に依存するスプリ
アスが除去される。
ドレスに応じた正弦波データが読み出され、次段のＤ／
Ａ変換器１１３にてアナログ信号に変換されるととも
に、ローパスフィルタ１１４により、そのアナログ信号
に含まれている基準クロックの周波数に依存するスプリ
アスが除去される。
【０００８】発振中に出力信号の周波数を変更する場合
には、発振器制御用ＣＰＵ１２よりＤＤＳ発振器１０に
周波数データを与えればよい。その周波数データはアド
レス演算器１１１に取り込まれ、これにより出力周波数
が変更される。
には、発振器制御用ＣＰＵ１２よりＤＤＳ発振器１０に
周波数データを与えればよい。その周波数データはアド
レス演算器１１１に取り込まれ、これにより出力周波数
が変更される。
【０００９】ここで、周波数データ（位相増加分）をｆ
ｄａｔａ，アドレス演算器１１のビット数（分解能）を
ｎ，基準クロックの周波数をｆｒｅｆ，出力周波数をｆ
ｏｕｔとすると、出力周波数ｆｏｕｔは、次式（１）に
より求められる。 ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ……式（１）
ｄａｔａ，アドレス演算器１１のビット数（分解能）を
ｎ，基準クロックの周波数をｆｒｅｆ，出力周波数をｆ
ｏｕｔとすると、出力周波数ｆｏｕｔは、次式（１）に
より求められる。 ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ……式（１）
【００１０】このように、ＤＤＳ発振器１０によれば、
周波数データとして位相増加分の値を設定するだけで任
意の出力周波数を発生させることができる。また、基準
クロックと同等の安定度を有する出力周波数が得られ
る。基準クロックの周波数が固定であるため、出力周波
数に応じてローパスフィルタ１１４のカットオフ周波数
を変える必要がないため、ローパスフィルタ１１４の設
計が容易である。
周波数データとして位相増加分の値を設定するだけで任
意の出力周波数を発生させることができる。また、基準
クロックと同等の安定度を有する出力周波数が得られ
る。基準クロックの周波数が固定であるため、出力周波
数に応じてローパスフィルタ１１４のカットオフ周波数
を変える必要がないため、ローパスフィルタ１１４の設
計が容易である。
【００１１】
【発明が解決しようとする課題】しかしながら、発振器
制御用ＣＰＵ１２により設定される出力周波数が基準ク
ロックの整数分の整数（例えば整数分の１）である場
合、波形メモリ１１２から同じアドレスのデータを繰り
返して読み出すことになるため、図５に模式的に示すよ
うに、サンプリングする位相が固定となる。
制御用ＣＰＵ１２により設定される出力周波数が基準ク
ロックの整数分の整数（例えば整数分の１）である場
合、波形メモリ１１２から同じアドレスのデータを繰り
返して読み出すことになるため、図５に模式的に示すよ
うに、サンプリングする位相が固定となる。
【００１２】これにより、正弦波データの量子化誤差や
Ｄ／Ａ変換器１１３の非直線性の特性などにより、同じ
周波数を出力しても出力波形の位相により振幅が異なっ
てしまうことがある。また、上記した誤差分が平均化さ
れないため、特定周波数のスプリアスが増大してしまう
場合もある。
Ｄ／Ａ変換器１１３の非直線性の特性などにより、同じ
周波数を出力しても出力波形の位相により振幅が異なっ
てしまうことがある。また、上記した誤差分が平均化さ
れないため、特定周波数のスプリアスが増大してしまう
場合もある。
【００１３】本発明は、このような課題を解決するため
になされたもので、その目的は、ＤＤＳ発振器を含む信
号発生装置において、出力位相による振幅の変動や特定
周波数のスプリアスの増大を防止することにある。
になされたもので、その目的は、ＤＤＳ発振器を含む信
号発生装置において、出力位相による振幅の変動や特定
周波数のスプリアスの増大を防止することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＤＤＳ発振器，基準クロック発生源およ
び発振器制御手段を含み、上記基準クロック発生源と上
記発振器制御手段とから上記ＤＤＳ発振器に基準クロッ
クおよび周波数データを与えて、上記ＤＤＳ発振器より
所定周波数の出力信号を発生させる信号発生装置におい
て、上記基準クロックの周波数が上記発振器制御手段に
より制御可能であり、上記発振器制御手段は、上記基準
クロックがデフォルト周波数であるとした場合に、出力
信号周波数をＦｘ，デフォルト周波数をＦｏとして、出
力信号周波数Ｆｘが次の特定式、 Ｆｘ＝Ｆｏ×Ａ２／Ａ１（Ａ１，Ａ２は正の整数で、か
つ、Ａ２＜（Ａ１／２）） によるデフォルト周波数の整数分の整数であるかどうか
を判断し、整数分の整数でない場合には、上記基準クロ
ックを上記デフォルト周波数に設定し、整数分の整数の
場合には、上記基準クロックを上記デフォルト周波数よ
り所定周波数だけずらした周波数に設定することを特徴
としている。
め、本発明は、ＤＤＳ発振器，基準クロック発生源およ
び発振器制御手段を含み、上記基準クロック発生源と上
記発振器制御手段とから上記ＤＤＳ発振器に基準クロッ
クおよび周波数データを与えて、上記ＤＤＳ発振器より
所定周波数の出力信号を発生させる信号発生装置におい
て、上記基準クロックの周波数が上記発振器制御手段に
より制御可能であり、上記発振器制御手段は、上記基準
クロックがデフォルト周波数であるとした場合に、出力
信号周波数をＦｘ，デフォルト周波数をＦｏとして、出
力信号周波数Ｆｘが次の特定式、 Ｆｘ＝Ｆｏ×Ａ２／Ａ１（Ａ１，Ａ２は正の整数で、か
つ、Ａ２＜（Ａ１／２）） によるデフォルト周波数の整数分の整数であるかどうか
を判断し、整数分の整数でない場合には、上記基準クロ
ックを上記デフォルト周波数に設定し、整数分の整数の
場合には、上記基準クロックを上記デフォルト周波数よ
り所定周波数だけずらした周波数に設定することを特徴
としている。
【００１５】先にも説明したように、ＤＤＳ発振器の出
力周波数ｆｏｕｔは、周波数データをｆｄａｔａ，ＤＤ
Ｓ発振器のアドレス演算器のビット数（分解能）をｎ，
基準クロックの周波数をｆｒｅｆとして、 ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ により求められる。
力周波数ｆｏｕｔは、周波数データをｆｄａｔａ，ＤＤ
Ｓ発振器のアドレス演算器のビット数（分解能）をｎ，
基準クロックの周波数をｆｒｅｆとして、 ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ により求められる。
【００１６】ここで、デフォルト周波数について説明す
る。基準クロックの周波数ｆｒｅｆは、本発明は別とし
て通常は固定された値であり、出力周波数ｆｏｕｔの最
大値を考慮して決定される。この決定された値がデフォ
ルト周波数である。
る。基準クロックの周波数ｆｒｅｆは、本発明は別とし
て通常は固定された値であり、出力周波数ｆｏｕｔの最
大値を考慮して決定される。この決定された値がデフォ
ルト周波数である。
【００１７】本発明では、ＤＤＳ発振器の出力周波数が
デフォルト周波数の整数分の整数にならないように基準
クロックの周波数を制御する。すなわち、波形メモリか
ら同じアドレスのデータが繰り返して読み出されないよ
うにして、出力位相による振幅の変動や特定周波数のス
プリアスの増大を防止するようにしている。
デフォルト周波数の整数分の整数にならないように基準
クロックの周波数を制御する。すなわち、波形メモリか
ら同じアドレスのデータが繰り返して読み出されないよ
うにして、出力位相による振幅の変動や特定周波数のス
プリアスの増大を防止するようにしている。
【００１８】本発明による好ましい態様によれば、上記
基準クロック発生源として、上記発振器制御手段により
制御される別のＤＤＳ発振器が用いられるが、要は上記
ＤＤＳ発振器に与えられる基準クロックの周波数が可変
できればよく、したがって上記基準クロック発生源はＰ
ＬＬ回路もしくは分周回路であってもよい。
基準クロック発生源として、上記発振器制御手段により
制御される別のＤＤＳ発振器が用いられるが、要は上記
ＤＤＳ発振器に与えられる基準クロックの周波数が可変
できればよく、したがって上記基準クロック発生源はＰ
ＬＬ回路もしくは分周回路であってもよい。
【００１９】
【発明の実施の形態】次に、図１ないし図３により、本
発明の好ましい実施形態について説明するが、本発明は
これに限定されるものではない。
発明の好ましい実施形態について説明するが、本発明は
これに限定されるものではない。
【００２０】まず、図１のブロック図を参照して、この
信号発生装置には、第１および第２の２つのＤＤＳ発振
器１０，２０と、基準クロック発生器３０と、発振器制
御用ＣＰＵ（発振器制御手段）４０とが含まれている。
信号発生装置には、第１および第２の２つのＤＤＳ発振
器１０，２０と、基準クロック発生器３０と、発振器制
御用ＣＰＵ（発振器制御手段）４０とが含まれている。
【００２１】第１ＤＤＳ発振器１０が出力信号発生用で
あり、先の図４で説明した従来例と同じく、ｎビットフ
ルアダーからなるアドレス演算器１１１と、１周期分を
波形データテーブルを有する波形メモリ１１２と、Ｄ／
Ａ変換器１１３と、ローパスフィルタ１１４とを備えて
いる。
あり、先の図４で説明した従来例と同じく、ｎビットフ
ルアダーからなるアドレス演算器１１１と、１周期分を
波形データテーブルを有する波形メモリ１１２と、Ｄ／
Ａ変換器１１３と、ローパスフィルタ１１４とを備えて
いる。
【００２２】第２ＤＤＳ発振器２０は、第１ＤＤＳ発振
器１０の基準クロック発生源として用いられている。第
２ＤＤＳ発振器２０も第１ＤＤＳ発振器１０と同じく、
アドレス演算器２１１と、１周期分を波形データテーブ
ルを有する波形メモリ２１２と、Ｄ／Ａ変換器２１３
と、ローパスフィルタ２１４とを備えているが、ローパ
スフィルタ２１４の出力側には、正弦波形を矩形波のク
ロックパルスに変換して第１ＤＤＳ発振器１０に与える
波形変換回路２１５が設けられている。なお、説明の便
宜上、アドレス演算器２１１の分解能はｍビットとす
る。
器１０の基準クロック発生源として用いられている。第
２ＤＤＳ発振器２０も第１ＤＤＳ発振器１０と同じく、
アドレス演算器２１１と、１周期分を波形データテーブ
ルを有する波形メモリ２１２と、Ｄ／Ａ変換器２１３
と、ローパスフィルタ２１４とを備えているが、ローパ
スフィルタ２１４の出力側には、正弦波形を矩形波のク
ロックパルスに変換して第１ＤＤＳ発振器１０に与える
波形変換回路２１５が設けられている。なお、説明の便
宜上、アドレス演算器２１１の分解能はｍビットとす
る。
【００２３】基準クロック発生器３０は、第２ＤＤＳ発
振器２０のみに固定周波数の基準クロックを与える。発
振器制御用ＣＰＵ４０は、第１ＤＤＳ発振器１０と第２
ＤＤＳ発振器２０とに、周波数データおよび位相データ
それに発振／停止を制御するためのデクリア／クリア信
号を与え、各ＤＤＳ発振器１０，２０を制御する。
振器２０のみに固定周波数の基準クロックを与える。発
振器制御用ＣＰＵ４０は、第１ＤＤＳ発振器１０と第２
ＤＤＳ発振器２０とに、周波数データおよび位相データ
それに発振／停止を制御するためのデクリア／クリア信
号を与え、各ＤＤＳ発振器１０，２０を制御する。
【００２４】この実施形態において、発振器制御用ＣＰ
Ｕ４０は次のように動作する。第２ＤＤＳ発振器２０か
ら波形変換回路２１５を介して第１ＤＤＳ発振器１０に
与えられる基準クロックをｆｏｕｔｃｋ，第１ＤＤＳ発
振器１０の出力周波数をｆｏｕｔとして、まず、発振器
制御用ＣＰＵ４０は、基準クロックｆｏｕｔｃｋがデフ
ォルト値（出力周波数ｆｏｕｔの最大値を考慮して決定
された値）であるとした場合に、出力周波数ｆｏｕｔが
基準クロックｆｏｕｔｃｋ（デフォルト値）の例えば整
数分の１であるかどうかを判断する。
Ｕ４０は次のように動作する。第２ＤＤＳ発振器２０か
ら波形変換回路２１５を介して第１ＤＤＳ発振器１０に
与えられる基準クロックをｆｏｕｔｃｋ，第１ＤＤＳ発
振器１０の出力周波数をｆｏｕｔとして、まず、発振器
制御用ＣＰＵ４０は、基準クロックｆｏｕｔｃｋがデフ
ォルト値（出力周波数ｆｏｕｔの最大値を考慮して決定
された値）であるとした場合に、出力周波数ｆｏｕｔが
基準クロックｆｏｕｔｃｋ（デフォルト値）の例えば整
数分の１であるかどうかを判断する。
【００２５】出力周波数ｆｏｕｔが基準クロックｆｏ
ｕｔｃｋ（デフォルト値）の整数分の１でない場合、発
振器制御用ＣＰＵ４０は第２ＤＤＳ発振器２０に対し
て、基準クロックｆｏｕｔｃｋがデフォルト周波数とな
る周波数データｆｃｋｄａｔａを次式（２）により算出
して第２ＤＤＳ発振器２０に与える。なお式（２）中、
ｆｃｋｒｅｆは基準クロック発生器３０から出力される
基準クロックの周波数（固定）である。 ｆｃｋｄａｔａ＝ｆｏｕｔｃｋ×２ｍ／ｆｃｋｒｅｆ……（２） また、発振器制御用ＣＰＵ４０は第１ＤＤＳ発振器１０
に対して、次式（３）より算出される周波数データｆｏ
ｕｔｄａｔａを与える。 ｆｏｕｔｄａｔａ＝ｆｏｕｔ×２ｎ／ｆｏｕｔｃｋ……（３）
ｕｔｃｋ（デフォルト値）の整数分の１でない場合、発
振器制御用ＣＰＵ４０は第２ＤＤＳ発振器２０に対し
て、基準クロックｆｏｕｔｃｋがデフォルト周波数とな
る周波数データｆｃｋｄａｔａを次式（２）により算出
して第２ＤＤＳ発振器２０に与える。なお式（２）中、
ｆｃｋｒｅｆは基準クロック発生器３０から出力される
基準クロックの周波数（固定）である。 ｆｃｋｄａｔａ＝ｆｏｕｔｃｋ×２ｍ／ｆｃｋｒｅｆ……（２） また、発振器制御用ＣＰＵ４０は第１ＤＤＳ発振器１０
に対して、次式（３）より算出される周波数データｆｏ
ｕｔｄａｔａを与える。 ｆｏｕｔｄａｔａ＝ｆｏｕｔ×２ｎ／ｆｏｕｔｃｋ……（３）
【００２６】出力周波数ｆｏｕｔが基準クロックｆｏ
ｕｔｃｋ（デフォルト値）の整数分の１である場合、発
振器制御用ＣＰＵ４０は第２ＤＤＳ発振器２０に対し
て、基準クロックｆｏｕｔｃｋがデフォルト周波数の例
えば９９％の値（この値をｆｏｕｔｃｋ’とする。）と
なるような周波数データｆｃｋｄａｔａ’を次式（４）
により算出して第２ＤＤＳ発振器２０に与える。 ｆｃｋｄａｔａ’＝ｆｏｕｔｃｋ’×２ｍ／ｆｃｋｒｅｆ……（４） また、発振器制御用ＣＰＵ４０は第１ＤＤＳ発振器１０
に対して、次式（５）より算出される周波数データｆｏ
ｕｔｄａｔａ’を与える。 ｆｏｕｔｄａｔａ’＝ｆｏｕｔ×２ｎ／ｆｏｕｔｃｋ’……（５）
ｕｔｃｋ（デフォルト値）の整数分の１である場合、発
振器制御用ＣＰＵ４０は第２ＤＤＳ発振器２０に対し
て、基準クロックｆｏｕｔｃｋがデフォルト周波数の例
えば９９％の値（この値をｆｏｕｔｃｋ’とする。）と
なるような周波数データｆｃｋｄａｔａ’を次式（４）
により算出して第２ＤＤＳ発振器２０に与える。 ｆｃｋｄａｔａ’＝ｆｏｕｔｃｋ’×２ｍ／ｆｃｋｒｅｆ……（４） また、発振器制御用ＣＰＵ４０は第１ＤＤＳ発振器１０
に対して、次式（５）より算出される周波数データｆｏ
ｕｔｄａｔａ’を与える。 ｆｏｕｔｄａｔａ’＝ｆｏｕｔ×２ｎ／ｆｏｕｔｃｋ’……（５）
【００２７】次に、各発振器１０，２０の動作を説明す
る。第２発振器２０のアドレス演算器２１１は基準クロ
ック発生器３０の基準クロック（ｆｃｋｒｅｆ）に同期
して周波数データ（ｆｃｋｄａｔａもしくはｆｃｋｄａ
ｔａ’）を累積加算し、その累積加算値をアドレスとし
て波形メモリ２１２に与え、そのアドレスに応じた正弦
波データを読み出す。この正弦波データはＤ／Ａ変換器
２１３でアナログ信号に変換され、ローパスフィルタ２
１４を介して波形変換回路２１５に入力されクロックパ
ルスに変換された後、第１発振器１０の基準クロック
（ｆｏｕｔｃｋもしくはｆｏｕｔｃｋ’）として与えら
れる。
る。第２発振器２０のアドレス演算器２１１は基準クロ
ック発生器３０の基準クロック（ｆｃｋｒｅｆ）に同期
して周波数データ（ｆｃｋｄａｔａもしくはｆｃｋｄａ
ｔａ’）を累積加算し、その累積加算値をアドレスとし
て波形メモリ２１２に与え、そのアドレスに応じた正弦
波データを読み出す。この正弦波データはＤ／Ａ変換器
２１３でアナログ信号に変換され、ローパスフィルタ２
１４を介して波形変換回路２１５に入力されクロックパ
ルスに変換された後、第１発振器１０の基準クロック
（ｆｏｕｔｃｋもしくはｆｏｕｔｃｋ’）として与えら
れる。
【００２８】第１発振器１０のアドレス演算器１１１
は、第２発振器２０からの基準クロック（ｆｏｕｔｃｋ
もしくはｆｏｕｔｃｋ’）に同期して周波数データ（ｆ
ｏｕｔｄａｔａもしくはｆｏｕｔｄａｔａ’）を累積加
算し、その累積加算値をアドレスとして波形メモリ１１
２に与え、そのアドレスに応じた正弦波データを読み出
す。この正弦波データはＤ／Ａ変換器１１３でアナログ
信号に変換され、ローパスフィルタ２１４を経て正弦波
として出力される。
は、第２発振器２０からの基準クロック（ｆｏｕｔｃｋ
もしくはｆｏｕｔｃｋ’）に同期して周波数データ（ｆ
ｏｕｔｄａｔａもしくはｆｏｕｔｄａｔａ’）を累積加
算し、その累積加算値をアドレスとして波形メモリ１１
２に与え、そのアドレスに応じた正弦波データを読み出
す。この正弦波データはＤ／Ａ変換器１１３でアナログ
信号に変換され、ローパスフィルタ２１４を経て正弦波
として出力される。
【００２９】第１発振器１０の出力周波数ｆｏｕｔは上
記の場合は次式（６），上記の場合は次式（７）で
表される。 ｆｏｕｔ＝（ｆｏｕｔｄａｔａ／２ｎ）×ｆｏｕｔｃｋ……（６） ｆｏｕｔ＝（ｆｏｕｔｄａｔａ’／２ｎ）×ｆｏｕｔｃｋ’……（７）
記の場合は次式（６），上記の場合は次式（７）で
表される。 ｆｏｕｔ＝（ｆｏｕｔｄａｔａ／２ｎ）×ｆｏｕｔｃｋ……（６） ｆｏｕｔ＝（ｆｏｕｔｄａｔａ’／２ｎ）×ｆｏｕｔｃｋ’……（７）
【００３０】本発明においては、上記の場合、すなわ
ち出力周波数ｆｏｕｔが基準クロックｆｏｕｔｃｋ（デ
フォルト値）の整数分の１である場合、第１ＤＤＳ発振
器１０の基準クロックをデフォルト周波数から所定周波
数ずらして整数分の１になる状態を回避するようにした
ことにより、波形メモリ１１２から読み出される波形デ
ータのアドレスが常に一定ではなくなるため、図２に模
式的に示すように、サンプリングする位相が変化する。
ち出力周波数ｆｏｕｔが基準クロックｆｏｕｔｃｋ（デ
フォルト値）の整数分の１である場合、第１ＤＤＳ発振
器１０の基準クロックをデフォルト周波数から所定周波
数ずらして整数分の１になる状態を回避するようにした
ことにより、波形メモリ１１２から読み出される波形デ
ータのアドレスが常に一定ではなくなるため、図２に模
式的に示すように、サンプリングする位相が変化する。
【００３１】したがって、例えば正弦波データの量子化
誤差やＤ／Ａ変換器の非直線性の特性が平均化され、出
力位相による振幅の変動や特定周波数のスプリアスの増
大を防止することができる。なお、第１ＤＤＳ発振器１
０の基準クロック周波数を低くした場合、Ｄ／Ａ変換器
１１３の出力に含まれるサンプリングクロック（すなわ
ち基準クロック）によるスプリアスは、基準クロックの
変化幅に応じて出力信号に近づくが、その変化幅が数％
程度であればほとんど問題はない。
誤差やＤ／Ａ変換器の非直線性の特性が平均化され、出
力位相による振幅の変動や特定周波数のスプリアスの増
大を防止することができる。なお、第１ＤＤＳ発振器１
０の基準クロック周波数を低くした場合、Ｄ／Ａ変換器
１１３の出力に含まれるサンプリングクロック（すなわ
ち基準クロック）によるスプリアスは、基準クロックの
変化幅に応じて出力信号に近づくが、その変化幅が数％
程度であればほとんど問題はない。
【００３２】参考までに、図３に第１発振器１０のサン
プリング周波数（基準クロック）を変更した場合のパワ
ー特性の違いを示す。図中、黒四角がサンプリング周波
数が３００ＭＨｚで出力周波数がその整数分の１のとき
のトレースで、黒菱形がサンプリング周波数を２９８Ｍ
Ｈｚに変更した場合のトレースである。
プリング周波数（基準クロック）を変更した場合のパワ
ー特性の違いを示す。図中、黒四角がサンプリング周波
数が３００ＭＨｚで出力周波数がその整数分の１のとき
のトレースで、黒菱形がサンプリング周波数を２９８Ｍ
Ｈｚに変更した場合のトレースである。
【００３３】なお、上記実施形態では、第１ＤＤＳ発振
器１０の基準クロック発生源として、第２ＤＤＳ発振器
２０を採用しているが、要は第１ＤＤＳ発振器１０に与
えられる基準クロックの周波数が可変できればよく、し
たがって基準クロック発生源はＰＬＬ回路もしくは分周
回路であってもよい。
器１０の基準クロック発生源として、第２ＤＤＳ発振器
２０を採用しているが、要は第１ＤＤＳ発振器１０に与
えられる基準クロックの周波数が可変できればよく、し
たがって基準クロック発生源はＰＬＬ回路もしくは分周
回路であってもよい。
【００３４】また、上記実施形態では、出力周波数ｆｏ
ｕｔが基準クロックｆｏｕｔｃｋ（デフォルト値）の
「整数分の１」であるかどうかを判断するようにしてい
るが、出力信号周波数をＦｘ，デフォルト周波数をＦｏ
として、出力信号周波数Ｆｘが、 Ｆｘ＝Ｆｏ×Ａ２／Ａ１（Ａ１，Ａ２は正の整数で、か
つ、Ａ２＜（Ａ１／２）） なる式を満たす場合には、出力信号周波数がデフォルト
周波数の「整数分の整数」であるかどうかを判断して、
上記と同様に基準クロックの周波数を設定するようにし
てもよい。
ｕｔが基準クロックｆｏｕｔｃｋ（デフォルト値）の
「整数分の１」であるかどうかを判断するようにしてい
るが、出力信号周波数をＦｘ，デフォルト周波数をＦｏ
として、出力信号周波数Ｆｘが、 Ｆｘ＝Ｆｏ×Ａ２／Ａ１（Ａ１，Ａ２は正の整数で、か
つ、Ａ２＜（Ａ１／２）） なる式を満たす場合には、出力信号周波数がデフォルト
周波数の「整数分の整数」であるかどうかを判断して、
上記と同様に基準クロックの周波数を設定するようにし
てもよい。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
ＤＤＳ発振器に対して基準クロック発生源および発振器
制御手段から基準クロックおよび周波数データを与えて
所定周波数の出力信号を発生させる信号発生装置におい
て、基準クロックの周波数を発振器制御手段により制御
可能とし、基準クロックがデフォルト周波数であるとし
た場合に、ＤＤＳ発振器の出力信号がデフォルト周波数
の整数分の整数（例えば整数分の１）であるかどうかを
判断し、整数分の整数でない場合には、基準クロックを
デフォルト周波数に設定し、整数分の整数の場合には、
基準クロックをデフォルト周波数より所定周波数だけず
らした周波数に設定するようにしたことにより、出力位
相による振幅の変動や特定周波数のスプリアスの増大を
防止することができる。
ＤＤＳ発振器に対して基準クロック発生源および発振器
制御手段から基準クロックおよび周波数データを与えて
所定周波数の出力信号を発生させる信号発生装置におい
て、基準クロックの周波数を発振器制御手段により制御
可能とし、基準クロックがデフォルト周波数であるとし
た場合に、ＤＤＳ発振器の出力信号がデフォルト周波数
の整数分の整数（例えば整数分の１）であるかどうかを
判断し、整数分の整数でない場合には、基準クロックを
デフォルト周波数に設定し、整数分の整数の場合には、
基準クロックをデフォルト周波数より所定周波数だけず
らした周波数に設定するようにしたことにより、出力位
相による振幅の変動や特定周波数のスプリアスの増大を
防止することができる。
【図１】本発明による信号発生装置の実施形態を示すブ
ロック図。
ロック図。
【図２】上記実施形態での正弦波データのサンプリング
位置を示す波形図。
位置を示す波形図。
【図３】サンプリング周波数（基準クロック）を変更し
た場合のパワー特性の違いを示すグラフ。
た場合のパワー特性の違いを示すグラフ。
【図４】従来例としての信号発生装置を示すブロック
図。
図。
【図５】上記従来例での正弦波データのサンプリング位
置を示す波形図。
置を示す波形図。
１０ 第１ＤＤＳ発振器
２０ 第２ＤＤＳ発振器
１１１，２１１ アドレス演算器
１１２，２１２ 波形メモリ
１１３，２１３ Ｄ／Ａ変換器
１１４，２１４ ローパスフィルタ
２１５ 波形変換回路
３０ 基準クロック発生器
４０ 発振器制御用ＣＰＵ
Claims (3)
- 【請求項１】 ＤＤＳ発振器，基準クロック発生源およ
び発振器制御手段を含み、上記基準クロック発生源と上
記発振器制御手段とから上記ＤＤＳ発振器に基準クロッ
クおよび周波数データを与えて、上記ＤＤＳ発振器より
所定周波数の出力信号を発生させる信号発生装置におい
て、 上記基準クロックの周波数が上記発振器制御手段により
制御可能であり、上記発振器制御手段は、上記基準クロ
ックがデフォルト周波数であるとした場合に、出力信号
周波数をＦｘ，デフォルト周波数をＦｏとして、出力信
号周波数Ｆｘが次の特定式、 Ｆｘ＝Ｆｏ×Ａ２／Ａ１（Ａ１，Ａ２は正の整数で、か
つ、Ａ２＜（Ａ１／２）） によるデフォルト周波数の整数分の整数であるかどうか
を判断し、整数分の整数でない場合には、上記基準クロ
ックを上記デフォルト周波数に設定し、整数分の整数の
場合には、上記基準クロックを上記デフォルト周波数よ
り所定周波数だけずらした周波数に設定することを特徴
とする信号発生装置。 - 【請求項２】 上記基準クロック発生源が、上記発振器
制御手段により制御される別のＤＤＳ発振器からなる請
求項１に記載の信号発生装置。 - 【請求項３】 上記基準クロック発生源が、上記発振器
制御手段により制御されるＰＬＬ回路もしくは分周回路
からなる請求項１に記載の信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002063755A JP2003264431A (ja) | 2002-03-08 | 2002-03-08 | 信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002063755A JP2003264431A (ja) | 2002-03-08 | 2002-03-08 | 信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003264431A true JP2003264431A (ja) | 2003-09-19 |
Family
ID=29196871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002063755A Pending JP2003264431A (ja) | 2002-03-08 | 2002-03-08 | 信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003264431A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007525853A (ja) * | 2003-12-11 | 2007-09-06 | マーキュリー・コンピューター・システムズ・インコーポレイテッド | 広帯域ダイレクト・ディジタル・シンセサイザ |
| JP2008199411A (ja) * | 2007-02-14 | 2008-08-28 | Omron Corp | 周波数切替装置装置及びこれを利用したｒｆｉｄシステム、距離測定装置 |
| WO2012036157A1 (ja) * | 2010-09-13 | 2012-03-22 | 住友電気工業株式会社 | ダイレクトデジタルシンセサイザ、光変調装置、光反射測定装置および光通信システム |
-
2002
- 2002-03-08 JP JP2002063755A patent/JP2003264431A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007525853A (ja) * | 2003-12-11 | 2007-09-06 | マーキュリー・コンピューター・システムズ・インコーポレイテッド | 広帯域ダイレクト・ディジタル・シンセサイザ |
| JP2008199411A (ja) * | 2007-02-14 | 2008-08-28 | Omron Corp | 周波数切替装置装置及びこれを利用したｒｆｉｄシステム、距離測定装置 |
| WO2012036157A1 (ja) * | 2010-09-13 | 2012-03-22 | 住友電気工業株式会社 | ダイレクトデジタルシンセサイザ、光変調装置、光反射測定装置および光通信システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7724097B2 (en) | Direct digital synthesizer for reference frequency generation | |
| US8242850B2 (en) | Direct digital synthesizer for reference frequency generation | |
| US7015733B2 (en) | Spread-spectrum clock generator using processing in the bitstream domain | |
| EP0800276B1 (en) | A frequency multiplying circuit having a first stage with greater multiplying ratio than subsequent stages | |
| CN111642139B (zh) | 频率调节器及其频率调节方法、电子设备 | |
| JPWO2007091516A1 (ja) | フラクショナル−ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路 | |
| JP2008172512A (ja) | 周波数シンセサイザ及びフェーズロックループ、並びにクロック生成方法 | |
| JP5190028B2 (ja) | スペクトラム拡散クロック生成器 | |
| JP2003264431A (ja) | 信号発生装置 | |
| JPH08256058A (ja) | 信号発生装置 | |
| JP2877185B2 (ja) | クロック発生器 | |
| JPH0832350A (ja) | 周波数シンセサイザ | |
| JPH1041816A (ja) | 信号発生器 | |
| JP2002135116A (ja) | Ｐｌｌ回路と分周方法 | |
| JPH1031529A (ja) | クロック発生装置のスペクトラム拡散方法及びスペクトラム拡散クロック発生装置 | |
| KR20060027163A (ko) | 위상누적기를 이용한 디지털 주파수 합성기 | |
| JPH06209216A (ja) | 信号発生装置 | |
| JP2003124804A (ja) | 発振回路 | |
| JPH0783263B2 (ja) | デジタル形信号発生装置 | |
| JP2002100981A (ja) | Ｐｌｌ回路、位相固定方法、記録媒体 | |
| JPS62146020A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JP3404999B2 (ja) | デジタルｐｌｌ回路 | |
| JP3145422B2 (ja) | 周波数合成装置 | |
| JPH088742A (ja) | Ｐｌｌ回路 | |
| JP2000324092A (ja) | クロック供給装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050307 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080423 |
|
| A521 | Written amendment |
Effective date: 20080623 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Effective date: 20090507 Free format text: JAPANESE INTERMEDIATE CODE: A02 |