JP3404999B2 - デジタルｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する分野】この発明は、２重ループのデジタ
ルＰＬＬ回路に関する。 【０００２】 【従来の技術】従来より、入力信号のｎ倍の周波数で且
つ該入力信号に位相ロックした出力信号を得る手段とし
て、出力信号を分周手段でｎ分周して得られるｎ分周信
号と入力信号とを位相比較手段で位相比較し、上記出力
信号を生成する発振手段の発振位相を上記位相比較手段
の比較出力として得られる位相差信号で帰還制御するよ
うにしたＰＬＬ回路が知られている。そして、アナログ
位相比較器による比較出力で電圧制御型発振器（ＶＣ
Ｏ）の発振周波数を制御するようにしたアナログＰＬＬ
回路や原理的にアナログＰＬＬ回路の一部あるいは全部
をデジタル回路で構成したデジタルＰＬＬ回路が実用化
されている。 【０００３】例えば、ＨＤＴＶ方式のビデオ信号を処理
するデジタルビデオ信号処理回路では、入力ビデオ信号
の水平同期パルスから、入力水平同期パルスのｎ倍の周
波数のクロックを形成するのに、ＰＬＬ回路が用いられ
る。 【０００４】図１３は、このように水平同期パルスのｎ
倍のクロックを形成する従来のデジタルＰＬＬ回路の一
例を示すものである。図１３において、入力端子５１に
例えばＨＤＴＶ方式のビデオ信号の水平同期パルスｆ_H
が供給される。なお、ＨＤＴＶ方式のビデオ信号の水平
同期パルスｆ_H は、正負対称の３値パルスである。この
水平同期パルスｆ_H は入力端子５１からＡ／Ｄコンバー
タ５２に供給される。Ａ／Ｄコンバータ５２には、マス
タクロックＭＣＫが供給される。Ａ／Ｄコンバータ５２
で入力された水平同期パルスｆ_H がデジタル化される。 【０００５】Ａ／Ｄコンバータ５２の出力がデジタル位
相比較器５３に供給される。デジタル位相比較器５３に
は、アナログＶＣＯ５４の出力がｎ分周器５５を介して
供給される。デジタル位相比較器５３は、例えばＡ／Ｄ
コンバータ５２からのデジタル水平同期パルスｆ_H を、
ｎ分周器５５からパルスが出力されるタイミングでサン
プリングするサンプリング回路から構成される。ＨＤＴ
Ｖ方式のビデオ信号の水平同期パルスｆ_H は正負対称の
３値パルスなので、これにより、ｎ分周器５５の出力パ
ルスの位相と、入力水平同期パルスの位相との位相比較
データが形成される。 【０００６】つまり、デジタル位相比較器５３は、例え
ば図１４に示すように、フリップフロップ６１から構成
される。フリップフロップ６１のデータ入力端子にはＡ
／Ｄコンバータ５２の出力が供給される。フリップフロ
ップ６１のイネーブル端子にはｎ分周器５５の出力が供
給される。フリップフロップ６１のクロック入力端子に
はマスタクロックＭＣＫが供給される。フリップフロッ
プ６１の出力がインバータ６２を介して出力される。 【０００７】入力端子５１には３値パルスの水平同期パ
ルスｆ_H が供給され、デジタル位相比較器５３の一方の
入力端には、図１５Ａに示すようなデジタル水平同期パ
ルスが供給される。一方、アナログＶＣＯ５４からは図
１５Ｃに示すようなクロックが出力され、ｎ分周器５５
からは、図１５Ｂに示すように、１／ｎのクロックが出
力される。このｎ分周器５５の出力の例えば立ち上がり
で、デジタル水平同期パルスがサンプリングされる。水
平同期パルスｆ_H は正負対称の３値パルスなので、これ
により、図１５Ｄに示すように、ｎ分周器５５の出力パ
ルスの位相と入力水平同期パルスの位相との位相比較デ
ータが形成される。 【０００８】図１３において、デジタル位相比較器５３
の出力がデジタルループフィルタ５６を介してＤ／Ａコ
ンバータ５７に供給される。デジタルループフィルタ５
６及びＤ／Ａコンバータ５７にはマスタクロックＭＣＫ
が供給される。Ｄ／Ａコンバータ５７で、位相誤差デー
タがアナログ信号電圧に変換される。このＤ／Ａコンバ
ータ５７の出力がアナログＶＣＯ５４に供給され、Ｄ／
Ａコンバータ５７の出力に応じてアナログＶＣＯ５４の
発振周波数が制御される。 【０００９】アナログＶＣＯ５４の出力は、出力端子５
９から出力されるとともに、ｎ分周器５５を介してデジ
タル位相比較器５３に供給される。これにより、位相ロ
ックループが形成され、出力端子５９からは、入力水平
同期パルスｆ_H のｎ倍のクロック信号ｎｆ_H が得られ
る。 【００１０】ところが、上述の従来のＰＬＬ回路では、
アナログＶＣＯ５４が用いられているため、安定性が良
くない。そこで、図１６に示すように、アナログＶＣＯ
５４の代わりにデジタルＶＣＯ７４を用いた構成とし、
デジタルループフィルタ５６の出力データでデジタルＶ
ＣＯ７４の発振周波数を制御する構成とすることが考え
られる。つまり、デジタルループフィルタ５６の出力が
デジタルＶＣＯ７４に供給される。デジタルＶＣＯ７４
の出力がＤ／Ａコンバータ７５に供給される。Ｄ／Ａコ
ンバータ７５の出力が逓倍回路７６を介して出力端子７
７から取り出されるとともに、ｎ分周器５５を介してデ
ジタル位相比較器５３に供給される。 【００１１】デジタルＶＣＯ７４は、例えば、図１７に
示すように構成できる。図１７において、入力端子８１
には、誤差データＤ_e が供給される。入力端子８２に
は、搬送波データＤ_f が供給される。加算器８２で、誤
差データＤ_e と搬送波データＤ_f とが加算される。加算
器８２の出力が加算器８３に供給される。加算器８３の
出力がモジュロ演算回路８４に供給される。モジュロ演
算回路８４の出力がラッチ８５に供給される。ラッチ８
５には、固定のクロックＡＣＫが供給される。ラッチ８
５の出力が加算器８３に供給されるとともに、ＲＯＭ８
６のアドレスに供給される。ＲＯＭ８６には、波形デー
タが蓄えられる。ＲＯＭ８６の出力が出力端子８８から
取り出される。 【００１２】加算器８３とラッチ８５とにより累積回路
が構成され、この累積回路で、固定クロックＡＣＫによ
り、ＲＯＭ８６のアドレスが歩進される。ＲＯＭ８６の
値がいくつづつ歩進されるかは、加算器８２の出力デー
タに応じて設定される。モジュロ演算回路８４にはＲＯ
Ｍ８６のアドレス数に対応しており、アドレスが所定数
まで歩進されると、モジュロ演算回路８４によりアドレ
スが開始位置に戻される。入力端子８１に与えられる誤
差データＤ_e が大きくなると、アドレスの歩進する数が
大きくなり、アドレスが速く進められるので、発振周波
数が上昇する。誤差データＤ_e が小さくなると、アドレ
スの歩進する数が小さくなり、アドレスが遅く進められ
るので、発振周波数が下がる。 【００１３】なお、ＲＯＭに対するアドレス発生器は、
モジュロ２をとるとすると、ＲＯＭを用いずに、このア
ドレス発生器の出力をそのまま出力したり、ＭＳＢのみ
を出力したりすることで、所定の波形を得ることができ
る。 【００１４】 【発明が解決しようとする課題】ところで、アナログＰ
ＬＬ回路では、サンプリング定理により、帰還ループの
帯域周波数が、出力信号を分周手段で分周したｎ分周信
号が位相比較手段で位相比較される基準入力信号の周波
数より低い周波数にならざるを得ず、この帰還ループの
帯域周波数よりも高い周波数成分のノイズは抑圧できな
いので、ノイズの影響を受け易いという問題点がある。 【００１５】また、上述の如き構成のデジタルＰＬＬ回
路では、Ｄ／Ａコンバータ５７，７５として、多ビット
のＤ／Ａコンバータを必要とするので、回路構成が複雑
で高価にならざるを得ないという問題点がある。さら
に、デジタルＶＣＯ７４を動作させるために、固定のク
ロックＡＣＫが必要である。このため、図１６に示すよ
うに、ＶＣＯとしてデジタルＶＣＯ７４を用いると、マ
スタクロックＭＣＫで動く回路部分９１と、固定のクロ
ックＡＣＫで動く回路部分９１が生じてしまう。このよ
うに、互いに無関係な固定クロックで動く回路部分が生
じると、集積回路化が難しくなる。 【００１６】そこで、この発明に目的は、構成が簡単
で、互いに無関係な複数の固定クロックを必要とせず、
しかも、動作が安定なデジタルＰＬＬ回路を提供するこ
とにある。 【００１７】 【課題を解決するための手段】本発明に係るデジタルＰ
ＬＬ回路は、入力信号の位相とアナログ可変周波数信号
発生手段の出力信号の位相をデジタル位相比較手段で位
相比較し、この比較出力でノイズシェーパを介してデジ
タル可変周波数信号発生手段を制御する第１のループ
と、上記デジタル可変周波数信号発生手段の出力信号の
位相とリファレンス信号の位相とをアナログ位相比較手
段で位相比較し、この比較出力に応じてアナログ可変周
波数信号発生手段を制御し、上記アナログ可変周波数信
号発生手段の出力を上記デジタル可変周波数信号発生手
段のクロックに入力する第２のループとを備え、上記デ
ジタル位相比較手段の比較出力で上記デジタル可変周波
数信号発生手段をノイズシェーパを介して制御し、上記
デジタル可変周波数信号発生手段の出力信号の位相とリ
ファレンス信号の位相とを上記アナログ位相比較手段に
より位相比較するようにしたことを特徴とするデジタル
ＰＬＬ回路。 【００１８】 【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。 【００１９】本発明に係るデジタルＰＬＬ回路は、例え
ば図１に示すように構成される。この図１に示したデジ
タルＰＬＬ回路は、基準信号入力端子１に供給される基
準入力信号Ｓ（ｆref ）の周波数ｆref のｎ倍の周波数
ｆck＝ｎ・ｆref の出力クロックＣＫ（ｆck）をアナロ
グＶＣＯ９により形成して出力端子１１から出力するも
のであって、上記基準信号入力端子Ｔin1 から基準入力
信号Ｓ（ｆref ）が供給されるとともに上記アナログＶ
ＣＯ１０により形成された出力クロックＣＫ（ｆck）が
帰還カウンタ２を介して供給されるデジタル位相比較器
３と、上記基準入力信号Ｓ（ｆref ）の周波数ｆref よ
りも十分に高い周波数ｆp_ref 》ｆrefの基準パイロッ
ト信号Ｓ（ｆp_ref ）が基準パイロット信号入力端子２
から供給されるとともに上記アナログＶＣＯ１０により
形成された出力クロックＣＫ（ｆck）が可変分周器７を
介して供給されるアナログ位相比較器７を備える。そし
て、上記アナログ位相比較器８の比較出力がアナログル
ープフィルタ９を介して制御信号として上記アナログＶ
ＣＯ１０に供給されることにより、該アナログＶＣＯ１
０の発振周波数を帰還制御するようにした内ループ（ア
ナログＶＣＯ１０→可変分周器７→アナログ位相比較器
８→アナログループフィルタ９→アナログＶＣＯ１０）
を構成するとともに、上記デジタル位相比較器４の比較
出力が、デジタルループフィルタ５を介してノイズシェ
ーパ６に供給され、このノイズシェーパ６から分周制御
データとして上記可変分周器７に供給されることによ
り、上記アナログＶＣＯ１０の発振周波数を帰還制御す
るようにした外ループ（アナログＶＣＯ１０→帰還カウ
ンタ３→デジタル位相比較器４→デジタルループフィル
タ５→ノイズシェーパ６→可変分周器７→アナログ位相
比較器８→アナログループフィルタ９→アナログＶＣＯ
１０）を構成してなる。また、このデジタルＰＬＬ回路
における帰還カウンタ３，デジタル位相比較器４，デジ
タルループフィルタ５，ノイズシェーパ６及び可変分周
器７は、単一クロックで動作するデジタル処理ブロック
２０を構成している。 【００２０】上記帰還カウンタ３は、上記アナログＶＣ
Ｏ１０により形成された出力クロックＣＫ（ｆck）を１
／ｎに分周するもので、上記出力クロックＣＫ（ｆck）
のｎ分周データを上記デジタル位相比較器４に供給す
る。この実施例のデジタルＰＬＬ回路において、上記帰
還カウンタ３は、例えばｎ＝６４とし、上記出力クロッ
クＣＫ（ｆck）を６４分周して、６ビット幅の６４分周
データを上記デジタル位相比較器４に供給するものとす
る。 【００２１】また、上記デジタル位相比較器４は、基準
入力信号Ｓ（ｆref ）の位相と上記帰還カウンタ３を介
して供給される上記出力クロックＣＫout の位相とを位
相比較するものであって、その比較出力として位相エラ
ーデータを上記デジタルループフィルタ５を介してノイ
ズシェーパ６に供給する。 【００２２】上記デジタル位相比較器４は、例えば図２
に示すように、基準入力信号Ｓ（ｆref ）の立ち上がり
エッジを検出するエッジ検出器４１と、上記帰還カウン
タ３による上記出力クロックＣＫout のｎ分周データか
らランプ波形状の位相エラーデータを発生する位相エラ
ー発生器４２と、この位相エラー発生器４２により発生
された位相エラーデータを上記エッジ検出器４１による
エッジ検出のタイミングでラッチする位相エラーラッチ
回路４３により構成される。この図２に示した構成のデ
ジタル位相比較器４において、上記エッジ検出器４１
は、基準入力信号Ｓ（ｆref ）の立ち上がりエッジを検
出したら、１クロック幅の検出パルスを上記位相エラー
ラッチ回路４３に供給する。また、上記位相エラー発生
器４２は、上記帰還カウンタ３においてｎ＝６４として
上記出力クロックＣＫout を６４分周した６ビット幅の
６４分周データについて、上記６４分周データが０のと
きに１６（エラーとしては±０）を中心に０〜３１（エ
ラーとしては＋１５〜−１６）の間で−１の勾配を持つ
５ビットの位相エラーデータに変換する。そして、上記
位相エラーラッチ回路４３は、上記エッジ検出器４１か
ら供給される立ち上がりエッジの検出パルスのタイミン
グで、上記５ビットの位相エラーデータをラッチして、
そのまま５ビット幅で出力する。この図２に示した構成
のデジタル位相比較器４では、上記位相エラーラッチ回
路４３によるラッチ出力として、出力クロックＣＫout
単位の分解能の位相エラーデータを得ることができる。 【００２３】ここで、上記デジタル位相比較器４は、例
えば図３に示すように、ランプ波形状の基準入力信号Ｓ
（ｆref ）をデジタル化するＡ／Ｄ変換器４４と、上記
帰還カウンタ３によるｎ分周データをデコードするデコ
ード回路４５と、上記Ａ／Ｄ変換器４４によるデジタル
出力として得られる位相エラーデータを上記デコード回
路４５によるデコード出力のタイミングでラッチする位
相エラーラッチ回路４６により構成しても良い。この図
３に示した構成のデジタル位相比較器４では、上記位相
エラーラッチ回路４６によるラッチ出力として、出力ク
ロックＣＫout以下の分解能の位相エラーデータを得る
ことができる。 【００２４】そして、上記デジタル位相比較器４の比較
出力すなわち位相エラーデータは、デジタルループフィ
ルタ５を介してノイズシェーパ６に供給され、このノイ
ズシェーパ６から分周制御データとして上記可変分周器
７に供給されるようになっている。 【００２５】また、上記デジタルループフィルタ５は、
上記デジタル位相比較器４による比較出力として得られ
た位相エラーデータを用いて上記アナログＶＣＯ１０の
発振周波数を帰還制御する外ループの所望の帯域ｆLoop
＜ｆref を得るためのゲインを持つ比例特性と基準入力
信号Ｓ（ｆref ）の周波数に拘わらず残留位相エラーを
無くすための積分特性を付加したが用いられる。ここで
は、説明を簡略化するためにスルーとする。 【００２６】また、上記ノイズシェーパ６は、上記デジ
タル位相比較器４からデジタルループフィルタ５を介し
て供給される位相エラーデータについて、本来平坦な量
子化雑音スペクトルを高域上がりスペクトルに変える処
理を行うものであって、１次ノイズシェーパや２次ノイ
ズシェーパが用いられる。 【００２７】ここで、１次ノイズシェーパを用いたノイ
ズシェーパ６は、その一般形を図４に示すように、上記
デジタルループフィルタ５から位相エラーデータが供給
される第１の加算器６１と、この第１の加算器６１の加
算出力が供給される量子化器６３及び第２の加算器６４
と、上記量子化器６３の出力が供給される（−１）乗算
器６５と、上記第２の加算器６４の加算出力が供給され
るレジスタ６６とを備え、上記量子化器６３の出力が上
記（−１）乗算器６５を介して上記第２の加算器６２に
供給され、この第２の加算器６２の加算出力が上記可変
分周器７からのイネーブル信号のタイミングで上記レジ
スタ６６によりラッチされて上記第１の加算器６１に供
給されるようになっている。 【００２８】このような構成の１次ノイズシェーパを用
いたノイズシェーパ６は、上記量子化器６３から＋６ｄ
Ｂ／ｏｃｔの周波数特性のノイズスペクトラムを持つ出
力を分周制御データとして上記可変分周器７に供給する
ことになる。 【００２９】なお、上記第１の加算器６１の加算出力を
ｚ＋１ビットとし、このｚ＋１ビットの加算出力につい
て、上記量子化器６３もによりＬＳＢ側の下位ｚビット
を捨ててＭＳＢ側の１ビットを出力するものとすれば、
１次ノイズシェーパを用いたノイズシェーパ６は、上記
量子化器６３、−１乗算器６４及び第２の加算器６５を
省略して、図５に示すように、加算器６１と、この加算
器６１の加算出力を上記可変分周器７から供給されるイ
ネーブル信号によってラッチして該加算器６１に供給す
るレジスタ６６により構成することができる。 【００３０】さらに、２次ノイズシェーパを用いたノイ
ズシェーパ６は、その一般形を図６に示すように、上記
デジタルループフィルタ５から位相エラーデータが供給
される第１の加算器６１と、この第１の加算器６１の加
算出力が供給される第２の加算器６２と、この第２の加
算器６２の加算出力が供給される第３の加算器６２及び
量子化器６３および第３の加算器６４と、上記量子化器
６３の出力が供給される第１の（−１）乗算器６５と、
上記第２の加算器６４の加算出力が供給される第１のレ
ジスタ６６と、この第１のレジスタ６６の出力が供給さ
れる（２）乗算器６７及び第２のレジスタ６８と、この
第２のレジスタ６８の出力が供給される第２の（−１）
乗算器６９とを備え、上記量子化器６３の出力が上記第
１の（−１）乗算器６５を介して上記第３の加算器６４
に供給され、この第３の加算器６３の加算出力が上記可
変分周器７からのイネーブル信号のタイミングで上記第
１のレジスタ６６によりラッチされて上記（２）乗算器
６７を介して上記第２の加算器６２に供給されるととも
に、上記第１のレジスタ６６のラッチ出力すなわち上記
第３の加算器６３の加算出力が上記可変分周器７からの
イネーブル信号のタイミングで上記レジスタ６８により
ラッチされて上記第２の（−１）乗算器６９を介して上
記第１の加算器６１に供給されるようになっている。 【００３１】このような構成の２次ノイズシェーパを用
いたノイズシェーパ６は、上記量子化器６３から＋１２
ｄＢ／ｏｃｔの周波数特性のノイズスペクトラムを持つ
出力を分周制御データとして上記可変分周器７に供給す
ることになる。 【００３２】なお、上記第２の加算器６２の加算出力を
ｚ＋２ビットとし、このｚ＋２ビットの加算出力につい
て、上記量子化器６３によりＬＳＢ側の下位ｚビットを
捨ててＭＳＢ側の２ビットを出力するものとすれば、２
次ノイズシェーパを用いたノイズシェーパ６は、上記量
子化器６３及び第１の（−１）乗算器６４及び第３の加
算器６５を省略して、図７に示すように、第１及び第２
の加算器６１，６２と、この加算器６２の加算出力を上
記可変分周器７から供給されるイネーブル信号によって
ラッチして（２）乗算器６７を介して上記第２の加算器
６２に供給する第１のレジスタ６６と、この第１のレジ
スタ６６のラッチ出力を（−１）乗算器６９を介して上
記第１の加算器６１に供給する第２のレジスタ６８によ
り構成することができる。 【００３３】また、上記可変分周器７は、上記ノイズシ
ェーパ６から供給される分周制御データに応じた分周比
で上記アナログＶＣＯ１０からの出力クロックＣＫ（ｆ
ck）を分周するものであって、その分周出力を帰還パイ
ロット信号Ｓ（ｆp_var ）として上記アナログ位相比較
器８に供給する。 【００３４】この可変分周器７は、例えば図８に示すよ
うに構成される。この図８に示した可変分周器７は、上
記ノイズシェーパ６から分周制御データが供給されるロ
ード値生成回路７１と、上記アナログＶＣＯ１０からの
出力クロックＣＫ（ｆck）をカウントするカウンタ７２
と、このカウンタ７２の出力が供給されるデコーダ７３
を備え、上記ロード値生成回路７１により上記分周制御
データに応じて生成されたロード値が上記デコーダ７３
によるコード出力のタイミングでロードされることによ
り、上記デコーダ７３によるデコード出力として、上記
ノイズシェーパ６から供給される分周制御データに応じ
た分周比で上記アナログＶＣＯ１０からの出力クロック
ＣＫ（ｆck）を分周した帰還パイロット信号Ｓ（ｆp_va
r ）を上記アナログ位相比較器８に供給する。 【００３５】また、上記アナログ位相比較器８は、上記
基準パイロット信号入力端子２から供給される基準パイ
ロット信号Ｓ（ｆp_ref ）と上記可変分周器７から供給
される帰還パイロット信号Ｓ（ｆp_var ）とを位相比較
するもので、その比較出力として、上記基準パイロット
信号Ｓ（ｆp_ref ）に対して帰還パイロット信号Ｓ（ｆ
p_var ）の位相が遅れている場合には正の位相エラー信
号を上記アナログループフィルタ９を介して制御信号と
して上記アナログＶＣＯ１０に供給し、また、上記基準
パイロット信号Ｓ（ｆp_ref ）に対して帰還パイロット
信号Ｓ（ｆp_var ）の位相が進んでいる場合には負の位
相エラー信号を上記アナログループフィルタ９を介して
制御信号として上記アナログＶＣＯ１０に供給するよう
になっている。 【００３６】また、上記アナログループフィルタ９は、
上記アナログ位相比較器８の比較出力を制御信号として
上記アナログＶＣＯ１０の発振位相を帰還制御する内ル
ープで負帰還がかかるように正のゲインを持ち、所望の
帯域ｆp_Loop＜ｆp_ref を得るための周波数特性を有す
るフィルタからなる。 【００３７】さらに、上記アナログＶＣＯ１０は、上記
アナログループフィルタ９を介して制御信号として供給
される上記アナログ位相比較器８の比較出力すなわち位
相エラーが高いほど、出力クロックＣＫ（ｆck）の周波
数ｆckが高くなる特性を有する電圧制御型発振器からな
る。 【００３８】このような構成のデジタルＰＬＬ回路にお
いて、上述の図５に示した１次ノイズシェーパを用いた
ノイズシェーパ６から１ビットの分周制御データＫを上
記可変分周器７に供給して分周比を制御する場合には、
例えば、ｚ＝５ビットとして加算器６１によるｚ＋１＝
６ビットの加算出力のＬＳＢ側５ビットを上記可変分周
器７から供給される１ビット幅のイネーブル信号のタイ
ミングでレジスタ６６によりラッチするようにする。そ
して、分周制御データＫ＝０のときに上記ロード値生成
回路７１からロード値Ｌ＝１を上記カウンタ７２にロー
ドすることによって、上記可変分周器７を３分周器とし
て機能させ、また、分周制御データＫ＝１のときに、上
記ロード値生成回路７１からロード値Ｌ＝０を上記カウ
ンタ７２にロードすることによって、上記可変分周器７
を４分周器として機能させるようにする。 【００３９】すなわち、上記デジタル位相比較器４から
デジタルループフィルタ５を介して供給される位相エラ
ーデータが「０」のときに、上記ノイズシェーパ６から
出力される分周制御データＫの時系列は、Ｋ＝００００
０００００００００００００００００００００００００
００を繰り返すことになり、「１」の出現率が「０／３
２」で平均値が「０／３２」となる。また、上記位相エ
ラーデータが「１」のときの分周制御データＫの時系列
は、Ｋ＝０００００００００００００００００００００
０００００００００１を繰り返すことになり、「１」の
出現率が「１／３２」で平均値が「１／３２」となる。
さらに、上記位相エラーデータが「２」のときの分周制
御データＫの時系列は、Ｋ＝００００００００００００
０００１００００００００００００００１を繰り返すこ
とになり、「１」の出現率が「２／３２」で平均値が
「２／３２」となる。以下同様に、上記位相エラーデー
タが「ｎ」のときの分周制御データＫの時系列は「１」
の出現率が「（ｎ−１）／３２」で平均値が「（ｎ−
１）／３２」となる。これにより、上記可変分周器７の
分周比は、「４」の出現率が「（ｎ−１）／３２」であ
って平均分周比が「３＋（ｎ−１）／３２」となり、上
記位相エラーデータが正方向に大きくなるにしたがっ
て、帰還パイロット信号Ｓ（ｆp_var ）の間隔クロック
数の平均値すなわち平均分周比は小さくなる。 【００４０】このように上記可変分周器７の分周比が可
変制御されることによって、上記アナログＶＣＯ１０の
発振周波数すなわち出力クロックＣＫ（ｆck）の周波数
ｆckは、上記アナログ位相比較器８の比較出力を制御信
号として上記アナログＶＣＯ１０の発振周波数を帰還制
御する内ループが定常状態に達した後は、位相エラーデ
ータの値ｎと基準パイロット信号Ｓ（ｆp_ref ）の周波
数ｆp_ref とで意義的に決まる周波数ｆck＝｛３＋（ｎ
−１）／３２｝×ｆp_ref に落ちつくことになる。 【００４１】すなわち、このデジタルＰＬＬ回路は、上
記ノイズシェーパ６からアナログＶＣＯ１０までが上記
デジタル位相比較器４からデジタルループフィルタ５を
介して供給される位相エラーデータで発振周波数が制御
されるＶＣＯとしてして機能し、このＶＣＯと上記帰還
カウンタ３とデジタル位相比較器４とデジタルループフ
ィルタ５により外ループのＰＬＬを構成した構成した２
重ループのデジタルＰＬＬ回路として機能する。そし
て、この２重ループのデジタルＰＬＬ回路では、外ルー
プのノイズシェーパ６により位相エラーデータに対して
本来平坦な量子化雑音スペクトルを高域上がりスペクト
ルに変える処理を行い、さらに、内ループのアナログル
ープフィルタ９で高域を抑圧することにより、上記アナ
ログＶＣＯ１０の発振出力すなわち出力クロックＣＫ
（ｆck）に生じる位相ジッタを少なくすることができ
る。すなわち、可変分周器７により得られる帰還パイロ
ット信号Ｓ（ｆp_var ）の１波１波はｆckクロック単位
のジッタを持つが、上記ノイズシェーパ６によって長期
的に所定の周波数となるように変調しているので結果的
に低域では高分解能の周波数を表現しており、また、高
域の位相ジッタをアナログループフィルタ９で抑圧して
少なくすることができる。 【００４２】ここで、１次ノイズシェーパを用いたノイ
ズシェーパ６から１ビットの分周制御データＫを上記可
変分周器７に供給して分周比を３分周〜４分周に制御す
るようにした２重ループのデジタルＰＬＬ回路におい
て、帰還カウンタ３の位相が遅れていた場合の動作を図
９のタイミングチャートに示す。また、上記２重ループ
のデジタルＰＬＬ回路において、ノイズシェーパ６の入
力データをｚ＝６ビットとし、アナログループフィルタ
３の特性をパイロット周波数ｆp_var ＝ｆp_refの約１
／１６のカットオフ周波数を持つ低域通過特性とし、固
定データ「１」を上記ノイズシェーパ６に入力した場
合、すなわち、出力クロックＣＫ（ｆck）の周波数ｆck
は基準パイロット信号Ｓ（ｆp_ref ）の周波数ｆp_ref
を（３＋１／６４）逓倍している場合について、アナロ
グＶＣＯ１０により得られる出力クロックＣＫ（ｆck）
の位相ジッタのシュミレーション結果を図１０に示す。 【００４３】また、上述の図６に示した２次ノイズシェ
ーパを用いたノイズシェーパ６から２ビットの分周制御
データＫを上記可変分周器７に供給して分周比を制御す
る場合には、例えば、ｚ＝５ビットとして第１の加算器
６１によりｚ＋１＝６ビットの加算出力を得るととも
に、第２の加算器６２によりｚ＋２＝７ビットの加算出
力を得て、上記第２の加算器６２によるｚ＋２＝７ビッ
トの加算出力のＬＳＢ側５ビットを上記可変分周器７か
ら供給される１ビット幅のイネーブル信号のタイミング
でレジスタ６６によりラッチするようにする。そして、
分周制御データＫ＝０のときに上記ロード値生成回路７
１からロード値Ｌ＝３を上記カウンタ７２にロードする
ことによって、上記可変分周器７を２分周器として機能
させ、分周制御データＫ＝１のときに上記ロード値生成
回路７１からロード値Ｌ＝２を上記カウンタ７２にロー
ドすることによって、上記可変分周器７を３分周器とし
て機能させ、分周制御データＫ＝２のときに上記ロード
値生成回路７１からロード値Ｌ＝１を上記カウンタ７２
にロードすることによって、上記可変分周器７を４分周
器として機能させ、さらに、分周制御データＫ＝３のと
きに、上記ロード値生成回路７１からロード値Ｌ＝０を
上記カウンタ７２にロードすることによって、上記可変
分周器７を５分周器として機能させるようにする。 【００４４】すなわち、上記デジタル位相比較器４から
デジタルループフィルタ５を介して供給される位相エラ
ーデータが「１」のときに、上記ノイズシェーパ６から
出力される分周制御データＫの時系列は、Ｋ＝１１１１
１１１１１１１１１１１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１１１１１１１１１１１１
１１１１１１１１１１を繰り返すことになり、平均値が
「１＋０／３２」となる。また、上記位相エラーデータ
が「１」のときの分周制御データＫの時系列は、Ｋ＝１
１１１１１１２０１２０１２０２０２０２１０２１１０
２１１１１１１１１１１２０１１２０１２０２０２０２
１０２１０２１１１１１１１を繰り返すことになり、平
均値が「１＋１／３２」となる。さらに、上記位相エラ
ーデータが「２」のときの分周制御データＫの時系列
は、Ｋ＝１１１１１２０２０２１０２１１１１１１２０
１２０２０２１１１１１１１１１１２０２０２１０２１
１１１１１２０１２０２０２１１１１１を繰り返すこと
になり、「１＋２／３２」で平均値が「２／３２」とな
る。以下同様に、上記位相エラーデータが「ｎ」のとき
の分周制御データＫの時系列は「１」の出現率が「１＋
（ｎ−１）／３２」で平均値が「（ｎ−１）／３２」と
なる。これにより、上記可変分周器７の分周比は、
「４」の出現率が「（ｎ−１）／３２」であって平均分
周比が「３＋（ｎ−１）／３２」となり、上記位相エラ
ーデータが正方向に大きくなるにしたがって、帰還パイ
ロット信号Ｓ（ｆp_var ）の間隔クロック数の平均値す
なわち平均分周比は小さくなる。 【００４５】このように上記可変分周器７の分周比が可
変制御されることによって、上記アナログＶＣＯ１０の
発振周波数すなわち出力クロックＣＫ（ｆck）の周波数
ｆckは、上記アナログ位相比較器８の比較出力を制御信
号として上記アナログＶＣＯ１０の発振周波数を帰還制
御する内ループが定常状態に達した後は、位相エラーデ
ータの値ｎと基準パイロット信号Ｓ（ｆp_ref ）の周波
数ｆp_ref とせ意義的に決まる周波数ｆck＝｛３＋（ｎ
−１）／３２｝×ｆp_ref に落ちつくことになる。 【００４６】すなわち、このデジタルＰＬＬ回路は、上
記ノイズシェーパ６からアナログＶＣＯ１０までが上記
デジタル位相比較器４からデジタルループフィルタ５を
介して供給される位相エラーデータで発振周波数が制御
されるＶＣＯとしてして機能し、このＶＣＯと上記帰還
カウンタ３とデジタル位相比較器４とデジタルループフ
ィルタ５により外ループのＰＬＬを構成した構成した２
重ループのデジタルＰＬＬ回路として機能する。 【００４７】ここで、２次ノイズシェーパを用いたノイ
ズシェーパ６から１ビットの分周制御データＫを上記可
変分周器７に供給して分周比を２分周〜５分周に制御す
るようにした２重ループのデジタルＰＬＬ回路におい
て、帰還カウンタ３の位相が遅れていた場合の動作を図
１１のタイミングチャートに示す。また、上記２重ルー
プのデジタルＰＬＬ回路において、ノイズシェーパ６の
入力データをｚ＝６ビットとし、アナログループフィル
タ３の特性をパイロット周波数ｆp_var ＝ｆp_ref の約
１／１６のカットオフ周波数を持つ低域通過特性とし、
固定データ「１」を上記ノイズシェーパ６に入力した場
合、すなわち、出力クロックＣＫ（ｆck）の周波数ｆck
は基準パイロット信号Ｓ（ｆp_ref ）の周波数ｆp_ref
を（３＋１／６４）逓倍している場合について、アナロ
グＶＣＯ１０により得られる出力クロックＣＫ（ｆck）
の位相ジッタのシュミレーション結果を図１２に示す。 【００４８】図１０及び図１２に示したシュミレーショ
ン結果から明らかなように、２次ノイズシェーパを用い
たノイズシェーパ６を外ループに有する２重ループのデ
ジタルＰＬＬ回路は、１次ノイズシェーパを用いたノイ
ズシェーパ６を外ループに有する２重ループのデジタル
ＰＬＬ回路よりも、アナログＶＣＯ１０により得られる
出力クロックＣＫ（ｆck）の位相ジッタを少なくするこ
とができる。 【００４９】 【発明の効果】以上のように、本発明に係るデジタルＰ
ＬＬ回路は、２重ループのデジタルＰＬＬ回路として動
作し、第１のループにおいて入力信号の位相と出力信号
の位相とをデジタル位相比較手段で位相比較し、この比
較出力でノイズシェーパを介してデジタル可変周波数信
号発生手段を制御し、第２のループにおいて 上記デジ
タル可変周波数信号発生手段の出力信号の位相とリファ
レンス信号の位相とを比較し、上記比較出力に応じてア
ナログ可変周波数信号発生手段を制御するので、第２の
ループの周波数特性を利用して高域のノイズを抑圧する
ことができ、上記アナログ可変周波数信号発生手段の出
力信号に生じる位相ジッタを少なくすることができる。
また、デジタル回路部分を単一クロックで動作させるこ
とができ、集積回路化が容易である。

【図面の簡単な説明】 【図１】本発明に係るデジタルＰＬＬ回路の構成を示す
ブロック図である。 【図２】上記デジタルＰＬＬ回路におけるデジタル位相
比較器の構成例を示すブロック図である。 【図３】上記デジタルＰＬＬ回路におけるデジタル位相
比較器の他の構成例を示すブロック図である。 【図４】上記デジタルＰＬＬ回路におけるノイズシェー
パとして用いられる１次ノイズシェーパの一般形の構成
を示すブロック図である。 【図５】上記１次ノイズシェーパの具体的な構成例を示
すブロック図である。 【図６】上記デジタルＰＬＬ回路におけるノイズシェー
パとして用いられる２次ノイズシェーパの一般形の構成
を示すブロック図である。 【図７】上記２次ノイズシェーパの具体的な構成例を示
すブロック図である。 【図８】上記デジタルＰＬＬ回路における可変分周器の
構成例を示すブロック図である。 【図９】図５に示した１次ノイズシェーパを用いたノイ
ズシェーパを外ループに有する２重ループのデジタルＰ
ＬＬ回路の動作例を示すタイミングチャートである。 【図１０】図５に示した１次ノイズシェーパを用いたノ
イズシェーパを外ループに有する２重ループのデジタル
ＰＬＬ回路により得られる出力クロックの位相ジッタの
シュミレーション結果を示す特性図である。 【図１１】図７に示した２次ノイズシェーパを用いたノ
イズシェーパを外ループに有する２重ループのデジタル
ＰＬＬ回路の動作例を示すタイミングチャートである。 【図１２】図７に示した２次ノイズシェーパを用いたノ
イズシェーパを外ループに有する２重ループのデジタル
ＰＬＬ回路により得られる出力クロックの位相ジッタの
シュミレーション結果を示す特性図である。 【図１３】従来のデジタルＰＬＬ回路の構成例を示すブ
ロック図である。 【図１４】図１３に示した従来のデジタルＰＬＬ回路に
おけるデジタル位相比較器の構成例を示すブロック図で
ある。 【図１５】上記デジタル位相比較器の動作例を示す波形
図である。 【図１６】従来のデジタルＰＬＬ回路の他の構成例を示
すブロック図である。 【図１７】図１６に示した従来のデジタルＰＬＬ回路に
おけるデジタルＶＣＯの構成を示すブロック図である。 【符号の説明】 ３ 帰還カウンタ ４ デジタル位相比較器 ５ デジタルループフィルタ ６ ノイズシェーパ ７ 可変分周器 ８ アナログ位相比較器 ９ アナログループフィルタ １０ アナログＶＣＯ

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 入力信号の位相とアナログ可変周波数信
   号発生手段の出力信号の位相をデジタル位相比較手段で
   位相比較し、この比較出力でノイズシェーパを介してデ
   ジタル可変周波数信号発生手段を制御する第１のループ
   と、 上記デジタル可変周波数信号発生手段の出力信号の位相
   とリファレンス信号の位相とをアナログ位相比較手段で
   位相比較し、この比較出力に応じてアナログ可変周波数
   信号発生手段を制御し、上記アナログ可変周波数信号発
   生手段の出力を上記デジタル可変周波数信号発生手段の
   クロックに入力する第２のループとを備え、 上記デジタル位相比較手段の比較出力で上記デジタル可
   変周波数信号発生手段をノイズシェーパを介して制御
   し、上記デジタル可変周波数信号発生手段の出力信号の
   位相とリファレンス信号の位相とを上記アナログ位相比
   較手段により位相比較するようにしたことを特徴とする
   デジタルＰＬＬ回路。